WO2020085715A1 - 반도체 패키지 - Google Patents

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WO2020085715A1
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insulating pattern
insulating
semiconductor package
pattern
semiconductor chip
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김수윤
오동훈
권용태
이준규
신경록
여용운
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주식회사 네패스
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Definitions

  • the technical idea of the present invention relates to a semiconductor package.
  • a semiconductor package is manufactured by performing a semiconductor package process on semiconductor chips manufactured by performing various semiconductor processes on a wafer.
  • a wafer-level package technology has been proposed that performs a semiconductor package process at a wafer level and individualizes a wafer-level semiconductor package that has undergone the semiconductor package process into individual units.
  • the problem to be solved by the technical idea of the present invention is to provide a semiconductor package.
  • the technical idea of the present invention is a superstructure including a semiconductor chip and a first molding layer for molding the semiconductor chip, provided on the superstructure, and forming a conductive post and the conductive post
  • a lower structure including a second molding layer, and a redistribution structure provided between the upper structure and the lower structure, and including a wiring pattern electrically connecting a pad of the semiconductor chip and the conductive post, and 2 provides a semiconductor package characterized in that the coefficient of thermal expansion of the molding layer is different from that of the first molding layer.
  • the redistribution structure includes an insulating pattern covering the wiring pattern, and the conductive post includes a first portion surrounded by the insulating pattern and a second portion surrounded by the second molding layer. It is characterized by including.
  • the width of the first portion of the conductive post is smaller than the width of the second portion of the conductive post.
  • it further comprises an external connection terminal directly connected to one end of the conductive post.
  • the lower structure may further include a lower insulating layer provided on the second molding layer and having an opening exposing the conductive post.
  • the structure further includes a lower redistribution structure provided on the lower structure, and the lower redistribution structure includes a lower wiring pattern electrically connected to the conductive post and a lower insulating pattern covering the lower wiring pattern. It is characterized by including.
  • the upper structure may further include a heat dissipation plate provided on the semiconductor chip.
  • the second molding layer includes a plurality of sub-molding layers sequentially stacked on the redistribution structure, and each of the plurality of sub-molding layers has a different coefficient of thermal expansion.
  • the technical idea of the present invention is a semiconductor module including a circuit board and a semiconductor package mounted on the circuit board, wherein the semiconductor package wraps the semiconductor chip, the semiconductor chip , A first molding layer having a first thermal expansion coefficient, a redistribution structure including a wiring pattern electrically connected to the semiconductor chip, provided between the first molding layer and the circuit board, and the thermal expansion coefficient of the circuit board And a second molding layer having a second thermal expansion coefficient between the first thermal expansion coefficient, and the second molding layer, and passing through the second molding layer and electrically connecting to the wiring pattern.
  • it comprises an electrically conductive post connected to and provides a semiconductor modyulreul characterized.
  • the redistribution structure includes an insulating pattern provided between the first molding layer and the second molding layer to cover the wiring pattern, and the conductive post penetrates the insulating pattern to route the wiring. It is characterized by being connected to the pattern.
  • the second molding layer includes a first sub-molding layer and a second sub-molding layer sequentially stacked on the redistribution structure, and the coefficient of thermal expansion of the first sub-molding layer is the And between the coefficient of thermal expansion of the first molding layer and the coefficient of thermal expansion of the second sub-molding layer.
  • the technical idea of the present invention is a semiconductor chip, a first insulating pattern on the semiconductor chip, penetrating through the first insulating pattern and connected to a chip pad of the semiconductor chip, the first insulating pattern
  • a semiconductor package including a first conductive bump protruding from an upper surface, and a wiring pattern extending along an upper surface of the first insulating pattern and connected to the first conductive bump.
  • the wiring pattern is characterized in that it is in contact with a sidewall of the first conductive bump and a top surface of the first conductive bump protruding from the top surface of the first insulating pattern.
  • the wiring pattern is characterized in that the first conductive bump has a step portion corresponding to a height protruding from an upper surface of the first insulating pattern.
  • the lower surface of the second insulating pattern is in contact with the upper surface of the first insulating pattern, and the upper surface of the first insulating pattern
  • the surface roughness is characterized in that it is larger than the surface roughness of the lower surface of the second insulating pattern.
  • a second insulating pattern provided on the first insulating pattern, and a second conductive bump connected to the wiring pattern through the second insulating pattern and protruding from an upper surface of the insulating pattern are further provided. It is characterized by including.
  • the lower portion of the second conductive bump penetrates the wiring pattern and is in contact with the upper surface of the first insulating pattern.
  • the external connection terminal is characterized in that it covers the sidewall of the second conductive bump protruding from the upper surface of the insulating pattern.
  • the first insulating pattern it is provided in the first insulating pattern, it characterized in that it further comprises a shielding layer spaced from the first conductive bump.
  • the shielding layer has a plate shape and is characterized by including an opening for passing the first conductive bump.
  • the shielding layer has a mesh shape and includes an opening for passing the first conductive bump.
  • the stress applied to the first molding layer may be offset by balancing each other. Accordingly, warpage of the semiconductor package can be prevented.
  • the second molding layer is disposed between the first molding layer for molding the first semiconductor chip and the circuit board on which the semiconductor package is mounted, due to a difference in thermal expansion coefficient between the semiconductor package and the circuit board Since it can play a role in alleviating the thermal expansion stress generated, it is possible to prevent the warpage of the semiconductor package and the semiconductor module.
  • the first wiring pattern As the first conductive bump protrudes from the first insulating pattern, the first wiring pattern also contacts the sidewall of the first conductive bump, and thus the contact area between the first wiring pattern and the first conductive bump This can be increased, so that the contact resistance between the first wiring pattern and the first conductive bump can be lowered.
  • the first insulating pattern and the second insulating pattern are formed relatively thick to function as a buffer against external shock, reliability of the semiconductor package can be improved.
  • FIG. 1 is a cross-sectional view showing a semiconductor package according to exemplary embodiments of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a semiconductor module including the semiconductor package shown in FIG. 1.
  • 3A to 3K are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package of FIG. 1.
  • FIG. 4 is a cross-sectional view showing a semiconductor package according to exemplary embodiments of the present invention.
  • FIG. 5 is a cross-sectional view showing a semiconductor package according to exemplary embodiments of the present invention.
  • FIG. 6 is a cross-sectional view showing a semiconductor package according to example embodiments of the present invention.
  • FIG. 7 is a cross-sectional view of a semiconductor package in accordance with exemplary embodiments of the present invention.
  • FIG. 8 is an enlarged view of an area indicated by “VIII” in FIG. 7.
  • FIG. 9 is a cross-sectional view of a semiconductor package in accordance with exemplary embodiments of the present invention.
  • FIG. 10 is an enlarged view of an area indicated by “X” in FIG. 9.
  • 11A to 11G are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package illustrated in FIG. 7.
  • 12A to 12E are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package illustrated in FIG. 9.
  • FIG. 13 is a cross-sectional view of a semiconductor package in accordance with exemplary embodiments of the present invention.
  • 14A and 14B are plan views showing the shielding layer of FIG. 13, respectively.
  • the semiconductor package according to the present invention includes an upper structure including a semiconductor chip and a first molding layer that molds the semiconductor chip, and is provided on the upper structure, and includes a conductive post and a second molding layer that molds the conductive post. And a redistribution structure provided between the lower structure and the upper structure and the lower structure, and including a wiring pattern electrically connecting a pad of the semiconductor chip to the conductive post, and a coefficient of thermal expansion of the second molding layer. Is different from the coefficient of thermal expansion of the first molding layer.
  • first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.
  • first component may be referred to as a second component
  • second component may be referred to as a first component without departing from the scope of the inventive concept.
  • FIG. 1 is a cross-sectional view showing a semiconductor package 100 in accordance with exemplary embodiments of the present invention.
  • the semiconductor package 100 is electrically connected to the semiconductor chip 110 and the upper structure 101 including the semiconductor chip 110 and the first molding layer 120 that molds the semiconductor chip 110.
  • the upper structure 101 and the lower structure 105 may be stacked in a vertical direction.
  • the semiconductor package 100 may be, for example, a semiconductor package 100 having a fan-out wafer level package (FOWLP) structure.
  • FOWLP fan-out wafer level package
  • the upper structure 101 may include a semiconductor chip 110 and a first molding layer 120 that molds the semiconductor chip 110.
  • a plurality of individual devices of various types may be formed on the semiconductor chip 110.
  • the plurality of individual devices may be various microelectronic devices, for example, a metal-oxide-semiconductor field effect transistor (MOSFET) such as a complementary metal-insulator-semiconductor transistor (CMOS transistor), a system large scale LSI (LSI) integration), an image sensor such as a CMOS imaging sensor (CIS), a micro-electro-mechanical system (MEMS), an active device, a passive device, and the like.
  • MOSFET metal-oxide-semiconductor field effect transistor
  • CMOS transistor complementary metal-insulator-semiconductor transistor
  • LSI system large scale LSI
  • CIS CMOS imaging sensor
  • MEMS micro-electro-mechanical system
  • active device a passive device, and the like.
  • the semiconductor chip 110 may include a first surface 118 and a second surface 119 opposite to the first surface 118.
  • the first surface 118 of the semiconductor chip 110 may be a pad surface on which the pad 111 is provided.
  • the pad 111 may be electrically connected to the semiconductor device formed on the semiconductor chip 110.
  • the first surface 118 of the semiconductor chip 110 is not covered by the first molding layer 120 and may contact the redistribution structure 103.
  • the semiconductor chip 110 may include a passivation film covering the first surface 118.
  • the semiconductor chip 110 may be, for example, a memory semiconductor chip.
  • the memory semiconductor chip may be, for example, a volatile memory semiconductor chip such as dynamic random access memory (DRAM) or static random access memory (SRAM), or phase-change random access memory (PRAM), magnetoresistive random access memory (MRAM), It may be a nonvolatile memory semiconductor chip such as Ferroelectric Random Access Memory (FeRAM) or Resistive Random Access Memory (RRAM).
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • PRAM phase-change random access memory
  • MRAM magnetoresistive random access memory
  • FeRAM Ferroelectric Random Access Memory
  • RRAM Resistive Random Access Memory
  • the semiconductor chip 110 may be a logic chip.
  • the semiconductor chip 110 may be a central processor unit (CPU), a micro processor unit (MPU), a graphical processor unit (GPU), or an application processor (AP).
  • CPU central processor unit
  • MPU micro processor unit
  • GPU graphical processor unit
  • AP application processor
  • the semiconductor package 100 is illustrated as including one semiconductor chip, but the semiconductor package 100 may include two or more semiconductor chips.
  • the semiconductor chip 110 may be a chip stack in which two or more semiconductor chips are vertically stacked.
  • the two or more semiconductor chips included in the semiconductor package 100 may be homogeneous semiconductor chips or heterogeneous semiconductor chips.
  • the semiconductor package 100 may be a system in package (SIP) in which semiconductor chips and electronic components of different types are electrically connected to each other to operate as a system.
  • SIP system in package
  • the first molding layer 120 may cover at least a portion of the semiconductor chip 110.
  • the first molding layer 120 may cover the second surface 119 and the side surface of the semiconductor chip 110.
  • the first molding layer 120 may expose the second surface 119 of the semiconductor chip 110.
  • the first molding layer 120 may include an insulating material, for example, an epoxy molding compound (EMC), an epoxy resin, a silicone resin, or a polyimide resin. You can.
  • EMC epoxy molding compound
  • silicone resin a silicone resin
  • polyimide resin a polyimide resin
  • the redistribution structure 103 is provided between the upper structure 101 and the lower structure 105 and may include an insulating pattern 131 and a wiring pattern 133.
  • the insulating pattern 131 may be disposed on the first surface 118 of the semiconductor chip 110.
  • the insulating pattern 131 may have a structure in which a plurality of insulating layers are stacked, and may include, for example, a first insulating pattern 1311 and a second insulating pattern 1313 sequentially stacked.
  • the wiring pattern 133 may be electrically connected to the pad 111 of the semiconductor chip 110.
  • the wiring pattern 133 may provide an electrical connection path for electrically connecting the pad 111 of the semiconductor chip 110 to an external device, and the pad 111 and the conductive post 140 of the semiconductor chip 110 Can be electrically connected.
  • the first insulating pattern 1311 covers the first surface 118 of the semiconductor chip 110 and may have an opening for exposing a part of the pad 111.
  • the wiring pattern 133 is disposed on the first insulating pattern 1311 and may be connected to the pad 111 through the opening of the first insulating pattern 1311.
  • the second insulating pattern 1313 may be formed on the first insulating pattern 1311 to cover the wiring pattern 133, and may have an opening for exposing a part of the wiring pattern 133.
  • the conductive post 140 may be connected to the first wiring pattern 133 through the opening of the second insulating pattern 1313.
  • the insulating pattern 131 may be made of an insulating polymer, an epoxy, a silicon oxide film, a silicon nitride film, an insulating polymer, or a combination thereof.
  • the first insulating pattern 1311 and the second insulating pattern 1313 forming the insulating pattern 131 may be made of the same material. Alternatively, in example embodiments, the first insulating pattern 1311 and the second insulating pattern 1313 forming the insulating pattern 131 may be made of different materials.
  • the wiring pattern 133 may be made of a conductive material, for example, W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, or a combination thereof.
  • the insulating pattern 131 is illustrated in FIG. 1 as being composed of the first insulating pattern 1311 and the second insulating pattern 1313, the insulating pattern 131 is not limited thereto.
  • the insulating pattern 131 may have a single layer structure, or may have a structure in which three or more insulating films are stacked.
  • the wiring pattern 133 is illustrated in FIG. 1 as having a single layer structure, the present invention is not limited thereto.
  • the wiring pattern 133 may have a structure in which two or more wiring layers are stacked.
  • the lower structure 105 is provided on the redistribution structure 103 and may include a conductive post 140 and a second molding layer 150 that molds the conductive post 140.
  • the conductive post 140 is provided on the wiring pattern 133 and may be electrically connected to the pad 111 of the semiconductor chip 110 through the wiring pattern 133.
  • the conductive post 140 may include a conductive material, for example, a metallic material.
  • the conductive post 140 may include copper (Cu), aluminum (Al), a copper alloy, or an aluminum alloy.
  • the second molding layer 150 is provided on the redistribution structure 103 and may wrap at least a portion of the conductive post 140.
  • the second molding layer 150 may include an insulating material, for example, an epoxy molding compound, an epoxy resin, a silicone resin, or a polyimide resin.
  • the lower structure 105 is a lower insulating layer provided on the lower surface of the second molding layer 150 opposite to the upper surface of the second molding layer 150 facing the redistribution structure 103. It may include 160.
  • the lower insulating layer 160 has an opening exposing at least a portion of the conductive post 140, and the conductive post 140 may be connected to an external connection terminal through the opening.
  • the conductive post 140 may have a through mold via structure penetrating the second molding layer 150. One end of the conductive post 140 may be connected to the wiring pattern 133, and the conductive post 140 may penetrate the insulating pattern 131 and be connected to the wiring pattern 133.
  • An external connection terminal 170 may be disposed on the other end of the conductive post 140.
  • the external connection terminal 170 may be, for example, a solder ball or a solder bump.
  • the external connection terminal 170 is electrically connected to the pad 111 of the semiconductor chip 110 through the conductive post 140 and the wiring pattern 133, and is configured to electrically connect the semiconductor package 100 and an external device. Can be.
  • the conductive post 140 may have a stepped structure. Specifically, the first portion of the conductive post 140 surrounded by the insulating pattern 131 is formed to have a smaller width than the second portion of the conductive post 140 surrounded by the second molding layer 150, so A stepped structure may be formed on the side surface of the post 140.
  • the second molding layer 150 of the lower structure 105 is a difference in the coefficient of thermal expansion (CTE) between the semiconductor package 100 and the circuit board on which the semiconductor package 100 is mounted (400 in FIG. 2). Therefore, it may serve to relieve thermal expansion stress applied to the semiconductor package 100 and / or the semiconductor chip 110.
  • the first molding layer 120 and the second molding layer 150 are disposed opposite to each other, centering on the redistribution structure 103 and the semiconductor chip 110, the first molding layer 120 is applied.
  • the stress and the stress applied to the second molding layer 150 may be offset by balancing each other. Accordingly, warpage of the semiconductor package 100 may be prevented.
  • the second molding layer 150 may have a thickness suitable for alleviating thermal expansion stress applied to the semiconductor package 100.
  • the second molding layer 150 may have a thickness between 20 micrometers and 200 micrometers.
  • FIG. 2 is a cross-sectional view showing a semiconductor module 10 including the semiconductor package 100 shown in FIG. 1.
  • the semiconductor module 10 may include a circuit board 400 and a semiconductor package 100 mounted on the circuit board 400.
  • the external connection terminal 170 is interposed between the semiconductor package 100 and the circuit board 400, and electrically connects the conductive post 140 of the semiconductor package 100 and the substrate pad 410 of the circuit board 400. You can.
  • the circuit board 400 may transmit and receive electrical signals to and from the semiconductor chip 110 through the external connection terminal 170, the conductive post 140, and the wiring pattern 133.
  • the circuit board 400 may be a printed circuit board (PCB), but is not limited thereto.
  • the circuit board 400 may be a circuit board such as a Metal Core PCB (MCPCB), a Metal PCB (MPCB), or a Flexible PCB (FPCB).
  • MCPCB Metal Core PCB
  • MPCB Metal PCB
  • FPCB Flexible PCB
  • the second thermal expansion coefficient of the second molding layer 150 may have a value between the first thermal expansion coefficient of the first molding layer 120 and the thermal expansion coefficient of the circuit board 400. have.
  • the second molding layer 150 is interposed between the first molding layer 120 for molding the semiconductor chip 110 and the circuit board 400, and the thermal expansion coefficient between the semiconductor package 100 and the circuit board 400 By reducing the difference, it is possible to suppress warpage due to thermal expansion stress. As the warpage of the semiconductor package 100 is prevented, the occurrence of cracks in the external connection terminal 170 interposed between the semiconductor package 100 and the circuit board 400 is significantly reduced, thereby improving the reliability of the semiconductor package 100. It can improve more.
  • the circuit board 400 may be a printed circuit board, and the thermal expansion coefficient of the circuit board 400 may be greater than the first thermal expansion coefficient of the first molding layer 120.
  • the second thermal expansion coefficient of the second molding layer 150 may be greater than the first thermal expansion coefficient of the first molding layer 120 and smaller than the thermal expansion coefficient of the circuit board 400.
  • the second coefficient of thermal expansion of the second molding layer 150 may be between about 10 ⁇ m ⁇ m ⁇ 1 ⁇ k ⁇ 1 and about 16 ⁇ m ⁇ m -1 ⁇ k -1 .
  • the first molding layer 120 and the second molding layer 150 may be formed to have a thickness ratio suitable for improving the warpage phenomenon of the semiconductor package 100.
  • the thickness of the second molding layer 150 may be at least about 0.5 times the thickness of the first molding layer 150, for example, the thickness of the second molding layer 150 may be the first molding
  • the thickness of the layer 150 may be about 1 time or about 2 times or more.
  • the thickness of the second molding layer 150 may be less than or equal to about 1000 times the thickness of the first molding layer 150, for example, the second molding layer 150 may be the first molding
  • the thickness of the layer 150 may be 100 times or 10 times or less.
  • 3A to 3K are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package 100 of FIG. 1.
  • the semiconductor chip 110 is disposed on the carrier substrate 310.
  • the carrier substrate 310 may include an adhesive layer 311 for adhering and fixing the semiconductor chip 110, and the semiconductor chip 110 has an adhesive layer 311 having a first surface 118 provided with a pad 111. It may be disposed on the carrier substrate 310 to be attached to.
  • the first molding layer 120 covering the first semiconductor chip 110 is formed.
  • the first molding layer 120 may be formed to cover the side surface and the second surface 119 of the semiconductor chip 110.
  • the first molding layer 120 may be formed, for example, by applying a molding material such as an epoxy molding compound, an epoxy resin, a silicone resin, or a polyimide resin on the carrier substrate 310 and curing the molding material. have.
  • the first semiconductor chip 110 and the first molding layer 120 may constitute an upper structure 101.
  • the upper structure 101 is separated from the carrier substrate 310, and the redistribution structure 103 is disposed on the upper structure 101.
  • a first insulating pattern 1311 is formed on the first surface 118 of the semiconductor chip 110 and the surfaces of the first molding layer 120.
  • an insulating layer 1311H is formed on the surface of the superstructure 101, and a portion of the insulating layer is removed to expose the pad 111 of the semiconductor chip 110. ).
  • a wiring pattern 133 is formed on the first insulating pattern 1311.
  • the wiring pattern 133 extends on the first insulating pattern 1311 and may be connected to the pad 111 of the semiconductor chip 110 through an opening (1311H in FIG. 3C) of the first insulating pattern 1311.
  • the wiring pattern 133 may be formed through a seed film forming process, a mask process, and an electroplating process.
  • a second insulating pattern 1313 covering the wiring pattern 133 is formed.
  • an insulating layer covering the wiring pattern 133 and the first insulating pattern 1311 is formed, and a portion of the insulating layer is removed to expose the wiring pattern 133 ( 1313H).
  • a conductive post 140 connected to the wiring pattern 133 is formed.
  • the conductive post 140 extends in a vertical direction, and a lower portion of the conductive post 140 may be connected to the wiring pattern 133 through the opening 1313H of the second insulating pattern 1313.
  • a mask layer is formed on the redistribution structure 103, a portion of the mask layer is removed to form an opening exposing the first wiring pattern 133, and the mask layer
  • the process of removing the mask layer through an ashing or etching process may be sequentially performed by filling the opening with a conductive material.
  • a plating process may be performed to form a conductive material in the opening of the mask layer.
  • a second pre-molding layer 150a covering the conductive post 140 is formed on the redistribution structure 103.
  • the second preliminary molding layer 150a is formed by applying a molding material such as an epoxy molding compound, an epoxy resin, a silicone resin, or a polyimide resin on the redistribution structure 103 and curing the molding material. Can be.
  • a second molding layer 150 surrounding the side surface of the conductive post 140 may be formed by removing the upper portion of the second preliminary molding layer (150a of FIG. 3G). As the upper portion of the second preliminary molding layer 150a is removed, the upper surface of the conductive post 140 is exposed to the outside, and the side surface of the conductive post 140 may be covered by the second molding layer 150. For example, in order to remove the upper portion of the second preliminary molding layer 150a, chemical mechanical polishing (CMP) may be performed. By the CMP process, the surface of the second molding layer 150 and the surface of the conductive post 140 exposed through the second molding layer 150 may be coplanar.
  • CMP chemical mechanical polishing
  • the lower insulating layer 160 is formed on the second molding layer 150.
  • an insulating layer may be formed on the second molding layer 150, and an opening 160H exposing the conductive post 140 may be formed by removing a portion of the insulating layer.
  • the conductive post 140, the second molding layer 150, and the lower insulating layer 160 may constitute the lower structure 105.
  • the external connection terminal 170 is formed on the conductive post 140 exposed by the opening (160H in FIG. 3I) of the lower insulating layer 160. can do.
  • the external connection terminal 170 may be, for example, a solder ball or a solder bump.
  • semiconductor packages may be individualized into individual semiconductor packages through a sawing process. That is, the semiconductor package shown in FIG. 3J may be cut along a scribe lane (SL in FIG. 3J), and separated into a plurality of individual semiconductor packages.
  • FIG. 4 is a cross-sectional view showing a semiconductor package 100a according to exemplary embodiments of the present invention.
  • the semiconductor package 100a illustrated in FIG. 4 may have substantially the same configuration as the semiconductor package 100 illustrated in FIG. 1, except that the lower redistribution structure 107 is further included.
  • the semiconductor package 100a is electrically connected to the semiconductor chip 110 and the upper structure 101 including the semiconductor chip 110 and the first molding layer 120 that molds the semiconductor chip 110.
  • a lower structure 105 including a connected conductive post 140 and a second molding layer 150 molding the conductive post 140, a redistribution structure 103 provided between the upper structure 101 and the lower structure 105 ), And a lower redistribution structure 107 provided on the lower structure 105.
  • the lower redistribution structure 107 is provided on the lower structure 105, and may include a lower insulating pattern 181 and a lower wiring pattern 183.
  • the lower insulating pattern 181 may have a structure in which a plurality of insulating layers are stacked, for example, may include a first lower insulating pattern 1811 and a second lower insulating pattern 1813 sequentially stacked.
  • the lower wiring pattern 183 may be electrically connected to the conductive post 140.
  • the lower wiring pattern 183 may electrically connect the conductive post 140 and the external connection terminal 170.
  • the lower wiring pattern 183 may have a multi-layer structure, and may include, for example, a first lower wiring pattern 1831 and a second lower wiring pattern 1833.
  • the first lower insulating pattern 1811 may have an opening that covers the surface of the second molding layer 150 and exposes the conductive post 140.
  • the first lower wiring pattern 1831 is disposed on the first lower insulating pattern 1811 and may be connected to the conductive post 140 through the opening of the first lower insulating pattern 1811.
  • the second lower insulating pattern 1813 may be formed on the first lower insulating pattern 1811 to cover the first lower wiring pattern 1831, exposing a portion of the first lower wiring pattern 1831.
  • the second lower wiring pattern 1833 is disposed on the second lower insulating pattern 1813 and may be connected to the first lower wiring pattern 1831 through the opening of the second lower insulating pattern 1813.
  • the second lower wiring pattern 1833 functions as an external connection pad, and may be, for example, under bump metal (UBM).
  • An external connection terminal 170 may be disposed on the second lower wiring pattern 1833.
  • the external connection terminal 170 may be, for example, a solder ball or a solder bump.
  • the external connection terminal 170 is electrically connected to the pad 111 of the semiconductor chip 110 through the lower wiring pattern 183, the conductive post 140, and the wiring pattern 133, and the semiconductor package 100a. It may be configured to electrically connect external devices.
  • the second lower wiring pattern 1833 may be omitted, in which case the external connection terminal 170 is the first lower wiring pattern exposed through the second lower insulating pattern 1813 ( 1831).
  • FIG. 5 is a cross-sectional view showing a semiconductor package 100b according to exemplary embodiments of the present invention.
  • the semiconductor package 100b illustrated in FIG. 5 may have substantially the same configuration as the semiconductor package 100 illustrated in FIG. 1 except that the upper structure 101a further includes a heat dissipation plate 190.
  • the semiconductor package 100b includes an upper structure 101a, a conductive post 140 electrically connected to the semiconductor chip 110, and a second molding layer 150 molding the conductive post 140. And a redistribution structure 103 provided between the upper structure 101a and the lower structure 105, wherein the upper structure 101a includes a semiconductor chip 110 and a semiconductor chip 110. It may include a first molding layer 120 for molding, and the heat dissipation plate 190.
  • the first molding layer 120 molds the semiconductor chip 110, but may not cover the second surface 119 of the semiconductor chip 110. That is, the first molding layer 120 may have an exposed mold structure that covers a side surface of the semiconductor chip 110 and exposes the second surface 119 of the semiconductor chip 110.
  • the heat dissipation plate 190 may be provided on the second surface 119 and the first molding layer 120 of the semiconductor chip 110. Although not specifically shown, if necessary, between the heat dissipation plate 190 and the semiconductor chip 110, and between the heat dissipation plate 190 and the first molding layer 120, the heat dissipation plate 190 to the semiconductor chip 110 ) And an adhesive layer for attaching to the first molding layer 120 may be interposed.
  • the heat dissipation plate 190 may serve to discharge heat generated from the semiconductor chip 110 to the outside.
  • the heat dissipation plate 190 may include a material having a high thermal conductivity.
  • the heat dissipation plate 190 may be made of a metal material such as copper and aluminum.
  • the heat dissipation plate 190 may have a coefficient of thermal expansion equal to that of the circuit board 400 on which the semiconductor package 100b is mounted.
  • the thermal expansion coefficient between the circuit board 400 and the semiconductor package 100b It can be reduced to a difference, and can play a role of suppressing the bending phenomenon due to thermal expansion stress.
  • FIG. 6 is a cross-sectional view showing a semiconductor package 100c according to exemplary embodiments of the present invention.
  • the semiconductor package 100c illustrated in FIG. 6 may have substantially the same configuration as the semiconductor package 100 illustrated in FIG. 1 except for the configuration of the second molding layer 150a.
  • the semiconductor package 100c is electrically connected to the semiconductor chip 110 and the upper structure 101 including the semiconductor chip 110 and the first molding layer 120 that molds the semiconductor chip 110.
  • a lower structure 105 including a connected conductive post 140 and a second molding layer 150a molding the conductive post 140, a redistribution structure 103 provided between the upper structure 101 and the lower structure 105 ).
  • the second molding layer 150a may include a plurality of sub molding layers 151 and 153.
  • the second molding layer may include a first sub-molding layer 151 and a second sub-molding layer 153 sequentially stacked on the redistribution structure 103.
  • the coefficients of thermal expansion of the first sub-molding layer 151 and the second sub-molding layer 153 may be different from each other.
  • the first sub-molding layer 151 is disposed closer to the first molding layer 120 than the second sub-molding layer 153, and the coefficient of thermal expansion of the first sub-molding layer 151 is the first molding layer It may be between the first thermal expansion coefficient of 120 and the thermal expansion coefficient of the second sub-molding layer 153.
  • the first sub-molding layer 151 has a thermal expansion coefficient between about 10 ⁇ m ⁇ m ⁇ 1 ⁇ k ⁇ 1 to about 13 ⁇ m ⁇ m ⁇ 1 ⁇ k -1
  • the second sub-molding layer ( 153) may have a coefficient of thermal expansion between about 13 ⁇ m ⁇ m ⁇ 1 ⁇ k ⁇ 1 and about 16 ⁇ m ⁇ m ⁇ 1 ⁇ k -1 .
  • the coefficient of thermal expansion of the second molding layer 150a is configured to gradually increase in the direction from the first molding layer 120 toward the circuit board (see 400 in FIG. 2), so that the semiconductor package 100c and the circuit The thermal expansion stress generated due to the difference in the thermal expansion coefficient between the substrates 400 can be more effectively alleviated.
  • the second molding layer 150a is illustrated as including two sub-molding layers, but the number of sub-molding layers is not limited thereto.
  • the second molding layer 150a may include three sub molding layers.
  • FIG. 7 is a cross-sectional view of a semiconductor package 200 in accordance with exemplary embodiments of the present invention.
  • FIG. 8 is an enlarged view of an area indicated by “VIII” in FIG. 7.
  • the semiconductor package 200 may include a semiconductor chip 210 and a redistribution structure 220 on the semiconductor chip 210.
  • a plurality of individual devices of various types may be formed on the semiconductor chip 210.
  • the plurality of individual devices may be various microelectronic devices, for example, a metal-oxide-semiconductor field effect transistor (MOSFET) such as a complementary metal-insulator-semiconductor transistor (CMOS transistor), a system large scale LSI integration), an image sensor such as a CMOS imaging sensor (CIS), a micro-electro-mechanical system (MEMS), an active device, a passive device, and the like.
  • MOSFET metal-oxide-semiconductor field effect transistor
  • CMOS transistor complementary metal-insulator-semiconductor transistor
  • CIS CMOS imaging sensor
  • MEMS micro-electro-mechanical system
  • active device a passive device, and the like.
  • the semiconductor chip 210 may include a chip pad 211 provided on the first surface 217.
  • the chip pad 211 may be electrically connected to the semiconductor device formed on the semiconductor chip 210.
  • the semiconductor chip 210 may include a passivation film covering the first surface 217.
  • the semiconductor chip 210 may be, for example, a memory semiconductor chip.
  • the memory semiconductor chip may be, for example, a volatile memory semiconductor chip such as dynamic random access memory (DRAM) or static random access memory (SRAM), or phase-change random access memory (PRAM), magnetoresistive random access memory (MRAM), It may be a nonvolatile memory semiconductor chip such as Ferroelectric Random Access Memory (FeRAM) or Resistive Random Access Memory (RRAM).
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • PRAM phase-change random access memory
  • MRAM magnetoresistive random access memory
  • FeRAM Ferroelectric Random Access Memory
  • RRAM Resistive Random Access Memory
  • the semiconductor chip 210 may be a logic chip.
  • the semiconductor chip 210 may be a central processor unit (CPU), a micro processor unit (MPU), a graphical processor unit (GPU), or an application processor (AP).
  • CPU central processor unit
  • MPU micro processor unit
  • GPU graphical processor unit
  • AP application processor
  • the semiconductor package 200 is illustrated as including one semiconductor chip, but the semiconductor package 200 may include two or more semiconductor chips.
  • the two or more semiconductor chips 210 included in the semiconductor package 200 may be homogeneous semiconductor chips or heterogeneous semiconductor chips.
  • the semiconductor package 200 may be a system in package (SIP) in which semiconductor chips of different types are electrically connected to each other to operate as a system.
  • SIP system in package
  • the redistribution structure 220 may be provided on the first surface 217 of the semiconductor chip 210.
  • the redistribution structure 220 may include an insulating pattern 230 and an interconnection structure 240.
  • the insulating pattern 230 may be disposed on the first surface 217 of the semiconductor chip 210.
  • the insulating pattern 230 may have a structure in which a plurality of insulating layers are stacked, for example, may include a first insulating pattern 231 and a second insulating pattern 233 sequentially stacked.
  • the first insulating pattern 231 and the second insulating pattern 233 may be made of an insulating polymer, an epoxy, a silicon oxide film, a silicon nitride film, an insulating polymer, or a combination thereof, respectively.
  • each of the first insulating pattern 231 and the second insulating pattern 233 may be made of a non-photosensitive material or a photosensitive material.
  • the first insulating pattern 231 and the second insulating pattern 233 may be made of different materials.
  • the first insulating pattern 231 is made of a non-photosensitive material, for example, non-photosensitive polyimide
  • the second insulating pattern 233 is a photosensitive material, for example, photosensitive polyimide (photosensitive polyimide).
  • the first insulating pattern 231 and the second insulating pattern 233 may be made of the same material.
  • the first insulating pattern 231 and the second insulating pattern 233 may be made of non-photosensitive polyimide, or may be made of photosensitive polyimide.
  • the coefficient of thermal expansion (CTE) of the first insulating pattern 231 may be different from that of the second insulating pattern 233.
  • the coefficient of thermal expansion of the first insulating pattern 231 may be greater than that of the second insulating pattern 233.
  • the coefficient of thermal expansion of the first insulating pattern 231 may be smaller than that of the second insulating pattern 233.
  • the surface roughness of the top surface of the first insulating pattern 231 in contact with the bottom surface of the second insulating pattern 233 is different from the surface roughness of the bottom surface of the first insulating pattern 231. can do.
  • the surface roughness of the first insulating pattern 231 may be different from the surface roughness of the second insulating pattern 233.
  • the surface roughness of the upper surface of the first insulating pattern 231 may be greater than the surface roughness of the lower surface of the second insulating pattern 233 and the surface roughness of the upper surface of the second insulating pattern 233.
  • the thickness of the first insulating pattern 231 may be between about 10 micrometers and about 70 micrometers. Alternatively, the thickness of the first insulating pattern 231 may be between about 20 micrometers and about 60 micrometers, or between about 30 micrometers and about 50 micrometers. In addition, the thickness of the second insulating pattern 233 may be between about 10 micrometers and about 70 micrometers. Alternatively, the thickness of the second insulating pattern 233 may be between about 20 micrometers and about 60 micrometers, or between about 30 micrometers and about 50 micrometers.
  • the first insulating pattern 231 and the second insulating pattern 233 may be formed relatively thick compared to the insulating layer of the wafer level package having a thickness of approximately 5 micrometers.
  • the first insulating pattern 231 and the second insulating pattern 233 function as buffers against external shocks, so that the semiconductor package 200 Can improve the reliability.
  • the stress applied to the external connection terminal 270 between the mounting substrate on which the semiconductor package 200 is mounted and the second insulating pattern 233 is formed. It can be greatly reduced.
  • the interconnect structure 240 is electrically connected to the chip pad 211 of the semiconductor chip 210 and may provide an electrical connection path for electrically connecting the chip pad 211 to an external device.
  • the interconnect structure 240 may include a first conductive bump 241, a first wiring pattern 243, and a second wiring pattern 245. More specifically, the first conductive bump 241 may penetrate the first insulating pattern 231 and be connected to the chip pad 211 of the semiconductor chip 210.
  • the first wiring pattern 243 may be provided on the first insulating pattern 231.
  • the first wiring pattern 243 is a trace extending on the first insulating pattern 231 and electrically connects the first conductive bump 241 and the second wiring pattern 245.
  • the second wiring pattern 245 may be connected to the first wiring pattern 243 through the opening 233H of the second insulating pattern 233.
  • the second wiring pattern 245 functions as an external connection pad, and may be, for example, an under bump metal (UBM).
  • An external connection terminal 270 may be disposed on the second wiring pattern 245.
  • the external connection terminal 270 may be, for example, a solder ball or a solder bump.
  • the external connection terminal 270 is electrically connected to the chip pad 211 of the semiconductor chip 210 through the interconnect structure 240 and may be configured to electrically connect the semiconductor package 200 and an external device.
  • the second wiring pattern 245 may be omitted, and in this case, the external connection terminal 270 is the first exposed through the opening 233H of the second insulating pattern 233 It may be disposed directly on the wiring pattern 243.
  • the interconnect structure 240 may be made of a conductive material, such as W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, or combinations thereof.
  • the first conductive bump 241, the first wiring pattern 243, and the second wiring pattern 245 may be made of the same material or a combination of the same materials.
  • the first conductive bump 241, the first wiring pattern 243, and the second wiring pattern 245 may be made of different materials or a combination of different materials.
  • the first conductive bump 241 penetrates the first insulating pattern 231 and may have a pillar shape built on the chip pad 211 of the semiconductor chip 210. .
  • the first conductive bump 241 may protrude from the first insulating pattern 231.
  • the height 241H of the first conductive bump 241 protruding from the top surface of the first insulating pattern 231 may be between about 0.1 micrometers and about 20 micrometers.
  • the height 241H of the first conductive bump 241 protruding from the top surface of the first insulating pattern 231 may be about 0.1 micrometer or more, about 1 micrometer or more, or about 5 micrometers or more.
  • the height 241H of the first conductive bump 241 protruding from the upper surface of the first insulating pattern 231 may be about 20 micrometers or less, about 15 micrometers or less, or about 10 micrometers or less.
  • the first wiring pattern 243 may contact the sidewall of the first conductive bump 241 and the top surface of the first conductive bump 241. have. Since the first wiring pattern 243 also contacts the sidewall of the first conductive bump 241, the contact area between the first wiring pattern 243 and the first conductive bump 241 may be increased, and accordingly, the first wiring pattern 243 may be increased. The contact resistance between the wiring pattern 243 and the first conductive bump 241 may be lowered.
  • the first wiring pattern 243 may have a step portion corresponding to the height at which the first conductive bump 241 protrudes from the first insulating pattern 231. That is, the height 243H of the step portion of the first wiring pattern 243 may correspond to the height 241H where the first conductive bump 241 protrudes from the upper surface of the first insulating pattern 231. More specifically, on the first conductive bump 241, the first wiring pattern 243 may have a structure inclined downward in a direction away from the first conductive bump 241.
  • FIG. 9 is a cross-sectional view of a semiconductor package 200a according to example embodiments of the present invention.
  • FIG. 10 is an enlarged view of an area indicated by “X” in FIG. 9.
  • the semiconductor package 200a illustrated in FIGS. 9 and 10 is illustrated in FIGS. 7 and 8 except that the interconnect structure 240a of the redistribution structure 220a includes the second conductive bump 247.
  • the semiconductor package 200 may have substantially the same configuration. In FIGS. 9 and 10, descriptions overlapping with FIGS. 7 and 8 are omitted or simplified.
  • the interconnection structure 240a may include a second conductive bump 247 electrically connecting the first wiring pattern 243 and the external connection terminal 270.
  • the second conductive bump 247 may penetrate the second insulating pattern 233 and may have a pillar shape built on the first insulating pattern 231.
  • the second conductive bump 247 may penetrate the first wiring pattern 233 to contact the top surface of the first insulating pattern 231.
  • the lower portion 247L of the second conductive bump 247 is formed to fill the opening 243o of the first wiring pattern 243, and the lower portion 247L of the second conductive bump 247 has its central portion downward. It may have a protruding shape. As illustrated, the height at which the central portion of the lower portion 247L of the second conductive bump 247 protrudes downward may correspond to the thickness 243t of the first wiring pattern 243.
  • the upper portion 247U of the second conductive bump 247 may protrude from the second insulating pattern 233 and may have a shape in which the central portion is recessed.
  • An external connection terminal 270 may be filled in the recessed center portion of the upper portion 247U of the second conductive bump 247.
  • the center portion of the upper portion 247U of the second conductive bump 247 has a recessed shape, since the contact area between the second conductive bump 247 and the external connection terminal 270 is increased, the second conductive bump Mechanical and electrical connections between 247 and external connection terminal 270 may be improved.
  • the depth 247Ut of the central portion of the upper portion 247U of the second conductive bump 247 may correspond to the thickness 243t of the first wiring pattern 243.
  • the depth 247Ut of the central portion of the upper portion 247U of the second conductive bump 247 may be between about 0.1 micrometers and about 20 micrometers.
  • the depth 247Ut of the central portion of the upper portion 247U of the second conductive bump 247 may be between about 1 micrometer and about 10 micrometers, or between about 3 micrometers and about 7 micrometers. have.
  • the external connection terminal 270 may cover the second conductive bump 247.
  • the external connection terminal 270 may cover the upper surface and side walls of the upper portion 247U of the second conductive bump 247. Since the external connection terminal 270 covers the second conductive bump 247, the contact area between the second conductive bump 247 and the external connection terminal 270 may be increased, and further, the second conductive bump 247 It can be prevented from being damaged by exposure to the outside.
  • 11A to 11G are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package 200 shown in FIG. 7.
  • a first conductive bump 241 is formed on the semiconductor chip 210.
  • a sacrificial insulating film having an opening exposing the chip pad 211 of the semiconductor chip 210 is formed, and the plating filling the opening of the sacrificial insulating film with a conductive material The process can be carried out.
  • the first conductive bump 241 may be formed to have a column shape erected on the chip pad 211 of the semiconductor chip 210.
  • a first insulating layer 232 covering the semiconductor chip 210 and the first conductive bump 241 is formed.
  • the first insulating layer 232 may be formed through a film lamination process using a solid state insulating film.
  • a semi-cured (ie, B-stage) insulating film may be applied on the semiconductor chip 210 and a pre-cure process may be performed to form the first insulating film 232. have.
  • the first insulating film 232 is formed using a solid insulating film, it is possible to minimize the occurrence of residual stress due to heat shrinkage.
  • the first insulating film 232 having a relatively thick thickness can be easily formed.
  • a portion of the first insulating layer (132 of FIG. 11B) is removed to form a first insulating pattern 231 exposing at least a portion of the first conductive bump 241.
  • the first conductive bump 241 protrudes from the top surface of the first insulating pattern 231, and the top surface of the first insulating pattern 231 has a first conductive bump 241 ).
  • an etch back process or a polishing process may be performed.
  • a portion of the first insulating layer 232 may be removed through an etching process on the entire surface of the first insulating layer 232.
  • the surface roughness of the upper surface of the first insulating pattern 231 may be greater than the surface roughness of the upper surface of the first insulating layer 232 by an etching process on the entire surface of the first insulating layer 232.
  • the surface roughness of the upper surface of the first insulating pattern 231 is the surface roughness of the upper surface of the second insulating pattern (133 in FIG. 11E) and the surface roughness of the lower surface of the second insulating pattern 233 formed through a subsequent process. Can be greater.
  • adhesion between the first wiring pattern 243 and the first insulating pattern 231 formed through a subsequent process may be enhanced.
  • a first wiring pattern 243 is formed on the first insulating pattern 231.
  • the first wiring pattern 243 extends along the surface of the first insulating pattern 231 and may be connected to the first conductive bump 241.
  • the first wiring pattern 243 may have a step portion corresponding to the height at which the first conductive bump 241 protrudes from the upper surface of the first insulating pattern 231.
  • a seed metal layer covering the first insulating pattern 231 may be formed, and a plating process using the seed metal layer as a seed may be performed.
  • the first wiring pattern 243 may be formed through immersion plating, electroless plating, electroplating, or a combination thereof.
  • a second insulating pattern 233 is formed on the first insulating pattern 231.
  • the second insulating pattern 233 may be formed to cover the first wiring pattern 243 and have an opening 233H through which a portion of the first wiring pattern 243 is exposed.
  • a second insulating film is formed through a film lamination process using a solid insulating film, and an opening 233H is formed in the second insulating film through exposure and development processes. Can form.
  • the second wiring pattern 245 is formed.
  • the second wiring pattern 245 may be connected to the first wiring pattern 243 exposed through the opening 233H of the second insulating pattern 233.
  • the second wiring pattern 245 may be formed through a method similar to the first wiring pattern 243 described with reference to FIG. 11D.
  • an external connection terminal 270 may be formed on the second wiring pattern 245.
  • the semiconductor package manufactured at the wafer level may be cut along the scribe lane to be individualized into individual unit semiconductor packages.
  • 12A to 12E are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package 200a illustrated in FIG. 9.
  • a structure corresponding to the result of FIG. 11C is prepared, and a first wiring pattern 243a is formed on the first insulating pattern 231.
  • the first wiring pattern 243a extends along the surface of the first insulating pattern 231 and may be connected to the first conductive bump 241.
  • the first wiring pattern 243a may be formed to have an opening 243o filled by a second conductive bump (147 in FIG. 12B), which will be described later.
  • the second conductive bump 247 is formed on the first insulating pattern 231.
  • a plating process of forming a sacrificial insulating film having an opening exposing a portion of the first wiring pattern 243a and filling the opening of the sacrificial insulating film with a conductive material can be done.
  • the second conductive bump 247 may be formed to have a column shape erected on the first insulating pattern 231.
  • the lower portion of the second conductive bump 247 contacts the upper surface of the first insulating pattern 231 through the opening 243o of the first wiring pattern 243a, and the upper portion of the second conductive bump 247 is
  • the central portion may be formed to have a recessed shape downward.
  • a second insulating layer 234 is formed on the first insulating pattern 231.
  • the second insulating layer 234 may cover the first wiring pattern 243 and the second conductive bump 247.
  • the second insulating layer 234 may be formed through a film lamination process using an insulating film.
  • the method of forming the second insulating layer 234 is not limited thereto, and for example, the second insulating layer 234 may be formed using a spin coating process.
  • a portion of the second insulating film (134 of FIG. 12C) is removed to expose at least a portion of the second conductive bump 247 so that at least a portion of the second conductive bump 247 is exposed.
  • the insulating pattern 233 is formed.
  • an edge portion of the upper portion of the second conductive bump 247 may protrude from the upper surface of the second insulating pattern 233.
  • an etch-back process or a polishing process may be performed.
  • an etching process may be performed on the entire surface of the second insulating layer 234 to expose at least a portion of the second conductive bump 247.
  • an etching process may be performed on the entire surface of the second insulating layer 234 to expose at least a portion of the second conductive bump 247.
  • an external connection terminal 270 may be formed on the second conductive bump 247. have.
  • the semiconductor package manufactured at the wafer level may be cut along the scribe lane to be individualized into individual unit semiconductor packages.
  • FIG. 13 is a cross-sectional view of a semiconductor package 200b according to exemplary embodiments of the present invention.
  • 14A and 14B are plan views showing the shielding layer 280 of FIG. 13, respectively.
  • the semiconductor package 200b illustrated in FIG. 13 has substantially the same configuration as the semiconductor package 200a illustrated in FIGS. 9 and 10, except that the redistribution structure 220b further includes a shielding layer 280.
  • the redistribution structure 220b may include a shield layer 180.
  • the shielding layer 280 is disposed on the semiconductor chip 210 and shields electromagnetic interference (EMI), thereby preventing performance degradation of the semiconductor chip 210 due to EMI.
  • the shielding layer 280 may include conductive materials such as copper (Cu), silver (Ag), and platinum (Pt).
  • the shielding layer 280 is provided in the first insulating pattern 231 and may be spaced apart from the first conductive bump 241.
  • the first insulating pattern 231 may include a first sub insulating layer 2311 and a second sub insulating layer 2313 sequentially stacked on the first surface 217 of the semiconductor chip 210.
  • the shielding layer 280 may be formed between the first sub-insulating layer 2311 and the second sub-insulating layer 2313.
  • the shielding layer 280 since the first insulating pattern 231 is formed thick, the shielding layer 280 may be additionally formed without increasing the thickness of the redistribution structure 220b.
  • the shielding layer 280 is illustrated as being disposed in the first insulating pattern 231, but is not limited thereto.
  • a second shielding layer may be formed in the second insulating pattern 233.
  • the second insulation pattern 233 is sequentially stacked on the first insulation pattern 231, the third sub insulation layer and the fourth sub insulation.
  • the second shielding layer may be interposed between the third sub insulating layer and the fourth sub insulating layer and spaced apart from the second conductive bump 247.
  • the shielding layer 280 may have a plate shape, but may have an opening 281 through which the first conductive bump 241 can pass.
  • the shielding layer 280 has a mesh shape, but has an opening 281 through which the first conductive bump 241 can pass. You can.

Abstract

본 발명의 기술적 사상은 반도체 칩 및 상기 반도체 칩을 몰딩하는 제1 몰딩층을 포함하는 상부 구조, 상기 상부 구조 상에 마련되고, 도전성 포스트 및 상기 도전성 포스트를 몰딩하는 제2 몰딩층을 포함하는 하부 구조, 및 상기 상부 구조와 하부 구조 사이에 마련되고, 상기 반도체 칩의 패드와 상기 도전성 포스트를 전기적으로 연결하는 배선 패턴을 포함하는 재배선 구조체를 포함하고, 상기 제2 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상이한 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
최근, 전자기기의 경박 단소화 추세에 따라, 반도체 패키지는 점점 소형화되고 얇아지고 있다. 얇은 두께의 반도체 패키지의 경우, 반도체 패키지를 구성하는 컴퍼넌트들 간의 열 팽창 계수의 차이 또는 반도체 패키지와 반도체 패키지가 실장되는 회로 기판 사이의 열 팽창 계수의 차이로 인한 휨 현상(warpage)이 발생하는 문제가 있었다. 이러한 휨 현상은 반도체 패키지 및/또는 반도체 모듈의 기계적 결함 및 전기적 결함을 일으키는 원인이 되므로, 반도체 패키지 및/또는 반도체 모듈의 휨 현상을 억제하기 위한 다양한 시도가 이루어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 칩 및 상기 반도체 칩을 몰딩하는 제1 몰딩층을 포함하는 상부 구조, 상기 상부 구조 상에 마련되고, 도전성 포스트 및 상기 도전성 포스트를 몰딩하는 제2 몰딩층을 포함하는 하부 구조, 및 상기 상부 구조와 하부 구조 사이에 마련되고, 상기 반도체 칩의 패드와 상기 도전성 포스트를 전기적으로 연결하는 배선 패턴을 포함하는 재배선 구조체를 포함하고, 상기 제2 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상이한 것을 특징으로 하는 반도체 패키지를 제공한다.
예시적인 실시예들에 있어서, 상기 재배선 구조체는 상기 배선 패턴을 덮는 절연 패턴을 포함하고, 상기 도전성 포스트는 상기 절연 패턴에 포위된 제1 부분 및 상기 제2 몰딩층에 포위된 제2 부분을 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 도전성 포스트의 상기 제1 부분의 폭은 상기 도전성 포스트의 상기 제2 부분의 폭 보다 작은 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 도전성 포스트의 일단에 직접 연결된 외부 연결 단자를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 하부 구조는 상기 제2 몰딩층 상에 마련되고 상기 도전성 포스트를 노출시키는 개구부를 갖는 하부 절연층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 하부 구조 상에 마련된 하부 재배선 구조체를 더 포함하고, 상기 하부 재배선 구조체는 상기 도전성 포스트에 전기적으로 연결된 하부 배선 패턴 및 상기 하부 배선 패턴을 덮는 하부 절연 패턴을 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 상부 구조는 상기 반도체 칩 상에 마련된 방열 플레이트를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 제2 몰딩층은 상기 재배선 구조체 상에 차례로 적층된 복수의 서브 몰딩층을 포함하며, 상기 복수의 서브 몰딩층 각각은 서로 다른 열 팽창 계수를 가지는 것을 특징으로 한다.또한, 상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 회로 기판 및 상기 회로 기판 상에 실장된 반도체 패키지를 포함하는 반도체 모듈로서, 상기 반도체 패키지는, 반도체 칩, 상기 반도체 칩을 감싸고, 제1 열 팽창 계수를 가지는 제1 몰딩층, 상기 반도체 칩에 전기적으로 연결된 배선 패턴을 포함하는 재배선 구조체, 상기 제1 몰딩층과 상기 회로 기판 사이에 마련되고, 상기 회로 기판의 열 팽창 계수와 상기 제1 열 팽창 계수 사이의 제2 열 팽창 계수를 가지는 제2 몰딩층, 및 상기 제2 몰딩층을 관통하고, 상기 배선 패턴에 전기적으로 연결된 도전성 포스트를 포함하는 것을 특징으로 하는 반도체 모듈를 제공한다.
예시적인 실시예들에 있어서, 상기 재배선 구조체는 상기 제1 몰딩층과 상기 제2 몰딩층 사이에 마련되어 상기 배선 패턴을 덮는 절연 패턴을 포함하고, 상기 도전성 포스트는 상기 절연 패턴을 관통하여 상기 배선 패턴에 연결된 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 제2 몰딩층 상에 마련된 하부 절연층, 및 상기 하부 절연층의 개구부를 통해 상기 도전성 포스트에 직접 연결되고, 상기 도전성 포스트와 상기 회로 기판의 기판 패드를 전기적으로 연결하도록 구성된 외부 연결 단자를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 제2 몰딩층은 상기 재배선 구조체 상에 차례로 적층된 제1 서브 몰딩층 및 제2 서브 몰딩층을 포함하고, 상기 제1 서브 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상기 제2 서브 몰딩층의 열 팽창 계수 사이인 것을 특징으로 한다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 칩, 상기 반도체 칩 상의 제1 절연 패턴, 상기 제1 절연 패턴을 관통하여 상기 반도체 칩의 칩 패드에 연결되고, 상기 제1 절연 패턴의 상면으로부터 돌출된 제1 도전성 범프, 및 상기 제1 절연 패턴의 상면을 따라 연장되고, 상기 제1 도전성 범프에 연결된 배선 패턴을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 배선 패턴은 상기 제1 절연 패턴의 상면으로부터 돌출된 상기 제1 도전성 범프의 측벽 및 상기 제1 도전성 범프의 상면에 접하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 배선 패턴은 상기 제1 도전성 범프가 상기 제1 절연 패턴의 상면으로부터 돌출된 높이에 대응하는 단차부를 가지는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연 패턴 상에 마련된 제2 절연 패턴을 더 포함하고, 상기 제2 절연 패턴의 하면은 상기 제1 절연 패턴의 상면에 접하고, 상기 제1 절연 패턴의 상면의 표면 거칠기는 상기 제2 절연 패턴의 하면의 표면 거칠기보다 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연 패턴 상에 마련된 제2 절연 패턴, 및 상기 제2 절연 패턴을 관통하여 상기 배선 패턴에 연결되고, 상기 절연 패턴의 상면으로부터 돌출된 제2 도전성 범프를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 도전성 범프의 하부는 상기 배선 패턴을 관통하여 상기 제1 절연 패턴의 상면과 접하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 도전성 범프 상의 외부 연결 단자를 더 포함하고, 상기 외부 연결 단자는 상기 절연 패턴의 상면으로부터 돌출된 제2 도전성 범프의 측벽을 덮는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연 패턴 내에 마련되고, 상기 제1 도전성 범프로부터 이격된 차폐층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 차폐층은 플레이트 형상을 가지고, 상기 제1 도전성 범프를 통과시키기 위한 개구부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 차폐층은 메쉬 형상을 가지고, 상기 제1 도전성 범프를 통과시키기 위한 개구부를 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의하면, 제1 반도체 칩을 몰딩하는 제1 몰딩층과 도전성 포스트를 몰딩하는 제2 몰딩층은 재배선 구조체를 사이에 두고 이격되어 배치되므로, 제1 몰딩층에 인가된 응력과 제2 몰딩층에 인가된 응력은 서로 균형을 이뤄 상쇄될 수 있다. 이에 따라, 반도체 패키지의 휨 현상이 방지될 수 있다.
또한, 본 발명의 기술적 사상에 의하면, 제2 몰딩층은 제1 반도체 칩을 몰딩하는 제1 몰딩층과 반도체 패키지가 실장된 회로 기판 사이에 배치되어, 반도체 패키지와 회로 기판 간의 열 팽창 계수 차이로 인해 발생된 열팽창 스트레스를 완화하는 역할을 수행할 수 있으므로, 반도체 패키지 및 반도체 모듈의 휨 현상을 방지할 수 있다.
본 발명의 기술적 사상에 의하면, 제1 도전성 범프가 제1 절연 패턴으로부터 돌출됨에 따라, 제1 배선 패턴이 제1 도전성 범프의 측벽에도 접하므로, 제1 배선 패턴과 제1 도전성 범프 사이의 접촉 면적이 증가될 수 있고, 그에 따라 제1 배선 패턴과 제1 도전성 범프 사이의 접촉 저항이 낮아질 수 있다.
또한, 본 발명의 기술적 사상에 의하면, 제1 절연 패턴 및 제2 절연 패턴은 상대적으로 두껍게 형성되어 외부 충격에 대한 버퍼로 기능할 수 있으므로, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 2는 도 1에 도시된 반도체 패키지를 포함하는 반도체 모듈을 보여주는 단면도이다.
도 3a 내지 도 3k는 도 1의 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 8은 도 7의 "VⅢ"로 표시된 영역을 확대하여 나타낸 도면이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 10은 도 9의 "X"로 표시된 영역을 확대하여 나타낸 도면이다.
도 11a 내지 도 11g는 도 7에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 12a 내지 도 12e는 도 9에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 14a 및 도 14b는 각각 도 13의 차폐층을 보여주는 평면도이다.
본 발명에 따른 반도체 패키지는 반도체 칩 및 상기 반도체 칩을 몰딩하는 제1 몰딩층을 포함하는 상부 구조, 상기 상부 구조 상에 마련되고, 도전성 포스트 및 상기 도전성 포스트를 몰딩하는 제2 몰딩층을 포함하는 하부 구조, 및 상기 상부 구조와 하부 구조 사이에 마련되고, 상기 반도체 칩의 패드와 상기 도전성 포스트를 전기적으로 연결하는 배선 패턴을 포함하는 재배선 구조체를 포함하고, 상기 제2 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상이한 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)를 보여주는 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(110)과 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)을 포함하는 상부 구조(101), 반도체 칩(110)에 전기적으로 연결된 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150)을 포함하는 하부 구조(105), 및 상부 구조(101)와 하부 구조(105) 사이에 마련된 재배선 구조체(103)를 포함할 수 있다. 상기 상부 구조(101) 및 하부 구조(105)는 수직 방향으로 적층될 수 있다. 반도체 패키지(100)는, 예를 들면 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP) 구조의 반도체 패키지(100)일 수 있다.
상부 구조(101)는 반도체 칩(110) 및 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)을 포함할 수 있다.
반도체 칩(110)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 칩(110)은 제1 면(118) 및 제1 면(118)에 반대된 제2 면(119)을 포함할 수 있다. 반도체 칩(110)의 제1 면(118)은 패드(111)가 마련된 패드면일 수 있다. 패드(111)는 반도체 칩(110)에 형성된 상기 반도체 소자와 전기적으로 연결될 수 있다. 반도체 칩(110)의 제1 면(118)은 제1 몰딩층(120)에 의해 덮이지 않으며, 재배선 구조체(103)와 접할 수 있다. 구체적으로 도시되지 않았으나, 반도체 칩(110)은 제1 면(118)을 덮는 패시베이션막을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(110)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(110)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
또한, 도 1에서는 반도체 패키지(100)는 하나의 반도체 칩을 포함하는 것으로 도시되었으나, 반도체 패키지(100)는 둘 이상의 반도체 칩을 포함할 수 있다. 예를 들어, 반도체 칩(110)은 2 이상의 반도체 칩이 수직으로 적층된 칩 스택(chip stack)일 수 있다. 반도체 패키지(100)에 포함된 둘 이상의 반도체 칩은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 일부 실시예들에서, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들 및 전자 부품들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
제1 몰딩층(120)은 반도체 칩(110)의 적어도 일부를 덮을 수 있다. 예를 들어, 제1 몰딩층(120)은 반도체 칩(110)의 제2 면(119) 및 측면을 덮을 수 있다. 다른 예시적인 실시예들에서, 도 1에 도시된 것과 다르게, 제1 몰딩층(120)은 반도체 칩(110)의 제2 면(119)을 노출시킬 수도 있다.
예시적인 실시예들에서, 제1 몰딩층(120)은 절연 물질을 포함할 수 있으며, 예를 들어 에폭시 몰딩 컴파운드(Epoxy Mold Compound, EMC), 에폭시 수지, 실리콘 수지, 또는 폴리이미드 수지를 포함할 수 있다.
재배선 구조체(103)는 상부 구조(101)와 하부 구조(105) 사이에 마련되며, 절연 패턴(131) 및 배선 패턴(133)을 포함할 수 있다.
절연 패턴(131)은 반도체 칩(110)의 제1 면(118) 상에 배치될 수 있다. 절연 패턴(131)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어, 순차적으로 적층된 제1 절연 패턴(1311) 및 제2 절연 패턴(1313)을 포함할 수 있다.
배선 패턴(133)은 반도체 칩(110)의 패드(111)에 전기적으로 연결될 수 있다. 배선 패턴(133)은 반도체 칩(110)의 패드(111)를 외부 장치에 전기적으로 연결하기 위한 전기적 연결 경로를 제공할 수 있으며, 반도체 칩(110)의 패드(111)와 도전성 포스트(140)를 전기적으로 연결할 수 있다.
좀 더 구체적으로, 제1 절연 패턴(1311)은 반도체 칩(110)의 제1 면(118)을 덮으며, 패드(111)의 일부를 노출시키기 위한 개구부를 가질 수 있다. 배선 패턴(133)은 제1 절연 패턴(1311) 상에 배치되며, 제1 절연 패턴(1311)의 상기 개구부를 통해 패드(111)에 연결될 수 있다. 또한, 제2 절연 패턴(1313)은 배선 패턴(133)을 덮도록 제1 절연 패턴(1311) 상에 형성될 수 있고, 배선 패턴(133)의 일부를 노출시키기 위한 개구부를 가질 수 있다. 제2 절연 패턴(1313)의 개구부를 통해, 도전성 포스트(140)는 제1 배선 패턴(133)에 연결될 수 있다.
예시적인 실시예들에서, 절연 패턴(131)은 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수도 있다.
예시적인 실시예들에서, 절연 패턴(131)을 이루는 제1 절연 패턴(1311) 및 제2 절연 패턴(1313)은 동일한 물질로 이루어질 수 있다. 또는, 예시적인 실시예들에서, 절연 패턴(131)을 이루는 제1 절연 패턴(1311) 및 제2 절연 패턴(1313)은 서로 다른 물질로 이루어질 수도 있다.
예시적인 실시예들에서, 배선 패턴(133)은 도전성 물질, 예를 들면 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있다.
도 1에는 절연 패턴(131)이 제1 절연 패턴(1311) 및 제2 절연 패턴(1313)으로 이루어진 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 절연 패턴(131)은 단층 구조일 수 있고, 또는 3개 이상의 절연막이 적층된 구조를 가질 수도 있다. 또한, 도 1에는 배선 패턴(133)이 단층 구조를 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 배선 패턴(133)은 2개 이상의 배선층이 적층된 구조를 가질 수도 있다.
하부 구조(105)는 재배선 구조체(103) 상에 마련되며, 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150)을 포함할 수 있다.
도전성 포스트(140)는 배선 패턴(133) 상에 마련되며, 배선 패턴(133)을 통해 반도체 칩(110)의 패드(111)에 전기적으로 연결될 수 있다. 도전성 포스트(140)는 도전성 물질을 포함할 수 있고, 예를 들어 금속 물질을 포함할 수 있다. 예를 들어, 도전성 포스트(140)는 구리(Cu), 알루미늄(Al), 구리 합금, 또는 알루미늄 합금을 포함할 수 있다.
제2 몰딩층(150)은 재배선 구조체(103) 상에 마련되며, 도전성 포스트(140)의 적어도 일부를 감쌀 수 있다. 예시적인 실시예들에서, 제2 몰딩층(150)은 절연 물질을 포함할 수 있으며, 예를 들어 에폭시 몰딩 컴파운드, 에폭시 수지, 실리콘 수지, 또는 폴리이미드 수지를 포함할 수 있다.
일부 예시적인 실시예들에서, 하부 구조(105)는 재배선 구조체(103)와 마주하는 제2 몰딩층(150)의 상면과 반대된 제2 몰딩층(150)의 하면 상에 마련된 하부 절연층(160)을 포함할 수 있다. 하부 절연층(160)은 도전성 포스트(140)의 적어도 일부를 노출시키는 개구부를 가지며, 상기 개구부를 통해 도전성 포스트(140)는 외부 접속 단자에 연결될 수 있다.
도전성 포스트(140)는 제2 몰딩층(150)을 관통하는 관통 몰드 비아(through mold via) 구조를 가질 수 있다. 도전성 포스트(140)의 일단은 배선 패턴(133)에 연결되고, 도전성 포스트(140)는 절연 패턴(131)을 관통하여 배선 패턴(133)에 연결될 수 있다. 도전성 포스트(140)의 타단 상에는 외부 연결 단자(170)가 배치될 수 있다. 외부 연결 단자(170)는, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(170)는 도전성 포스트(140) 및 배선 패턴(133)을 통해 반도체 칩(110)의 패드(111)에 전기적으로 연결되며, 반도체 패키지(100)와 외부 장치를 전기적으로 연결하도록 구성될 수 있다.
예시적인 실시예들에서, 도전성 포스트(140)는 단차 구조를 가질 수 있다. 구체적으로, 절연 패턴(131)에 포위된 도전성 포스트(140)의 제1 부분은 제2 몰딩층(150)에 포위된 도전성 포스트(140)의 제2 부분보다 작은 폭을 가지도록 형성되어, 도전성 포스트(140)의 측면에는 단차 구조가 형성될 수 있다.
하부 구조(105)의 제2 몰딩층(150)은 반도체 패키지(100)와 반도체 패키지(100)가 실장되는 회로 기판(도 2의 400) 간의 열 팽창 계수(Coefficient of Thermal Expansion, CTE) 차이로 인하여, 반도체 패키지(100) 및/또는 반도체 칩(110)에 가해지는 열팽창 스트레스를 완화하는 역할을 수행할 수 있다. 또한, 재배선 구조체(103) 및 반도체 칩(110)을 중심으로, 제1 몰딩층(120)과 제2 몰딩층(150)이 서로 반대되어 배치되므로, 제1 몰딩층(120)에 인가된 응력과 제2 몰딩층(150)에 인가된 응력은 서로 균형을 이뤄 상쇄될 수 있다. 이에 따라, 반도체 패키지(100)의 휨 현상이 방지될 수 있다.
예시적인 실시예들에서, 제2 몰딩층(150)은 반도체 패키지(100)에 가해지는 열팽창 스트레스를 완화하기에 적합한 두께를 가질 수 있다. 예를 들어, 제2 몰딩층(150)은 20 마이크로미터 내지 200 마이크로미터 사이의 두께를 가질 수 있다.
도 2는 도 1에 도시된 반도체 패키지(100)를 포함하는 반도체 모듈(10)을 보여주는 단면도이다.
도 2를 참조하면, 반도체 모듈(10)은 회로 기판(400) 및 회로 기판(400)에 실장된 반도체 패키지(100)를 포함할 수 있다. 외부 연결 단자(170)는 반도체 패키지(100)와 회로 기판(400) 사이에 개재되며, 반도체 패키지(100)의 도전성 포스트(140)와 회로 기판(400)의 기판 패드(410)를 전기적으로 연결할 수 있다. 상기 회로 기판(400)은 외부 연결 단자(170), 도전성 포스트(140) 및 배선 패턴(133)을 통해 반도체 칩(110)과 전기적 신호를 송수신할 수 있다.
상기 회로 기판(400)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 회로 기판(400)은 MCPCB(Metal Core PCB), MPCB(Metal PCB), FPCB(Flexible PCB) 등의 회로 기판일 수 있다.
예시적인 실시예들에서, 제2 몰딩층(150)의 제2 열 팽창 계수는 제1 몰딩층(120)의 제1 열 팽창 계수와 회로 기판(400)의 열 팽창 계수 사이의 값을 가질 수 있다. 제2 몰딩층(150)은 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)과 회로 기판(400) 사이에 개재되어, 반도체 패키지(100)와 회로 기판(400) 사이의 열 팽창 계수 차이를 줄여 열팽창 스트레스로 인한 휨 현상을 억제할 수 있다. 반도체 패키지(100)의 휘어짐이 방지됨에 따라, 반도체 패키지(100)와 회로 기판(400) 사이에 개재된 외부 연결 단자(170)에 크랙 발생이 현저하게 감소되므로, 반도체 패키지(100)의 신뢰성을 보다 향상시킬 수 있다.
예시적인 실시예들에서, 회로 기판(400)은 인쇄회로기판일 수 있으며, 회로 기판(400)의 열 팽창 계수는 제1 몰딩층(120)의 제1 열 팽창 계수보다 클 수 있다. 이 경우, 제2 몰딩층(150)의 제2 열 팽창 계수는 제1 몰딩층(120)의 제1 열 팽창 계수보다 크고, 회로 기판(400)의 열 팽창 계수보다 작은 값을 가질 수 있다. 예를 들어, 제2 몰딩층(150)의 제2 열 팽창 계수는 약 10 ㎛·m-1·k-1 내지 약 16 ㎛·m-1·k-1 사이일 수 있다.
또한, 제1 몰딩층(120) 및 제2 몰딩층(150)은 반도체 패키지(100)의 휘어짐 현상을 개선하기 적합한 두께 비율을 가지도록 형성될 수 있다. 예시적인 실시예들에서, 제2 몰딩층(150)의 두께는 제1 몰딩층(150)의 두께의 약 0.5배 이상일 수 있으며, 예를 들어 제2 몰딩층(150)의 두께는 제1 몰딩층(150)의 두께의 약 1배 또는 약 2배 이상일 수 있다. 또한, 예시적인 실시예들에서, 제2 몰딩층(150)의 두께는 제1 몰딩층(150)의 두께의 약 1000배 이하일 수 있으며, 예를 들어 제2 몰딩층(150)은 제1 몰딩층(150)의 두께의 100배 또는 10배 이하의 두께를 가질 수 있다. 제1 몰딩층(120)과 제2 몰딩층(150)의 두께 비율을 반도체 패키지(100)의 휘어짐을 방지하기에 적합하도록 조정함으로써, 반도체 패키지(100)의 휘어짐으로 인한 외부 연결 단자(170)의 손상을 방지하고, 나아가 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3k는 도 1의 반도체 패키지(100)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 3a를 참조하면, 캐리어 기판(310) 상에 반도체 칩(110)을 배치한다. 캐리어 기판(310)은 반도체 칩(110)을 접착하여 고정하기 위한 접착층(311)을 포함할 수 있으며, 반도체 칩(110)은 패드(111)가 마련된 제1 면(118)이 접착층(311)에 부착되도록 캐리어 기판(310) 상에 배치될 수 있다.
도 3b를 참조하면, 캐리어 기판(310) 상에 제1 반도체 칩(110)을 형성한 이후, 제1 반도체 칩(110)을 덮는 제1 몰딩층(120)을 형성한다. 제1 몰딩층(120)은 반도체 칩(110)의 측면 및 제2 면(119)을 덮도록 형성될 수 있다. 제1 몰딩층(120)은, 예를 들어 에폭시 몰딩 컴파운드, 에폭시 수지, 실리콘 수지, 또는 폴리이미드 수지와 같은 몰딩 물질을 캐리어 기판(310) 상에 도포하고, 상기 몰딩 물질을 경화하여 형성될 수 있다. 상기 제1 반도체 칩(110) 및 제1 몰딩층(120)은 상부 구조(101)를 구성할 수 있다.
도 3c 내지 도 3e를 참조하면, 제1 몰딩층(120)을 형성한 이후, 상부 구조(101)를 캐리어 기판(310)으로부터 분리하고, 상부 구조(101) 상에 재배선 구조체(103)를 형성할 수 있다.
먼저, 도 3c에 도시된 바와 같이, 반도체 칩(110)의 제1 면(118) 및 제1 몰딩층(120)의 표면 상에 제1 절연 패턴(1311)을 형성한다. 상기 제1 절연 패턴(1311)을 형성하기 위하여, 상부 구조(101)의 표면 상에 절연막을 형성하고, 상기 절연막의 일부를 제거하여 반도체 칩(110)의 패드(111)를 노출시키는 개구부(1311H)를 형성할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 제1 절연 패턴(1311) 상에 배선 패턴(133)을 형성한다. 배선 패턴(133)은 제1 절연 패턴(1311) 상에서 연장되며, 제1 절연 패턴(1311)의 개구부(도 3c의 1311H)를 통해 반도체 칩(110)의 패드(111)에 연결될 수 있다. 예를 들어, 배선 패턴(133)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다.
다음으로, 도 3e에 도시된 바와 같이, 배선 패턴(133)을 덮는 제2 절연 패턴(1313)을 형성한다. 상기 제2 절연 패턴(1313)을 형성하기 위하여, 배선 패턴(133) 및 제1 절연 패턴(1311)을 덮는 절연막을 형성하고, 상기 절연막의 일부를 제거하여 배선 패턴(133)을 노출시키는 개구부(1313H)를 형성할 수 있다.
도 3f를 참조하면, 재배선 구조체(103)를 형성한 이후, 배선 패턴(133)과 연결된 도전성 포스트(140)를 형성한다. 도전성 포스트(140)는 수직 방향으로 연장되며, 도전성 포스트(140)의 하부는 제2 절연 패턴(1313)의 개구부(1313H)를 통해 배선 패턴(133)에 접속될 수 있다. 도전성 포스트(140)를 형성하기 위하여, 재배선 구조체(103) 상에 마스크층을 형성하고, 상기 마스크층의 일부를 제거하여 제1 배선 패턴(133)을 노출시키는 개구부를 형성하고, 상기 마스크층의 개구부에 도전성 물질을 충진하고, 애싱(ahsing) 또는 식각 공정을 통해 상기 마스크층을 제거하는 공정을 차례로 수행할 수 있다. 예시적인 실시예들에서, 상기 마스크층의 개구부 내에 도전성 물질을 형성하기 위하여, 도금 공정을 수행할 수 있다.
도 3g를 참조하면, 도전성 포스트(140)를 형성한 이후, 재배선 구조체(103) 상에 도전성 포스트(140)를 덮는 제2 예비 몰딩층(150a)을 형성한다. 제2 예비 몰딩층(150a)은, 예를 들어 에폭시 몰딩 컴파운드, 에폭시 수지, 실리콘 수지, 또는 폴리이미드 수지와 같은 몰딩 물질을 재배선 구조체(103) 상에 도포하고, 상기 몰딩 물질을 경화하여 형성될 수 있다.
도 3h를 참조하면, 제2 예비 몰딩층(도 3g의 150a)의 상부를 제거하여, 도전성 포스트(140)의 측면을 둘러싸는 제2 몰딩층(150)을 형성할 수 있다. 제2 예비 몰딩층(150a)의 상부가 제거됨에 따라, 도전성 포스트(140)의 상면은 외부로 노출되고, 도전성 포스트(140)의 측면은 제2 몰딩층(150)에 의해 덮일 수 있다. 예를 들어, 제2 예비 몰딩층(150a)의 상부를 제거하기 위하여, 기계적 화학적 연마(chemical mechanical polishing, CMP)를 수행할 수 있다. CMP 공정에 의해, 제2 몰딩층(150)의 표면 및 제2 몰딩층(150)을 통해 노출된 도전성 포스트(140)의 표면은 동일 평면 상에 있을 수 있다.
도 3i를 참조하면, 제2 몰딩층(150)을 형성한 이후, 제2 몰딩층(150) 상에 하부 절연층(160)을 형성한다. 하부 절연층(160)을 형성하기 위하여, 제2 몰딩층(150) 상에 절연막을 형성하고, 상기 절연막의 일부를 제거하여 도전성 포스트(140)를 노출시키는 개구부(160H)를 형성할 수 있다. 상기 도전성 포스트(140), 제2 몰딩층(150), 및 하부 절연층(160)은 하부 구조(105)를 구성할 수 있다.
도 3j를 참조하면, 하부 절연층(160)을 형성한 이후, 하부 절연층(160)의 개구부(도 3i의 160H)에 의해 노출된 도전성 포스트(140) 상에 외부 연결 단자(170)를 형성할 수 있다. 외부 연결 단자(170)는 예를 들면 솔더 볼 또는 솔더 범프일 수 있다.
도 3k를 참조하면, 상기 외부 연결 단자(170)를 형성한 이후, 쏘잉(sawing) 공정을 통해 반도체 패키지들을 개별 반도체 패키지로 개별화할 수 있다. 즉, 도 3j에 도시된 반도체 패키지는 스크라이브 레인(도 3j의 SL)을 따라 절단되어, 복수의 개별 반도체 패키지들로 분리될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100a)를 보여주는 단면도이다. 도 4에 도시된 반도체 패키지(100a)는 하부 재배선 구조체(107)를 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다.
도 4를 참조하면, 반도체 패키지(100a)는 반도체 칩(110)과 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)을 포함하는 상부 구조(101), 반도체 칩(110)에 전기적으로 연결된 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150)을 포함하는 하부 구조(105), 상부 구조(101)와 하부 구조(105) 사이에 마련된 재배선 구조체(103), 및 상기 하부 구조(105) 상에 마련된 하부 재배선 구조체(107)를 포함할 수 있다.
하부 재배선 구조체(107)는 하부 구조(105) 상에 마련되며, 하부 절연 패턴(181) 및 하부 배선 패턴(183)을 포함할 수 있다.
하부 절연 패턴(181)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어 순차적으로 적층된 제1 하부 절연 패턴(1811) 및 제2 하부 절연 패턴(1813)을 포함할 수 있다.
하부 배선 패턴(183)은 도전성 포스트(140)에 전기적으로 연결될 수 있다. 하부 배선 패턴(183)은 도전성 포스트(140)와 외부 연결 단자(170)를 전기적으로 연결할 수 있다. 하부 배선 패턴(183)은 다층 구조를 가질 수 있으며, 예를 들어 제1 하부 배선 패턴(1831) 및 제2 하부 배선 패턴(1833)을 포함할 수 있다.
좀 더 구체적으로, 제1 하부 절연 패턴(1811)은 제2 몰딩층(150)의 표면을 덮고, 도전성 포스트(140)를 노출시키는 개구부를 가질 수 있다. 제1 하부 배선 패턴(1831)은 제1 하부 절연 패턴(1811) 상에 배치되며, 제1 하부 절연 패턴(1811)의 개구부를 통해 도전성 포스트(140)에 연결될 수 있다. 또한, 제2 하부 절연 패턴(1813)은 제1 하부 배선 패턴(1831)을 덮도록 제1 하부 절연 패턴(1811) 상에 형성될 수 있고, 제1 하부 배선 패턴(1831)의 일부를 노출시키기 위한 개구부를 가질 수 있다. 제2 하부 배선 패턴(1833)은 제2 하부 절연 패턴(1813) 상에 배치되며, 제2 하부 절연 패턴(1813)의 상기 개구부를 통해 제1 하부 배선 패턴(1831)에 연결될 수 있다.
예시적인 실시예들에서, 제2 하부 배선 패턴(1833)은 외부 연결 패드로 기능하며, 예를 들어 언더 범프 메탈(under bump metal, UBM)일 수 있다. 제2 하부 배선 패턴(1833) 상에는 외부 연결 단자(170)가 배치될 수 있다. 외부 연결 단자(170)는, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(170)는 하부 배선 패턴(183), 도전성 포스트(140), 및 배선 패턴(133)을 통해 반도체 칩(110)의 패드(111)에 전기적으로 연결되며, 반도체 패키지(100a)와 외부 장치를 전기적으로 연결하도록 구성될 수 있다. 다만, 예시적인 실시예들에서, 제2 하부 배선 패턴(1833)은 생략될 수도 있으며, 이 경우 외부 연결 단자(170)는 제2 하부 절연 패턴(1813)을 통해 노출된 제1 하부 배선 패턴(1831) 상에 배치될 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100b)를 보여주는 단면도이다. 도 5에 도시된 반도체 패키지(100b)는 상부 구조(101a)가 방열 플레이트(190)를 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다.
도 5를 참조하면, 반도체 패키지(100b)는 상부 구조(101a), 반도체 칩(110)에 전기적으로 연결된 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150)을 포함하는 하부 구조(105), 및 상부 구조(101a)와 하부 구조(105) 사이에 마련된 재배선 구조체(103)를 포함하며, 상기 상부 구조(101a)는 반도체 칩(110), 반도체 칩(110)을 몰딩하는 제1 몰딩층(120), 및 방열 플레이트(190)를 포함할 수 있다.
제1 몰딩층(120)은 반도체 칩(110)을 몰딩하되, 반도체 칩(110)의 제2 면(119)을 덮지 않을 수 있다. 즉, 제1 몰딩층(120)은 반도체 칩(110)의 측면을 덮으며, 반도체 칩(110)의 제2 면(119)을 노출시키는 노출 몰드(exposed mold) 구조를 가질 수 있다.
방열 플레이트(190)는 반도체 칩(110)의 제2 면(119) 및 제1 몰딩층(120) 상에 마련될 수 있다. 구체적으로 도시되지는 않았으나, 필요에 따라, 방열 플레이트(190)와 반도체 칩(110) 사이 및 방열 플레이트(190)와 제1 몰딩층(120) 사이에는, 방열 플레이트(190)를 반도체 칩(110) 및 제1 몰딩층(120)에 부착시키기 위한 접착층이 개재될 수 있다. 방열 플레이트(190)는 반도체 칩(110)에서 발생된 열을 외부로 방출시키는 역할을 수행할 수 있다.
예를 들어, 방열 플레이트(190)는 열전도율이 높은 물질을 포함할 수 있다. 예를 들어, 방열 플레이트(190)는 구리, 알루미늄과 같은 금속 물질로 이루어질 수 있다.
예시적인 실시예들에서, 방열 플레이트(190)는 반도체 패키지(100b)가 실장되는 회로 기판(400)의 열 팽창 계수와 동일한 수준의 열 팽창 계수를 가질 수 있다. 반도체 칩(110)을 덮는 방열 플레이트(190)가 회로 기판(400)의 열 팽창 계수와 동일한 수준의 열 팽창 계수를 가지도록 형성함으로써, 회로 기판(400)과 반도체 패키지(100b) 간의 열 팽창 계수 차이로 줄이고, 열팽창 스트레스로 인한 휨 현상을 억제하는 역할을 수행할 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100c)를 보여주는 단면도이다. 도 6에 도시된 반도체 패키지(100c)는 제2 몰딩층(150a)의 구성을 제외하고는 도 1에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다.
도 6을 참조하면, 반도체 패키지(100c)는 반도체 칩(110)과 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)을 포함하는 상부 구조(101), 반도체 칩(110)에 전기적으로 연결된 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150a)을 포함하는 하부 구조(105), 상부 구조(101)와 하부 구조(105) 사이에 마련된 재배선 구조체(103)를 포함할 수 있다.
제2 몰딩층(150a)은 복수의 서브 몰딩층들(151, 153)을 포함할 수 있다. 예를 들어, 제2 몰딩층은 재배선 구조체(103) 상에 차례로 적층된 제1 서브 몰딩층(151) 및 제2 서브 몰딩층(153)을 포함할 수 있다.
예시적인 실시예들에서, 제1 서브 몰딩층(151)과 제2 서브 몰딩층(153)의 열 팽창 계수는 서로 상이할 수 있다. 이때, 제1 서브 몰딩층(151)은 제2 서브 몰딩층(153)보다 제1 몰딩층(120)에 인접하게 배치되며, 제1 서브 몰딩층(151)의 열 팽창 계수는 제1 몰딩층(120)의 제1 열 팽창 계수와 제2 서브 몰딩층(153)의 열 팽창 계수의 사이일 수 있다. 예를 들어, 제1 서브 몰딩층(151)은 약 10 ㎛·m-1·k-1 내지 약 13 ㎛·m-1·k-1 사이의 열 팽창 계수를 가지고, 제2 서브 몰딩층(153)은 약 13 ㎛·m-1·k-1 내지 약 16 ㎛·m-1·k-1 사이의 열 팽창 계수를 가질 수 있다. 이 경우, 제2 몰딩층(150a)의 열 팽창 계수는 제1 몰딩층(120)으로부터 회로 기판(도 2의 400 참조)를 향하는 방향으로 점진적으로 증가되도록 구성되어, 반도체 패키지(100c)와 회로 기판(400) 간의 열 팽창 계수 차이로 인해 발생된 열팽창 스트레스를 보다 효과적으로 완화할 수 있다.
한편, 도 6에서는, 제2 몰딩층(150a)이 2개의 서브 몰딩층들을 포함하는 것으로 도시되었으나, 서브 몰딩층의 개수는 여기에 제한되는 것은 아니다. 예를 들어, 제2 몰딩층(150a)은 3개의 서브 몰딩층들을 포함할 수도 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200)의 단면도이다. 도 8은 도 7의 "VⅢ"로 표시된 영역을 확대하여 나타낸 도면이다.
도 7 및 도 8을 참조하면, 반도체 패키지(200)는 반도체 칩(210) 및 상기 반도체 칩(210) 상의 재배선 구조체(220)를 포함할 수 있다.
반도체 칩(210)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 칩(210)은 제1 면(217) 상에 마련된 칩 패드(211)를 포함할 수 있다. 칩 패드(211)는 반도체 칩(210)에 형성된 상기 반도체 소자와 전기적으로 연결될 수 있다. 또한, 구체적으로 도시되지 않았으나, 반도체 칩(210)은 제1 면(217)을 덮는 패시베이션막을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(210)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(210)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(210)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
또한, 도 7에서는 반도체 패키지(200)는 하나의 반도체 칩을 포함하는 것으로 도시되었으나, 반도체 패키지(200)는 둘 이상의 반도체 칩을 포함할 수 있다. 반도체 패키지(200)에 포함된 둘 이상의 반도체 칩(210)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 일부 실시예들에서, 반도체 패키지(200)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
재배선 구조체(220)는 반도체 칩(210)의 제1 면(217) 상에 마련될 수 있다. 재배선 구조체(220)는 절연 패턴(230) 및 인터커넥션 구조(240)를 포함할 수 있다.
절연 패턴(230)은 반도체 칩(210)의 제1 면(217) 상에 배치될 수 있다. 절연 패턴(230)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어, 순차적으로 적층된 제1 절연 패턴(231) 및 제2 절연 패턴(233)을 포함할 수 있다.
예를 들어, 제1 절연 패턴(231) 및 제2 절연 패턴(233)은 각각 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수도 있다. 또는, 제1 절연 패턴(231)은 및 제2 절연 패턴(233) 각각은 비감광성 물질 또는 감광성 물질로 이루어질 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(231) 및 제2 절연 패턴(233)은 서로 다른 물질로 이루어질 수 있다. 예를 들어, 제1 절연 패턴(231)은 비광감성 물질, 예를 들어 비감광성 폴리이미드(non-photosensitive polyimide)로 이루어지고, 제2 절연 패턴(233)은 감광성 물질, 예를 들어 감광성 폴리이미드(photosensitive polyimide)로 이루어질 수 있다.
또는, 다른 예시적인 실시예들에서, 제1 절연 패턴(231) 및 제2 절연 패턴(233)은 서로 동일한 물질로 이루어질 수도 있다. 예를 들어, 제1 절연 패턴(231) 및 제2 절연 패턴(233)은 비감광성 폴리이미드로 이루어지거나, 또는 감광성 폴리이미드로 이루어질 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(231)의 열 팽창 계수(Coefficient of Thermal Expansion, CTE)는 제2 절연 패턴(233)의 열 팽창 계수와 상이할 수 있다. 예를 들어, 제1 절연 패턴(231)의 열 팽창 계수는 제2 절연 패턴(233)의 열 팽창 계수보다 클 수 있다. 또는, 제1 절연 패턴(231)의 열 팽창 계수는 제2 절연 패턴(233)의 열 팽창 계수보다 작을 수 있다.
예시적인 실시예들에서, 제2 절연 패턴(233)의 하면과 접하는 제1 절연 패턴(231)의 상면의 표면 거칠기(surface roughness)는, 제1 절연 패턴(231)의 하면의 표면 거칠기와 상이할 수 있다.
나아가, 예시적인 실시예들에서, 제1 절연 패턴(231)의 표면 거칠기는 제2 절연 패턴(233)의 표면 거칠기와 상이할 수 있다. 예를 들어, 제1 절연 패턴(231)의 상면의 표면 거칠기는 제2 절연 패턴(233)의 하면의 표면 거칠기 및 제2 절연 패턴(233)의 상면의 표면 거칠기보다 클 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(231)의 두께는 약 10 마이크로미터 내지 약 70 마이크로미터 사이일 수 있다. 또는, 제1 절연 패턴(231)의 두께는 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다. 또한, 제2 절연 패턴(233)의 두께는 약 10 마이크로미터 내지 약 70 마이크로미터 사이일 수 있다. 또는, 제2 절연 패턴(233)의 두께는 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다.
일반적으로, 웨이퍼 레벨 패키지의 절연막이 대략 5 마이크로미터의 두께를 가지는 것과 비교하여, 제1 절연 패턴(231) 및 제2 절연 패턴(233)은 상대적으로 두껍게 형성될 수 있다. 제1 절연 패턴(231) 및 제2 절연 패턴(233)이 두껍게 형성됨에 따라, 제1 절연 패턴(231) 및 제2 절연 패턴(233)은 외부 충격에 대한 버퍼로 기능하여 반도체 패키지(200)의 신뢰성을 향상시킬 수 있다. 특히, 최외곽의 제2 연 절연 패턴(233)을 두껍게 형성함으로써, 반도체 패키지(200)가 실장되는 실장 기판과 제2 절연 패턴(233) 사이에 있는 외부 연결 단자(270)에 인가되는 응력을 크게 저감시킬 수 있다.
인터커넥션 구조(240)는 반도체 칩(210)의 칩 패드(211)에 전기적으로 연결되며, 상기 칩 패드(211)를 외부 장치에 전기적으로 연결하기 위한 전기적 연결 경로를 제공할 수 있다.
예를 들어, 인터커넥션 구조(240)는 제1 도전성 범프(241), 제1 배선 패턴(243), 및 제2 배선 패턴(245)을 포함할 수 있다. 좀 더 구체적으로, 제1 도전성 범프(241)는 제1 절연 패턴(231)을 관통하고, 반도체 칩(210)의 칩 패드(211)에 연결될 수 있다. 제1 배선 패턴(243)은 제1 절연 패턴(231) 상에 마련될 수 있다. 제1 배선 패턴(243)은 제1 절연 패턴(231) 상에서 연장된 트레이스(trace)로서, 제1 도전성 범프(241)와 제2 배선 패턴(245)을 전기적으로 연결할 수 있다. 제2 배선 패턴(245)은 제2 절연 패턴(233)의 개구부(233H)를 통해 제1 배선 패턴(243)에 연결될 수 있다.
제2 배선 패턴(245)은 외부 연결 패드로 기능하며, 예를 들어 언더 범프 메탈(under bump metal, UBM)일 수 있다. 제2 배선 패턴(245) 상에는 외부 연결 단자(270)가 배치될 수 있다. 외부 연결 단자(270)는, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(270)는 인터커넥션 구조(240)를 통해 반도체 칩(210)의 칩 패드(211)에 전기적으로 연결되며, 반도체 패키지(200)와 외부 장치를 전기적으로 연결하도록 구성될 수 있다. 다만, 일부 예시적인 실시예들에서, 제2 배선 패턴(245)은 생략될 수 있으며, 이 경우 외부 연결 단자(270)는 제2 절연 패턴(233)의 개구부(233H)를 통해 노출된 제1 배선 패턴(243) 상에 직접 배치될 수도 있다.
예시적인 실시예들에서, 인터커넥션 구조(240)는 도전성 물질, 예를 들면 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있다. 제1 도전성 범프(241), 제1 배선 패턴(243) 및 제2 배선 패턴(245)은 서로 동일한 물질 또는 동일한 물질의 조합으로 이루어질 수 있다. 또는, 제1 도전성 범프(241), 제1 배선 패턴(243) 및 제2 배선 패턴(245)은 서로 다른 물질 또는 서로 다른 물질의 조합으로 이루어질 수도 있다.
도 8에 도시된 것과 같이, 제1 도전성 범프(241)는 제1 절연 패턴(231)을 관통하고, 반도체 칩(210)의 칩 패드(211) 상에 세워진 기둥(pillar) 형상을 가질 수 있다.
예시적인 실시예들에서, 제1 도전성 범프(241)는 제1 절연 패턴(231)으로부터 돌출될 수 있다. 예를 들어, 제1 도전성 범프(241)가 제1 절연 패턴(231)의 상면으로부터 돌출된 높이(241H)는 약 0.1 마이크로미터 내지 약 20 마이크로미터 사이일 수 있다. 예를 들어, 제1 도전성 범프(241)가 제1 절연 패턴(231)의 상면으로부터 돌출된 높이(241H)는 약 0.1 마이크로미터 이상, 약 1 마이크로미터 이상, 또는 약 5 마이크로미터 이상일 수 있다. 또한, 제1 도전성 범프(241)가 제1 절연 패턴(231)의 상면으로부터 돌출된 높이(241H)는 약 20 마이크로미터 이하, 약 15 마이크로미터 이하, 또는 약 10 마이크로미터 이하일 수 있다.
제1 도전성 범프(241)가 제1 절연 패턴(231)으로부터 돌출됨에 따라, 제1 배선 패턴(243)은 제1 도전성 범프(241)의 측벽 및 제1 도전성 범프(241)의 상면에 접할 수 있다. 제1 배선 패턴(243)이 제1 도전성 범프(241)의 측벽에도 접하므로, 제1 배선 패턴(243)과 제1 도전성 범프(241) 사이의 접촉 면적이 증가될 수 있고, 그에 따라 제1 배선 패턴(243)과 제1 도전성 범프(241) 사이의 접촉 저항이 낮아질 수 있다.
또한, 제1 배선 패턴(243)은 제1 도전성 범프(241)가 제1 절연 패턴(231)으로부터 돌출된 높이에 대응하는 단차부를 가질 수 있다. 즉, 제1 배선 패턴(243)의 단차부의 높이(243H)는 제1 도전성 범프(241)가 제1 절연 패턴(231)의 상면으로부터 돌출된 높이(241H)에 대응될 수 있다. 좀 더 구체적으로, 제1 도전성 범프(241) 상에서, 제1 배선 패턴(243)은 제1 도전성 범프(241)로부터 멀어지는 방향으로 하향 경사진 구조를 가질 수 있다.
도 9은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200a)의 단면도이다. 도 10는 도 9의 "X"로 표시된 영역을 확대하여 나타낸 도면이다. 도 9 및 도 10에 도시된 반도체 패키지(200a)는 재배선 구조체(220a)의 인터커넥션 구조(240a)가 제2 도전성 범프(247)를 포함한다는 점을 제외하고는 도 7 및 도 8에 도시된 반도체 패키지(200)와 대체로 동일한 구성을 가질 수 있다. 도 9 및 도 10에 있어서, 도 7 및 도 8와 중복된 설명은 생략하거나 간단히 한다.
도 9 및 도 10를 참조하면, 인터커넥션 구조(240a)는 제1 배선 패턴(243)과 외부 연결 단자(270)를 전기적으로 연결하는 제2 도전성 범프(247)를 포함할 수 있다. 제2 도전성 범프(247)는 제2 절연 패턴(233)을 관통하고, 제1 절연 패턴(231) 상에 세워진 기둥 형상을 가질 수 있다.
예시적인 실시예들에서, 제2 도전성 범프(247)는 제1 배선 패턴(233)을 관통하여 제1 절연 패턴(231)의 상면에 접할 수 있다. 제2 도전성 범프(247)의 하부(247L)는 제1 배선 패턴(243)의 개구부(243o)를 채우도록 형성되며, 제2 도전성 범프(247)의 하부(247L)는 그 중심 부분이 하방으로 돌출된 형상을 가질 수 있다. 도시된 바와 같이, 제2 도전성 범프(247)의 하부(247L)의 중심 부분이 하방으로 돌출된 높이는 제1 배선 패턴(243)의 두께(243t)에 대응될 수 있다.
또한, 제2 도전성 범프(247)의 상부(247U)는 제2 절연 패턴(233)으로부터 돌출될 수 있고, 중심 부분이 함몰된 형상을 가질 수 있다. 제2 도전성 범프(247)의 상부(247U)의 상기 함몰된 중심 부분에는 외부 연결 단자(270)가 채워질 수 있다. 제2 도전성 범프(247)의 상부(247U)의 중심 부분이 함몰된 형상을 가짐에 따라, 제2 도전성 범프(247)와 외부 연결 단자(270) 사이의 접촉 면적이 증가되므로, 제2 도전성 범프(247)와 외부 연결 단자(270) 사이의 기계적 연결 및 전기적 연결이 향상될 수 있다.
이 때, 제2 도전성 범프(247)의 상부(247U)의 상기 중심 부분이 함몰된 깊이(247Ut)는 제1 배선 패턴(243)의 두께(243t)에 대응될 수 있다.
예시적인 실시예들에서, 제2 도전성 범프(247)의 상부(247U)의 상기 중심 부분이 함몰된 깊이(247Ut)는 약 0.1 마이크로미터 내지 약 20 마이크로미터 사이일 수 있다. 또는, 제2 도전성 범프(247)의 상부(247U)의 상기 중심 부분이 함몰된 깊이(247Ut)는 약 1 마이크로미터 내지 약 10 마이크로미터 사이, 또는 약 3 마이크로미터 내지 약 7 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 외부 연결 단자(270)는 제2 도전성 범프(247)를 덮을 수 있다. 예를 들어, 외부 연결 단자(270)는 제2 도전성 범프(247)의 상부(247U)의 상면 및 측벽을 덮을 수 있다. 외부 연결 단자(270)가 제2 도전성 범프(247)를 덮으므로, 제2 도전성 범프(247)와 외부 연결 단자(270) 사이의 접촉 면적이 증가될 수 있고, 나아가 제2 도전성 범프(247)가 외부에 노출되어 손상되는 것을 방지할 수 있다.
도 11a 내지 도 11g는 도 7에 도시된 반도체 패키지(200)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 11a를 참조하면, 반도체 칩(210) 상에 제1 도전성 범프(241)를 형성한다. 예를 들어, 제1 도전성 범프(241)를 형성하기 위하여, 반도체 칩(210)의 칩 패드(211)를 노출시키는 개구부를 갖는 희생 절연막을 형성하고, 상기 희생 절연막의 개구부를 도전성 물질로 채우는 도금 공정을 수행할 수 있다. 이러한 제1 도전성 범프(241)는 반도체 칩(210)의 칩 패드(211) 상에 세워진 기둥 형상을 가지도록 형성될 수 있다.
도 11b를 참조하면, 반도체 칩(210) 및 제1 도전성 범프(241)를 덮는 제1 절연막(232)을 형성한다.
예시적인 실시예들에서, 제1 절연막(232)은 고상(solid state)의 절연 필름을 이용한 필름 라미네이션(film lamination) 공정을 통하여 형성될 수 있다. 예를 들어, 반경화 상태(즉, B-stage)의 절연 필름을 반도체 칩(210) 상에 도포하고, 예비 경화(pre-cure) 공정을 수행하여, 제1 절연막(232)을 형성할 수 있다.
일반적으로, 액상의 물질을 이용하여 절연막을 형성하는 경우, 액상의 물질의 열 수축 과정에서 절연막에 잔류 응력이 발생할 수 있다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 제1 절연막(232)을 고상의 절연 필름을 이용하여 형성하므로, 열 수축에 따른 잔류 응력의 발생을 최소화 할 수 있다. 또한, 제1 절연막(232)을 고상의 절연 필름을 이용하여 형성함으로써, 상대적으로 두꺼운 두께를 가지는 제1 절연막(232)을 용이하게 형성할 수 있다.
도 11c를 참조하면, 제1 절연막(도 11b의 132)의 일부를 제거하여, 제1 도전성 범프(241)의 적어도 일부분을 노출시키는 제1 절연 패턴(231)을 형성한다. 제1 절연막(232)의 일부가 제거된 결과, 제1 도전성 범프(241)는 제1 절연 패턴(231)의 상면으로부터 돌출되며, 제1 절연 패턴(231)의 상면은 제1 도전성 범프(241)의 상면보다 낮아질 수 있다. 예를 들어, 제1 절연막(232)의 일부를 제거하기 위하여, 에치백(etch back) 공정 또는 연마 공정을 수행할 수 있다.
예시적인 실시예들에서, 제1 절연막(232)의 전면에 대한 식각 공정을 통해 제1 절연막(232)의 일부를 제거할 수 있다. 제1 절연막(232)의 전면에 대한 식각 공정에 의해, 제1 절연 패턴(231)의 상면의 표면 거칠기는 제1 절연막(232)의 상면의 표면 거칠기보다 커질 수 있다. 이 때, 제1 절연 패턴(231)의 상면의 표면 거칠기는 후속 공정을 통해 형성되는 제2 절연 패턴(도 11e의 133)의 상면의 표면 거칠기 및 제2 절연 패턴(233)의 하면의 표면 거칠기보다 클 수 있다. 제1 절연 패턴(231)의 상면의 표면 거칠기가 증가됨에 따라, 후속 공정을 통해 형성된 제1 배선 패턴(243)과 제1 절연 패턴(231) 간의 접착력이 강화될 수 있다.
도 11d를 참조하면, 제1 절연 패턴(231) 상에 제1 배선 패턴(243)을 형성한다. 제1 배선 패턴(243)은 제1 절연 패턴(231)의 표면을 따라 연장하며, 제1 도전성 범프(241)에 연결될 수 있다. 이때, 제1 배선 패턴(243)은 제1 도전성 범프(241)가 제1 절연 패턴(231)의 상면으로부터 돌출된 높이에 대응하는 단차부를 가질 수 있다.
예시적인 실시예들에서, 제1 배선 패턴(243)을 형성하기 위하여, 제1 절연 패턴(231)을 덮는 시드 금속층을 형성하고, 상기 시드 금속층을 시드(seed)로 하는 도금 공정을 수행할 수 있다. 예를 들어, 제1 배선 패턴(243)은 이머젼 도금(immersion plating), 무전해 도금(electroless plating), 전기 도금(electroplating) 또는 이들의 조합을 통해 형성될 수 있다.
도 11e를 참조하면, 제1 절연 패턴(231) 상에 제2 절연 패턴(233)을 형성한다. 제2 절연 패턴(233)은 제1 배선 패턴(243)을 덮되, 제1 배선 패턴(243)의 일부를 노출시킬 수 있는 개구부(233H)를 가지도록 형성될 수 있다. 예를 들어, 제2 절연 패턴(233)을 형성하기 위하여, 고상의 절연 필름을 이용한 필름 라미네이션 공정을 통하여 제2 절연막을 형성하고, 노광 및 현상 공정을 통해 상기 제2 절연막에 개구부(233H)를 형성할 수 있다.
도 11f를 참조하면, 제2 절연 패턴(233)을 형성한 이후, 제2 배선 패턴(245)을 형성한다. 제2 배선 패턴(245)은 제2 절연 패턴(233)의 개구부(233H)를 통해 노출된 제1 배선 패턴(243)에 연결될 수 있다. 제2 배선 패턴(245)은 도 11d를 참조하여 설명한 제1 배선 패턴(243)과 유사한 방법을 통해 형성될 수 있다.
도 11g를 참조하면, 제2 배선 패턴(245)을 형성한 이후, 제2 배선 패턴(245) 상에 외부 연결 단자(270)를 형성할 수 있다.
이후, 웨이퍼 레벨로 제조된 반도체 패키지는 스크라이브 레인을 따라 절단되어 개별 단위의 반도체 패키지로 개별화할 수 있다.
도 12a 내지 도 12e는 도 9에 도시된 반도체 패키지(200a)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 12a를 참조하면, 도 11c의 결과물에 상응하는 구조체를 준비하고, 제1 절연 패턴(231) 상에 제1 배선 패턴(243a)을 형성한다. 제1 배선 패턴(243a)은 제1 절연 패턴(231)의 표면을 따라 연장하며, 제1 도전성 범프(241)에 연결될 수 있다. 제1 배선 패턴(243a)은 후술되는 제2 도전성 범프(도 12b의 147)에 의해 채워지는 개구부(243o)를 가지도록 형성될 수 있다.
도 12b를 참조하면, 제1 배선 패턴(243a)을 형성한 이후, 제1 절연 패턴(231) 상에 제2 도전성 범프(247)를 형성한다. 예를 들어, 제2 도전성 범프(247)를 형성하기 위하여, 제1 배선 패턴(243a)의 일부를 노출시키는 개구부를 갖는 희생 절연막을 형성하고, 상기 희생 절연막의 개구부를 도전성 물질로 채우는 도금 공정을 수행할 수 있다. 이러한 제2 도전성 범프(247)는 제1 절연 패턴(231) 상에 세워진 기둥 형상을 가지도록 형성될 수 있다. 이 때, 제2 도전성 범프(247)의 하부는 제1 배선 패턴(243a)의 개구부(243o)를 통해 제1 절연 패턴(231)의 상면에 접하며, 제2 도전성 범프(247)의 상부는 그 중심 부분이 하방으로 함몰된 형상을 가지도록 형성될 수 있다.
도 12c를 참조하면, 제1 절연 패턴(231) 상에 제2 절연막(234)을 형성한다. 제2 절연막(234)은 제1 배선 패턴(243) 및 제2 도전성 범프(247)를 덮을 수 있다. 예시적인 실시예들에서, 제2 절연막(234)은 절연 필름을 이용한 필름 라미네이션 공정을 통하여 형성될 수 있다. 다만, 제2 절연막(234)을 형성하는 방법이 이에 한정되는 것은 아니며, 예를 들어 제2 절연막(234)은 스핀 코팅 공정을 이용하여 형성할 수도 있다.
도 12d를 참조하면, 제2 도전성 범프(247)의 적어도 일부분이 노출되도록, 제2 절연막(도 12c의 134)의 일부를 제거하여, 제2 도전성 범프(247)의 적어도 일부분을 노출시키는 제2 절연 패턴(233)을 형성한다. 제2 절연막(234)의 일부가 제거된 결과, 제2 도전성 범프(247)의 상부의 가장자리 부분은 제2 절연 패턴(233)의 상면으로부터 돌출될 수 있다. 예를 들어, 제2 절연막(234)의 일부를 제거하기 위하여, 에치백 공정 또는 연마 공정을 수행할 수 있다.
예시적인 실시예들에서, 제2 도전성 범프(247)의 적어도 일부분이 노출시키기 위해, 제2 절연막(234)의 전면에 대한 식각 공정을 수행할 수 있다. 앞서 제1 절연막(도 11b의 132)의 전면에 대한 식각 공정을 통해 제1 도전성 범프(241)를 노출시킨 경우, 제1 절연 패턴(231)의 상면의 표면 거칠기와 제2 절연 패턴(233)의 표면 거칠기는 대체로 동일할 수 있다.
도 12e를 참조하면, 제2 도전성 범프(247)가 노출되도록 제2 절연막(도 12c의 134)의 일부를 제거한 이후, 제2 도전성 범프(247) 상에 외부 연결 단자(270)를 형성할 수 있다.
이후, 웨이퍼 레벨로 제조된 반도체 패키지는 스크라이브 레인을 따라 절단되어 개별 단위의 반도체 패키지로 개별화할 수 있다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200b)의 단면도이다. 도 14a 및 도 14b는 각각 도 13의 차폐층(280)을 보여주는 평면도이다. 도 13에 도시된 반도체 패키지(200b)는 재배선 구조체(220b)가 차폐층(280)을 더 포함한다는 점을 제외하고는 도 9 및 도 10에 도시된 반도체 패키지(200a)와 대체로 동일한 구성을 가질 수 있다. 도 13, 도 14a, 및 도 14b에 있어서, 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 13을 참조하면, 재배선 구조체(220b)는 차폐층(shield layer, 180)을 포함할 수 있다. 차폐층(280)은 반도체 칩(210) 상에 배치되며, 전자파 간섭(EMI: Electro Magnetic Interference)을 차폐함으로써, EMI로 인한 반도체 칩(210)의 성능 저하를 방지할 수 있다. 예를 들어, 차폐층(280)은 구리(Cu), 은(Ag), 백금(Pt) 등의 도전성 물질을 포함할 수 있다.
예를 들어, 차폐층(280)은 제1 절연 패턴(231) 내에 마련되며, 제1 도전성 범프(241)로부터 이격될 수 있다. 예를 들어, 제1 절연 패턴(231)은 반도체 칩(210)의 제1 면(217) 상에 순차적으로 적층된 제1 서브 절연층(2311) 및 제2 서브 절연층(2313)을 포함할 수 있으며, 차폐층(280)은 제1 서브 절연층(2311)과 제2 서브 절연층(2313) 사이에 형성될 수 있다. 본 발명의 예시적인 실시예들에서, 제1 절연 패턴(231)은 두껍게 형성되기 때문에, 재배선 구조체(220b)의 두께의 증가 없이 차폐층(280)을 추가로 형성할 수 있다.
한편, 도 13에서는 차폐층(280)이 제1 절연 패턴(231) 내에 배치된 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 차폐층이 제2 절연 패턴(233) 내에 형성될 수도 있다. 예컨대, 제2 차폐층이 제2 절연 패턴(233) 내에 배치되는 경우, 제2 절연 패턴(233)은 제1 절연 패턴(231) 상에 순차로 적층된 제3 서브 절연층 및 제4 서브 절연층으로 이루어지며, 상기 제2 차폐층은 제3 서브 절연층과 제4 서브 절연층 사이에 개재되고 제2 도전성 범프(247)로부터 이격될 수 있다.
예시적인 실시예들에서, 도 14a에 도시된 것과 같이, 차폐층(280)은 플레이트 형상을 가지되, 제1 도전성 범프(241)를 통과시킬 수 있는 개구부(281)를 가질 수 있다.
또는, 예시적인 실시예들에서, 도 14b에 도시된 것과 같이, 차폐층(280)은 메쉬(mesh) 형상을 가지되, 제1 도전성 범프(241)를 통과시킬 수 있는 개구부(281)를 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (18)

  1. 반도체 칩 및 상기 반도체 칩을 몰딩하는 제1 몰딩층을 포함하는 상부 구조;
    상기 상부 구조 상에 마련되고, 도전성 포스트 및 상기 도전성 포스트를 몰딩하는 제2 몰딩층을 포함하는 하부 구조; 및
    상기 상부 구조와 하부 구조 사이에 마련되고, 상기 반도체 칩의 패드와 상기 도전성 포스트를 전기적으로 연결하는 배선 패턴을 포함하는 재배선 구조체;
    를 포함하고,
    상기 제2 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상이한 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 재배선 구조체는 상기 배선 패턴을 덮는 절연 패턴을 포함하고,
    상기 도전성 포스트는 상기 절연 패턴에 포위된 제1 부분 및 상기 제2 몰딩층에 포위된 제2 부분을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 도전성 포스트의 상기 제1 부분의 폭은 상기 도전성 포스트의 상기 제2 부분의 폭 보다 작은 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 도전성 포스트의 일단에 직접 연결된 외부 연결 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 하부 구조는 상기 제2 몰딩층 상에 마련되고 상기 도전성 포스트를 노출시키는 개구부를 갖는 하부 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하부 구조 상에 마련된 하부 재배선 구조체를 더 포함하고, 상기 하부 재배선 구조체는 상기 도전성 포스트에 전기적으로 연결된 하부 배선 패턴 및 상기 하부 배선 패턴을 덮는 하부 절연 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 상부 구조는 상기 반도체 칩 상에 마련된 방열 플레이트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제2 몰딩층은 상기 재배선 구조체 상에 차례로 적층된 복수의 서브 몰딩층을 포함하며, 상기 복수의 서브 몰딩층 각각은 서로 다른 열 팽창 계수를 가지는 것을 특징으로 하는 반도체 패키지.
  9. 반도체 칩;
    상기 반도체 칩 상의 제1 절연 패턴;
    상기 제1 절연 패턴을 관통하여 상기 반도체 칩의 칩 패드에 연결되고, 상기 제1 절연 패턴의 상면으로부터 돌출된 제1 도전성 범프; 및
    상기 제1 절연 패턴의 상면을 따라 연장되고, 상기 제1 도전성 범프에 연결된 배선 패턴;
    을 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 배선 패턴은 상기 제1 절연 패턴의 상면으로부터 돌출된 상기 제1 도전성 범프의 측벽 및 상기 제1 도전성 범프의 상면에 접하는 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 배선 패턴은 상기 제1 도전성 범프가 상기 제1 절연 패턴의 상면으로부터 돌출된 높이에 대응하는 단차부를 가지는 것을 특징으로 하는 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제1 절연 패턴 상에 마련된 제2 절연 패턴을 더 포함하고,
    상기 제2 절연 패턴의 하면은 상기 제1 절연 패턴의 상면에 접하고,
    상기 제1 절연 패턴의 상면의 표면 거칠기는 상기 제2 절연 패턴의 하면의 표면 거칠기보다 큰 것을 특징으로 하는 반도체 패키지.
  13. 제 9 항에 있어서,
    상기 제1 절연 패턴 상에 마련된 제2 절연 패턴; 및
    상기 제2 절연 패턴을 관통하여 상기 배선 패턴에 연결되고, 상기 절연 패턴의 상면으로부터 돌출된 제2 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제2 도전성 범프의 하부는 상기 배선 패턴을 관통하여 상기 제1 절연 패턴의 상면과 접하는 것을 특징으로 하는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 제2 도전성 범프 상의 외부 연결 단자를 더 포함하고,
    상기 외부 연결 단자는 상기 절연 패턴의 상면으로부터 돌출된 제2 도전성 범프의 측벽을 덮는 것을 특징으로 하는 반도체 패키지.
  16. 제 9 항에 있어서,
    상기 제1 절연 패턴 내에 마련되고, 상기 제1 도전성 범프로부터 이격된 차폐층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 차폐층은 플레이트 형상을 가지고, 상기 제1 도전성 범프를 통과시키기 위한 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 16 항에 있어서,
    상기 차폐층은 메쉬 형상을 가지고, 상기 제1 도전성 범프를 통과시키기 위한 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
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