KR20220115079A - 반도체 패키지 - Google Patents

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KR20220115079A
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Abstract

본 발명의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하는 도전성 프레임; 상기 도전성 프레임의 상기 제1 면 상에 제공되고, 제1 칩 패드를 포함하는 제1 반도체 칩; 상기 도전성 프레임의 상기 제1 면 상에 제공되고, 상기 제1 반도체 칩을 덮는 제1 밀봉층; 상기 제1 밀봉층을 관통하여 상기 제1 밀봉층의 바닥면으로부터 상면까지 연장되고, 상기 도전성 프레임에 전기적으로 연결된 제1 수직 연결 도전체; 상기 제1 밀봉층의 상기 상면을 따라 연장되고, 상기 제1 수직 연결 도전체 및 상기 제1 반도체 칩의 상기 제1 칩 패드에 전기적으로 연결된 제1 도전층; 상기 제1 밀봉층의 상기 상면 및 상기 제1 도전층을 덮는 제1 절연층; 및 상기 제1 도전층에 연결된 외부 연결 단자를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 도전성 프레임을 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 형성한 반도체 칩들에 대하여, 패키징 공정을 수행하여 반도체 패키지를 형성한다. 최근, 반도체 패키지는 점점 고집적화되고 있으면서도, 고신뢰성, 고방열 특성을 구비할 것이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 도전성 프레임을 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하는 도전성 프레임; 상기 도전성 프레임의 상기 제1 면 상에 제공되고, 제1 칩 패드를 포함하는 제1 반도체 칩; 상기 도전성 프레임의 상기 제1 면 상에 제공되고, 상기 제1 반도체 칩을 덮는 제1 밀봉층; 상기 제1 밀봉층을 관통하여 상기 제1 밀봉층의 바닥면으로부터 상면까지 연장되고, 상기 도전성 프레임에 전기적으로 연결된 제1 수직 연결 도전체; 상기 제1 밀봉층의 상기 상면을 따라 연장되고, 상기 제1 수직 연결 도전체 및 상기 제1 반도체 칩의 상기 제1 칩 패드에 전기적으로 연결된 제1 도전층; 상기 제1 밀봉층의 상기 상면 및 상기 제1 도전층을 덮는 제1 절연층; 및 상기 제1 도전층에 연결된 외부 연결 단자를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 제1 반도체 칩의 상기 제1 칩 패드와 상기 제1 도전층 사이에서 연장되어, 상기 제1 반도체 칩의 상기 제1 칩 패드와 상기 제1 도전층 사이를 전기적으로 연결하는 제1 도전성 필라를 더 포함하고, 상기 제1 도전성 필라의 상면은 상기 제1 밀봉층의 상기 상면과 동일 평면 상에 있는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 프레임의 측벽은 상기 제1 밀봉층의 측벽과 동일 평면 상에 있는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 수직 연결 도전체 및 상기 도전성 프레임은 전기적으로 접지된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 프레임은 상기 도전성 프레임의 상기 제1 면으로부터 상기 제2 면을 향해 연장된 트렌치를 더 포함하고, 상기 제1 수직 연결 도전체는 상기 트렌치를 사이에 두고 상기 제1 반도체 칩으로부터 이격되고, 상기 도전성 프레임의 상기 트렌치를 채우는 매립 절연층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 매립 절연층은 상기 제1 밀봉층에 연결되고 상기 제1 밀봉층과 동일한 물질을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 반도체 칩과 상기 도전성 프레임 사이에 개재되어 상기 제1 반도체 칩을 상기 도전성 프레임에 접착시키도록 구성되고, 도전성 물질을 포함하는 접착층; 및 상기 도전성 프레임의 상기 제1 면을 따라 연장된 절연성 패시베이션층;을 더 포함하고, 상기 절연성 패시베이션층은 상기 접착층과 상기 제1 수직 연결 도전체 사이에 배치되어 상기 접착층과 상기 제1 수직 연결 도전체 사이의 접촉을 차단하도록 구성된 댐 구조를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 절연성 패시베이션층의 상기 댐 구조는 평면적 관점에서 상기 제1 반도체 칩의 둘레를 따라 연속적으로 연장된 링 형태를 가지는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 절연성 패시베이션층의 두께는 상기 접착층의 두께보다 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 프레임의 상기 제1 면과 상기 제1 밀봉층 사이에 개재되고, 제2 도전층 및 상기 제2 도전층을 덮는 제2 절연층을 포함하는 제2 재배선 구조체;를 더 포함하고, 상기 도전성 프레임은 분리 절연체에 의해 상호 이격된 복수의 세그먼트를 포함하고, 상기 복수의 세그먼트 중 적어도 하나는 상기 제2 도전층을 통해 상기 제1 반도체 칩에 전기적으로 연결된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 복수의 세그먼트는, 상기 제1 반도체 칩으로 전송되는 전원 신호의 전송 경로를 구성하는 적어도 하나의 제1 세그먼트; 상기 제1 반도체 칩으로 전송되는 접지 신호의 전송 경로를 구성하는 적어도 하나의 제2 세그먼트; 및 상기 제1 반도체 칩에 대해 입출력되는 입출력 데이터 신호의 전송 경로를 구성하는 적어도 하나의 제3 세그먼트;를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 적어도 하나의 제1 세그먼트의 수평 폭 및 상기 적어도 하나의 제2 세그먼트의 수평 폭은 상기 적어도 하나의 제3 세그먼트의 수평 폭보다 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 프레임의 상기 제1 면과 상기 제1 밀봉층 사이에 개재되고, 제2 도전층 및 상기 제2 도전층을 덮는 제2 절연층을 포함하는 제2 재배선 구조체; 상기 도전성 프레임의 상기 제2 면에 연결되고, 상기 도전성 프레임에 전기적으로 연결된 제3 도전층 및 상기 제3 도전층을 덮는 제3 절연층을 포함하는 제3 재배선 구조체; 칩 연결 범프를 통해 상기 제3 재배선 구조체에 연결된 제2 반도체 칩; 및 상기 제2 반도체 칩을 덮는 제2 밀봉층;을 더 포함하고, 상기 도전성 프레임은 분리 절연체에 의해 상호 이격된 복수의 세그먼트를 포함하고, 상기 복수의 세그먼트 중 적어도 하나는 상기 제2 도전층을 통해 상기 제1 반도체 칩에 전기적으로 연결된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 복수의 세그먼트는, 상기 제1 반도체 칩 및 제2 반도체 칩 중 적어도 하나로 전송되는 전원 신호의 전송 경로를 구성하는 적어도 하나의 제1 세그먼트; 상기 제1 반도체 칩 및 제2 반도체 칩 중 적어도 하나로 전송되는 접지 신호의 전송 경로를 구성하는 적어도 하나의 제2 세그먼트; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 전송되는 신호의 전송 경로를 구성하는 적어도 하나의 제3 세그먼트;를 포함하고, 상기 적어도 하나의 제1 세그먼트의 수평 폭 및 상기 적어도 하나의 제2 세그먼트의 수평 폭은 상기 적어도 하나의 제3 세그먼트의 수평 폭보다 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 프레임의 상기 제1 면과 상기 제1 밀봉층 사이에 개재되고, 제2 도전층 및 상기 제2 도전층을 덮는 제2 절연층을 포함하는 제2 재배선 구조체; 제4 도전층 및 상기 제4 도전층을 덮는 제4 절연층을 포함하는 제4 재배선 구조체; 상기 제4 재배선 구조체와 상기 도전성 프레임 사이에 배치되고, 상기 도전성 프레임의 상기 제2 면에 접촉되고, 제2 칩 패드를 포함하는 제2 반도체 칩; 상기 제2 반도체 칩을 덮는 제2 밀봉층; 상기 제2 반도체 칩의 상기 제2 칩 패드와 상기 제4 도전층 사이에서 연장되어, 상기 제2 반도체 칩의 상기 제2 칩 패드와 상기 제4 도전층 사이를 전기적으로 연결하는 제2 도전성 필라; 및 상기 제2 밀봉층을 관통하고, 상기 도전성 프레임 및 상기 제4 도전층에 전기적으로 연결된 제2 수직 연결 도전체;를 더 포함하고, 상기 도전성 프레임은 분리 절연체에 의해 상호 이격된 복수의 세그먼트를 포함하고, 상기 복수의 세그먼트 중 적어도 하나는 상기 제2 도전층을 통해 상기 제1 반도체 칩에 전기적으로 연결된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 절연층은 상기 도전성 프레임의 측벽을 덮고, 상기 제2 절연층은 상기 제2 밀봉층에 직접 접촉된 것을 특징으로 한다.
예시적인 실시예들에서, 평면적 관점에서, 상기 도전성 프레임에서 상기 복수의 세그먼트가 차지하는 총 평면적은 상기 도전성 프레임에서 상기 분리 절연체가 차지하는 평면적보다 큰 것을 특징으로 한다.
본 발명의 예시적인 실시예들에 의하면, 도전성 프레임은 반도체 칩에 연결되어 반도체 칩에서 발생된 열을 외부로 방출시키도록 구성되므로, 반도체 패키지의 방열 특성이 향상될 수 있다. 또한, 본 발명의 예시적인 실시예들에 의하면, 도전성 프레임은 반도체 패키지 내의 신호 전송 경로로 이용될 수 있으므로, 반도체 패키지의 배선 구조의 설계 자유도가 개선될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 내지 도 2h는 도 1의 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 도 1의 반도체 패키지의 일부 구성을 보여주는 레이아웃도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 도 4의 반도체 패키지의 일부 구성을 보여주는 레이아웃도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 도 6의 반도체 패키지의 일부 구성을 보여주는 레이아웃도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 도전성 프레임(110), 제1 반도체 칩(120), 접착층(131), 제1 도전성 필라(133), 제1 밀봉층(150), 제1 수직 연결 도전체(140), 제1 재배선 구조체(160), 및 외부 연결 단자(171)를 포함할 수 있다. 예시적인 실시예들에서, 반도체 패키지(10)는 팬-아웃 반도체 패키지 구조를 가질 수 있다.
도전성 프레임(110)은 서로 반대된 제1 면(117) 및 제2 면(118)을 포함할 수 있다. 도전성 프레임(110)은 대체로 평판 형태를 가질 수 있고, 제1 면(117) 제2 면(118)은 평면일 수 있다. 도전성 프레임(110)의 제1 면(117) 및 제2 면(118)은 서로 평행할 수 있다.
이하에서, 수평 방향은 도전성 프레임(110)의 제1 면(117) 또는 제2 면(118)에 평행한 방향(예를 들어, X방향 및/또는 Y방향)으로 정의하고, 수직 방향은 도전성 프레임(110)의 제1 면(117) 또는 제2 면(118)에 수직한 방향(예를 들어, Z방향)으로 정의한다. 또한, 수평 폭 또는 수평 거리는 상기 수평 방향(예를 들어, X방향 및/또는 Y방향)에 따른 길이로 정의하고, 두께 또는 수직 거리는 상기 수직 방향(예를 들어, Z방향)에 따른 길이로 정의한다.
도전성 프레임(110)은 평면적 관점에서 대략 사각 형태를 가질 수 있으나, 이에 한정되는 것은 아니며 도전성 프레임(110)의 평면 형태는 오각형과 같은 다각형이거나 또는 원형일 수도 있다.
예시적인 실시예들에서, 도전성 프레임(110)의 두께는 100 마이크로미터 내지 300 마이크로미터 사이, 또는 150 마이크로미터 내지 250 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 도전성 프레임(110)의 수평 폭은 반도체 칩의 수평 폭과 같거나 보다 클 수 있다. 예시적인 실시예들에서, 도전성 프레임(110)의 수평 폭 또는 평면적은 반도체 패키지(10)의 수평 폭 또는 평면적과 실질적으로 동일할 수 있으며, 도전성 프레임(110)의 측벽은 반도체 패키지(10)의 측벽을 구성하며 반도체 패키지(10)의 외부로 노출될 수 있다.
도전성 프레임(110)은 전기 전도성 및/또는 열 전도성이 높은 소재를 포함할 수 있다. 도전성 프레임(110)은 반도체 패키지(10) 내에서 입출력(I/O) 데이터 신호, 전원 신호, 접지 신호 등의 전기적 신호가 전송되는 경로로 이용될 수도 있고, 제1 반도체 칩(120) 등 반도체 패키지(10) 내의 부품에서 발생하는 열을 외부로 방출하기 위한 방열 경로로 이용될 수 있다. 예를 들어, 도전성 프레임(110)은 구리(Cu), 알루미늄(Al)과 같은 금속을 포함할 수 있다.
제1 반도체 칩(120)은 도전성 프레임(110)의 제1 면(117) 상에 부착될 수 있다. 제1 반도체 칩(120)은 서로 반대된 상면 및 바닥면을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(120)의 상면에는 복수의 제1 칩 패드(121)가 마련될 수 있다. 복수의 제1 칩 패드(121)는 입력 데이터 신호가 입력되는 패드, 전원 신호(예를 들어, 전원 전압)가 입력되는 패드, 접지 신호(접지 전압)가 입력되는 패드, 출력 데이터 신호가 출력되는 패드 등을 포함할 수 있다.
제1 반도체 칩(120)은 실리콘(Si)과 같은 반도체 물질을 포함하는 반도체 기판과, 반도체 기판의 활성면 상에 형성된 소자층을 포함할 수 있다. 반도체 기판의 활성면은 제1 칩 패드(121)가 마련된 제1 반도체 칩(120)의 상면에 인접한 표면일 수 있고, 반도체 기판의 비활성면은 상기 활성면에 반대되고 제1 반도체 칩(120)의 바닥면에 인접한 표면일 수 있다. 제1 반도체 칩(120)의 상기 소자층에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성되며, 제1 칩 패드(121)는 상기 소자층의 복수의 개별 소자에 전기적으로 연결될 수 있다. 예컨대, 상기 복수의 개별 소자는 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(120)은 메모리 칩, 로직 칩, 전력 관리 집적회로(Power Management IC) 칩 중 어느 하나에 해당할 수 있다.
반도체 패키지(10)는 하나의 제1 반도체 칩(120)을 포함할 수도 있고, 2개 이상의 제1 반도체 칩(120)을 포함할 수도 있다. 예를 들어, 도 5에 도시된 바와 같이, 3개의 제1 반도체 칩(120)이 도전성 프레임(110)의 제1 면(117) 상에 수평 방향으로 이격되어 배치될 수 있다. 반도체 패키지(10)에 포함된 2개 이상의 제1 반도체 칩(120)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들 및 각종 전자 부품들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package)에 해당할 수 있다.
접착층(131)은 제1 반도체 칩(120)의 바닥면과 도전성 프레임(110)의 제1 면(117) 사이에 개재되며, 제1 반도체 칩(120)을 도전성 프레임(110)의 제1 면(117)에 접착시키도록 구성될 수 있다. 접착층(131)은 예를 들어, 다이 어태치 필름 또는 솔더 페이스트로부터 형성될 수 있다.
예시적인 실시예들에서, 접착층(131)은 도전성 물질, 예를 들어 은(Ag), 솔더 등을 포함할 수 있다. 이 경우, 제1 반도체 칩(120)과 도전성 프레임(110) 간의 열적 결합이 강화되어, 제1 반도체 칩(120)과 도전성 프레임(110) 간의 열 전달 특성이 향상될 수 있다.
제1 도전성 필라(133)는 제1 반도체 칩(120)의 제1 칩 패드(121) 상에 배치될 수 있다. 제1 도전성 필라(133)는 제1 밀봉층(150)을 관통하여 연장된 기둥 형태를 가질 수 있다. 제1 도전성 필라(133)의 측벽은 제1 밀봉층(150)에 포위될 수 있다. 제1 도전성 필라(133)의 바닥면은 제1 반도체 칩(120)의 제1 칩 패드(121)에 직접 접촉될 수 있고, 제1 도전성 필라(133)의 상면은 제1 재배선 구조체(160)의 제1 도전층(161)에 직접 접촉될 수 있다. 제1 도전성 필라(133)는 제1 반도체 칩(120)의 제1 칩 패드(121)와 제1 도전층(161) 사이를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 제1 도전성 필라(133)는 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다.
제1 밀봉층(150)은 도전성 프레임(110)의 제1 면(117) 상에 배치되어, 제1 반도체 칩(120)을 덮을 수 있다. 제1 밀봉층(150)은 제1 반도체 칩(120)의 측벽으로부터 도전성 프레임(110)의 제1 면(117)을 따라 외측으로 연장되어, 도전성 프레임(110)의 제1 면(117)을 덮을 수 있다. 또한, 제2 밀봉층(250)은 제1 반도체 칩(120)의 측벽 및 상면을 따라 연장되어, 제1 반도체 칩(120)의 측벽 및 상면을 덮을 수 있다. 평면적 관점에서, 제1 밀봉층(150)은 제1 반도체 칩(120)을 포위할 수 있다. 예시적인 실시예들에서, 제1 밀봉층(150)의 수평 폭 또는 평면적은 반도체 패키지(10)의 수평 폭 또는 평면적과 실질적으로 동일할 수 있고, 제1 밀봉층(150)의 측벽은 도전성 프레임(110)의 측벽과 동일 평면 상에 있을 수 있다.
제1 밀봉층(150)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제1 밀봉층(150)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다. 예를 들어, 제1 밀봉층(150)은 수지 및 수지에 함유된 필러(예를 들어, 실리카)를 포함할 수 있다. 예시적인 실시예들에서, 제1 밀봉층(150)은 PID 또는 폴리이미드로부터 형성될 수 있다.
예시적인 실시예들에서, 제1 도전성 필라(133)의 상면과 제1 밀봉층(150)의 상면(150T)은 동일 평면 상에 있을 수 있다. 예를 들면, 제1 도전성 필라(133)의 상면과 제1 밀봉층(150)의 상면(150T)은 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 함께 연마되어, 동일 평면 상에 있을 수 있다. 제1 도전성 필라(133)의 상면과 제1 밀봉층(150)의 상면(150T)은 단차 없이 연속적으로 이어질 수 있다.
예시적인 실시예들에서, 제1 밀봉층(150)의 상면(150T)의 표면 거칠기는 제1 밀봉층(150)의 다른 표면(예를 들어, 도전성 프레임(110)의 측벽과 동일 평면 상에 있는 제1 밀봉층(150)의 측벽, 제1 반도체 칩(120)에 접촉된 제1 밀봉층(150)의 표면, 및/또는 도전성 프레임(110)의 제1 면(117)에 접촉된 제1 밀봉층(150)의 바닥면)의 표면 거칠기보다 클 수 있다. 제1 밀봉층(150)의 상면(150T)이 비교적 큰 표면 거칠기를 가지므로, 제1 밀봉층(150)과 제1 밀봉층(150)의 상면(150T)에 접촉된 제1 도전층(161) 사이의 접착력이 강화될 수 있다.
제1 수직 연결 도전체(140)는 도전성 프레임(110)의 제1 면(117) 상에 제공되며, 제1 반도체 칩(120)의 가장자리로부터 측 방향으로 이격될 수 있다. 제1 수직 연결 도전체(140)는 제1 밀봉층(150) 내에서 수직 방향으로 연장된 기둥 형태를 가지며, 제1 밀봉층(150)을 관통할 수 있다. 제1 수직 연결 도전체(140)의 하면은 도전성 프레임(110)의 제1 면(117)에 접촉되고, 제1 수직 연결 도전체(140)의 상면은 제1 도전층(161)에 접촉될 수 있다. 제1 수직 연결 도전체(140)는 도전성 프레임(110)과 제1 도전층(161) 사이를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 제1 수직 연결 도전체(140)는 구리(Cu), 알루미늄(Al), 솔더, 주석(Sn), 아연(Zn), 납(Pb), 은(Ag), 금(Au), 팔라듐(Pd) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 제1 수직 연결 도전체(140)의 직경(또는, 수평 폭)은 20 마이크로미터 내지 400 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 제1 수직 연결 도전체(140)는 도금 공정을 통해 형성되며 구리를 포함하는 도전성 포스트일 수 있다. 이 경우, 제1 수직 연결 도전체(140)의 직경(또는, 수평 폭)은 50 마이크로미터 내지 400 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 제1 수직 연결 도전체(140)는 본딩 와이어 공정을 통해 형성되는 도전성 와이어를 포함할 수 있다. 이 경우, 제1 수직 연결 도전체(140)의 직경(또는, 수평 폭)은 20 마이크로미터 내지 50 마이크로미터 사이일 수 있다.
제1 수직 연결 도전체(140)가 와이어 공정을 통해 형성되는 도전성 와이어인 경우, 도 1에 도시된 바와 같이 도전성 프레임(110)에 접촉된 제1 수직 연결 도전체(140)의 하부의 수평 폭은 다른 부분의 수평 폭보다 클 수 있다. 제1 수직 연결 도전체(140)가 도금 공정을 통해 형성된 도전성 포스트인 경우, 제1 수직 연결 도전체(140)은 대체로 균일한 수평 폭으로 수직 "?향으?* 연장될 수 있다.
제1 재배선 구조체(160)는 제1 도전층(161) 및 제1 절연층(163)을 포함할 수 있다.
제1 도전층(161)은 제1 수직 연결 도전체(140), 제1 도전성 필라(133), 및/또는 제1 반도체 칩(120)의 제1 칩 패드(121)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 도전층(161)은 제1 밀봉층(150)의 상면(150T)에 접촉하며, 제1 밀봉층(150)의 상면(150T)을 따라 연장된 도전성 라인 패턴들을 포함할 수 있다. 제1 도전층(161)은 제1 수직 연결 도전체(140)와 제1 도전성 필라(133) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제1 도전층(161)은 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에서, 제1 도전층(161)은 씨드 금속층과, 씨드 금속층 상에 적층된 도금층을 포함할 수 있다. 즉, 상기 씨드 금속층은 제1 밀봉층(150)의 상면(150T) 상면 상에 형성되며, 상기 도금층은 상기 씨드 금속층 상에 형성될 수 있다. 상기 도금층은 씨드 금속층을 씨드로 이용한 전기 도금 공정을 통해 형성될 수 있다. 예를 들어, 상기 씨드 금속층은 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 도금층은 구리(Cu) 또는 구리의 합금을 포함할 수 있다.
도 1에서는 제1 도전층(161)이 단층 구조를 가지는 것으로 예시되었으나, 제1 도전층(161)은 복층 구조를 가질 수도 있다. 제1 도전층(161)이 복층 구조를 가지는 경우, 서로 다른 수직 레벨에 배치된 제1 도전층들(161)은 도전성 비아를 통해 상호 전기적으로 연결될 수 있다.
제1 절연층(163)은 제1 밀봉층(150)의 상면(150T) 및 제1 도전층(161)을 덮을 수 있다. 제1 절연층(163)의 수평 폭 또는 평면적은 반도체 패키지(10)의 수평 폭 또는 평면적과 실질적으로 동일할 수 있고, 제1 절연층(163)의 측벽은 제1 밀봉층(150)의 측벽 및 도전성 프레임(110)의 측벽과 동일 평면 상에 있을 수 있다. 예를 들어, 제1 절연층(163)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다.
외부 연결 단자(171)는 제1 도전층(161)에 전기적으로 연결될 수 있다. 예를 들어, 외부 연결 단자(171)는 제1 절연층(163)의 오프닝을 통해 제1 도전층(161)에 연결될 수 있다. 도 1에서는 외부 연결 단자(171)가 볼 형태인 것으로 예시되었으나, 외부 연결 단자(171)는 대략 플레이트 형태 또는 패드 형태를 가질 수도 있다. 예를 들어, 외부 연결 단자(171)는 솔더, 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예를 들어, 외부 연결 단자(171)는 솔더 볼을 제1 도전층(161) 상에 위치시킨 후, 상기 솔더 볼에 대한 리플로우 공정을 수행하여 형성할 수 있다. 외부 연결 단자(171)는 외부로부터 입력 데이터 신호, 전원 신호 및/또는 접지 신호를 제공받거나, 외부에 출력 데이터 신호를 제공하도록 구성될 수 있다. 일부 예시적인 실시예들에서, 외부 연결 단자(171)는 생략될 수도 있다.
예시적인 실시예들에서, 도전성 프레임(110)은 반도체 패키지(10) 내의 방열 경로를 구성할 수 있다. 제1 반도체 칩(120)에서 발생된 열이 도전성 프레임(110)을 통해 외부로 방출될 수 있으므로, 반도체 패키지(10)의 방열 특성이 향상될 수 있다.
예시적인 실시예들에서, 도전성 프레임(110)은 반도체 패키지(10) 내의 신호 전송 경로를 구성할 수 있다. 예를 들어, 외부 기기와 반도체 칩 사이에서, 전기적 신호(예를 들어, 입출력 데이터 신호, 전원 신호, 접지 신호 등)는 외부 연결 단자(171), 제1 도전층(161)의 일부, 제1 수직 연결 도전체들(140) 중 어느 하나, 도전성 프레임(110), 제1 수직 연결 도전체들(140) 중 다른 하나, 제1 도전층(161)의 다른 일부, 및 제1 도전성 필라(133)를 경유하는 신호 전송 경로를 통해 전송될 수 있다.
예시적인 실시예들에서, 도전성 프레임(110)은 전기적으로 접지될 수 있다. 예를 들면, 외부 연결 단자(171)를 통해 제공된 접지 신호(또는 접지 전압)은 제1 도전층(161) 및 제1 수직 연결 도전체(140)를 통해 도전성 프레임(110)에 제공될 수 있다. 이 경우, 도전성 프레임(110)은 제1 수직 연결 도전체(140)와 함께 반도체 칩에 대한 전자파 간섭(Electro Magnetic Interference, EMI)을 차폐하도록 기능할 수 있다.
도 2a 내지 도 2h는 도 1의 반도체 패키지(10)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 2a 내지 도 2h를 참조하여, 도 1의 반도체 패키지(10)의 제조 방법을 설명한다.
도 2a를 참조하면, 도전성 프레임(110)을 준비한다. 도전성 프레임(110)은, 예를 들어 구리(Cu) 또는 구리 합금으로 형성되며, 평판 형태 또는 패널 형태를 가질 수 있다.
도 2b를 참조하면, 도전성 프레임(110) 상에, 제1 도전성 필라들(133)이 부착된 제1 반도체 칩(120)을 부착한다. 제1 반도체 칩(120)은 제1 반도체 칩(120)과 도전성 프레임(110) 사이에 개재된 접착층(131)에 의해 제1 반도체 칩(120)에 고정될 수 있다.
예시적인 실시예들에서, 접착층(131)은 다이 어태치 필름과 같은 접착 필름일 수 있다. 이 경우, 제1 반도체 칩(120)의 바닥면에 접착 필름을 부착하는 단계, 접착 필름이 부착된 제1 반도체 칩(120)을 도전성 프레임(110) 상에 위치시키는 단계, 소정의 열 및/또는 압력을 접착 필름에 인가하는 단계가 차례로 수행되어, 제1 반도체 칩(120)이 도전성 프레임(110)에 부착될 수 있다.
예시적인 실시예들에서, 접착층(131)은 솔더를 이용하여 형성할 수 있다. 이 경우, 솔더 프린팅 방식으로 도전성 프레임(110) 상에 솔더층을 형성하는 단계, 솔더층 상에 반도체 칩을 위치시키는 단계, 소정의 열 및/또는 압력을 솔더층에 인가하는 단계가 차례로 수행되어, 제1 반도체 칩(120)이 도전성 프레임(110)에 부착될 수 있다.
도 2c를 참조하면, 도전성 프레임(110) 상에 제1 수직 연결 도전체(140)를 형성한다.
예시적인 실시예들에서, 제1 수직 연결 도전체(140)는 와이어 본딩 공정을 통해 형성되는 본딩 와이어를 포함할 수 있다.
예시적인 실시예들에서, 제1 수직 연결 도전체(140)는 도금 공정을 통해 형성되며 구리를 포함하는 도전성 포스트일 수 있다. 예를 들어, 상기 도전성 포스트를 형성하기 위해, 도전성 프레임(110) 상에 오프닝을 가진 희생층을 형성하는 단계, 상기 도금 공정을 이용하여 희생층의 오프닝에 도전성 물질을 채우는 단계, 및 상기 희생층을 제거하는 단계를 차례로 수행할 수 있다.
한편, 도 2b 및 도 2c에서는, 도전성 프레임(110) 상에 제1 반도체 칩(120)을 부착하는 단계 이후에 제1 수직 연결 도전체(140)가 형성되는 것으로 설명되었으나, 이와 다르게 도전성 프레임(110) 상에 제1 수직 연결 도전체(140)를 형성한 이후에 도전성 프레임(110) 상에 제1 반도체 칩(120)을 부착할 수도 있다. 예를 들어, 제1 수직 연결 도전체(140)는 도금 공정을 통해 형성된 도전성 포스트인 경우, 도전성 프레임(110) 상에 제1 수직 연결 도전체(140)를 형성한 이후에 도전성 프레임(110) 상에 제1 반도체 칩(120)을 부착할 수 있다. 나아가, 제1 수직 연결 도전체(140)는 도금 공정을 통해 형성된 도전성 포스트인 경우, 제1 수직 연결 도전체(140)는 균일한 수평 폭으로 수직 연장된 기둥 형태를 가질 수 있다.
도 2d를 참조하면, 도전성 프레임(110) 상에 제1 반도체 칩(120), 제1 도전성 필라(133), 제1 수직 연결 도전체(140)를 덮는 제1 예비 밀봉층(150p)을 형성한다. 예를 들어, 제1 예비 밀봉층(150p)은 EMC를 이용하여 형성될 수 있다.
도 2d 및 도 2e를 참조하면, 제1 예비 밀봉층(150p)의 일부를 제거하여, 제1 도전성 필라(133)를 노출시키는 제1 밀봉층(150)을 형성한다. 제1 예비 밀봉층(150p)의 일부가 제거됨에 따라, 제1 도전성 필라(133)의 상면 및 제1 수직 연결 도전체(140)의 상면이 노출될 수 있다. 예시적인 실시예들에서, 제1 예비 밀봉층(150p)의 일부를 제거하기 위하여, 에치백(etch back) 공정 또는 화학적 기계적 연마와 같은 연마 공정을 수행할 수 있다. 상기 연마 공정을 통해, 제1 수직 연결 도전체(140)의 일부 및 제1 도전성 필라(133)의 일부가 제1 예비 밀봉층(150p)의 일부와 함께 제거될 수 있다. 예시적인 실시예들에서, 제1 밀봉층(150)의 상면(150T)은 연마 공정을 통해 노출된 제1 수직 연결 도전체(140)의 상면 및 제1 도전성 필라(133)의 상면과 동일 평면 상에 있을 수 있다.
도 2f를 참조하면, 제1 밀봉층(150)의 상면(150T) 상에 제1 도전층(161)을 형성한다. 제1 도전층(161)을 형성하기 위해, 스퍼터링과 같은 물리적 기상 증착 방법을 통해 제1 밀봉층(150)의 상면(150T), 제1 도전성 필라(133)의 상면, 및 수직 연결 도전체의 상면 상에 씨드 금속층을 형성하는 단계 및 상기 씨드 금속층을 이용한 도금 공정을 수행하여 상기 씨드 금속층 상에 도전층을 형성하는 단계를 차례로 수행할 수 있다.
도 2g를 참조하면, 제1 밀봉층(150) 및 제1 도전층(161)을 덮는 제1 절연층(163)을 형성한다. 제1 절연층(163)을 형성하기 위해, 제1 밀봉층(150) 및 제1 도전층(161)을 덮는 절연막을 형성하고, 상기 절연막의 일부를 제거하여 제1 도전층(161)의 일부를 노출시키는 오프닝을 형성할 수 있다.
도 2h를 참조하면, 제1 절연층(163)의 오프닝을 통해 제1 도전층(161)에 연결되는 외부 연결 단자(171)를 형성한다. 외부 연결 단자(171)는 솔더 볼을 이용한 리플로우 공정을 통해 형성될 수 있다. 이후, 외부 연결 단자(171)가 부착된 패널 형태의 구조물에 대한 절단 공정을 수행하여, 패널 형태의 구조물을 개별 단위의 반도체 패키지들(10)로 분리할 수 있다. 즉, 패널 형태의 구조물을 절단 라인(CL)을 따라 절단하여, 패널 형태의 구조물을 반도체 패키지들(10)로 분리할 수 있다. 도전성 프레임(110)의 절단된 표면, 제1 밀봉층(150)의 절단된 표면, 및 제1 절연층(163)의 절단된 표면은 서로 동일 평면 상에 있으며, 개별 반도체 패키지(10)의 측벽을 구성할 수 있다.
도 3은 도 1의 반도체 패키지(10)의 일부 구성을 보여주는 레이아웃도이다.
도 3을 도 1과 함께 참조하면, 도전성 프레임(110) 및 제1 수직 연결 도전체들(140)은 전기적으로 접지될 수 있다. 예를 들면, 제1 수직 연결 도전체들(140) 및 도전성 프레임(110)은 접지 신호(또는 접지 전압)를 인가받도록 구성된 외부 연결 단자(171)에 연결되어 전기적으로 접지되며, 제1 반도체 칩(120)에 대한 전자파 간섭을 차폐하도록 구성될 수 있다.
제1 수직 연결 도전체들(140)은 평면적 관점에서 제1 반도체 칩(120)의 둘레를 따라 배열될 수 있다. 제1 수직 연결 도전체들(140)은 평면적 관점에서 제1 반도체 칩(120)을 둘러싸도록 배열될 수 있다. 바꿔 말해서, 제1 수직 연결 도전체들(140)은 평면적 관점에서 제1 반도체 칩(120)이 배치된 실장 영역을 포위하는 가상의 라인, 예를 들어 사각형의 가상의 라인을 따라 배치될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(12)를 나타내는 단면도이다. 도 5는 도 4의 반도체 패키지(12)의 일부 구성을 보여주는 레이아웃도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 4 및 도 5의 반도체 패키지(12)에 대해 설명한다.
도 4 및 도 5를 참조하면, 도전성 프레임(110a)은 트렌치(111)를 포함할 수 있다. 트렌치(111)는 도전성 프레임(110a)의 제1 면(117)으로부터 제2 면(118)을 향하여 연장되며, 도전성 프레임(110a)을 적어도 부분적으로 관통할 수 있다. 예시적인 실시예들에서, 트렌치(111)는 도전성 프레임(110a)의 제1 면(117)으로부터 제2 면(118)까지 연장되어, 도전성 프레임(110a)을 관통할 수 있다. 예시적인 실시예들에서, 트렌치(111)는 도전성 프레임(110a)의 제1 면(117)으로부터 연장하되, 도전성 프레임(110a)의 제2 면(118)까지는 도달하지 않을 수 있다.
예시적인 실시예들에서, 트렌치(111)는 평면적 관점에서 제1 반도체 칩(120)의 둘레를 따라 연장될 수 있다. 예시적인 실시예들에서, 트렌치(111)는 제1 반도체 칩(120)의 실장되는 도전성 프레임(110a)의 실장 영역을 정의할 수 있다. 예를 들어, 트렌치(111)에 정의된 도전성 프레임(110a)의 실장 영역은 평면적 관점에서 사각형의 영역일 수 있다. 트렌치(111)가 도전성 프레임(110a)의 실장 영역을 정의하므로, 도전성 프레임(110a) 상에 제1 반도체 칩(120)을 부착하는 공정이 보다 용이해지며, 제1 반도체 칩(120)의 위치 정렬도가 개선될 수 있다.
예시적인 실시예들에서, 트렌치(111)는 제1 수직 연결 도전체(140)와 제1 반도체 칩(120) 사이에 배치될 수 있다. 즉, 평면적 관점에서, 제1 수직 연결 도전체들(140)은 트렌치(111)를 사이에 두고 제1 반도체 칩(120)으로부터 이격될 수 있다. 예를 들어, 제1 수직 연결 도전체(140)가 부착되는 영역과 제1 반도체 칩(120)이 부착되는 영역은 트렌치(111)에 의해 분리 또는 구별될 수 있다.
반도체 패키지(12)는 도전성 프레임(110a)의 트렌치(111)를 적어도 부분적으로 채우는 매립 절연층(159)을 포함할 수 있다. 매립 절연층(159)은 도전성 프레임(110a)의 트렌치(111)를 채우도록 형성되므로, 매립 절연층(159)의 형태는 트렌치(111)의 형태에 의해 결정될 수 있다. 예를 들어, 매립 절연층(159)은 단면에서 보았을 때 도전성 프레임(110a)의 제1 면(117)으로부터 제2 면(118)까지 연장될 수 있다. 예를 들어, 매립 절연층(159)은 평면적 관점에서 제1 반도체 칩(120)의 둘레를 따라 연장될 수 있다.
예를 들어, 매립 절연층(159)은 절연성 폴리머, EMC, 폴리이미드, 에폭시 수지, 페놀 수지, FR-4(Flame Retardant 4), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
예시적인 실시예들에서, 매립 절연층(159)은 제1 밀봉층(150)과 동일한 물질 및/또는 물질 조성을 가질 수 있다. 예를 들면, 매립 절연층(159)은 제1 밀봉층(150)을 형성하기 위한 밀봉 공정을 통해 함께 형성될 수 있다. 즉, 제1 밀봉층(150)을 구성하는 밀봉 물질이 밀봉 공정 동안 도전성 프레임(110a)의 트렌치(111)에 유입됨에 따라, 매립 절연층(159)이 형성될 수 있다.
다른 예시적인 실시예들에서, 매립 절연층(159)은 제1 밀봉층(150)과 상이한 물질 및/또는 물질 조성을 가질 수 있다. 이 경우, 매립 절연층(159)은 제1 밀봉층(150)과 별도의 공정을 통해 형성될 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(14)를 나타내는 단면도이다. 도 7은 도 6의 반도체 패키지(14)의 일부 구성을 보여주는 레이아웃도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 6 및 도 7의 반도체 패키지(14)에 대해 설명한다.
도 6 및 도 7을 참조하면, 반도체 패키지(14)는 도전성 프레임(110)의 제1 면(117)을 부분적으로 덮어 보호하는 절연성 패시베이션층(135)을 포함할 수 있다. 절연성 패시베이션층(135)은 도전성 프레임(110)의 제1 면(117)을 따라 연장될 수 있다. 예를 들어, 절연성 패시베이션층(135)은 절연성 폴리머, 에폭시, 폴리이미드, 또는 이들의 조합으로 형성될 수 있다.
예시적인 실시예들에서, 절연성 패시베이션층(135)은 제1 수직 연결 도전체(140)와 제1 반도체 칩(120) 사이에 배치되는 내측 부분(1351) 및 제1 수직 연결 도전체(140)와 반도체 패키지(14)의 외측벽 사이에 배치되는 외측 부분(1353)을 포함할 수 있다. 절연성 패시베이션층(135)의 내측 부분(1351)은 평면적 관점에서 제1 수직 연결 도전체(140)와 제1 반도체 칩(120) 사이에 배치되며, 제1 반도체 칩(120)의 둘레를 따라 연장될 수 있다. 예시적인 실시예들에서, 절연성 패시베이션층(135)의 내측 부분(1351)은 제1 반도체 칩(120)의 둘레를 따라 연속적으로 연장된 사각 링 형태를 가질 수 있다. 다른 예시적인 실시예들에서, 절연성 패시베이션층(135)의 내측 부분(1351)은 제1 반도체 칩(120)의 둘레를 따라 불연속적으로 연장될 수도 있다. 절연성 패시베이션층(135)의 외측 부분(1353)은 제1 수직 연결 도전체(140)를 사이에 두고 절연성 패시베이션층(135)의 내측 부분(1351)으로부터 이격되며, 평면적 관점에서 절연성 패시베이션층(135)의 내측 부분(1351)을 둘러쌀 수 있다.
예시적인 실시예들에서, 절연성 패시베이션층(135)은 제1 반도체 칩(120)의 실장되는 도전성 프레임(110)의 실장 영역 및 제1 수직 연결 도전체들(140)이 부착되는 영역을 정의할 수 있다. 예를 들어, 제1 반도체 칩(120)의 실장되는 도전성 프레임(110)의 실장 영역은 절연성 패시베이션층(135)의 내측 부분(1351)에 둘러싸인 영역으로 정의될 수 있고, 제1 수직 연결 도전체들(140)이 부착되는 영역은 절연성 패시베이션층(135)의 외측 부분(1353)과 내측 부분(1351) 사이의 영역으로 정의될 수 있다.
예시적인 실시예들에서, 절연성 패시베이션층(135)의 내측 부분(1351)은 제1 수직 연결 도전체(140)와 제1 반도체 칩(120) 사이에 배치되어, 도전성 물질을 포함하는 제1 수직 연결 도전체(140)와 접착층(131) 사이의 의도치 않은 컨택을 방지할 수 있다. 절연성 패시베이션층(135)의 내측 부분(1351)은 댐 구조로 지칭될 수도 있다. 예를 들면, 제1 반도체 칩(120)을 도전성 프레임(110)에 부착하기 위해 소정의 하방 압력을 제1 반도체 칩(120)에 인가하는데, 상기 하방 압력에 의해 접착층(131)이 제1 반도체 칩(120)의 측벽으로부터 외측으로 오버플로우될 수 있다. 이 때, 절연성 패시베이션층(135)의 내측 부분(1351)은 오버플로우되는 접착층(131) 부분이 외측 방향으로 유동하는 것을 차단하므로, 접착층(131)과 제1 수직 연결 도전체(140) 간의 접촉이 방지될 수 있다. 상기 절연성 패시베이션층(135)의 내측 부분(1351)의 두께는 접착층(131)의 두께보다 클 수 있다. 예를 들어, 절연성 패시베이션층(135)의 내측 부분(1351)의 두께는 대략 10 마이크로미터 내지 20 마이크로미터 사이일 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(16)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 8의 반도체 패키지(16)에 대해 설명한다.
도 8을 참조하면, 반도체 패키지(16)는 도전성 프레임(110b), 제1 반도체 칩(120), 제1 칩 연결 범프(137), 제1 밀봉층(150), 제1 수직 연결 도전체(140), 제1 재배선 구조체(160), 제2 재배선 구조체(180), 및 외부 연결 단자(171)를 포함할 수 있다.
제2 재배선 구조체(180)는 제1 밀봉층(150)과 도전성 프레임(110b) 사이에 배치될 수 있다. 제2 재배선 구조체(180)는 제2 도전층(181) 및 제2 절연층(183)을 포함할 수 있다.
제2 도전층(181)은 제1 반도체 칩(120)의 제1 칩 패드(121), 제1 칩 연결 범프(137), 제1 수직 연결 도전체(140), 및/또는 도전성 프레임(110b)에 전기적으로 연결될 수 있다. 예를 들어, 제2 도전층(181)은 복층 구조를 가질 수 있다. 서로 다른 수직 레벨에 배치된 제2 도전층들(181)은 도전성 비아를 통해 상호 전기적으로 연결될 수 있다. 제2 도전층(181)의 물질 및 형성 방법은 제1 도전층(161)을 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
제2 절연층(183)은 제1 밀봉층(150)과 도전성 프레임(110b) 사이에 개재되며, 제2 도전층(181)을 덮을 수 있다. 제2 절연층(183)의 수평 폭 또는 평면적은 반도체 패키지(16)의 수평 폭 또는 평면적과 실질적으로 동일할 수 있고, 제2 절연층(183)의 측벽은 제1 밀봉층(150)의 측벽 및 도전성 프레임(110b)의 측벽과 동일 평면 상에 있을 수 있다. 제2 절연층(183)의 물질 및 형성 방법은 제1 절연층(163)을 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
제1 반도체 칩(120)은 제2 재배선 구조체(180) 상에 플립 칩 방식으로 실장될 수 있다. 이 경우, 제1 반도체 칩(120)의 반도체 기판에서, 반도체 기판의 활성면은 제1 반도체 칩(120)의 바닥면에 인접하고, 반도체 기판의 비활성면은 제1 반도체 칩(120)의 상면에 인접할 수 있다. 또한, 제1 반도체 칩(120)의 제1 칩 패드들(121)은 제1 반도체 칩(120)의 바닥면에 제공될 수 있다.
제1 칩 연결 범프(137)는 제1 반도체 칩(120)과 제2 재배선 구조체(180) 사이에 배치되어, 제1 반도체 칩(120)과 제2 재배선 구조체(180) 사이를 전기적으로 연결할 수 있다. 보다 구체적으로, 제1 칩 연결 범프(137)의 상단은 제1 반도체 칩(120)의 제1 칩 패드(121)에 접촉되고, 제1 칩 연결 범프(137)의 하단은 제2 도전층(181)에 접촉될 수 있다. 제1 밀봉층(150)은 제1 반도체 칩(120)과 제2 재배선 구조체(180) 사이의 틈을 채우도록 형성되며, 제1 칩 연결 범프(137)의 측벽을 덮도록 형성될 수 있다.
도전성 프레임(110b)은 분리 절연체(119)에 의해 상호 이격된 복수의 세그먼트(SG1~SG7)를 포함할 수 있다. 복수의 세그먼트(SG1~SG7)는 분리 절연체(119)에 의해 서로 전기적 및/또는 열적으로 분리될 수 있다. 도 8에서는 도전성 프레임(110b)이 7개의 세그먼트를 가지는 것으로 예시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 도전성 프레임(110b)은 2개 이상의 세그먼트를 포함할 수 있다.
도전성 프레임(110b)에서 복수의 세그먼트(SG1~SG7)가 차지하는 총 부피는 분리 절연체들(119)이 차지하는 총 부피보다 클 수 있다. 평면적 관점에서, 도전성 프레임(110b)에서 복수의 세그먼트(SG1~SG7)가 차지하는 총 평면적은 분리 절연체들(119)이 차지하는 총 평면적보다 클 수 있다. 예를 들어, 평면적 관점에서, 도전성 프레임(110b)에서 분리 절연체들(119)이 차지하는 총 평면적은 도전성 프레임(110b)의 평면적의 약 30% 이하, 약 20% 이하, 약 10% 이하, 또는 약 5% 이하일 수 있다. 물론, 경우에 따라, 도전성 프레임(110b)에서 복수의 세그먼트(SG1~SG7)가 차지하는 총 부피는 분리 절연체들(119)이 차지하는 총 부피보다 작게 결정될 수도 있다.
복수의 세그먼트(SG1~SG7)는 제1 반도체 칩(120)으로 전송되는 전원 신호의 전송 경로를 구성하는 적어도 하나의 전원 신호 전송용 세그먼트, 제1 반도체 칩(120)으로 전송되는 접지 신호의 전송 경로를 구성하는 적어도 하나의 접지 신호 전송용 세그먼트, 제1 반도체 칩(120)에 대해 입출력되는 입출력 데이터 신호의 전송 경로를 구성하는 적어도 하나의 입출력 데이터 신호 전송용 세그먼트, 및/또는 방열을 위한 적어도 하나의 방열용 세그먼트를 포함할 수 있다.
예시적인 실시예들에서, 복수의 세그먼트(SG1~SG7)가 전원 신호 전송용 세그먼트를 포함하는 경우, 외부에서 제공된 전원 신호는 외부 연결 단자(171), 제1 도전층(161)의 일부, 제1 수직 연결 도전체들(140) 중 적어도 하나, 제2 도전층(181)의 일부, 전원 신호 전송용 세그먼트, 제2 도전층(181)의 다른 일부, 및 제1 칩 연결 범프들(137) 중 적어도 하나를 경유하는 신호 전송 경로를 통해 제1 반도체 칩(120)에 전송될 수 있다.
예시적인 실시예들에서, 복수의 세그먼트(SG1~SG7)가 접지 신호 전송용 세그먼트를 포함하는 경우, 외부에서 제공된 접지 신호는 외부 연결 단자(171), 제1 도전층(161)의 일부, 제1 수직 연결 도전체들(140) 중 적어도 하나, 제2 도전층(181)의 일부, 전원 신호 전송용 세그먼트, 제2 도전층(181)의 다른 일부, 및 제1 칩 연결 범프들(137) 중 적어도 하나를 경유하는 신호 전송 경로를 통해 제1 반도체 칩(120)에 전송될 수 있다.
예시적인 실시예들에서, 복수의 세그먼트(SG1~SG7)가 입출력 데이터 신호 전송용 세그먼트를 포함하는 경우, 외부 기기와 반도체 칩 사이에서, 입출력 데이터 신호는 외부 연결 단자(171), 제1 도전층(161)의 일부, 제1 수직 연결 도전체들(140) 중 적어도 하나, 제2 도전층(181)의 일부, 전원 신호 전송용 세그먼트, 제2 도전층(181)의 다른 일부, 및 제1 칩 연결 범프들(137) 중 적어도 하나를 경유하는 신호 전송 경로를 통해 전송될 수 있다.
예시적인 실시예들에서, 복수의 세그먼트(SG1~SG7)가 방열용 세그먼트를 포함하는 경우, 방열용 세그먼트는 제2 도전층(181)의 일부인 방열용 도전층 및 제1 칩 연결 범프들(137)에 포함된 적어도 하나의 방열용 범프를 통해 제1 반도체 칩(120)에 열적으로 연결될 수 있다.
예시적인 실시예들에서, 복수의 세그먼트(SG1~SG7)에 포함된 전원 신호 전송용 세그먼트, 접지 신호 전송용 세그먼트, 입출력 데이터 신호 전송용 세그먼트, 및 방열용 세그먼트는 서로 다른 치수(예를 들어, 수평 폭 또는 평면적)을 가질 수 있다.
예시적인 실시예들에서, 상기 전원 신호 전송용 세그먼트 및/또는 상기 접지 신호 전송용 세그먼트는 각각 상기 입출력 데이터 신호 전송용 세그먼트의 수평 폭 또는 평면적보다 큰 수평 폭 또는 평면적을 가질 수 있다. 단일 입출력 데이터 신호 전송용 세그먼트에는 단일 신호 전송 라인이 연결되나, 단일 전원 신호 전송용 세그먼트 및 단일 접지 신호 전송용 세그먼트는 각각 다수의 칩 패드들 또는 다수의 부품들에 전원 신호 또는 접지 신호를 전송하기 위한 복수의 신호 전송 라인이 연결될 수 있다. 이 때, 복수의 신호 전송 라인이 연결되는 단일 전원 신호 전송용 세그먼트 및/또는 단일 접지 신호 전송용 세그먼트는 단일 신호 전송 라인이 연결되는 단일 입출력 데이터 신호 전송용 세그먼트보다 큰 사이즈로 형성될 수 있다. 예시적인 실시예들에서, 방열용 세그먼트는 다른 세그먼트(즉, 전원 신호 전송용 세그먼트, 상기 접지 신호 전송용 세그먼트, 입출력 데이터 신호 전송용 세그먼트)의 수평 폭 또는 평면적보다 큰 수평 폭 또는 평면적을 가질 수 있다. 예를 들어, 방열용 세그먼트는 복수의 세그먼트(SG1~SG7) 중에서 가장 큰 수평 폭 또는 평면적을 가질 수 있다.
본 발명의 예시적인 실시예들에 의하면, 일반적으로 재배선 구조(예컨대, 제2 재배선 구조체(180))에 의해 구성되는 전원 신호 라인, 접지 신호 라인, 및/또는 입출력 데이터 신호 라인이 도전성 프레임(110b)을 활용하여 구성함으로써, 반도체 패키지(20)의 두께를 저감할 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(18)를 나타내는 단면도이다. 이하에서, 도 8을 참조하여 설명된 반도체 패키지(16)와의 차이점을 중심으로, 도 9의 반도체 패키지(18)에 대해 설명한다.
도 9를 참조하면, 반도체 패키지(18)는 도전성 프레임(110b), 제1 반도체 칩(120), 제1 칩 연결 범프(137), 제1 밀봉층(150), 제1 수직 연결 도전체(140), 제1 재배선 구조체(160), 제2 재배선 구조체(180), 외부 연결 단자(171), 제3 재배선 구조체(210), 제2 반도체 칩(220), 제2 밀봉층(250), 및 제2 칩 연결 범프(237)를 포함할 수 있다.
제3 재배선 구조체(210)는 도전성 프레임(110b)의 아래에 배치되며, 도전성 프레임(110b)의 제2 면(118)과 제2 밀봉층(250) 사이에 배치될 수 있다. 제3 재배선 구조체(210)는 제3 도전층(211) 및 제3 절연층(213)을 포함할 수 있다.
제3 도전층(211)은 제2 반도체 칩(220)의 제2 칩 패드(221), 제2 칩 연결 범프(237), 및/또는 도전성 프레임(110b)에 전기적으로 연결될 수 있다. 예를 들어, 제3 도전층(211)은 복층 구조를 가질 수 있다. 서로 다른 수직 레벨에 배치된 제3 도전층들(211)은 도전성 비아를 통해 상호 전기적으로 연결될 수 있다. 제3 도전층(211)의 물질 및 형성 방법은 제1 도전층(161)을 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
제3 절연층(213)은 제2 밀봉층(250)과 도전성 프레임(110b) 사이에 개재되며, 제2 도전층(181)을 덮을 수 있다. 제3 절연층(213)은 도전성 프레임(110b)의 제2 면(118)을 덮을 수 있다. 제3 절연층(213)의 수평 폭 또는 평면적은 반도체 패키지(18)의 수평 폭 또는 평면적과 실질적으로 동일할 수 있고, 제3 절연층(213)의 측벽은 제2 밀봉층(250)의 측벽 및 도전성 프레임(110b)의 측벽과 동일 평면 상에 있을 수 있다. 제3 절연층(213)의 물질 및 형성 방법은 제1 절연층(163)을 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
제2 반도체 칩(220)은 제3 재배선 구조체(210) 상에 플립 칩 방식으로 실장될 수 있다. 제3 재배선 구조체(210)와 마주하는 제2 반도체 칩(220)의 상면에 제2 칩 패드들(221)이 마련될 수 있다. 제2 반도체 칩(220)은 반도체 기판 및 반도체 소자층을 포함할 수 있다. 제2 반도체 칩(220)은 메모리 칩, 로직 칩, 전력 반도체 칩 중 어느 하나에 해당할 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(120)과 제2 반도체 칩(220)은 동종의 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 제1 반도체 칩(120)과 제2 반도체 칩(220) 중 어느 하나는 디지털 칩이고, 다른 하나는 아날로그 칩일 수 있다. 제1 반도체 칩(120)과 제2 반도체 칩(220)은 제2 재배선 구조체(180)의 제2 도전층(181), 도전성 프레임(110b), 및 제3 재배선 구조체(210)의 제3 도전층(211)을 통해 상호 전기적으로 연결될 수 있다.
제2 칩 연결 범프(237)는 제2 반도체 칩(220)과 제3 재배선 구조체(210) 사이에 배치되어, 제2 반도체 칩(220)과 제3 재배선 구조체(210) 사이를 전기적으로 연결할 수 있다. 보다 구체적으로, 제2 칩 연결 범프(237)의 상단은 제3 도전층(211)에 접촉되고, 제2 칩 연결 범프(237)의 하단은 제1 반도체 칩(120)의 제1 칩 패드(121)에 접촉될 수 있다.
제2 밀봉층(250)은 제3 재배선 구조체(210) 아래에 배치될 수 있다. 제2 밀봉층(250)은 제3 재배선 구조체(210)의 바닥면을 덮고, 제2 반도체 칩(220)의 측벽 및 바닥면을 덮을 수 있다. 나아가, 제2 밀봉층(250)은 제2 반도체 칩(220)과 제3 재배선 구조체(210) 사이의 틈을 채우도록 형성되며, 제2 칩 연결 범프(237)의 측벽을 덮도록 형성될 수 있다. 예시적인 실시예들에서, 제2 밀봉층(250)의 수평 폭 또는 평면적은 반도체 패키지(18)의 수평 폭 또는 평면적과 실질적으로 동일할 수 있고, 제2 밀봉층(250)의 측벽은 도전성 프레임(110b)의 측벽 및 제3 절연층(213)의 측벽과 동일 평면 상에 있을 수 있다. 제2 밀봉층(250)의 물질 및 형성 방법은 제1 밀봉층(150)을 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
예시적인 실시예들에서, 도전성 프레임(110b)의 복수의 세그먼트(SG1~SG7)는 제1 반도체 칩(120) 및 제2 반도체 칩(120) 중 적어도 하나로 전송되는 전원 신호의 전송 경로를 구성하는 적어도 하나의 전원 신호 전송용 세그먼트, 제1 반도체 칩(120) 및 제2 반도체 칩(120) 중 적어도 하나로 전송되는 접지 신호의 전송 경로를 구성하는 적어도 하나의 접지 신호 전송용 세그먼트, 제1 반도체 칩(120) 및 제2 반도체 칩(120) 중 적어도 하나에 대해 입출력되는 입출력 데이터 신호의 전송 경로를 구성하는 적어도 하나의 입출력 데이터 신호 전송용 세그먼트를 포함할 수 있다.
예시적인 실시예들에서, 도전성 프레임(110b)의 복수의 세그먼트(SG1~SG7)는 제1 반도체 칩(120)과 제2 반도체 칩(220) 간의 전기적 신호의 전송을 위한 적어도 하나의 칩간 신호 전송용 세그먼트를 포함할 수 있다. 상기 적어도 하나의 칩간 신호 전송용 세그먼트는 전술한 입출력 데이터 신호 전송용 세그먼트에 포함될 수 있다. 예를 들면, 제1 반도체 칩(120)과 제2 반도체 칩(220) 사이에서, 전기적 신호는 제1 칩 연결 범프(137), 제1 도전층(161), 도전성 프레임(110b)의 칩간 신호 전송용 세그먼트, 제2 도전층(181), 및 제2 칩 연결 범프(237)를 경유하는 신호 전송 경로를 통해 전송될 수 있다.
또한, 외부 연결 단자(171)와 제2 반도체 칩(220) 사이에서, 전기적 신호(예를 들어, 전원 신호, 접지 신호, 및/또는 입출력 데이터 신호)는 제1 도전층(161), 제1 수직 연결 도전체들(140) 중 적어도 하나, 도전성 프레임(110b)의 복수의 세그먼트(SG1~SG7) 중 적어도 하나, 제2 도전층(181), 및 제2 칩 연결 범프(237)를 경유하는 신호 전송 경로를 통해 전송될 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다. 이하에서, 도 8을 참조하여 설명된 반도체 패키지(16)와의 차이점을 중심으로, 도 10의 반도체 패키지(20)에 대해 설명한다.
도 10을 참조하면, 반도체 패키지(20)는 도전성 프레임(110b), 제1 반도체 칩(120), 제1 칩 연결 범프(137), 제1 밀봉층(150), 제1 수직 연결 도전체(140), 제1 재배선 구조체(160), 제2 재배선 구조체(180), 외부 연결 단자(171), 제4 재배선 구조체(260), 제2 반도체 칩(220), 제2 도전성 필라(231), 제2 밀봉층(250), 및 제2 수직 연결 도전체(240)를 포함할 수 있다.
제2 반도체 칩(220)은 도전성 프레임(110b)의 제2 면(118)에 접촉될 수 있다. 제2 반도체 칩(220)의 제2 칩 패드(221)는 제4 재배선 구조체(260)와 마주하는 제2 반도체 칩(220)의 바닥면에 제공되며, 제2 반도체 칩(220)의 상면은 도전성 프레임(110b)의 제2 면(118)에 접촉될 수 있다. 예시적인 실시예들에서, 제2 반도체 칩(220)과 도전성 프레임(110b) 사이에는, 제2 반도체 칩(220)을 도전성 프레임(110b)에 고정시키기 위한 접착층이 개재될 수도 있다. 상기 접착층은 도 1을 참조하여 설명된 접착층(131)과 실질적으로 동일 또는 유사한 물질 구성을 가질 수 있다.
제4 재배선 구조체(260)는 제2 반도체 칩(220)의 아래에 배치될 수 있다. 제4 재배선 구조체(260)는 제4 도전층(261) 및 제4 절연층(263)을 포함할 수 있다.
제4 도전층(261)은 제2 반도체 칩(220)의 제2 칩 패드(221), 제2 도전성 필라(231), 및/또는 제2 수직 연결 도전체(240)에 전기적으로 연결될 수 있다. 예를 들어, 제4 도전층(261)은 복층 구조를 가질 수 있다. 서로 다른 수직 레벨에 배치된 제4 도전층들(261)은 도전성 비아를 통해 상호 전기적으로 연결될 수 있다. 제4 도전층(261)의 물질 및 형성 방법은 제1 도전층(161)을 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
제4 절연층(263)은 제4 도전층(261)을 덮을 수 있다. 제4 절연층(263)의 수평 폭 또는 평면적은 반도체 패키지(20)의 수평 폭 또는 평면적과 실질적으로 동일할 수 있고, 제4 절연층(263)의 측벽은 제2 밀봉층(250)의 측벽 및 도전성 프레임(110b)의 측벽과 동일 평면 상에 있을 수 있다. 제4 절연층(263)의 물질 및 형성 방법은 제1 절연층(163)을 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
제2 도전성 필라(231)는 제2 반도체 칩(220)의 제2 칩 패드(221)에 연결될 수 있다. 제2 도전성 필라(231)는 제2 반도체 칩(220)의 제2 칩 패드(221)로부터 제2 밀봉층(250)을 관통하여 수직 방향으로 연장된 기둥 형태를 가질 수 있다. 제2 도전성 필라(231)의 측벽은 제2 밀봉층(250)에 포위될 수 있다. 제2 도전성 필라(231)의 상면은 제1 반도체 칩(120)의 제2 칩 패드(221)에 직접 접촉될 수 있고, 제2 도전성 필라(231)의 바닥면은 제4 재배선 구조체(260)의 제4 도전층(261)에 직접 접촉될 수 있다. 제2 도전성 필라(231)는 제2 반도체 칩(220)의 제2 칩 패드(221)와 제4 도전층(261) 사이를 전기적으로 연결할 수 있다. 제2 도전성 필라(231)의 물질 및 형성 방법은 제1 도전성 필라(133)를 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
제2 밀봉층(250)은 제4 재배선 구조체(260)와 도전성 프레임(110b)의 제2 면(118) 사이에 배치될 수 있다. 제2 밀봉층(250)은 제4 재배선 구조체(260)의 상면 및 도전성 프레임(110b)의 제2 면(118)을 덮고, 제2 반도체 칩(220)의 측벽을 덮을 수 있다. 제2 밀봉층(250)은 제2 반도체 칩(220)과 제4 재배선 구조체(260) 사이의 틈을 채우며, 제2 도전성 필라(231)의 측벽을 덮을 수 있다. 제2 밀봉층(250)의 물질 및 형성 방법은 제1 밀봉층(150)을 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
제2 수직 연결 도전체(240)는 제4 재배선 구조체(260)으로부터 도전성 프레임(110b)의 제2 면(118)까지 수직 방향으로 연장될 수 있다. 제2 수직 연결 도전체(240)는 제2 밀봉층(250)을 관통하여 연장된 기둥 형태를 가질 수 있다. 제2 수직 연결 도전체(240)의 하면은 제4 도전층(261)에 접촉되고, 제2 수직 연결 도전체(240)의 상면은 도전성 프레임(110b)에 접촉될 수 있다. 제2 수직 연결 도전체(240)는 도전성 프레임(110b)과 제4 도전층(261) 사이를 전기적으로 연결할 수 있다. 예시적인 실시예들에서, 제2 수직 연결 도전체들(240)은 전기적으로 접지되며, 제2 반도체 칩(220)의 둘레를 따라 배열되어, 제2 반도체 칩(220)에 대한 전기적 간섭을 차폐하도록 기능할 수 있다. 제2 수직 연결 도전체(240)의 물질 및 형성 방법은 제1 수직 연결 도전체(140)를 참고하여 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
도전성 프레임(110b)의 복수의 세그먼트(SG1~SG7)는 제1 반도체 칩(120)과 제2 반도체 칩(220) 간의 전기적 신호의 전송을 위한 적어도 하나의 칩간 신호 전송용 세그먼트를 포함할 수 있다. 예를 들면, 제1 반도체 칩(120)과 제2 반도체 칩(220) 사이에서, 전기적 신호는 제1 칩 연결 범프(137), 제1 도전층(161), 도전성 프레임(110b)의 칩간 신호 전송용 세그먼트, 제2 수직 연결 도전체(240), 제4 도전층(261), 및 제2 도전성 필라(231)를 경유하는 신호 전송 경로를 통해 전송될 수 있다.
또한, 외부 연결 단자(171)와 제2 반도체 칩(220) 사이에서, 전기적 신호(예를 들어, 전원 신호, 접지 신호, 및/또는 입출력 데이터 신호)는 제1 도전층(161), 제1 수직 연결 도전체들(140) 중 적어도 하나, 도전성 프레임(110b)의 복수의 세그먼트(SG1~SG7) 중 적어도 하나, 제2 수직 연결 도전체(240), 제4 도전층(261), 및 제2 도전성 필라(231)를 경유하는 신호 전송 경로를 통해 전송될 수 있다.
예시적인 실시예들에서, 도 10에 도시된 바와 다르게, 도전성 프레임(110b)은 제2 반도체 칩(220)과 중첩된 단일의 중심 세그먼트와, 제2 반도체 칩(220)과 중첩되지 않고 상기 중심 세그먼트를 둘러싸도록 배치된 외곽 세그먼트들을 포함할 수 있다. 상기 중심 세그먼트는 분할되지 하는 하나의 몸체이며, 제2 반도체 칩(220)의 평면적과 실질적으로 동일하거나 유사한 수준의 평면적을 가질 수 있다. 이 경우, 상기 도전성 프레임(110b)의 중심 세그먼트는 방열을 위한 세그먼트로 이용되고, 상기 도전성 프레임(110b)의 외곽 세그먼트들은 전기적 신호(예를 들어, 전원 신호, 접지 신호, 및/또는 입출력 데이터 신호)를 전송하기 위한 세그먼트로 이용될 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(22)를 나타내는 단면도이다. 이하에서, 도 10을 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로, 도 11의 반도체 패키지(22)에 대해 설명한다.
도 11을 참조하면, 도전성 프레임(110c)의 수평 폭 및 평면적은 제2 반도체 칩(220)의 수평 폭 및 평면적과 동일하거나 유사할 수 있으며, 제2 재배선 구조체(180a)의 제2 절연층(183a)은 도전성 프레임(110c)의 측벽을 덮을 수 있다. 예시적인 실시예들에서, 제2 절연층(183a)의 바닥면은 도전성 프레임(110c)의 제2 면(118)과 동일 평면 상에 있을 수 있다. 이 경우, 제2 재배선 구조체(180a)는 제2 밀봉층(250)에 직접 접촉할 수 있으며, 제2 재배선 구조체(180a)의 제2 도전층(181a)은 제2 수직 연결 도전체(240)에 직접 연결될 수 있다. 예시적인 실시예들에서, 도전성 프레임(110c)은 분할되지 하는 하나의 몸체이며, 제2 반도체 칩(220)의 방열을 위한 세그먼트로 이용될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 110: 도전성 프레임
120: 제1 반도체 칩 131: 접착층
133: 제1 도전성 필라 140: 제1 수직 연결 도전체
150: 제1 밀봉층 160: 제1 재배선 구조체
171: 외부 연결 단자

Claims (17)

  1. 서로 반대된 제1 면 및 제2 면을 포함하는 도전성 프레임;
    상기 도전성 프레임의 상기 제1 면 상에 제공되고, 제1 칩 패드를 포함하는 제1 반도체 칩;
    상기 도전성 프레임의 상기 제1 면 상에 제공되고, 상기 제1 반도체 칩을 덮는 제1 밀봉층;
    상기 제1 밀봉층을 관통하여 상기 제1 밀봉층의 바닥면으로부터 상면까지 연장되고, 상기 도전성 프레임에 전기적으로 연결된 제1 수직 연결 도전체;
    상기 제1 밀봉층의 상기 상면을 따라 연장되고, 상기 제1 수직 연결 도전체 및 상기 제1 반도체 칩의 상기 제1 칩 패드에 전기적으로 연결된 제1 도전층;
    상기 제1 밀봉층의 상기 상면 및 상기 제1 도전층을 덮는 제1 절연층; 및
    상기 제1 도전층에 연결된 외부 연결 단자;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 칩 패드와 상기 제1 도전층 사이에서 연장되어, 상기 제1 반도체 칩의 상기 제1 칩 패드와 상기 제1 도전층 사이를 전기적으로 연결하는 제1 도전성 필라를 더 포함하고,
    상기 제1 도전성 필라의 상면은 상기 제1 밀봉층의 상기 상면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 도전성 프레임의 측벽은 상기 제1 밀봉층의 측벽과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1 수직 연결 도전체 및 상기 도전성 프레임은 전기적으로 접지된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 도전성 프레임은 상기 도전성 프레임의 상기 제1 면으로부터 상기 제2 면을 향해 연장된 트렌치를 더 포함하고,
    상기 제1 수직 연결 도전체는 상기 트렌치를 사이에 두고 상기 제1 반도체 칩으로부터 이격되고,
    상기 도전성 프레임의 상기 트렌치를 채우는 매립 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 매립 절연층은 상기 제1 밀봉층에 연결되고 상기 제1 밀봉층과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제1 반도체 칩과 상기 도전성 프레임 사이에 개재되어 상기 제1 반도체 칩을 상기 도전성 프레임에 접착시키도록 구성되고, 도전성 물질을 포함하는 접착층; 및
    상기 도전성 프레임의 상기 제1 면을 따라 연장된 절연성 패시베이션층;
    을 더 포함하고,
    상기 절연성 패시베이션층은 상기 접착층과 상기 제1 수직 연결 도전체 사이에 배치되어 상기 접착층과 상기 제1 수직 연결 도전체 사이의 접촉을 차단하도록 구성된 댐 구조를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 절연성 패시베이션층의 상기 댐 구조는 평면적 관점에서 상기 제1 반도체 칩의 둘레를 따라 연속적으로 연장된 링 형태를 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 절연성 패시베이션층의 두께는 상기 접착층의 두께보다 큰 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 도전성 프레임의 상기 제1 면과 상기 제1 밀봉층 사이에 개재되고, 제2 도전층 및 상기 제2 도전층을 덮는 제2 절연층을 포함하는 제2 재배선 구조체;
    를 더 포함하고,
    상기 도전성 프레임은 분리 절연체에 의해 상호 이격된 복수의 세그먼트를 포함하고,
    상기 복수의 세그먼트 중 적어도 하나는 상기 제2 도전층을 통해 상기 제1 반도체 칩에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 복수의 세그먼트는,
    상기 제1 반도체 칩으로 전송되는 전원 신호의 전송 경로를 구성하는 적어도 하나의 제1 세그먼트;
    상기 제1 반도체 칩으로 전송되는 접지 신호의 전송 경로를 구성하는 적어도 하나의 제2 세그먼트; 및
    상기 제1 반도체 칩에 대해 입출력되는 입출력 데이터 신호의 전송 경로를 구성하는 적어도 하나의 제3 세그먼트;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 적어도 하나의 제1 세그먼트의 수평 폭 및 상기 적어도 하나의 제2 세그먼트의 수평 폭은 상기 적어도 하나의 제3 세그먼트의 수평 폭보다 큰 것을 특징으로 하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 도전성 프레임의 상기 제1 면과 상기 제1 밀봉층 사이에 개재되고, 제2 도전층 및 상기 제2 도전층을 덮는 제2 절연층을 포함하는 제2 재배선 구조체;
    상기 도전성 프레임의 상기 제2 면에 연결되고, 상기 도전성 프레임에 전기적으로 연결된 제3 도전층 및 상기 제3 도전층을 덮는 제3 절연층을 포함하는 제3 재배선 구조체;
    칩 연결 범프를 통해 상기 제3 재배선 구조체에 연결된 제2 반도체 칩; 및
    상기 제2 반도체 칩을 덮는 제2 밀봉층;
    을 더 포함하고,
    상기 도전성 프레임은 분리 절연체에 의해 상호 이격된 복수의 세그먼트를 포함하고,
    상기 복수의 세그먼트 중 적어도 하나는 상기 제2 도전층을 통해 상기 제1 반도체 칩에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 복수의 세그먼트는,
    상기 제1 반도체 칩 및 제2 반도체 칩 중 적어도 하나로 전송되는 전원 신호의 전송 경로를 구성하는 적어도 하나의 제1 세그먼트;
    상기 제1 반도체 칩 및 제2 반도체 칩 중 적어도 하나로 전송되는 접지 신호의 전송 경로를 구성하는 적어도 하나의 제2 세그먼트; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 전송되는 신호의 전송 경로를 구성하는 적어도 하나의 제3 세그먼트;
    를 포함하고,
    상기 적어도 하나의 제1 세그먼트의 수평 폭 및 상기 적어도 하나의 제2 세그먼트의 수평 폭은 상기 적어도 하나의 제3 세그먼트의 수평 폭보다 큰 것을 특징으로 하는 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 도전성 프레임의 상기 제1 면과 상기 제1 밀봉층 사이에 개재되고, 제2 도전층 및 상기 제2 도전층을 덮는 제2 절연층을 포함하는 제2 재배선 구조체;
    제4 도전층 및 상기 제4 도전층을 덮는 제4 절연층을 포함하는 제4 재배선 구조체;
    상기 제4 재배선 구조체와 상기 도전성 프레임 사이에 배치되고, 상기 도전성 프레임의 상기 제2 면에 접촉되고, 제2 칩 패드를 포함하는 제2 반도체 칩;
    상기 제2 반도체 칩을 덮는 제2 밀봉층;
    상기 제2 반도체 칩의 상기 제2 칩 패드와 상기 제4 도전층 사이에서 연장되어, 상기 제2 반도체 칩의 상기 제2 칩 패드와 상기 제4 도전층 사이를 전기적으로 연결하는 제2 도전성 필라; 및
    상기 제2 밀봉층을 관통하고, 상기 도전성 프레임 및 상기 제4 도전층에 전기적으로 연결된 제2 수직 연결 도전체;
    를 더 포함하고,
    상기 도전성 프레임은 분리 절연체에 의해 상호 이격된 복수의 세그먼트를 포함하고,
    상기 복수의 세그먼트 중 적어도 하나는 상기 제2 도전층을 통해 상기 제1 반도체 칩에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제2 절연층은 상기 도전성 프레임의 측벽을 덮고,
    상기 제2 절연층은 상기 제2 밀봉층에 직접 접촉된 것을 특징으로 하는 반도체 패키지.
  17. 제 10 항, 제 13 항, 및 제 15 항 중 어느 한 항에 있어서,
    평면적 관점에서, 상기 도전성 프레임에서 상기 복수의 세그먼트가 차지하는 총 평면적은 상기 도전성 프레임에서 상기 분리 절연체가 차지하는 평면적보다 큰 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
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CN116995013A (zh) * 2023-09-25 2023-11-03 甬矽电子(宁波)股份有限公司 扇出型封装方法和扇出型封装结构

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