KR20170138605A - 반도체 패키지, 이의 제조 방법 및 시스템 인 패키지 - Google Patents

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KR20170138605A
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Abstract

반도체 패키지, 이의 제조 방법 및 시스템 인 패키지가 개시된다. 본 발명의 실시예에 따른 반도체 패키지는 절연층 및 배선층을 포함하는 배선부, 상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩 및 상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함한다. 따라서, 커버부재가 반도체 칩을 커버하며 배선층과 연결되어 전자파 간섭현상을 줄이는 것이 가능하며, 반도체 패키지의 동작 간 노이즈를 최소화하고 신호 속도를 향상시킬 수 있다.

Description

반도체 패키지, 이의 제조 방법 및 시스템 인 패키지{SEMICONDUCTOR PACKAGE, METHOD OF MANUFACTURING THE SAME AND SYSTEM IN PACKAGE}
본 발명은 반도체 패키지, 이의 제조 방법 및 시스템 인 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지 또는 시스템 인 패키지의 전자파 간섭현상을 줄이는 것이 가능한 반도체 패키지, 이의 제조 방법 및 시스템 인 패키지에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.
최근 전자 부품의 동작 속도가 빨라지고 다양한 기능이 덧붙여지면서 부품 간 전자파 간섭현상(Electro Magnetic Interference; EMI)을 줄이는 것이 주요 화두로 떠오르고 있다. 기존에는 인쇄회로기판(PCB)과 커넥터에 EMI 차폐 공정을 적용했으나, 개별 패키지에 EMI 차폐를 하는 것에 비해 차폐 성능이 떨어지고, 전체 시스템의 크기가 커지는 제약에 따라 최근 핵심 칩에 직접 EMI 차폐 기술을 적용하는 방향으로 변화하고 있다.
종래의 팬아웃 패키지의 경우, 반도체 칩이 PCB 기판 위에 접착제를 이용하여 부착되고 와이어 본딩을 통하여 PCB 기판과 전기적으로 연결되고, EMC 몰딩을 통하여 반도체 칩, 와이어 본딩이 보호되고, 패키지 전면과 측면에 EMI 차폐막을 형성하는 구조를 갖는다. 이때 EMI 차폐를 위한 물질의 증착시, 패키지 측면의 단차 피복(step coverage)가 좋지 않아 차폐막과 반도체 칩 하부의 배선층과의 접촉 면적이 감소하거나, 오픈되어 EMI 차폐 성능이 현저히 낮아지게 된다. 또한, 와이어 본딩 및 PCB 기판으로 인한 최종 패키지 두께가 두꺼워질 뿐만 아니라, 와이어의 루프 길이가 길어짐에 따른 전기적 성능이 저하되는 단점이 있다.
예를 들어, 특허문헌1에는 기판에 다수의 칩을 탑재하고 본딩와이어 등으로 기판과 칩을 전기적으로 연결하는 실장공정, 칩 둘레에 에폭시 등으로 몰딩부를 형성하는 몰딩공정, 기판은 남겨두고 각 칩을 둘러싸는 몰딩부를 절단기로 절단하는 1차 절단공정, 스터터링을 통해 몰딩부의 상면과 측면에 도전성 물질의 차폐막을 형성하는 스퍼터링 공정, 기판을 절단하여 개별 패키지로 분리하는 2차 절단공정 등의 과정을 포함하는 스퍼터링으로 차폐막을 형성하는 방법에 관하여 개시하고 있다. 다만, 특허문헌1에 따른 차폐막을 형성하는 방법은 스퍼터링 후에 기판을 절단하기 때문에 기판의 측면 일부에는 차폐막이 형성되지 않으며, 따라서 기판의 측면까지 차폐막을 형성하기 위한 추가 공정을 수행해야 하는 문제점이 있다.
한국등록특허 제10-0877551호(2009.01.07 공고)
본 발명의 실시예는 전자파 간섭현상을 줄이는 것이 가능한 반도체 패키지를 제공하고자 한다.
또한, 본 발명의 실시예는 이러한 반도체 패키지를 제조하는 방법을 제공하고자 한다.
또한, 본 발명의 실시예는 전자파 간섭현상을 줄이는 것이 가능한 시스템 인 패키지를 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 절연층 및 배선층을 포함하는 배선부, 상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩 및 상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함한다.
또한, 본 발명의 일 실시예에 따르면, 상기 배선부는, 상기 반도체 칩의 상기 본딩 패드와 접속되는 재배선층, 상기 반도체 칩과 상기 재배선층 사이에 배치된 제1 절연층, 상기 재배선층과 접속되는 범프 하부 금속층 및 상기 재배선층 및 상기 범프 하부 금속층 사이에 배치된 제2 절연층을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 범프 하부 금속층과 접속되는 외부 연결단자를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재 상에 형성되는 봉지재를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막 일 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 메탈 프레임을 더 포함하며, 상기 커버부재는 상기 메탈 프레임을 통하여 상기 배선층과 연결될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 상기 배선부 상에 배치되어 내부에 수용부를 가지며, 상기 반도체 칩은 상기 수용부 내에 실장될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 반도체 칩을 커버하며, 상기 메탈 프레임의 측면과 접촉할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 메탈 프레임을 더 커버하며, 상기 메탈 프레임의 측면 및 상면과 접촉할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 메탈 프레임의 일 측면을 노출할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 캐리어 기판 상에 본딩 패드를 포함하는 반도체 칩을 실장하는 단계, 상기 반도체 칩 상에 상기 본딩 패드와 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계 및 상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 형성하는 단계를 포함한다.
또한, 본 발명의 일 실시예에 따르면, 상기 배선부를 형성하는 단계는, 상기 본딩 패드가 배치되는 상기 반도체 칩의 일면에 상기 본딩 패드를 노출하는 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 상기 본딩 패드와 접속되는 재배선층을 형성하는 단계, 상기 재배선층 상에 상기 재배선층의 일부를 노출하는 제2 절연층을 형성하는 단계 및 상기 제2 절연층 상에 상기 재배선층과 접속되는 범프 하부 금속층을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 범프 하부 금속층과 접속되는 외부 연결단자를 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재를 형성한 이후에, 봉지재를 밀봉하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐 물질을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 차폐 물질은 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 차폐 물질은 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 반도체 칩을 실장하기 전에, 상기 캐리어 기판 상에 내부에 수용부를 가지는 메탈 프레임을 형성하는 단계를 더 포함하며, 상기 반도체 칩은 상기 수용부 내에 실장될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 배선부는 상기 메탈 프레임과 접촉하도록 형성되며, 상기 커버부재는 상기 반도체 칩을 커버하며, 상기 메탈 프레임의 측면과 접촉하도록 형성될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 메탈 프레임을 더 커버하며, 상기 메탈 프레임의 측면 및 상면과 접촉하도록 형성될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 메탈 프레임의 일 측면을 노출할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템 인 패키지는, 절연층 및 배선층을 포함하는 배선부, 상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 복수의 반도체 칩들 및 상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함한다.
또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩들과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 복수의 메탈 프레임들을 더 포함하며, 상기 커버부재는 상기 메탈 프레임들을 통하여 상기 배선층과 연결될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임들은 상기 배선부 상에 배치되어 내부에 수용부를 가지며, 상기 반도체 칩들은 상기 수용부 내에 실장될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 반도체 칩들 및 상기 메탈 프레임들을 커버하며, 상기 메탈 프레임들과 접촉할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 반도체 칩들 및 상기 메탈 프레임들을 커버하며, 상기 메탈 프레임들과 접촉하되, 상기 커버부재는 상기 메탈 프레임의 일 측면을 노출할 수 있다.
본 발명의 실시예에 따른 반도체 패키지 및 시스템 인 패키지에 따르면, 반도체 패키지의 측면에 배치된 메탈 프레임이 반도체 패키지 상면의 커버부재와 반도체 칩 하부에 형성된 배선부와 접촉하여 전자파 간섭현상을 줄이는 것이 가능하며, 반도체 패키지의 동작 간 노이즈를 최소화하고 신호 속도를 향상시킬 수 있다.
또한, 반도체 패키지 및 시스템 인 패키지의 측면의 스텝 커버리지(step coverage)를 고려할 필요가 없이 차폐 성능을 유지할 수 있어, 커버부재를 형성하는 공정이 용이하다.
또한, 반도체 패키지의 제조를 반도체 패키지 레벨이 아닌 패널 레벨에서 커버부재를 형성함으로써 패키지 레벨 공정 대비 제조 공정이 단순해지고 공정 비용을 감소시킬 수 있다.
또한, 반도체 칩과 PCB 기판의 전기적 연결을 위한 본딩 와이어를 사용하지 않아, 전체 반도체 패키지 두께를 감소시킬 수 있으며, 전기 신호의 전달 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 내지 도 13은 도 1의 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 17은 본 발명의 일 실시예에 따른 시스템 인 패키지를 설명하기 위한 단면도이다.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는, 반도체 칩(10), 배선부(20), 메탈 프레임(30), 커버부재(40), 봉지재(50) 및 외부 연결단자(60)를 포함한다.
상기 배선부(20)는 절연층(21, 23) 및 배선층(22, 24)을 포함한다.
상기 반도체 칩(10)은, 상기 배선부(20) 상에 실장되고, 상기 배선층(22)과 본딩 패드(11)를 통하여 전기적으로 연결된다.
예를 들어, 상기 반도체 칩(10)은 집적 회로(Die 또는 IC: Integrated Circuit) 일 수 있다. 또는, 상기 반도체 칩(110)은 메모리 칩이거나 로직 칩일 수 있다. 예를 들어, 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 예를 들어, 상기 로직 칩은 메모리 칩들을 제어하는 제어기일 수 있다.
도시되지는 않았으나, 반도체 칩(10)은 회로가 형성되는 활성영역을 포함하는 활성면, 그리고 활성면의 반대면인 비활성면을 가질 수 있다.
활성면에는 외부와 신호를 교환하기 위한 본딩 패드(11)가 형성될 수 있다. 이 경우 상기 본딩 패드(11)는 상기 반도체 칩(10)과 일체로 형성되며, 본딩 패드(11)와 활성면은 동일 평면으로 마련될 수 있다.
이와 달리, 반도체 칩과 일체로 형성되는 본딩 패드가 아닌 반도체 칩(10)의 일면에 부착되는 범프일 수 있다. 예를 들어, 범프는 구리 필러 범프(Cu pillar bump) 또는 솔더 범프(Solder bump) 일 수 있다.
상기 배선부(20)는 절연층(21, 23) 및 배선층(22, 24)을 포함한다. 상기 배선부(20)는 반도체 칩(10)과 후술할 외부 연결단자(60)를 서로 전기적으로 연결할 수 있다.
예를 들어, 상기 배선부(20)는, 제1 절연층(21), 재배선층(22), 제2 절연층(23) 및 범프 하부 금속층(24)을 포함할 수 있다.
예를 들어, 상기 제1 절연층(21)은 상기 반도체 칩(10)과 상기 재배선층(22) 사이에 배치될 수 있다. 상기 재배선층(22)은 상기 반도체 칩(10)의 상기 본딩 패드(11)와 접속될 수 있다. 상기 제2 절연층(23)은 상기 재배선층(22) 및 상기 범프 하부 금속층(24) 사이에 배치될 수 있다. 상기 범프 하부 금속층(24)은 상기 재배선층(22)과 접속될 수 있다.
상기 배선부(20)는 금속 배선의 재배치 공정으로 형성할 수 있다. 예를 들어, 본딩 패드(11)가 형성된 반도체 웨이퍼의 일면, 즉 활성면에 포토레지스트(photoresist) 공정과 도금 공정을 이용하여 미세 패턴의 금속 배선을 형성할 수 있다.
상기 재배선층(22) 및 상기 범프 하부 금속층(24)은 도전성 물질을 포함하며, 예를 들어 금속을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다.
상기 제1 절연층(21) 및 상기 제2 절연층(23)은 유기 또는 무기 절연 물질을 포함할 수 있다. 상기 제1 절연층(21) 및 상기 제2 절연층(23)은, 예를 들어, 에폭시 수지 등의 유기 절연 물질을 포함할 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(21)은 후술할 메탈 프레임(30)을 노출하는 그라운드 비아(GV, ground via)가 형성되어 있다.
또한, 상기 재배선층(22)은 상기 반도체 칩(10)의 상기 본딩 패드(11)에 접속되고, 상기 범프 하부 금속층(24)은 재배선층(22)에 연결되고, 상기 외부 연결단자(30)에 접속될 수 있다. 그리고 상기 재배선층(22) 및 상기 범프 하부 금속층(24)은 상기 제1 절연층(21) 및 상기 제2 절연층(23) 상에 각각 금속 패터닝(metal patterning) 공법으로 형성될 수 있다.
또한, 상기 제1 절연층(21) 및 상기 제2 절연층(23)은 절연 코팅(Dielectric coating)으로 형성될 수 있다.
상기 배선부(20)는 상기 반도체 칩(10)을 재배선하여 회로를 형성할 수 있다. 즉, 상기 반도체 칩(10)이 상기 배선부(20)에 의해 재배선됨으로서 반도체 패키지(100)는 팬-아웃(fan-out) 구조를 가질 수 있다. 따라서 반도체 칩(10)의 입출력 단자를 미세화하는 동시에 입출력 단자의 개수를 증가시킬 수 있다.
상기 메탈 프레임(30)은 상기 반도체 칩(10)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다. 예를 들어, 상기 메탈 프레임(30)은 상기 제1 절연층(21)에 형성된 그라운드 비아(GV)를 통하여 상기 재배선층(22)과 연결될 수 있다.
상기 메탈 프레임(30)은 상기 배선부(20) 상에 배치되어 내부에 수용부를 가진다. 이에 따라, 상기 반도체 칩(10)은 상기 수용부 내에 실장될 수 있다.
상기 메탈 프레임(30)은 도전성 물질을 포함한다. 예를 들어, 상기 메탈 프레임(30)은 금속을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다. 예를 들어, 상기 메탈 프레임(30)은 상기 반도체 칩(10)보다 큰 두께로 형성될 수 있으며, 상기 메탈 프레임(30)이 상기 반도체 칩(10)과 서로 동일한 두께로 형성될 수 있다.
상기 메탈 프레임(30)은 상기 반도체 칩(10)의 측면에 인접하여 배치됨으로써, 반도체 패키지(100) 자체의 강성을 증가시켜 줄 수 있다. 상기 반도체 패키지(100)에 외부 충격이 가하여지더라도 상기 메탈 프레임(30)이 1차적으로 충격을 흡수 및 분산하여 상기 반도체 칩(10)에 가하여지는 충격을 감소시킬 수 있어, 결과적으로, 상기 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.
상기 커버부재(40)는 상기 반도체 칩(10) 및 상기 배선부(20)를 커버하며, 상기 배선층(22)과 연결된다.
예를 들어, 상기 커버부재(40)는 상기 메탈 프레임(30)을 통하여 상기 배선층(22)과 서로 연결될 수 있다.
예를 들어, 상기 커버부재(40)는 상기 반도체 칩(10), 뿐만 아니라 상기 메탈 프레임(30)을 커버할 수 있다. 상기 커버부재(40)는 상기 메탈 프레임(30)의 상면 및 측면과 접촉할 수 있다.
이때에 상기 커버부재(40)는 상기 메탈 프레임(30)의 일 측면을 노출할 수 있다.
상기 커버부재(40)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 외부로부터 보호하도록 마련될 수 있다.
상기 커버부재(40)는 상기 반도체 칩(10)의 두께에 비해 얇은 막으로 마련됨으로써 상기 반도체 패키지(100)의 슬림화가 가능하다.
상기 커버부재(40)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있다.
예를 들어, 상기 커버부재(40)는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있으며, 구체적으로, 상기 커버부재(40)는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.
또한, 도면에는 한 층의 커버부재(40)가 반도체 칩(10)을 밀봉하는 것을 도시하였지만, 이와 달리 커버부재(40)는 서로 다른 기능을 구비하는 둘 이상의 부재를 연속적으로 코팅하여 형성할 수 있다. 예를 들어, EMI 차폐 기능이 있는 소재로 코팅한 후에, 그 위에 다시 고강도의 소재로 코팅할 수 있다.
상기 봉지재(50)는 상기 커버부재(40) 상에 형성된다. 따라서, 상기 봉지재(50)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 밀봉할 수 있다.
상기 봉지재(50)는 반도체 칩(10), 배선부(20) 및 메탈 프레임(30)을 일체화하도록 몰딩될 수 있다. 상기 봉지재(50)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.
상기 봉지재(50)는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화될 수 있다. 예를 들어, 상기 봉지재(50)를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 상기 봉지재(50) 내부의 가스 등을 제거할 수 있다. 상기 봉지재(50)가 경화되면서 반도체 칩(10), 배선부(20), 메탈 프레임(30) 및 커버부재(40)는 서로 일체화되어 하나의 구조체를 이룬다.
상기 봉지재(50)가 밀봉된 이후에 반도체 패키지(100)는 단면이 직사각형 형상으로 마련될 수 있다.
상기 봉지재(50)는 상기 커버부재(40)의 상면 및 측면을 커버하며, 이 경우 상기 봉지재(50)는 상기 반도체 칩(10)의 상면으로부터 전달되는 충격을 흡수하여 상기 반도체 칩(10)을 보호할 수 있다.
상기 외부 연결단자(60)는 상기 범프 하부 금속층(24)과 접속될 수 있다. 따라서 상기 반도체 칩(10)과 서로 전기적으로 연결되어 전기적 신호의 입출력이 가능하다.
상기 외부 연결단자(60)는 상기 배선부(20)와 전기적으로 연결되고, 반도체 패키지(100)가 외부 회로 또는 다른 반도체 패키지(미도시)에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 상기 외부 연결단자(60)는 일 측이 상기 범프 하부 금속층(24)에 접속되고, 타 측이 외부에 노출될 수 있다.
도면에는 상기 외부 연결단자(60)의 일 예로 솔더 볼(solder ball)을 도시하였지만, 솔더 범프(solder bump) 등 일 수 있다. 그리고 외부 연결단자(60)는 솔더 이외의 다른 소재로도 마련될 수 있다.
또한, 외부 연결단자(60)의 표면에는 유기물 코팅 또는 금속 도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물 코팅은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속 도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
도 2 내지 도 13은 도 1의 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는, 캐리어 기판(C) 상에 본딩 패드(11)를 포함하는 반도체 칩(10)을 실장하는 단계, 상기 반도체 칩(10) 상에 상기 본딩 패드(11)와 접속하는 배선층(22, 24) 및 절연층(21, 23)을 포함하는 배선부(20)를 형성하는 단계 및 상기 반도체 칩(10) 및 상기 배선부(20)를 커버하며, 상기 배선층(22, 24)과 연결되는 커버부재(40)를 형성하는 단계를 포함한다.
이하, 도 1에서 반도체 칩을 설명한 내용과 중복되는 내용은 간략히 하거나 생략하도록 한다.
도 2 및 도 3을 참조하면, 접착층(A)이 형성된 캐리어 기판(C) 상에 메탈 프레임(30)을 형성한다. 상기 메탈 프레임(30)은 수용부를 가지도록 형성되는데, 상기 수용부 내에 반도체 칩(10)이 실장된다. 예를 들어, 상기 캐리어 기판(C)은 웨이퍼 레벨(wafer level)로 마련될 수 있다.
도 4를 참조하면, 상기 반도체 칩(10) 및 상기 배선부(20)를 커버하며, 상기 배선층(22, 24)과 연결되는 커버부재(40)를 형성한다.
예를 들어, 상기 커버부재(40)는 상기 메탈 프레임(30)을 커버하며, 상기 메탈 프레임(30)의 측면 및 상면과 접촉하도록 형성될 수 있다. 즉, 상기 커버부재(40)는 상기 반도체 칩(10)이 실장되고, 상기 메탈 프레임(30)이 형성된 캐리어 기판(C) 상에 전면에 걸쳐 형성될 수 있다.
상기 커버부재(40)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있다. 예를 들어, 상기 커버부재(40)는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있으며, 구체적으로, 상기 커버부재(40)는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.
또한, 도면에는 한 층의 커버부재(40)가 반도체 칩(10)을 밀봉하는 것을 도시하였지만, 이와 달리 커버부재(40)는 서로 다른 기능을 구비하는 둘 이상의 부재를 연속적으로 코팅하여 형성할 수 있다. 예를 들어, EMI 차폐 기능이 있는 소재로 코팅한 후에, 그 위에 다시 고강도의 소재로 코팅할 수 있다.
도 5를 참조하면, 상기 커버부재(40)를 형성한 이후에, 봉지재(50)를 밀봉한다.
상기 봉지재(50)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.
상기 봉지재(50)는 상기 커버부재(40)를 커버하도록 밀봉될 수 있다. 따라서, 상기 봉지재(50)는 상기 커버부재(40)를 보호하여 외부로 노출시키지 않아, 금속을 포함하는 커버부재(40)의 산화를 방지할 수 있으며, 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 일체화할 수 있다.
도 6을 참조하면, 상기 봉지재(50)가 형성되어 일체화된 반도체 칩(10)과 접착된 캐리어 기판(C)을 제거하고, 상기 반도체 칩(10)의 반대면, 즉 상기 봉지재(50)와 공정 캐리어 기판(P)의 접착층(A)을 서로 마주하도록 하여 접착시킨다. 이에 따라, 본딩 패드(11)가 형성된 면, 즉, 반도체 칩의 활성면이 상부로 노출될 수 있다.
예를 들어, 상기 공정 캐리어 기판(P)은 웨이퍼 레벨(wafer level) 내지 패널 레벨(panel lever)로 마련될 수 있다.
상기 공정 캐리어 기판(P)은 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 폴리이미드 테이프(polyimide tape) 등의 재료를 사용할 수 있다.
그리고 상기 공정 캐리어 기판(P)의 일 면에는 상기 반도체 칩(10)을 밀착시키기 위한 접착층(A)이 더 배치될 수 있다. 상기 접착층(A)은 양면 접착필름을 사용할 수 있으며, 일 면이 상기 공정 캐리어 기판(P) 상에 부착되어 고정되고 타 면에 상기 봉지재(50)가 부착될 수 있다.
도 7을 참조하면, 상기 반도체 칩(10)의 활성면, 즉 상기 본딩 패드(11)가 형성된 상기 반도체 칩(10)의 일면 상에 제1 절연층(21)을 형성한다. 상기 제1 절연층(21)은 상기 반도체 칩(10)의 일면에 절연 물질을 코팅한 후 식각 공정을 통하여 상기 본딩 패드(11)를 노출하는 홀(hole)을 가질 수 있다. 이때, 예를 들어, 상기 제1 절연층(21)의 일부는 식각되어 상기 메탈 프레임(30)을 노출하는 그라운드 비아(GV, ground via)가 동시에 형성된다.
도 8을 참조하면, 상기 제1 절연층(21) 상에 재배선층(22)을 형성한다. 상기 재배선층(22)은 상기 본딩 패드(11)와 접속되며, 상기 그라운드 비아(GV)를 통하여 상기 메탈 프레임(30)과 접속된다. 상기 재배선층(22)은 상기 제1 절연층(21) 상에 금속 물질을 코팅한 후, 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴을 형성할 수 있다. 예를 들어, 상기 재배선층(22)은 일반 도금 공정을 거쳐 코팅될 수 있다. 상기 반도체 칩(10)이 상기 재배선층(22)에 의해 재배선됨으로서 상기 반도체 패키지(100)는 팬아웃 구조를 가질 수 있다.
도 9를 참조하면, 상기 재배선층(22) 상에 제2 절연층(23)을 형성한다. 상기 제2 절연층(23)은 상기 재배선층(22) 상에 절연 물질을 코팅한 후 식각 공정을 통하여 상기 재배선층(22)의 일부를 노출하는 홀(hole)을 가질 수 있다.
도 10을 참조하면, 상기 제2 절연층(23) 상에 범프 하부 금속층(24)을 형성한다. 상기 범프 하부 금속층(24)은 상기 재배선층(22)과 접속된다. 상기 범프 하부 금속층(24)은 상기 제2 절연층(23) 상에 금속 물질을 코팅한 후, 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴을 형성할 수 있다.
도 11을 참조하면, 상기 반도체 칩(10)의 배선부(20)의 범프 하부 금속층(24) 상에 외부 연결단자(60)를 형성한다. 예를 들어, 상기 외부 연결단자(60)는 상기 범프 하부 금속층(24)과 접속될 수 있다.
상기 외부 연결단자(60)는 상기 배선부(20)와 전기적으로 연결되고, 반도체 패키지(100)가 외부 회로 또는 다른 반도체 패키지(미도시)에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 상기 외부 연결단자(30)는 일 측이 상기 범프 하부 금속층(24)에 접속되고, 타 측이 외부에 노출될 수 있다.
도 12를 참조하면, 이후, 상기 공정 캐리어 기판(P)을 제거할 수 있으며, 이때, 접착층(A) 역시 동시에 제거될 수 있다.
도 13을 참조하면, 웨이퍼 레벨(wafer level) 내지 패널 레벨(panel lever)로 마련된 반도체 패키지들을 개별 반도체 패키지(100) 단위로 커팅하여 분리함으로써 개별 반도체 패키지의 최종 제품을 제조할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 도 1의 반도체 패키지(100)와 커버부재가 메탈 프레임의 양측면을 커버하는 것을 제외하고는 나머지 구성이 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 칩(10), 배선부(20), 메탈 프레임(31), 커버부재(40), 봉지재(50) 및 외부 연결단자(60)를 포함한다.
상기 메탈 프레임(31)은 상기 반도체 칩(10)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다. 상기 메탈 프레임(31)은 상기 반도체 패키지(200)의 양 측면으로 이격된 위치에 배치될 수 있으며, 도 1의 반도체 패키지(100)보다 얇은 폭을 가질 수 있으며, 이에 따라, 반도체 패키지 제조 공정 비용을 보다 절감할 수 있다.
상기 커버부재(41)는 상기 반도체 칩(10) 및 상기 메탈 프레임(31)을 커버하며, 상기 메탈 프레임(31)과 접촉한다. 상기 커버부재(41)는 상기 메탈 프레임(31)의 측면 및 상면과 접촉할 수 있다.
상기 커버부재(41)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 외부로부터 보호하도록 마련될 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 도 1의 반도체 패키지(100)와 커버부재가 반도체 칩 및 배선부를 커버하는 것을 제외하고는 나머지 구성이 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 반도체 칩(10), 배선부(20), 메탈 프레임(30), 커버부재(42), 봉지재(50) 및 외부 연결단자(60)를 포함한다.
상기 메탈 프레임(30)은 상기 반도체 칩(10)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다.
상기 커버부재(42)는 상기 반도체 칩(10) 및 상기 배선부(20)을 커버하며, 상기 메탈 프레임(30)의 측면과 접촉할 수 있다.
즉, 상기 커버부재(42)는 상기 반도체 칩(10)의 상면 및 측면을 커버하고, 상기 배선부(20) 상면의 일부를 커버한다. 그러나, 상기 커버부재(42)는 상기 메탈 프레임(30)의 상면을 커버하지 않으며, 상기 메탈 프레임(30)의 측면 일부와 접촉하여 상기 메탈 프레임(30)을 통하여 상기 재배선층(22)과 연결될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)는 도 1의 반도체 패키지(100)와 커버부재가 반도체 칩 및 배선부를 커버하는 것, 메탈 프레임을 포함하지 않는 것을 제외하고는 나머지 구성이 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.
도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)는 반도체 칩(10), 배선부(20), 커버부재(43), 봉지재(50) 및 외부 연결단자(60)를 포함한다.
상기 커버부재(43)는 상기 배선층(22)과 접촉하며 직접 서로 연결될 수 있다.
도 1의 반도체 패키지(100)와 달리, 메탈 프레임을 형성하지 않으며, 반도체 칩(10)을 실장한 후, 상기 커버부재(43)를 상기 반도체 칩(10)이 실장된 캐리어 기판(C) 상에 상기 반도체 칩(10)의 비활성 면의 상부에 형성할 수 있다. 이후, 배선부(20)의 형성 공정에서 상기 커버부재(43)와 배선부의 재배선층(22)이 접촉할 수 있다.
즉, 상기 커버부재(43)는 상기 배선부(20)의 상면에 형성되며, 재배선층(22)과 접촉한다. 상기 도 1의 반도체 패키지(100)와 달리 메탈 프레임을 형성하지 않아 제조 비용을 감소시킬 수 있으며, 공정을 단순화 할 수 있다.
도 17은 본 발명의 일 실시예에 따른 시스템 인 패키지를 설명하기 위한 단면도이다.
도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 시스템 인 패키지(1000)는 도 1의 반도체 패키지(100)와 반도체 칩들(10A, 10B), 메탈 프레임들(32, 33), 커버부재(44)를 제외하고는 것을 제외하고는 나머지 구성이 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.
도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 시스템 인 패키지(1000)는 반도체 칩들(10A, 10B), 배선부(20), 메탈 프레임들(32, 33), 커버부재(44), 봉지재(50) 및 외부 연결단자(60)를 포함한다.
상기 배선부(20)는 절연층(21, 23) 및 배선층(22, 24)을 포함한다.
상기 반도체 칩들(10A, 10B)은, 상기 배선부(20) 상에 실장되고, 상기 배선층(22)과 본딩 패드들(11A, 11B)을 통하여 전기적으로 연결된다.
상기 시스템 인 패키지(1000)는 2 이상의 반도체 칩들을 포함한다. 즉, 본 발명의 시스템 인 패키지(1000)는 하나의 패키지 안에 2 이상의 반도체 칩들(10A, 10B)이 마련된 것이다.
복수의 반도체 칩은 서로 다른 종류의 것일 수 있다. 따라서, 복수의 반도체 칩이 다른 종류의 것으로 마련되되 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(System in Package, SiP)이다. 예를 들어, 하나의 반도체 칩은 직접 회로이고, 다른 반도체 칩은 능동소자 또는 수동소자 일 수 있다.
예를 들어, 상기 반도체 칩들(10A, 10B)은 집적 회로(Die 또는 IC: Integrated Circuit), 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 예를 들어, 상기 로직 칩은 메모리 칩들을 제어하는 제어기일 수 있다.
상기 메탈 프레임들(32, 33)은 상기 반도체 칩들(10A, 10B)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다.
상기 메탈 프레임들(32, 33)은 상기 배선부(20) 상에 배치되어 내부에 수용부를 가진다. 이에 따라, 상기 반도체 칩들(10A, 10B)은 상기 수용부 내에 실장될 수 있다.
상기 커버부재(44)는 상기 반도체 칩들(10A, 10B) 및 상기 메탈 프레임들(32, 33)을 커버하며, 상기 메탈 프레임들(32, 33)과 접촉할 수 있다. 상기 커버부재(44)는 상기 메탈 프레임들(32, 33)의 일 측면을 노출할 수 있다.
예를 들어, 상기 커버부재(44)는 상기 메탈 프레임(30)을 통하여 상기 배선층(22)과 서로 연결될 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
100, 200, 300: 반도체 패키지 10: 반도체 칩
11: 본딩 패드 20: 배선부
21, 23: 절연층 22: 재배선층
24: 범프 하부 금속층 30, 31, 32, 33: 메탈 프레임
40, 41, 42: 커버부재 50, 51, 52: 봉지재
60: 외부 연결단자 GV: 그라운드 비아
S: 캐리어 기판 P: 공정 캐리어 기판
A: 접착층

Claims (33)

  1. 절연층 및 배선층을 포함하는 배선부;
    상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩; 및
    상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 배선부는,
    상기 반도체 칩의 상기 본딩 패드와 접속되는 재배선층;
    상기 반도체 칩과 상기 재배선층 사이에 배치된 제1 절연층;
    상기 재배선층과 접속되는 범프 하부 금속층; 및
    상기 재배선층 및 상기 범프 하부 금속층 사이에 배치된 제2 절연층을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 범프 하부 금속층과 접속되는 외부 연결단자를 더 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 커버부재 상에 형성되는 봉지재를 더 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막인 반도체 패키지.
  6. 제1항에 있어서,
    상기 커버부재는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 커버부재는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 커버부재는 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 반도체 패키지.
  9. 제1항에 있어서,
    상기 반도체 칩과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 메탈 프레임을 더 포함하며,
    상기 커버부재는 상기 메탈 프레임을 통하여 상기 배선층과 연결되는 반도체 패키지.
  10. 제9항에 있어서,
    상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 반도체 패키지.
  11. 제9항에 있어서,
    상기 메탈 프레임은 상기 배선부 상에 배치되어 내부에 수용부를 가지며,
    상기 반도체 칩은 상기 수용부 내에 실장되는 반도체 패키지.
  12. 제9항에 있어서,
    상기 커버부재는 상기 반도체 칩을 커버하며, 상기 메탈 프레임의 측면과 접촉하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 커버부재는 상기 메탈 프레임을 더 커버하며, 상기 메탈 프레임의 측면 및 상면과 접촉하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 커버부재는 상기 메탈 프레임의 일 측면을 노출하는 반도체 패키지.
  15. 캐리어 기판 상에 본딩 패드를 포함하는 반도체 칩을 실장하는 단계;
    상기 반도체 칩 상에 상기 본딩 패드와 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계; 및
    상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  16. 제15항에 있어서, 상기 배선부를 형성하는 단계는,
    상기 본딩 패드가 배치되는 상기 반도체 칩의 일면에 상기 본딩 패드를 노출하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 본딩 패드와 접속되는 재배선층을 형성하는 단계;
    상기 재배선층 상에 상기 재배선층의 일부를 노출하는 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 상기 재배선층과 접속되는 범프 하부 금속층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  17. 제16항에 있어서,
    상기 범프 하부 금속층과 접속되는 외부 연결단자를 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  18. 제15항에 있어서,
    상기 커버부재를 형성한 이후에, 봉지재를 밀봉하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  19. 제15항에 있어서,
    상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐 물질을 포함하는 반도체 패키지의 제조 방법.
  20. 제19항에 있어서,
    상기 차폐 물질은 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함하는 반도체 패키지의 제조 방법.
  21. 제19항에 있어서,
    상기 차폐 물질은 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 반도체 패키지의 제조 방법.
  22. 제15항에 있어서,
    상기 커버부재는 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 반도체 패키지의 제조 방법.
  23. 제15항에 있어서,
    반도체 칩을 실장하기 전에, 상기 캐리어 기판 상에 내부에 수용부를 가지는 메탈 프레임을 형성하는 단계를 더 포함하며,
    상기 반도체 칩은 상기 수용부 내에 실장되는 반도체 패키지의 제조 방법.
  24. 제23항에 있어서,
    상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 반도체 패키지의 제조 방법.
  25. 제23항에 있어서,
    상기 배선부는 상기 메탈 프레임과 접촉하도록 형성되며,
    상기 커버부재는 상기 반도체 칩을 커버하며, 상기 메탈 프레임의 측면과 접촉하도록 형성되는 반도체 패키지의 제조 방법.
  26. 제25항에 있어서,
    상기 커버부재는 상기 메탈 프레임을 더 커버하며, 상기 메탈 프레임의 측면 및 상면과 접촉하도록 형성되는 반도체 패키지의 제조 방법.
  27. 제26항에 있어서,
    상기 커버부재는 상기 메탈 프레임의 일 측면을 노출하는 반도체 패키지의 제조 방법.
  28. 절연층 및 배선층을 포함하는 배선부;
    상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 복수의 반도체 칩들; 및
    상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함하는 시스템 인 패키지.
  29. 제28항에 있어서,
    상기 반도체 칩들과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 복수의 메탈 프레임들을 더 포함하며,
    상기 커버부재는 상기 메탈 프레임들을 통하여 상기 배선층과 연결되는 시스템 인 패키지.
  30. 제29항에 있어서,
    상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 시스템 인 패키지.
  31. 제29항에 있어서,
    상기 메탈 프레임들은 상기 배선부 상에 배치되어 내부에 수용부를 가지며,
    상기 반도체 칩들은 상기 수용부 내에 실장되는 시스템 인 패키지.
  32. 제29항에 있어서,
    상기 커버부재는 상기 반도체 칩들 및 상기 메탈 프레임들을 커버하며, 상기 메탈 프레임들과 접촉하는 시스템 인 패키지.
  33. 제29항에 있어서,
    상기 커버부재는 상기 반도체 칩들 및 상기 메탈 프레임들을 커버하며, 상기 메탈 프레임들과 접촉하되,
    상기 커버부재는 상기 메탈 프레임의 일 측면을 노출하는 시스템 인 패키지.



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