CN108074826A - 电子封装件及其制法 - Google Patents
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Abstract
一种电子封装件及其制法，该电子封装件包括：承载结构、设于该承载结构上的电子元件与屏蔽件、形成于该承载结构上且包覆该电子元件与该屏蔽件的包覆层、以及形成于该包覆层上并电性连接该屏蔽件的遮蔽层，使该电子元件外围覆盖有屏蔽件与遮蔽层，而避免该电子元件受外界的电磁干扰。
Description
技术领域
本发明有关一种封装技术，尤指一种能防止电磁干扰的半导体封装件及其制法。
背景技术
随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而为提升电性品质，多种半导体产品具有屏蔽的功能，以防止电磁干扰(ElectromagneticInterference，简称EMI)产生。
请参阅图1A至图1C，其为现有避免EMI的射频(Radio frequency,RF)模组的制法，该射频模组1将多个如射频及非射频式晶片的电子元件11电性连接在一基板10上，再以例如环氧树脂的封装层13包覆各该电子元件11，之后进行切单制程(如图1B所示的切割路径，其以虚线表示)，再于该封装层13的顶面13a与侧面13c及该基板10的侧面10c上形成一金属薄膜15，以通过该金属薄膜15保护该些电子元件11免受外界EMI影响。
然而，现有射频模组1中，于切单制程后，再分别于单一射频模组1上形成该金属薄膜15，故需一一于各该射频模组1上形成该金属薄膜15，因而无法一次形成该金属薄膜15于各该射频模组1上，导致该射频模组1的整体制作较为费时且生产成本较高。另外，现有射频模组1具有一般的基板10，使得整体结构的厚度较厚。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失，本发明提供一种电子封装件及其制法，避免该电子元件受外界的电磁干扰。
本发明的电子封装件，包括：承载结构；电子元件，其设于该承载结构上；屏蔽件，其设于该承载结构上；包覆层，其形成于该承载结构上，且包覆该电子元件与该屏蔽件，其中，该包覆层具有结合该承载结构的第一表面、相对该第一表面的第二表面与连接该第一表面及第二表面的侧面；以及遮蔽层，其形成于该包覆层的第二表面上并电性连接该屏蔽件且未覆盖该包覆层的侧面。
本发明还提供一种电子封装件的制法，包括：设置电子元件与屏蔽件于一承载结构上；形成包覆层于该承载结构上，以令该包覆层包覆该电子元件与屏蔽件，其中，该包覆层具有结合该承载结构的第一表面、相对该第一表面的第二表面与连接该第一表面及第二表面的侧面；以及形成遮蔽层于该包覆层的第二表面上且未覆盖该包覆层的侧面，并令该遮蔽层电性连接该屏蔽件。
前述的制法中，还包括于形成该遮蔽层后，进行切单制程。
前述的制法中，该承载结构的制程包括：形成绝缘层与设于该绝缘层上的线路层于一承载件上，使该屏蔽件电性连接该线路层；以及形成该包覆层后，移除该承载件。例如，该承载件为晶圆、玻璃板、铝板、或表面具铝层的板体。
前述的电子封装件及其制法中，该承载结构为具有核心层的线路构造或无核心层的线路构造。
前述的电子封装件及其制法中，该承载结构具有扇出型重布线路层。
前述的电子封装件及其制法中，该承载结构上设有多个该电子元件，且至少二该电子元件之间设有该屏蔽件。
前述的电子封装件及其制法中，该屏蔽件电性连接该承载结构。
前述的电子封装件及其制法中，该屏蔽件位于该电子元件周围。
前述的电子封装件及其制法中，该屏蔽件的部分表面外露于该包覆层的第二表面。例如，该包覆层的第二表面上具有外露该屏蔽件的部分表面的凹部，使该遮蔽层延伸至该凹部中，以接触该屏蔽件；或者，该包覆层的第二表面齐平该屏蔽件外露的部分表面。
前述的电子封装件及其制法中，该遮蔽层接触该屏蔽件。
前述的电子封装件及其制法中，该遮蔽层为金属层、金属板或导电膜。
由上可知，本发明的电子封装件及其制法，主要通过先于该承载结构上设置屏蔽件，故相较于现有技术，只需进行一次形成遮蔽层制程(以令该遮蔽层电性连接该屏蔽件)，即可于多个电子封装件上形成由屏蔽件及遮蔽层所构成的屏蔽结构，而无需于多个电子封装件的外露表面上一一进行形成遮蔽层的制程，因而能有效缩短该电子封装件的整体制作时间，且利于量产化及降低成本。
附图说明
图1A至图1C为现有射频模组的制法的剖面示意图；
图2A至图2E为本发明的电子封装件的制法的剖面示意图；以及
图3为图2E的另一实施例的剖面示意图。
符号说明：
1 射频模组 10 基板
10c,13c,24c,34c 侧面 11,21,21’ 电子元件
13 封装层 13a 顶面
15 金属薄膜 2,3 电子封装件
20 承载结构 20a 第一侧
20b 第二侧 200 线路层
201 绝缘层 21a 作用面
21b 非作用面 210 导电凸块
210’ 焊线 22 屏蔽件
22a 端部 24,34 包覆层
24a,34a 第一表面 24b,34b 第二表面
240 凹部 25 遮蔽层
26 导电元件 260 凸块底下金属层
8 承载件 L,S 切割路径。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2E为本发明的电子封装件2的制法的剖面示意图。
如图2A所示，提供一承载结构20，其具有相对的第一侧20a与第二侧20b，且于该承载结构20的第一侧20a上设有相互分隔的电子元件21,21’与多个屏蔽件22。
于本实施例中，该承载结构20为具有核心层的线路构造或无核心层(coreless)的线路构造，其具有绝缘层201与设于该绝缘层201上的线路层200，如扇出(fan out)型重布线路层(redistribution layer，简称RDL)，且形成该线路层200的材质为铜，而形成该绝缘层201的材质为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材。应可理解地，该承载结构20也可为其它承载晶片的承载件，如有机板材、晶圆(wafer)、或其他具有金属布线(routing)的载板，并不限于上述。
此外，有关该线路层200的制程可于一承载件8上形成绝缘层201与扇出型重布线路层(RDL)，且该承载件8的种类繁多，例如，该承载件8为晶圆、玻璃板、铝板、或表面具铝层的板体，并无特别限制。
又，该电子元件21,21’为封装件、主动元件、被动元件或其组合等，其中，该主动元件例如为半导体晶片，且该被动元件例如为电阻、电容及电感。具体地，该电子元件21,21’为射频晶片(例如：蓝牙晶片或Wi-Fi晶片)，但也可为其它不受电磁波干扰的电子元件。例如，该电子元件21具有相对的作用面21a及非作用面21b，该作用面21a具有多个电极垫(图略)，其通过多个如焊锡材料的导电凸块210以覆晶方式设于该承载结构20上并电性连接该线路层200；或者，该电子元件21’可通过多个焊线210’以打线方式电性连接该线路层200。然而，有关该电子元件电性连接该承载结构的方式不限于上述。
另外，该屏蔽件22为导电材板体或框架体，其立设于该承载结构20上且位于各该电子元件21,21’周围并电性连接该线路层200及接地，以通过该些屏蔽件22作为电磁波屏障，而防止各该电子元件21,21’之间相互电磁波(或讯号)干扰。
如图2B所示，形成一包覆层24于该承载结构20的第一侧20a上，以令该包覆层24包覆该电子元件21,21’与该些屏蔽件22。接着，先移除该承载件8，再形成多个如焊球的导电元件26于该承载结构20的第二侧20b上，并电性连接该线路层200，以供后续接置如封装结构、晶片或电路板等电子装置(图略)。
于本实施例中，该包覆层24为绝缘材，如聚酰亚胺(polyimide，简称PI)、干膜(dryfilm)、环氧树脂(expoxy)或封装材(molding compound)，其可用压合(lamination)或模压(molding)的方式形成于该承载结构20的第一侧20a上。
此外，由于该承载结构20的线路层200为重布线路层(redistribution layer，简称RDL)的规格，故可采用晶圆级(wafer form)的模压规格形成该包覆层24。
又，该包覆层24具有相对的第一表面24a与第二表面24b，使该包覆层24的第一表面24a结合至该承载结构20的第一侧20a上。
另外，于最外层的线路层200上可形成一凸块底下金属层(Under BumpMetallurgy，简称UBM)260，以利于结合该导电元件26。
如图2C所示，移除该包覆层24的第二表面24b的部分材质，使该些屏蔽件22的端部22a外露于该包覆层的第二表面24b。
于本实施例中，通过研磨方式或雷射方式移除该包覆层24的第二表面24b的部分材质，以形成多个凹部240于该包覆层24的第二表面24b上，使该些屏蔽件22的端部22a外露于该凹部240。
于其它实施例中，如图3所示，也可通过整平制程，研磨移除部分的包覆层34(甚或部分的屏蔽件22)，使该包覆层34的第二表面34b齐平该些屏蔽件22的端部22a。
如图2D所示，透过如电镀金属的方式形成一遮蔽层25于该包覆层24的第二表面24b上，且该遮蔽层25延伸至该凹部240中，使该遮蔽层25接触该屏蔽件22，以令该遮蔽层25电性连接该屏蔽件22，俾供作为电磁屏蔽隔间(EMI partition)。
于本实施例中，形成该遮蔽层25的材质如金、银、铜(Cu)、镍(Ni)、铁(Fe)、铝(Al)、不锈钢(Sus)等。
此外，也可通过涂布(coating)、溅镀(sputtering)、化镀、无电镀或蒸镀等方式形成该遮蔽层25。或者，该遮蔽层25可为金属盖板或导电膜，以置放方式(如通过导电凸块或直接压合)结合于该包覆层24的第二表面24b上。
如图2E所示，沿如图2D所示的切割路径S进行切单制程，以得到本发明的电子封装件2，且该屏蔽件22位于该包覆层24的侧面24c内而未外露于该包覆层的侧面24c。
于本实施例中，该包覆层24的侧面24c邻接该第一表面24a与第二表面24b。
因此，本发明的电子封装件2的制法先于该承载结构20上设置该屏蔽件22，使该遮蔽层25只需形成于该包覆层24的第二表面24a上，而无需延伸至包覆层24的侧面24c及该承载结构20的侧面，故于切单制程前，只需进行一次形成该遮蔽层25的制程(如图2D所示)，而无需于切单制程后，一一于各该电子封装件2的外露表面形成遮蔽层25，因而能有效缩短该电子封装件2的整体制作时间，且利于量产化及降低成本。
此外，由于该承载结构20与该包覆层24采用晶圆级规格制作，故可批次生产，因而可节省生产时间及降低成本。
又，以RDL形式制作该承载结构20(线路构造)，因而无需使用一般基板，故可减少该电子封装件2的厚度。
另外，通过该些电子元件21,21’外围覆盖有该屏蔽件22与该遮蔽层25，故该电子封装件2于运作时，该些电子元件21,21’不会遭受外界的电磁干扰(EMI)，且该些电子元件21,21’之间也不会相互电磁干扰，因而该电子封装件2的电性运作功能得以正常，进而不会影响整体该电子封装件2的电性效能。
本发明也提供一种电子封装件2,3，其包括：一承载结构20、至少一电子元件21,21’、一屏蔽件22、一包覆层24,34、以及一遮蔽层25。
所述的电子元件21,21’设于该承载结构20上并电性连接该承载结构20。
所述的屏蔽件22设于该承载结构20上并电性连接该承载结构20。
所述的包覆层24,34形成于该承载结构20上以包覆该些电子元件21,21’与该屏蔽件22，其中，该包覆层24,34具有结合该承载结构20的第一表面24a,34a、相对该第一表面24a的第二表面24b,34b与连接该第一表面24a,34a及第二表面24b,34b的侧面24c,34c，且该屏蔽件22位于该包覆层24,34的侧面24c,34c内，并令该屏蔽件22的端部22a外露于该包覆层24,34的第二表面24b,34b。
所述的遮蔽层25形成于该包覆层24,34的第二表面24b,34b上并电性连接该屏蔽件22，且该遮蔽层25未覆盖于该包覆层24的侧面24c,34c。
于一实施例中，该承载结构20为具有核心层的线路构造或无核心层的线路构造。
于一实施例中，该承载结构20具有扇出型重布线路层。
于一实施例中，该承载结构20上设有多个该电子元件21,21’，且至少二该电子元件21,21’之间设有该屏蔽件22。
于一实施例中，该包覆层24的第二表面24b上具有外露该屏蔽件22端部22a的凹部240，使该遮蔽层25延伸至该凹部240中，以接触该屏蔽件22的端部22a。
于一实施例中，该包覆层34的第二表面34b齐平该屏蔽件22的端部22a，使该遮蔽层25接触该屏蔽件22。
于一实施例中，该遮蔽层25接触该屏蔽件22的端部22a。
于一实施例中，该遮蔽层25为金属层、金属板或导电膜。
综上所述，本发明的电子封装件及其制法，通过先于该承载结构上设置屏蔽件，使该遮蔽层只需形成于该包覆层的第二表面上，而无需延伸至该包覆层的侧面，故只需进行一次形成遮蔽层制程(以令该遮蔽层电性连接该屏蔽件)，即可于多个电子封装件上形成由屏蔽件及遮蔽层所构成的屏蔽结构，而无需于多个电子封装件的外露表面上一一进行形成遮蔽层的制程，因而能有效缩短该电子封装件的整体制作时间，且利于量产化及降低成本。
此外，该电子封装件采用晶圆级规格进行封装，故可批次生产，因而可节省生产时间及降低成本。
又，可以RDL形式制作该承载结构(线路构造)，因而无需使用一般基板，故可减少该电子封装件的厚度。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (27)
1.一种电子封装件，其特征为，该电子封装件包括：
承载结构；
电子元件，其设于该承载结构上；
屏蔽件，其设于该承载结构上；
包覆层，其形成于该承载结构上，且包覆该电子元件与该屏蔽件，其中，该包覆层具有结合该承载结构的第一表面、相对该第一表面的第二表面与连接该第一表面及第二表面的侧面；以及
遮蔽层，其形成于该包覆层的第二表面上并电性连接该屏蔽件且未覆盖该包覆层的侧面。
2.如权利要求书1所述的电子封装件，其特征为，该承载结构为具有核心层的线路构造或无核心层的线路构造。
3.如权利要求书1所述的电子封装件，其特征为，该承载结构具有扇出型重布线路层。
4.如权利要求书1所述的电子封装件，其特征为，该承载结构上设有多个该电子元件，且至少二该电子元件之间设有该屏蔽件。
5.如权利要求书1所述的电子封装件，其特征为，该屏蔽件电性连接该承载结构。
6.如权利要求书1所述的电子封装件，其特征为，该屏蔽件位于该电子元件周围。
7.如权利要求书1所述的电子封装件，其特征为，该屏蔽件的部分表面外露于该包覆层的第二表面。
8.如权利要求书7所述的电子封装件，其特征为，该包覆层的第二表面上具有外露该屏蔽件的部分表面的凹部。
9.如权利要求书8所述的电子封装件，其特征为，该遮蔽层延伸至该凹部中，以接触该屏蔽件。
10.如权利要求书7所述的电子封装件，其特征为，该包覆层的第二表面齐平该屏蔽件外露的部分表面。
11.如权利要求书1所述的电子封装件，其特征为，该遮蔽层接触该屏蔽件。
12.如权利要求书1所述的电子封装件，其特征为，该遮蔽层为金属层、金属板或导电膜。
13.一种电子封装件的制法，其特征为，该制法包括：
设置电子元件与屏蔽件于一承载结构上；
形成包覆层于该承载结构上，以令该包覆层包覆该电子元件与屏蔽件，其中，该包覆层具有结合该承载结构的第一表面、相对该第一表面的第二表面与连接该第一表面及第二表面的侧面；以及
形成遮蔽层于该包覆层的第二表面上且未覆盖该包覆层的侧面，并令该遮蔽层电性连接该屏蔽件。
14.如权利要求书13所述的电子封装件的制法，其特征为，该承载结构为具有核心层的线路构造或无核心层的线路构造。
15.如权利要求书13所述的电子封装件的制法，其特征为，该承载结构具有扇出型重布线路层。
16.如权利要求书13所述的电子封装件的制法，其特征为，该承载结构上设有多个该电子元件，且至少二该电子元件之间设有该屏蔽件。
17.如权利要求书13所述的电子封装件的制法，其特征为，该屏蔽件电性连接该承载结构。
18.如权利要求书13所述的电子封装件的制法，其特征为，该屏蔽件位于该电子元件周围。
19.如权利要求书13所述的电子封装件的制法，其特征为，该屏蔽件的部分表面外露于该包覆层的第二表面。
20.如权利要求书19所述的电子封装件的制法，其特征为，该包覆层的第二表面上具有外露该屏蔽件的部分表面的凹部。
21.如权利要求书20所述的电子封装件的制法，其特征为，该遮蔽层延伸至该凹部中，以接触该屏蔽件。
22.如权利要求书19所述的电子封装件的制法，其特征为，该包覆层的第二表面齐平该屏蔽件外露的部分表面。
23.如权利要求书13所述的电子封装件的制法，其特征为，该遮蔽层接触该屏蔽件。
24.如权利要求书13所述的电子封装件的制法，其特征为，该遮蔽层为金属层、金属板或导电膜。
25.如权利要求书13所述的电子封装件的制法，其特征为，该制法还包括于形成该遮蔽层后，进行切单制程。
26.如权利要求书13所述的电子封装件的制法，其特征为，该承载结构的制程包括：
形成绝缘层与设于该绝缘层上的线路层于一承载件上，使该屏蔽件电性连接该线路层；以及
形成该包覆层后，移除该承载件。
27.如权利要求书26所述的电子封装件的制法，其特征为，该承载件为晶圆、玻璃板、铝板、或表面具铝层的板体。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097784A (zh) * | 2014-05-16 | 2015-11-25 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103165563B (zh) * | 2011-12-16 | 2016-01-20 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN105097784A (zh) * | 2014-05-16 | 2015-11-25 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN105280834A (zh) * | 2014-06-13 | 2016-01-27 | 思鹭科技股份有限公司 | 封装结构以及封装结构的制作方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112054005A (zh) * | 2019-06-05 | 2020-12-08 | 矽品精密工业股份有限公司 | 电子封装件及其制法 |
| CN113224020A (zh) * | 2020-02-04 | 2021-08-06 | 矽品精密工业股份有限公司 | 电子封装件及其基板结构 |
| CN113555347A (zh) * | 2020-04-24 | 2021-10-26 | 三星电机株式会社 | 电子器件模块及制造该电子器件模块的方法 |
| CN114267664A (zh) * | 2020-09-16 | 2022-04-01 | 鹏鼎控股(深圳)股份有限公司 | 封装电路结构及其制作方法 |
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