KR20150078161A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

팬아웃 구조를 포함하는 반도체 패키지 및 그 제조방법이 개시된다. 본 발명의 실시예에 따른 반도체 패키지는 제1 반도체칩과, 제1 반도체칩 상에 마련되고 제1 반도체칩과 전기적으로 연결되는 제2 반도체칩과, 제2 반도체칩의 신호패드와 전기적으로 연결되고 제2 반도체칩의 전기적 신호를 수직 방향으로 전달하는 도전성 포스트와, 제1 반도체칩과 도전성 포스트를 몰딩하는 봉지재와, 도전성 포스트와 전기적으로 연결되는 외부 연결단자를 포함하고, 제2 반도체칩이 도전성 포스트와 전기적으로 연결될 수 있는 연결영역보다 외부 연결단자의 연결영역이 더 넓은 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 팬아웃 구조를 포함하는 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.
한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체칩을 포함하는 적층형 반도체 패키지를 구현하거나, 또는 서로 다른 기능을 가지는 반도체칩을 집적한 SIP(System in Package)를 구현하고 있다.
반도체 패키지는 반도체칩간 또는 반도체칩과 기판간의 전기적 연결을 위하여 범프볼 기술을 이용하는 플립칩 공법에 의해 제조되어 왔다. 이와 같은 범프볼 기술에 있어서, 상기 범프볼의 미세화의 한계로 인하여 패키지의 입출력 패드의 갯수 및 칩의 사이즈가 제한된다는 문제점이 있었다. 즉, 상기 패키지는 반도체칩의 소형화 또는 입출력 패드의 갯수가 증가할 경우, 최종 입출력 단자인 솔더볼의 수를 반도체칩 상면 내에서 모두 수용하는데 한계가 있었다. 이를 개선하기 위해, 패키지는 회로기판 내부에 반도체칩을 실장하는 임베디드 구조나 반도체칩의 최종 입출력 단자인 솔더볼을 상기 반도체칩의 외주면에 배치시키는 팬아웃(fan-out) 구조등이 개발되었다.
도 1은 종래의 와이어를 사용하는 반도체 패키지의 단면도이다. 종래의 칩온칩 패키지(Chip-on-Chip Package) 구조는 큰 반도체칩(12) 상에 작은 반도체칩(11)을 적층하고 두 반도체칩 사이는 플립칩 본딩(14)을 이용하여 전기적으로 연결하여 적층형 반도체 패키지를 구현하였다. 그러나 베이스 반도체칩(12)과 외부 단자(17)와의 전기적 연결을 위해서 기판(13) 상에 베이스 반도체칩(12)을 적층한 후 기판(13)과 베이스 반도체칩(12)을 와이어(15)를 통해 전기적으로 연결하는 와이어 본딩 방법을 사용하였다. 이 때 반도체칩(11, 12)과 와이어(15)는 봉지재(16)에 의해 몰딩된다.
주로 메모리 또는 어플리케이션 프로세서에 적용되는 멀티칩(Multi-chip) 패키지의 경우 보다 넓은 밴드폭과 빠른 전송속도가 요구된다. 그러나 종래의 와이어 본딩을 이용하는 칩온칩 패키지의 경우 적층되는 반도체칩(11, 12) 사이의 연결은 플립칩 본딩(14)으로 이루어지기 때문에 빠른 전송이 가능하나, 외부 연결을 위해서는 와이어(15)와 기판(13)을 통해 외부 단자(17)와 연결되었기 때문에 신호의 감쇄가 발생하고 신호처리가 지연되는 문제가 있었다.
등록특허공보 10-0925665(2009.11.06. 공고)에는 시스템 인 패키지 및 그 제조방법이 개시되어 있다.
등록특허공보 10-0925665(2009.11.06. 공고)
본 발명의 실시예는 칩온칩 패키지 구조에서 신호처리가 신속하고 신호감쇄를 저감할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명의 일 측면에 따르면, 제1 반도체칩; 상기 제1 반도체칩 상에 마련되고, 상기 제1 반도체칩과 전기적으로 연결되는 제2 반도체칩; 상기 제2 반도체칩의 신호패드와 전기적으로 연결되고 상기 제2 반도체칩의 전기적 신호를 수직 방향으로 전달하는 도전성 포스트; 상기 제1 반도체칩과 상기 도전성 포스트를 몰딩하는 봉지재; 및 상기 도전성 포스트와 전기적으로 연결되는 외부 연결단자;를 포함하고, 상기 제2 반도체칩이 상기 도전성 포스트와 전기적으로 연결될 수 있는 연결영역보다 상기 외부 연결단자의 연결영역이 더 넓은 반도체 패키지가 제공될 수 있다.
상기 제2 반도체칩이 상기 도전성 포스트와 전기적으로 연결될 수 있는 연결영역은 상기 신호패드 중 가장 외곽에 위치하는 신호패드에 의해 형성되는 영역이고, 상기 외부 연결단자의 연결영역은 상기 외부 연결단자 중 가장 외곽에 위치하는 외부 연결단자에 의해 형성되는 영역인 반도체 패키지가 제공될 수 있다.
상기 제1 반도체칩은 제1 신호패드를 포함하고, 상기 제2 반도체칩은 상기 제1 신호패드와 전기적으로 연결될 수 있는 제2 신호패드와, 상기 도전성 포스트와 연결될 수 있는 제3 신호패드를 포함하며, 상기 제3 신호패드와 상기 도전성 포스트의 사이에 개재되어 상기 제3 신호패드와 상기 도전성 포스트를 전기적으로 연결하는 제1 배선부를 더 포함하는 반도체 패키지가 제공될 수 있다.
상기 제1 배선부는, 상기 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드 중 하나 이상과 일 단이 연결되고 외측으로 연장되어 타 단이 상기 도전성 포스트와 연결되는 제1 배선층을 포함하는 반도체 패키지가 제공될 수 있다.
상기 도전성 포스트는 상기 제1 반도체칩의 주위에 위치하고, 상기 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드에 의해 형성되는 영역보다, 상기 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트에 의해 형성되는 영역이 더 넓은 반도체 패키지가 제공될 수 있다.
상기 도전성 포스트와 상기 외부 연결단자의 사이에 개재되어 상기 도전성 포스트와 상기 외부 연결단자를 전기적으로 연결하는 제2 배선부를 더 포함하는 반도체 패키지가 제공될 수 있다.
상기 제2 배선부는, 상기 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트 중 하나 이상과 일 단이 연결되고 외측으로 연장되어 타 단이 상기 외부 연결단자와 연결되는 제2 배선층을 포함하는 반도체 패키지가 제공될 수 있다.
상기 도전성 포스트는 상기 제1 반도체칩의 주위에 위치하고, 상기 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트에 의해 형성되는 영역보다, 상기 외부 연결단자 중 가장 외곽에 위치하는 외부 연결단자에 의해 형성되는 영역이 더 넓은 반도체 패키지가 제공될 수 있다.
본 발명의 다른 측면에 따르면, 제1 신호패드를 포함하는 제1 반도체칩; 상기 제1 반도체칩 상에 마련되고 상기 제1 신호패드와 범프에 의해 전기적으로 연결되는 제2 신호패드와, 상기 제2 신호패드보다 외곽에 위치하는 제3 신호패드를 포함하는 제2 반도체칩; 상기 제3 신호패드와 전기적으로 연결되고 상기 제2 반도체칩의 전기적 신호를 수직 방향으로 전달하는 도전성 포스트; 상기 제1 반도체칩과 상기 도전성 포스트를 몰딩하는 제1 봉지재; 상기 도전성 포스트와 전기적으로 연결되는 외부 연결단자; 및 상기 제3 신호패드와 상기 도전성 포스트 사이에 개재되어 전기적으로 연결하고, 가장 외곽에 위치하는 제3 신호패드 중 하나 이상과 일 단이 연결되고 외측으로 연장되어 타 단이 상기 도전성 포스트와 연결되는 제1 배선층;을 포함하여, 상기 제2 반도체칩이 상기 도전성 포스트와 전기적으로 연결될 수 있는 연결영역보다 상기 외부 연결단자의 연결영역이 더 넓은 반도체 패키지가 제공될 수 있다.
상기 제2 반도체칩이 상기 도전성 포스트와 전기적으로 연결될 수 있는 연결영역은 상기 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드에 의해 형성되는 영역이고, 상기 외부 연결단자의 연결영역은 상기 외부 연결단자 중 가장 외곽에 위치하는 외부 연결단자에 의해 형성되는 영역인 반도체 패키지가 제공될 수 있다.
상기 도전성 포스트와 상기 외부 연결단자 사이에 개재되어 전기적으로 연결하고, 가장 외곽에 위치하는 도전성 포스트 중 하나 이상과 일 단이 연결되고 외측으로 연장되어 타 단이 상기 외부 연결단자와 연결되는 제2 배선층을 더 포함하는 반도체 패키지가 제공될 수 있다.
상기 도전성 포스트와 상기 외부 연결단자 사이에 개재되어 전기적으로 연결하는 제2 배선부를 더 포함하고, 상기 제1 배선부의 모서리는 상기 제2 배선부의 모서리 내측에 위치하여 상기 제1 봉지재가 상기 제1 배선부의 모서리와 상기 제2 반도체칩을 몰딩하는 반도체 패키지가 제공될 수 있다.
상기 제1 배선층 상에 마련되어 상기 제2 반도체칩을 몰딩하는 제2 봉지재를 더 포함하고, 상기 제2 봉지재는 상기 제2 반도체칩의 일면이 노출되도록 마련되는 반도체 패키지가 제공될 수 있다.
상기 도전성 포스트와 상기 외부 연결단자 사이에 개재되어 전기적으로 연결하는 제2 배선부를 더 포함하고, 상기 제1 반도체칩은 상기 제2 배선부와 접촉하는 반도체 패키지가 제공될 수 있다.
본 발명의 또 다른 측면에 따르면, 제2 반도체칩의 제3 신호패드에 전기적으로 연결되고, 상기 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드에 의해 형성되는 영역을 확장하도록 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드로부터 외측으로 연장되는 제1 배선층과 함께 제1 절연층을 형성하고; 상기 제1 배선층에 수직 방향으로 도전성 포스트의 일단을 전기적으로 연결하고; 상기 제2 반도체칩의 제2 신호패드에 전기적으로 연결되도록 제1 반도체칩을 탑재하고; 상기 제2 반도체칩 상에 위치하는 상기 도전성 포스트와 상기 제1 반도체칩을 봉지재로 몰딩하고; 상기 도전성 포스트의 타단에 전기적으로 연결되는 제2 배선층과 함께 제2 절연층을 형성하며; 및 상기 제2 배선층에 전기적으로 연결되는 외부 연결단자를 부착하는 과정;을 포함하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 제1 배선층과 상기 제1절연층을 형성하는 과정은, 상기 제3 신호패드와 상기 제1 반도체칩과 전기적으로 연결되는 제2 신호패드가 노출되도록 제1 주절연층을 마련하고, 상기 제3 신호패드와 상기 도전성 포스트를 연결할 수 있도록 제1 배선층이 마련되며, 상기 제1 주절연층 상에 상기 제1 배선층과 상기 도전성 포스트가 접촉하는 부분을 노출하도록 제1 보조절연층을 마련하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 제2 배선층과 상기 제2 절연층을 형성하는 과정은, 상기 봉지재 상에 상기 도전성 포스트가 노출되도록 제2 보조절연층을 마련하고, 상기 제2 보조절연층 상에 제2 배선층을 마련하고, 상기 제2 보조절연층 상에 상기 외부 연결단자가 접촉하는 부분을 노출하도록 제2 주절연층을 마련하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 제2 배선층을 마련하는 과정은, 상기 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트에 의해 형성되는 영역을 확장하도록 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트로부터 외측으로 연장되는 제2 배선층을 마련하는 반도체 패키지 제조방법이 제공될 수 있다.
본 발명의 실시예에 따른 반도체 패키지 및 그 제조방법은 도전성 포스트와 재배선층을 이용하는 팬아웃 구조를 이용하는 칩온칩 패키지를 제공함으로써, 외부 연결단자와 연결을 위해 기판을 필요로 하지 않아 신속한 신호처리와 함께 신호감쇄를 저감할 수 있다.
또한, 도전성 포스트를 이용하여 열방출이 용이하다.
도 1은 종래의 와이어를 사용하는 반도체 패키지의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이다.
도 3 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.
도 15는 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다.
도 16은 본 발명의 제3 실시예에 따른 반도체 패키지의 단면도이다.
도 17은 본 발명의 제4 실시예에 따른 반도체 패키지의 단면도이다.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시 형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이다.
반도체 패키지(100)는 제1 반도체칩(110), 제1 반도체칩(110)과 적층되는 제2 반도체칩(120), 제2 반도체칩(120)과 전기적으로 연결되는 제1 배선부(150), 제1 배선부(150)와 전기적으로 연결되는 도전성 포스트(170), 도전성 포스트(170)와 전기적으로 연결되는 제2 배선부(160), 제1 반도체칩(110) 주위를 밀봉하는 제1 봉지재(130), 제2 반도체칩(120) 주위를 밀봉하는 제2 봉지재(140), 및 제2 배선부(160)와 전기적으로 연결되어 외호 회로(미도시)에 반도체 패키지(100)를 연결하는 외부 연결단자(180)를 포함한다.
제1 반도체칩(110)과 제2 반도체칩(120)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 제1 반도체칩(110)과 제2 반도체칩(120)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 예를 들어, 제2 반도체칩(120)은 로직회로를 포함하는 로직칩일 수 있고, 제1 반도체칩(110)은 메모리칩일 수 있으며, 또는 이와 반대일 수 있다. 반도체 패키지(100)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다.
제1 반도체칩(110)은 회로가 형성되는 활성영역을 포함하는 활성면(110a)(활성면(110a)의 반대면을 비활성면(110b)이라 한다)을 구비하고 활성면(110a)에는 외부와 신호를 교환하기 위한 제1 신호패드(111)가 형성될 수 있다. 제1 신호패드(111)는 제1 반도체칩(110)과 일체로 형성되는 것을 포함한다.
제2 반도체칩(120)은 회로가 형성되는 활성면(120a)을 구비하고 활성면(120a)에는 외부와 신호를 교환하기 위한 제2 신호패드(121)와, 제3 신호패드(122)가 형성될 수 있다. 제2 및 제3 신호패드(121, 122)는 제2 반도체칩(120)과 일체로 형성되는 것을 포함한다.
제2 반도체칩(120)은 제1 반도체칩(110) 보다 크기가 크며, 제1 반도체칩(110)과 적층되어 전기적으로 연결될 수 있다. 즉, 제1 반도체칩(110)과 제2 반도체칩(120)은 칩온칩 패키지를 형성한다. 제1 반도체칩(110)과 제2 반도체칩(120)의 전기적 연결방법은 범프(112)를 이용하는 플립칩 본딩일 수 있다. 범프(112)는 그 용어에 한정되지 않고 솔더볼을 포함하는 전기적 연결부재일 수 있다.
도면에는 제2 신호패드(121)와 제1 신호패드(111)가 범프(112)를 통해 직접적으로 연결되는 것을 도시하였지만, 이와 달리 제2 반도체칩(120)과 제1 반도체칩(110) 사이에 제1 배선부(150)가 매개되는 것을 포함한다. 제1 배선부(150)가 매개되는 경우 재배선을 통해 도전성 포스트(170)와 연결될 수 있다. 그밖에 제1 신호패드(111) 중 일부는 제2 신호패드(121)와 연결되고, 나머지는 도전성 포스트(170)와 연결되는 것을 포함한다. 이하에서는 제1 신호패드(111)와 제2 신호패드(121)가 범프(112)에 의해 연결되는 것을 전제로 설명하도록 한다. 일 예로, 제1 신호패드(111)와 제2 신호패드(121)의 연결은 금속(예를 들어, 납(Pb) 혹은 주석(Sn)을 포함)의 용융재에 의한 솔더 조인트 접합일 수 있다.
제2 신호패드(121)와 범프(112)의 전기적 연결은 도전성 접착물질(113)에 의할 수 있다. 제2 신호패드(121)와 범프(112) 사이에만 도전성 접착물질(113)이 필요한 이유는 제조공정 상에서 볼 때, 제1 신호패드(111)에 범프(112)가 미리 연결된 상태에서 제2 신호패드(121) 상에 접착 형태로 전기적 연결되기 때문이다.
제2 반도체칩(120)은 팬아웃 구조를 이용하여 외부 회로(미도시)와 연결될 수 있다. 도 1에 도시된 칩온칩 패키지(10)가 기판(13) 상에 베이스 반도체칩(12)을 적층하고, 베이스 반도체칩(12)과 기판(13)을 와이어 본딩(15) 연결하는 것과 달리, 본 발명의 일 실시예에 따른 제2 반도체칩(120)은 도전성 포스트(170)를 통해 외부 연결단자(180)와 전기적으로 연결될 수 있다. 도면에는 제1 반도체칩(110)의 양 측면에 도전성 포스트(170)가 위치하는 것을 나타내었지만, 제1 반도체칩(110)의 일 측면에만 도전성 포스트(170)가 위치하는 것을 포함한다. 도 2는 단면도를 나타내는 것으로 평면 상에서는 도전성 포스트(170)가 제1 반도체칩(110)의 주위에 위치하거나, 제1 반도체칩(110)의 일 측에 위치할 수 있다.
제1 반도체칩(110)의 주위로 도전성 포스트(170)가 위치하는 경우, 제2 반도체칩(120)의 활성면(120a) 중앙부에 제2 신호패드(121)가 형성되고, 활성면(120a) 외곽부에 제3 신호패드(122)가 형성될 수 있다.
제3 신호패드(122)는 제1 배선부(150)와 전기적으로 연결된다. 제1 배선부(150)는 제1 절연층(151, 153)과 제1 배선층(152)을 포함할 수 있으며, 제1 절연층(151, 153)은 제1 주절연층(151)과 제1 보조절연층(153)을 포함할 수 있다.
제1 배선부(150)는 제2 반도체칩(120)의 활성면(120a) 상에 마련되어 제3 신호패드(122)와 전기적으로 연결될 수 있다. 제1 배선층(152)은 일 면이 제3 신호패드(122)와 전기적으로 연결되고 타 면이 도전성 포스트(170)와 전기적으로 연결된다. 제1 배선층(152)은 금속배선의 재배치 공정으로 형성할 수 있고, 도전성 물질을 포함할 수 있다. 도전성 물질은 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 제1 배선층(152)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 제2 반도체칩(120)에 접착되는 경우를 포함한다.
제1 배선층(152)의 일면에는 제3 신호패드(122)에 대응하는 위치를 노출한 채로 제1 주절연층(151)이 마련된다. 제1 주절연층(151)은 제3 신호패드(122)와 연결되는 부분을 제외하고 제1 배선층(152)의 일면을 전기적으로 절연한다. 제1 배선층(152)의 타면에는 도전성 포스트(170)와 대응하는 위치를 노출한 채로 제1 보조절연층(153)이 마련된다. 제1 보조절연층(153)은 도전성 포스트(170)와 연결되는 부분을 제외하고 제1 배선층(152)의 타면을 전기적으로 절연한다. 도면에는 제1 절연층(151, 153)이 제1 주절연층(151)과 제1 보조절연층(153)으로 구성되어 있으나, 제작 공정 또는 필요에 따라 제1 주절연층(151)이 생략되거나 제1 보조절연층(153)이 생략될 수 있다. 하지만, 제2 반도체칩(120)과 제1 배선층(152) 사이에 전기적 간섭을 최소화하기 위해서 제1 주절연층(151)이 마련되는 것이 바람직하다. 또한, 제1 주절연층(151)과 제1 보조절연층(153)은 일체로 형성되는 것이 가능하다. 이 때에는 제1 배선부(150)의 상하를 기준으로 제1 주절연층(151)과 제1 보조절연층(153)을 구분할 수 있다.
도전성 포스트(170)의 일 단은 제1 배선층(152)과 전기적으로 연결될 수 있다. 도전성 포스트(170)는 제1 배선층(152)을 통하여 제1 반도체칩(110) 및/또는 제2 반도체칩(120)을 외부와 전기적으로 연결할 수 있다. 도전성 포스트(170)는 도전성 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 도전성 포스트(170)는 TSV(through silicon via)와 같은 관통 전극일 수 있다.
도전성 포스트(170)를 이용함으로써 종래의 칩온칩 패키지(10)에서 사용되던 기판(13)을 삭제할 수 있다. 또한, 도전성 포스트(170)는 비아홀(171)에 도전성 물질이 충진되어 있는 형태로 외부 연결단자(180)와 연결되므로, 열방출에 효과적이다. 칩온칩 패키지는 적층되는 반도체칩(110, 120)에서 발생되는 열이 상당하고, 기준 온도 이상으로 열이 누적되는 경우 신호처리에 오류가 발생하거나 신호 감쇄현상이 발생할 수 있다. 따라서, 반도체 패키지(100)에서 발생하는 열을 외부로 방출하는 것이 매우 중요한데, 와이어(15) 대신에 도전성 포스트(170)를 이용하는 경우 발생열을 외부로 방출하는 효과가 증대된다.
도면에는 제3 신호패드(122)와 도전성 포스트(170)가 제1 배선층(152)을 통하여 전기적으로 연결되는 것만을 도시하였지만, 앞서 설명한 바와 같이, 제1 배선층(152)이 제1 반도체칩(110)의 제1 신호패드(111)와 연결되는 경우 도전성 포스트(170)는 제1 배선층(152)을 통하여 제1 신호패드(111)와 연결될 수도 있을 것이다. 도전성 포스트(170)가 제2 반도체칩(120)을 경유하지 않고 제1 반도체칩(110)과 전기적으로 연결되는 경우에는, 제1 반도체칩(110)의 전기신호가 제2 반도체칩(120)의 논리회로를 거칠 필요가 없는 경우에 제1 반도체칩(110)을 외부 회로와 바로 전기적으로 연결할 수 있어 신호처리 속도가 향상되는 이점이 있을 수 있다.
도전성 포스트(170)는 제1 반도체칩(110)의 비활성면(110b)과 동일한 레벨(높이)까지 연장되거나 그보다 더 연장될 수 있다. 도면에는 도전성 포스트(170)가 제1 반도체칩(110)의 비활성면(110b) 보다 더 아래까지 연장된 것을 도시하였다.
도전성 포스트(170)의 타 단은 제2 배선부(160)와 전기적으로 연결된다. 제2 배선부(160)는 제2 절연층(161, 163)과 제2 배선층(162)을 포함할 수 있으며, 제2 절연층(161, 163)은 제2 보조절연층(161)과 제2 주절연층(163)을 포함할 수 있다.
도전성 포스트(170)의 양 단에는 제1 배선층(152), 제2 배선층(162), 또는 외부 연결단자(180)와의 연결을 용이하도록 하기 위해 연결패드(미도시)가 마련될 수 있다. 연결패드(미도시)는 별도의 부재가 부착되는 것뿐만 아니라 도전성 포스트(170)의 양 단의 형상을 가공하는 것을 포함한다.
제2 배선부(160)는 제2 봉지재(140) 상에 마련되어 도전성 포스트(170)와 전기적으로 연결될 수 있다. 제2 배선층(162)은 일 면이 도전성 포스트(170)와 전기적으로 연결되고 타 면이 외부 연결단자(180)와 전기적으로 연결된다. 제2 배선층(162)은 금속배선의 재배치 공정으로 형성할 수 있고, 도전성 물질을 포함할 수 있다. 도전성 물질은 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 제2 배선층(162)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 도전성 포스트(170)에 접착되는 경우를 포함한다.
제2 배선층(162)의 일면에는 도전성 포스트(170)에 대응하는 위치를 노출한 채로 제2 보조절연층(161)이 마련된다. 제2 보조절연층(161)은 도전성 포스트(170)와 연결되는 부분을 제외하고 제2 배선층(162)의 일면을 전기적으로 절연한다. 제2 배선층(162)의 타면에는 외부 연결단자(180)와 대응하는 위치를 노출한 채로 제2 주절연층(163)이 마련된다. 제2 주절연층(163)은 외부 연결단자(180)와 연결되는 부분을 제외하고 제2 배선층(162)의 타면을 전기적으로 절연한다. 도면에는 제2 절연층(161, 163)이 제2 보조절연층(161)과 제2 주절연층(163)으로 구성되어 있으나, 제작 공정 또는 필요에 따라 제2 보조절연층(161)이 생략되거나 제2 주절연층(163)이 생략될 수 있다. 하지만, 외부 연결단자(180)와 제2 배선층(162) 사이에 전기적 간섭을 최소화하기 위해서 제2 주절연층(163)이 마련되는 것이 바람직하다. 또한, 제2 보조절연층(161)과 제2 주절연층(163)은 일체로 형성되는 것이 가능하다. 이 때에는 제2 배선부(160)의 상하를 기준으로 제2 보조절연층(161)과 제2 주절연층(163)을 구분할 수 있다.
외부 연결단자(180)는 도전성 포스트(170)의 타 단에 연결되어 외부 기판(미도시) 또는 다른 반도체 패키지(미도시) 등과 반도체칩(110, 120)을 전기적으로 연결하기 위한 것이다. 도면에는 외부 연결단자(180)의 일 예로 솔더볼을 도시하였지만, 솔더범프 등을 포함한다. 또한, 외부 연결단자(180)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
제1 봉지재(130)는 제1 배선부(150)와 제2 배선부(160) 사이에 위치하여, 도전성 포스트(170) 및/또는 제1 반도체칩(110)를 밀봉한다. 예를 들어, 제1 봉지재(130)는 도전성 포스트(170)와 제1 반도체칩(110) 사이의 공간을 충진할 수 있으며, 상호 이격되어 위치하는 도전성 포스트(170) 사이의 공간을 충진할 수 있다. 또한, 제1 봉지재(130)는 도전성 포스트(170)가 외부로 노출되지 않도록 도전성 포스트(170)를 둘러싸서 밀봉할 수 있다.
제1 봉지재(130)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제1 반도체칩(110), 도전성 포스트(170), 및 제1 봉지재(130)는 일체화되어 하나의 구조체를 이루고 있으며, 제조 프로세스 중에 제2 배선부(160)가 부착되는 면을 연마하면 전체적인 두께가 최소화될 수 있다. 이 때 제1 반도체칩(110)의 비활성면(110b)이 노출되도록 연마하거나 제1 반도체칩(110)의 비활성면(110b)을 연마할 수 있다.
제2 봉지재(140)는 제1 배선부(150) 상에 위치하는 제2 반도체칩(120)을 밀봉한다. 본 발명의 실시예에 따른 반도체 패키지(100)는 팬아웃 구조를 형성하고 있기 때문에 제1 및 제2 배선부(150, 160)와 도전성 포스트(170)는 제2 반도체칩(120)의 가장자리부보다 넓은 영역까지 확장되어 위치할 수 있다. 따라서, 제1 배선부(150)의 중앙부에는 제2 반도체칩(120)이 위치하지만, 외곽부에는 제1 배선부(150)를 지지할 수 있는 구조가 필요하다. 따라서, 제2 봉지재(140)는 보다 견고한 반도체 패키지(140)를 형성하기 위하여 제1 배선부(150) 표면 중 제2 반도체칩(120)이 위치하지 않는 외곽부를 충진하여 제2 반도체칩(120)과 제1 배선부(150)를 하나의 구조체로 일체화한다.
제2 봉지재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제조 프로세스 중에 제2 봉지재(140)의 상면(노출면)을 연마하면 전체적인 두께가 최소화될 수 있다. 이 때 제2 반도체칩(120)의 비활성면(120b)이 노출되도록 연마하거나 제2 반도체칩(120)의 비활성면(120b)을 연마할 수 있다.
이상으로 본 발명의 제1 실시예에 따른 반도체 패키지(100)의 구성에 대하여 설명하였다. 다음으로는 본 발명의 제1 실시예에 따른 반도체 패키지(100)의 팬아웃 구조에 대하여 설명하도록 한다.
반도체 패키지(100)는 제2 반도체칩(120)이 도전성 포스트(170)와 전기적으로 연결되는 연결영역보다 외부 연결단자(180)의 연결영역이 더 넓다. 여기서, 제2 반도체칩(120)이 도전성 포스트(170)와 전기적으로 연결되는 연결영역은 제일 외곽에 위치하는 제3 신호패드(122)를 서로 연결하여 형성되는 영역으로 볼 수 있다. 그리고, 외부 연결단자(180)의 연결영역은 제일 외곽에 위치하는 외부 연결단자(180)를 서로 연결하여 형성되는 영역으로 볼 수 있다.
제2 반도체칩(120)의 연결영역을 확장하는 방법으로 제1 배선층(152)을 이용할 수 있다. 도 2에 도시된 반도체 패키지(100)는 제3 신호패드(122) 사이의 간격이 매우 좁은 반면에, 상대적으로 크기가 크고 제1 봉지재(130)에 의해 측부가 절연되어 있는 도전성 포스트(170) 사이의 간격은 보다 넓다. 따라서 제3 신호패드(122)와 도전성 포스트(170)를 전기적으로 연결되기 위하여 제1 배선층(152)이 확장되어 형성된다.
즉, 가장 외측에 위치하는 제1 배선층(152-1)은 제3 신호패드(122) 보다 보다 외측으로 연장되어 도전성 포스트(170)와 연결될 수 있으며, 중간에 위치하는 제1 배선층(152-2)은 제3 신호패드(122)와 도전성 포스트(170)를 수직방향으로 나란하게 연결할 수 있으며, 가장 내측에 위치하는 제1 배선층(152-3)은 제3 신호패드(122) 보다 보다 내측으로 연장되어 도전성 포스트(170)와 연결될 수 있다. 이에 따라, 가장 외곽에 위치하는 제3 신호패드(122)를 연결하여 형성되는 영역보다 가장 외곽에 위치하는 도전성 포스트(170)를 연결하여 형성되는 영역이 더 넓게 된다.
또한, 제2 반도체칩(120)의 연결영역을 확장하는 방법으로 제2 배선층(162)을 이용할 수 있다. 도 2에 도시된 반도체 패키지(100)는 도전성 포스트(170) 사이의 간격과 비교할 때 외부 연결단자(180)의 크기가 상대적으로 크다. 따라서 도전성 포스트(170)와 외부 연결단자(180)를 전기적으로 연결되기 위하여 제2 배선층(162)이 확장되어 형성된다.
즉, 가장 외측에 위치하는 제2 배선층(162-1)은 도전성 포스트(170) 보다 보다 외측으로 연장되어 외부 연결단자(180)와 연결될 수 있으며, 중간에 위치하는 제2 배선층(162-2)은 도전성 포스트(170)와 외부 연결단자(180)를 수직방향으로 나란하게 연결할 수 있으며, 가장 내측에 위치하는 제2 배선층(162-3)은 도전성 포스트(170) 보다 보다 내측으로 연장되어 외부 연결단자(180)와 연결될 수 있다. 이에 따라, 가장 외곽에 위치하는 도전성 포스트(170)를 연결하여 형성되는 영역보다 가장 외곽에 위치하는 외부 연결단자(180)를 연결하여 형성되는 영역이 더 넓게 된다.
도 2에 도시된 반도체 패키지(100)는 제1 배선층(152)의 확장구조와 제2 배선층(162)의 확장구조를 모두 사용하여 제2 반도체칩(120)의 연결영역보다 외부 연결단자(180)의 연결영역이 넓게 확장되어 있음을 알 수 있다.
도 3 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.
도 3은 제1 베이스(190) 상에 제2 반도체칩(120)을 부착하는 단계를 도시한다. 도 3(a)는 제1 베이스(190) 상에 제1 접착층(191)이 형성되는 것을 도시한다. 제1 접착층(191)에는 양면에 접착부가 마련되어 제2 반도체칩(120)은 제1 베이스(190)에 견고하게 지지될 수 있다. 도 3(b)는 제2 반도체칩(120)의 활성면(120a)을 아래로 향하도록 하는 단계를, 도 3(c)는 제2 반도체칩(120)의 활성면(120a)을 제1 접착층(101)에 부착하는 단계를 도시한다. 제1 베이스(190) 상에는 다수의 제2 반도체칩(120)이 부착될 수 있다. 이는 한 번의 공정으로 다수의 반도체 패키지(100)를 제조할 수 있도록 하기 위함이다. 인접하는 제2 반도체칩(120)은 일정 간격 이격되어 배치된다. 이는 본 발명의 반도체 패키지(100)가 팬아웃 구조를 형성하기 때문에 제2 반도체칩(120)의 너비보다 넓은 활성영역이 필요하기 때문이다.
도 4는 제2 봉지재(140)를 밀봉하는 단계를 도시한다. 도 4(a)는 제1 접착층(191) 상에 제2 봉지재(140)를 충진하는 것을 도시하며, 일 예로 제2 봉지재(140)는 액상 상태로 틀 안에 부어져 인접하는 제2 반도체칩(120) 사이, 제2 반도체칩(120)의 외곽, 및 제2 반도체칩(120)의 상부를 충진하고, 시간이 지나면서 굳어질 수 있다. 도 4(b)는 제1 베이스(190)가 제거된 상태를 도시한다. 제2 봉지재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(Epoxy mold compound, EMC)를 포함할 수 있다.
도 5는 제2 봉지재(140) 상에 제2 베이스(192)를 부착하는 단계를 도시한다. 도 5(a)는 제2 접착층(193)을 이용하여 제2 봉지재(140)의 상면에 제2 베이스(192)를 부착하는 것을 도시한다. 제2 접착층(193)에는 양면에 접착부가 마련되어 제2 봉지재(140)는 제2 베이스(192)에 견고하게 지지될 수 있다. 도 5(b)는 제2 베이스(192)가 부착된 상태에서 뒤집어져 제2 반도체칩(120)의 활성면(120a)이 상부로 노출되는 상태를 도시한다.
도 6은 제1 배선부(150)를 형성하는 단계를 도시한다. 자세하게는, 제2 반도체칩(120)의 활성면(120a)과 제2 봉지재(140) 상에 제1 주절연층(151)을 적층한다. 제1 주절연층(151)을 적층함과 동시에 또는 그 이후에 제2 신호패드(121)와 제3 신호패드(122)를 노출한다. 그 다음 제1 배선층(152)을 형성한다. 제1 배선층(152)은 제3 신호패드(122)와 전기적으로 연결되고 재배선층을 형성할 수 있다. 제1 배선층(152)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 다만, 제2 신호패드(121)와 제1 배선층(152)이 전기적으로 연결될 수 있음은 전술한 바와 같다. 그 다음 제1 보조절연층(153)을 제1 주절연층(151)과 제1 배선층(152) 상에 적층한다. 제1 보조절연층(153)을 적층함과 동시에 또는 그 이후에 제2 신호패드(121)와 제1 배선층(152)의 일부를 노출한다. 노출되는 제1 배선층(152)의 영역은 도전성 포스트(170)가 부착되는 영역이다. 위에서 제1 절연층(151, 153)의 일부를 노출하는 과정은 레이저 가공 또는 화학 가공 등에 의해 식각하는 과정일 수 있다.
도 7은 도전성 포스트(170)를 형성하는 단계를 도시한다. 도전성 포스트(170)는 노출되는 제1 배선층(152)에 일단이 부착되어 전기적으로 연결되고 수직방향으로 형성될 수 있다. 도전성 포스트(170)는 제1 배선부(150) 상에 마스크층(미도시)을 형성하고, 제1 배선부(150)를 노출하는 개구부를 상기 마스크층(미도시)에 형성한 후에, 상기 개구부를 도전물을 이용하여 충전한 후, 식각 또는 애싱(ashing)을 이용하여 상기 마스크층(미도시)을 제거하는 공정을 수행하여 형성될 수 있다.
도 8은 제1 반도체칩(110)을 제2 반도체칩(120) 상에 적층하는 단계를 도시한다. 도 8(a)는 제1 반도체칩(110)은 제1 신호패드(111)에 범프(112)가 부착된 상태에서 적층되는 과정을 도시한다. 범프(112)의 노출단부에는 도전성 접착물질(113)이 발라져 있으며, 도전성 접착물질(113)은 제2 신호패드(121)와 접착되면서 전기적으로 연결할 수 있다. 또는, 제1 신호패드(111)와 제2 신호패드(121)의 연결이 금속의 용융재(납(Pb) 혹은 주석(Sn)을 포함하는 합금물질)에 의하는 경우, 용융재를 용융시킴으로써 제1 신호패드(111)와 제2 신호패드(121)를 연결할 수 있다. 도 8(b)는 제1 반도체칩(110)이 제2 반도체칩(120) 상에 적층된 상태를 나타내며, 제1 신호패드(111)와 제2 신호패드(121)는 범프(112)와 도전성 접착물질(113)에 의해 전기적으로 연결된다. 이 때, 제1 반도체칩(110)의 비활성면(110b)이 위치하는 레벨(높이)은 도전성 포스트(170)의 노출부(170a)의 레벨(높이)보다 낮거나 같아야 한다.
도 9는 제1 봉지재(130)를 밀봉하는 단계를 도시한다. 도 9는 제1 배선부(150)와 제1 반도체칩(110) 상에 제1 봉지재(130)를 충진하여 제1 배선부(150)와 도전성 포스트(170)와 제1 반도체칩(110)을 하나의 구조로 일체화하는 것을 도시한다. 이 때, 다수의 범프(112) 사이에도 제1 봉지재(130)가 충진될 수 있다. 제1 봉지재(130)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(Epoxy mold compound, EMC)를 포함할 수 있다.
도 10은 제1 봉지재(130)의 노출면을 연마하여 도전성 포스트(170)의 노출부(170a)를 노출하는 과정을 도시한다. 제1 봉지재(130)의 제거 공정은 연마, 에치백, 또는 기계적 화학적 연마(Chemical mechanical polishing, CMP)를 이용하여 수행될 수 있다. 도전성 포스트(170)의 노출부(170a)가 제1 봉지재(130) 표면으로 노출됨으로써, 제1 봉지재(130)에는 제1 배선부(150)까지 관통되는 비아홀(171)이 형성된다. 도 10에는 제1 반도체칩(110)의 비활성면(110b)이 제1 봉지재(130)에 의해 덮여있는 상태를 도시하였지만, 이와 달리 제1 반도체칩(110)의 비활성면(110b)까지 연마하는 경우 제1 반도체칩(110)이 외부로 노출될 수 있다. 또는, 제1 반도체칩(110)의 비활성면(110b)을 함께 연마하여 반도체 패키지(100)의 두께를 얇게 할 수 있다.
도 11은 제2 배선부(160)를 형성하는 단계를 도시한다. 자세하게는, 도전성 포스트(170)의 노출부(170a)와 제1 봉지재(130) 상에 제2 보조절연층(161)을 적층한다. 제2 보조절연층(161)을 적층함과 동시에 또는 그 이후에 도전성 포스트(170)의 노출부(170a)를 노출한다. 그 다음 제2 배선층(162)을 형성한다. 제2 배선층(162)은 도전성 포스트(170)와 전기적으로 연결되고 재배선층을 형성할 수 있다. 제2 배선층(162)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 그 다음 제2 주절연층(163)을 제2 보조절연층(161)과 제2 배선층(162) 상에 적층한다. 제2 주절연층(163)을 적층함과 동시에 또는 그 이후에 제2 배선층(162)의 일부를 노출한다. 노출되는 제2 배선층(162)의 영역은 외부 연결단자(180)가 부착되는 영역이다. 위에서 제2 절연층(161, 163)의 일부를 노출하는 과정은 레이저 가공 또는 화학 가공 등에 의해 식각하는 과정일 수 있다.
도 12는 외부 연결단자(180)를 형성하는 단계를 도시한다. 외부 연결단자(180)는 노출되는 제2 배선층(162)에 부착되어 전기적으로 연결된다. 이 때 제2 배선부(160)가 생략되는 경우에 도전성 포스트(170)와 외부 연결단자(180)가 직접 연결될 수 있음은 앞에서 살핀 바와 같다. 도 12에는 외부 연결단자(180)의 일 예로 솔더볼을 나타내었지만 솔더범프 등을 포함한다.
도 13은 제2 베이스(192)가 제거된 상태를 도시하고, 도 14는 반도체 패키지(100) 단위로 절단되는 것을 도시한다. 일 예로, 블레이드 등의 절단날이 반도체 패키지(100)의 구분선(C)을 따라 절단할 수 있다. 이로써, 한 번의 공정으로 다수의 반도체 패키지(100)가 제조될 수 있다.
도 15는 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다. 본 발명의 제2 실시예에 따른 반도체 패키지(101)는 제2 반도체칩(120)의 제3 신호패드(122)와 도전성 포스트(170)를 연결하는 제3 배선부(210)의 측부가 제3 봉지재(200)에 의해 밀봉되어 있다. 또한, 도 2의 제1 봉지재(150)와 제2 봉지재(160)가 제3 봉지재(200)로 일체화되어 있다. 따라서, 제2 실시예에 따른 반도체 패키지(101)는 제1 및 제2 반도체 칩(110, 120)과, 제2 및 제3 배선부(160, 210)가 한 층의 제3 봉지재(200)에 의해 밀봉되어 일체화됨으로써, 구조적 강도가 향상될 수 있다.
이와 다르게, 제3 봉지재(200)가 제2 배선부(160)의 측부를 밀봉하는 것을 포함할 수 있다.
도 16은 본 발명의 제3 실시예에 따른 반도체 패키지의 단면도이다. 본 발명의 제3 실시예에 따른 반도체 패키지(102)는 제2 반도체칩(120)의 비활성면(120b)이 외부로 노출되어 있다. 즉, 제2 봉지재(201)는 제2 반도체칩(120)의 측면만을 밀봉한다. 이러한 구조는 도 10에서 살펴본 제1 봉지재(130)의 연마과정을 도 4에서 살펴본 제2 봉지재(140)에 적용하는 경우에 형성될 수 있다. 제2 봉지재(201)의 연마과정에서 제2 반도체칩(120)의 비활성면(120b)까지 연마하거나 비활성면(120b)을 연마하는 경우에 형성될 수 있다. 제3 실시예에 따른 반도체 패키지(102)는 제2 반도체칩(120)의 일면(120b)이 외부로 노출되므로 열방출이 용이하다는 장점이 있다. 또한, 반도체 패키지(102)의 두께가 보다 얇아질 수 있어서 슬림한 반도체 패키지를 제작할 수 있다.
도 17은 본 발명의 제4 실시예에 따른 반도체 패키지의 단면도이다. 본 발명의 제4 실시예에 따른 반도체 패키지(103)는 제1 반도체칩(110)의 비활성면(110b)이 제2 배선부(160)과 접촉되어 있다. 즉, 제1 봉지재(202)는 인접하는 도전성 포스트(170) 사이, 도전성 포스트(170)와 제1 반도체칩(110) 사이, 및 인접하는 범프(112) 사이만을 밀봉한다. 이러한 구조는 도 10에서 살펴본 제1 봉지재(201)의 연마과정에서 제1 반도체칩(110)의 비활성면(110b)까지 연마하거나 비활성면(110b)을 연마하는 경우에 형성될 수 있다. 제4 실시예에 따른 반도체 패키지(103)는 제1 반도체칩(110)의 일면(120b)과 제2 배선부(160) 사이에 제1 봉지재(202)가 개재되지 않으므로 열방출이 용이하다는 장점이 있다. 또한, 반도체 패키지(103)의 두께가 보다 얇아질 수 있어서 슬림한 반도체 패키지를 제작할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
10: 반도체 패키지, 11: 제1 반도체칩,
12: 제2 반도체칩, 13: 기판,
14: 범프, 15: 와이어,
16: 봉지재, 17: 외부 연결단자,
100-103: 반도체 패키지, 110: 제1 반도체칩,
111: 제1 신호패드, 112: 범프,
113: 도전성 접착물질, 120: 제2 반도체칩,
121: 제2 신호패드, 122: 제3 신호패드,
130: 제1 봉지재, 140: 제2 봉지재,
150: 제1 배선부, 151: 제1 주절연층,
152: 제1 배선층, 153: 제1 보조절연층,
160: 제2 배선부, 161: 제2 보조절연층,
162: 제2 배선층, 163: 제2 보조절연층,
170: 도전성 포스트, 171: 비아홀,
180: 외부 연결단자, 190: 제1 베이스,
191: 제1 접착층, 192: 제2 베이스,
193: 제2 접착층, 200: 제3 봉지재,
201: 제2 봉지재, 202: 제1 봉지재,
210: 제3 배선부, 211: 제3 주절연층,
212: 제3 배선층, 213: 제3 보조절연층,

Claims (18)

  1. 제1 반도체칩;
    상기 제1 반도체칩 상에 마련되고, 상기 제1 반도체칩과 전기적으로 연결되는 제2 반도체칩;
    상기 제2 반도체칩의 신호패드와 전기적으로 연결되고 상기 제2 반도체칩의 전기적 신호를 수직 방향으로 전달하는 도전성 포스트;
    상기 제1 반도체칩과 상기 도전성 포스트를 몰딩하는 봉지재; 및
    상기 도전성 포스트와 전기적으로 연결되는 외부 연결단자;를 포함하고,
    상기 제2 반도체칩이 상기 도전성 포스트와 전기적으로 연결될 수 있는 연결영역보다 상기 외부 연결단자의 연결영역이 더 넓은 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 반도체칩이 상기 도전성 포스트와 전기적으로 연결될 수 있는 연결영역은 상기 신호패드 중 가장 외곽에 위치하는 신호패드에 의해 형성되는 영역이고, 상기 외부 연결단자의 연결영역은 상기 외부 연결단자 중 가장 외곽에 위치하는 외부 연결단자에 의해 형성되는 영역인 반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 반도체칩은 제1 신호패드를 포함하고,
    상기 제2 반도체칩은 상기 제1 신호패드와 전기적으로 연결될 수 있는 제2 신호패드와, 상기 도전성 포스트와 연결될 수 있는 제3 신호패드를 포함하며,
    상기 제3 신호패드와 상기 도전성 포스트의 사이에 개재되어 상기 제3 신호패드와 상기 도전성 포스트를 전기적으로 연결하는 제1 배선부를 더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 배선부는, 상기 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드 중 하나 이상과 일 단이 연결되고 외측으로 연장되어 타 단이 상기 도전성 포스트와 연결되는 제1 배선층을 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 도전성 포스트는 상기 제1 반도체칩의 주위에 위치하고,
    상기 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드에 의해 형성되는 영역보다, 상기 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트에 의해 형성되는 영역이 더 넓은 반도체 패키지.
  6. 제1항 또는 제2항에 있어서,
    상기 도전성 포스트와 상기 외부 연결단자의 사이에 개재되어 상기 도전성 포스트와 상기 외부 연결단자를 전기적으로 연결하는 제2 배선부를 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제2 배선부는, 상기 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트 중 하나 이상과 일 단이 연결되고 외측으로 연장되어 타 단이 상기 외부 연결단자와 연결되는 제2 배선층을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 도전성 포스트는 상기 제1 반도체칩의 주위에 위치하고,
    상기 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트에 의해 형성되는 영역보다, 상기 외부 연결단자 중 가장 외곽에 위치하는 외부 연결단자에 의해 형성되는 영역이 더 넓은 반도체 패키지.
  9. 제1 신호패드를 포함하는 제1 반도체칩;
    상기 제1 반도체칩 상에 마련되고 상기 제1 신호패드와 범프에 의해 전기적으로 연결되는 제2 신호패드와, 상기 제2 신호패드보다 외곽에 위치하는 제3 신호패드를 포함하는 제2 반도체칩;
    상기 제3 신호패드와 전기적으로 연결되고 상기 제2 반도체칩의 전기적 신호를 수직 방향으로 전달하는 도전성 포스트;
    상기 제1 반도체칩과 상기 도전성 포스트를 몰딩하는 제1 봉지재;
    상기 도전성 포스트와 전기적으로 연결되는 외부 연결단자; 및
    상기 제3 신호패드와 상기 도전성 포스트 사이에 개재되어 전기적으로 연결하고, 가장 외곽에 위치하는 제3 신호패드 중 하나 이상과 일 단이 연결되고 외측으로 연장되어 타 단이 상기 도전성 포스트와 연결되는 제1 배선층;을 포함하여,
    상기 제2 반도체칩이 상기 도전성 포스트와 전기적으로 연결될 수 있는 연결영역보다 상기 외부 연결단자의 연결영역이 더 넓은 반도체 패키지.
  10. 제9항에 있어서,
    상기 제2 반도체칩이 상기 도전성 포스트와 전기적으로 연결될 수 있는 연결영역은 상기 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드에 의해 형성되는 영역이고, 상기 외부 연결단자의 연결영역은 상기 외부 연결단자 중 가장 외곽에 위치하는 외부 연결단자에 의해 형성되는 영역인 반도체 패키지.
  11. 제9항 또는 제10항에 있어서,
    상기 도전성 포스트와 상기 외부 연결단자 사이에 개재되어 전기적으로 연결하고, 가장 외곽에 위치하는 도전성 포스트 중 하나 이상과 일 단이 연결되고 외측으로 연장되어 타 단이 상기 외부 연결단자와 연결되는 제2 배선층을 더 포함하는 반도체 패키지.
  12. 제9항 또는 제10항에 있어서,
    상기 도전성 포스트와 상기 외부 연결단자 사이에 개재되어 전기적으로 연결하는 제2 배선부를 더 포함하고,
    상기 제1 배선부의 모서리는 상기 제2 배선부의 모서리 내측에 위치하여 상기 제1 봉지재가 상기 제1 배선부의 모서리와 상기 제2 반도체칩을 몰딩하는 반도체 패키지.
  13. 제9항 또는 제10항에 있어서,
    상기 제1 배선층 상에 마련되어 상기 제2 반도체칩을 몰딩하는 제2 봉지재를 더 포함하고,
    상기 제2 봉지재는 상기 제2 반도체칩의 일면이 노출되도록 마련되는 반도체 패키지.
  14. 제9항 또는 제10항에 있어서,
    상기 도전성 포스트와 상기 외부 연결단자 사이에 개재되어 전기적으로 연결하는 제2 배선부를 더 포함하고,
    상기 제1 반도체칩은 상기 제2 배선부와 접촉하는 반도체 패키지.
  15. 제2 반도체칩의 제3 신호패드에 전기적으로 연결되고, 상기 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드에 의해 형성되는 영역을 확장하도록 제3 신호패드 중 가장 외곽에 위치하는 제3 신호패드로부터 외측으로 연장되는 제1 배선층과 함께 제1 절연층을 형성하고;
    상기 제1 배선층에 수직 방향으로 도전성 포스트의 일단을 전기적으로 연결하고;
    상기 제2 반도체칩의 제2 신호패드에 전기적으로 연결되도록 제1 반도체칩을 탑재하고;
    상기 제2 반도체칩 상에 위치하는 상기 도전성 포스트와 상기 제1 반도체칩을 봉지재로 몰딩하고;
    상기 도전성 포스트의 타단에 전기적으로 연결되는 제2 배선층과 함께 제2 절연층을 형성하며; 및
    상기 제2 배선층에 전기적으로 연결되는 외부 연결단자를 부착하는 과정;을 포함하는 반도체 패키지 제조방법.
  16. 제15항에 있어서,
    상기 제1 배선층과 상기 제1절연층을 형성하는 과정은,
    상기 제3 신호패드와 상기 제1 반도체칩과 전기적으로 연결되는 제2 신호패드가 노출되도록 제1 주절연층을 마련하고,
    상기 제3 신호패드와 상기 도전성 포스트를 연결할 수 있도록 제1 배선층이 마련되며,
    상기 제1 주절연층 상에 상기 제1 배선층과 상기 도전성 포스트가 접촉하는 부분을 노출하도록 제1 보조절연층을 마련하는 반도체 패키지 제조방법.
  17. 제15항에 있어서,
    상기 제2 배선층과 상기 제2 절연층을 형성하는 과정은,
    상기 봉지재 상에 상기 도전성 포스트가 노출되도록 제2 보조절연층을 마련하고,
    상기 제2 보조절연층 상에 제2 배선층을 마련하고,
    상기 제2 보조절연층 상에 상기 외부 연결단자가 접촉하는 부분을 노출하도록 제2 주절연층을 마련하는 반도체 패키지 제조방법.
  18. 제17항에 있어서,
    상기 제2 배선층을 마련하는 과정은, 상기 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트에 의해 형성되는 영역을 확장하도록 도전성 포스트 중 가장 외곽에 위치하는 도전성 포스트로부터 외측으로 연장되는 제2 배선층을 마련하는 반도체 패키지 제조방법.
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