KR20200080042A - 반도체 패키지 - Google Patents
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Abstract
본 발명의 기술적 사상은 반도체 칩, 상기 반도체 칩 상의 제1 절연 패턴, 상기 제1 절연 패턴을 관통하여 상기 반도체 칩의 칩 패드에 연결되고, 상기 제1 절연 패턴의 상면으로부터 돌출된 제1 도전성 범프, 및 상기 제1 절연 패턴의 상면을 따라 연장되고, 상기 제1 도전성 범프에 연결된 배선 패턴을 포함하는 반도체 패키지를 제공한다.
Description
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키지(wafer level package)에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 칩, 상기 반도체 칩 상의 제1 절연 패턴, 상기 제1 절연 패턴을 관통하여 상기 반도체 칩의 칩 패드에 연결되고, 상기 제1 절연 패턴의 상면으로부터 돌출된 제1 도전성 범프, 및 상기 제1 절연 패턴의 상면을 따라 연장되고, 상기 제1 도전성 범프에 연결된 배선 패턴을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 배선 패턴은 상기 제1 절연 패턴의 상면으로부터 돌출된 상기 제1 도전성 범프의 측벽 및 상기 제1 도전성 범프의 상면에 접하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 배선 패턴은 상기 제1 도전성 범프가 상기 제1 절연 패턴의 상면으로부터 돌출된 높이에 대응하는 단차부를 가지는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 도전성 범프가 상기 제1 절연 패턴의 상면으로부터 돌출된 높이는 0.1 마이크로미터 내지 20 마이크로미터 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연 패턴 상에 마련된 제2 절연 패턴을 더 포함하고, 상기 제2 절연 패턴의 하면은 상기 제1 절연 패턴의 상면에 접하고, 상기 제1 절연 패턴의 상면의 표면 거칠기는 상기 제2 절연 패턴의 하면의 표면 거칠기보다 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연 패턴 상에 마련된 제2 절연 패턴, 및 상기 제2 절연 패턴을 관통하여 상기 배선 패턴에 연결되고, 상기 절연 패턴의 상면으로부터 돌출된 제2 도전성 범프를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 도전성 범프의 상부는 중심 부분이 함몰된 형상을 가지는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 도전성 범프의 상부의 상기 중심 부분이 함몰된 깊이는 상기 배선 패턴의 두께에 대응하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 도전성 범프의 상부의 상기 중심 부분이 함몰된 깊이는 0.1 마이크로미터 내지 20 마이크로미터 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 도전성 범프의 하부는 상기 배선 패턴을 관통하여 상기 제1 절연 패턴의 상면과 접하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 도전성 범프 상의 외부 연결 단자를 더 포함하고, 상기 외부 연결 단자는 상기 절연 패턴의 상면으로부터 돌출된 제2 도전성 범프의 측벽을 덮는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연 패턴의 두께는 10 마이크로미터 내지 70 마이크로미터 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연 패턴 내에 마련되고, 상기 제1 도전성 범프로부터 이격된 차폐층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 차폐층은 플레이트 형상을 가지고, 상기 제1 도전성 범프를 통과시키기 위한 개구부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 차폐층은 메쉬 형상을 가지고, 상기 제1 도전성 범프를 통과시키기 위한 개구부를 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의하면, 제1 도전성 범프가 제1 절연 패턴으로부터 돌출됨에 따라, 제1 배선 패턴이 제1 도전성 범프의 측벽에도 접하므로, 제1 배선 패턴과 제1 도전성 범프 사이의 접촉 면적이 증가될 수 있고, 그에 따라 제1 배선 패턴과 제1 도전성 범프 사이의 접촉 저항이 낮아질 수 있다.
또한, 본 발명의 기술적 사상에 의하면, 제1 절연 패턴 및 제2 절연 패턴은 상대적으로 두껍게 형성되어 외부 충격에 대한 버퍼로 기능할 수 있으므로, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타낸 도면이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 4는 도 3의 "Ⅳ"로 표시된 영역을 확대하여 나타낸 도면이다.
도 5a 내지 도 5g는 도 1에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 6a 내지 도 6e는 도 3에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 8a 및 도 8b는 각각 도 7의 차폐층을 보여주는 평면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타낸 도면이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 4는 도 3의 "Ⅳ"로 표시된 영역을 확대하여 나타낸 도면이다.
도 5a 내지 도 5g는 도 1에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 6a 내지 도 6e는 도 3에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 8a 및 도 8b는 각각 도 7의 차폐층을 보여주는 평면도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)의 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타낸 도면이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(110) 및 상기 반도체 칩(110) 상의 재배선 구조체(120)를 포함할 수 있다.
반도체 칩(110)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 칩(110)은 제1 면(117) 상에 마련된 칩 패드(111)를 포함할 수 있다. 칩 패드(111)는 반도체 칩(110)에 형성된 상기 반도체 소자와 전기적으로 연결될 수 있다. 또한, 구체적으로 도시되지 않았으나, 반도체 칩(110)은 제1 면(117)을 덮는 패시베이션막을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(110)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(110)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
또한, 도 1에서는 반도체 패키지(100)는 하나의 반도체 칩을 포함하는 것으로 도시되었으나, 반도체 패키지(100)는 둘 이상의 반도체 칩을 포함할 수 있다. 반도체 패키지(100)에 포함된 둘 이상의 반도체 칩(110)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 일부 실시예들에서, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
재배선 구조체(120)는 반도체 칩(110)의 제1 면(117) 상에 마련될 수 있다. 재배선 구조체(120)는 절연 패턴(130) 및 인터커넥션 구조(140)를 포함할 수 있다.
절연 패턴(130)은 반도체 칩(110)의 제1 면(117) 상에 배치될 수 있다. 절연 패턴(130)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어, 순차적으로 적층된 제1 절연 패턴(131) 및 제2 절연 패턴(133)을 포함할 수 있다.
예를 들어, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 각각 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수도 있다. 또는, 제1 절연 패턴(131)은 및 제2 절연 패턴(133) 각각은 비감광성 물질 또는 감광성 물질로 이루어질 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 서로 다른 물질로 이루어질 수 있다. 예를 들어, 제1 절연 패턴(131)은 비광감성 물질, 예를 들어 비감광성 폴리이미드(non-photosensitive polyimide)로 이루어지고, 제2 절연 패턴(133)은 감광성 물질, 예를 들어 감광성 폴리이미드(photosensitive polyimide)로 이루어질 수 있다.
또는, 다른 예시적인 실시예들에서, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 서로 동일한 물질로 이루어질 수도 있다. 예를 들어, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 비감광성 폴리이미드로 이루어지거나, 또는 감광성 폴리이미드로 이루어질 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(131)의 열 팽창 계수(Coefficient of Thermal Expansion, CTE)는 제2 절연 패턴(133)의 열 팽창 계수와 상이할 수 있다. 예를 들어, 제1 절연 패턴(131)의 열 팽창 계수는 제2 절연 패턴(133)의 열 팽창 계수보다 클 수 있다. 또는, 제1 절연 패턴(131)의 열 팽창 계수는 제2 절연 패턴(133)의 열 팽창 계수보다 작을 수 있다.
예시적인 실시예들에서, 제2 절연 패턴(133)의 하면과 접하는 제1 절연 패턴(131)의 상면의 표면 거칠기(surface roughness)는, 제1 절연 패턴(131)의 하면의 표면 거칠기와 상이할 수 있다.
나아가, 예시적인 실시예들에서, 제1 절연 패턴(131)의 표면 거칠기는 제2 절연 패턴(133)의 표면 거칠기와 상이할 수 있다. 예를 들어, 제1 절연 패턴(131)의 상면의 표면 거칠기는 제2 절연 패턴(133)의 하면의 표면 거칠기 및 제2 절연 패턴(133)의 상면의 표면 거칠기보다 클 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(131)의 두께는 약 10 마이크로미터 내지 약 70 마이크로미터 사이일 수 있다. 또는, 제1 절연 패턴(131)의 두께는 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다. 또한, 제2 절연 패턴(133)의 두께는 약 10 마이크로미터 내지 약 70 마이크로미터 사이일 수 있다. 또는, 제2 절연 패턴(133)의 두께는 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다.
일반적으로, 웨이퍼 레벨 패키지의 절연막이 대략 5 마이크로미터의 두께를 가지는 것과 비교하여, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 상대적으로 두껍게 형성될 수 있다. 제1 절연 패턴(131) 및 제2 절연 패턴(133)이 두껍게 형성됨에 따라, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 외부 충격에 대한 버퍼로 기능하여 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다. 특히, 최외곽의 제2 연 절연 패턴(133)을 두껍게 형성함으로써, 반도체 패키지(100)가 실장되는 실장 기판과 제2 절연 패턴(133) 사이에 있는 외부 연결 단자(170)에 인가되는 응력을 크게 저감시킬 수 있다.
인터커넥션 구조(140)는 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결되며, 상기 칩 패드(111)를 외부 장치에 전기적으로 연결하기 위한 전기적 연결 경로를 제공할 수 있다.
예를 들어, 인터커넥션 구조(140)는 제1 도전성 범프(141), 제1 배선 패턴(143), 및 제2 배선 패턴(145)을 포함할 수 있다. 좀 더 구체적으로, 제1 도전성 범프(141)는 제1 절연 패턴(131)을 관통하고, 반도체 칩(110)의 칩 패드(111)에 연결될 수 있다. 제1 배선 패턴(143)은 제1 절연 패턴(131) 상에 마련될 수 있다. 제1 배선 패턴(143)은 제1 절연 패턴(131) 상에서 연장된 트레이스(trace)로서, 제1 도전성 범프(141)와 제2 배선 패턴(145)을 전기적으로 연결할 수 있다. 제2 배선 패턴(145)은 제2 절연 패턴(133)의 개구부(133H)를 통해 제1 배선 패턴(143)에 연결될 수 있다.
제2 배선 패턴(145)은 외부 연결 패드로 기능하며, 예를 들어 언더 범프 메탈(under bump metal, UBM)일 수 있다. 제2 배선 패턴(145) 상에는 외부 연결 단자(170)가 배치될 수 있다. 외부 연결 단자(170)는, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(170)는 인터커넥션 구조(140)를 통해 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결되며, 반도체 패키지(100)와 외부 장치를 전기적으로 연결하도록 구성될 수 있다. 다만, 일부 예시적인 실시예들에서, 제2 배선 패턴(145)은 생략될 수 있으며, 이 경우 외부 연결 단자(170)는 제2 절연 패턴(133)의 개구부(133H)를 통해 노출된 제1 배선 패턴(143) 상에 직접 배치될 수도 있다.
예시적인 실시예들에서, 인터커넥션 구조(140)는 도전성 물질, 예를 들면 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있다. 제1 도전성 범프(141), 제1 배선 패턴(143) 및 제2 배선 패턴(145)은 서로 동일한 물질 또는 동일한 물질의 조합으로 이루어질 수 있다. 또는, 제1 도전성 범프(141), 제1 배선 패턴(143) 및 제2 배선 패턴(145)은 서로 다른 물질 또는 서로 다른 물질의 조합으로 이루어질 수도 있다.
도 2에 도시된 것과 같이, 제1 도전성 범프(141)는 제1 절연 패턴(131)을 관통하고, 반도체 칩(110)의 칩 패드(111) 상에 세워진 기둥(pillar) 형상을 가질 수 있다.
예시적인 실시예들에서, 제1 도전성 범프(141)는 제1 절연 패턴(131)으로부터 돌출될 수 있다. 예를 들어, 제1 도전성 범프(141)가 제1 절연 패턴(131)의 상면으로부터 돌출된 높이(141H)는 약 0.1 마이크로미터 내지 약 20 마이크로미터 사이일 수 있다. 예를 들어, 제1 도전성 범프(141)가 제1 절연 패턴(131)의 상면으로부터 돌출된 높이(141H)는 약 0.1 마이크로미터 이상, 약 1 마이크로미터 이상, 또는 약 5 마이크로미터 이상일 수 있다. 또한, 제1 도전성 범프(141)가 제1 절연 패턴(131)의 상면으로부터 돌출된 높이(141H)는 약 20 마이크로미터 이하, 약 15 마이크로미터 이하, 또는 약 10 마이크로미터 이하일 수 있다.
제1 도전성 범프(141)가 제1 절연 패턴(131)으로부터 돌출됨에 따라, 제1 배선 패턴(143)은 제1 도전성 범프(141)의 측벽 및 제1 도전성 범프(141)의 상면에 접할 수 있다. 제1 배선 패턴(143)이 제1 도전성 범프(141)의 측벽에도 접하므로, 제1 배선 패턴(143)과 제1 도전성 범프(141) 사이의 접촉 면적이 증가될 수 있고, 그에 따라 제1 배선 패턴(143)과 제1 도전성 범프(141) 사이의 접촉 저항이 낮아질 수 있다.
또한, 제1 배선 패턴(143)은 제1 도전성 범프(141)가 제1 절연 패턴(131)으로부터 돌출된 높이에 대응하는 단차부를 가질 수 있다. 즉, 제1 배선 패턴(143)의 단차부의 높이(143H)는 제1 도전성 범프(141)가 제1 절연 패턴(131)의 상면으로부터 돌출된 높이(141H)에 대응될 수 있다. 좀 더 구체적으로, 제1 도전성 범프(141) 상에서, 제1 배선 패턴(143)은 제1 도전성 범프(141)로부터 멀어지는 방향으로 하향 경사진 구조를 가질 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100a)의 단면도이다. 도 4는 도 3의 "Ⅳ"로 표시된 영역을 확대하여 나타낸 도면이다. 도 3 및 도 4에 도시된 반도체 패키지(100a)는 재배선 구조체(120a)의 인터커넥션 구조(140a)가 제2 도전성 범프(147)를 포함한다는 점을 제외하고는 도 1 및 도 2에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다. 도 3 및 도 4에 있어서, 도 1 및 도 2와 중복된 설명은 생략하거나 간단히 한다.
도 3 및 도 4를 참조하면, 인터커넥션 구조(140a)는 제1 배선 패턴(143)과 외부 연결 단자(170)를 전기적으로 연결하는 제2 도전성 범프(147)를 포함할 수 있다. 제2 도전성 범프(147)는 제2 절연 패턴(133)을 관통하고, 제1 절연 패턴(131) 상에 세워진 기둥 형상을 가질 수 있다.
예시적인 실시예들에서, 제2 도전성 범프(147)는 제1 배선 패턴(133)을 관통하여 제1 절연 패턴(131)의 상면에 접할 수 있다. 제2 도전성 범프(147)의 하부(147L)는 제1 배선 패턴(143)의 개구부(143o)를 채우도록 형성되며, 제2 도전성 범프(147)의 하부(147L)는 그 중심 부분이 하방으로 돌출된 형상을 가질 수 있다. 도시된 바와 같이, 제2 도전성 범프(147)의 하부(147L)의 중심 부분이 하방으로 돌출된 높이는 제1 배선 패턴(143)의 두께(143t)에 대응될 수 있다.
또한, 제2 도전성 범프(147)의 상부(147U)는 제2 절연 패턴(133)으로부터 돌출될 수 있고, 중심 부분이 함몰된 형상을 가질 수 있다. 제2 도전성 범프(147)의 상부(147U)의 상기 함몰된 중심 부분에는 외부 연결 단자(170)가 채워질 수 있다. 제2 도전성 범프(147)의 상부(147U)의 중심 부분이 함몰된 형상을 가짐에 따라, 제2 도전성 범프(147)와 외부 연결 단자(170) 사이의 접촉 면적이 증가되므로, 제2 도전성 범프(147)와 외부 연결 단자(170) 사이의 기계적 연결 및 전기적 연결이 향상될 수 있다.
이 때, 제2 도전성 범프(147)의 상부(147U)의 상기 중심 부분이 함몰된 깊이(147Ut)는 제1 배선 패턴(143)의 두께(143t)에 대응될 수 있다.
예시적인 실시예들에서, 제2 도전성 범프(147)의 상부(147U)의 상기 중심 부분이 함몰된 깊이(147Ut)는 약 0.1 마이크로미터 내지 약 20 마이크로미터 사이일 수 있다. 또는, 제2 도전성 범프(147)의 상부(147U)의 상기 중심 부분이 함몰된 깊이(147Ut)는 약 1 마이크로미터 내지 약 10 마이크로미터 사이, 또는 약 3 마이크로미터 내지 약 7 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 외부 연결 단자(170)는 제2 도전성 범프(147)를 덮을 수 있다. 예를 들어, 외부 연결 단자(170)는 제2 도전성 범프(147)의 상부(147U)의 상면 및 측벽을 덮을 수 있다. 외부 연결 단자(170)가 제2 도전성 범프(147)를 덮으므로, 제2 도전성 범프(147)와 외부 연결 단자(170) 사이의 접촉 면적이 증가될 수 있고, 나아가 제2 도전성 범프(147)가 외부에 노출되어 손상되는 것을 방지할 수 있다.
도 5a 내지 도 5g는 도 1에 도시된 반도체 패키지(100)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 5a를 참조하면, 반도체 칩(110) 상에 제1 도전성 범프(141)를 형성한다. 예를 들어, 제1 도전성 범프(141)를 형성하기 위하여, 반도체 칩(110)의 칩 패드(111)를 노출시키는 개구부를 갖는 희생 절연막을 형성하고, 상기 희생 절연막의 개구부를 도전성 물질로 채우는 도금 공정을 수행할 수 있다. 이러한 제1 도전성 범프(141)는 반도체 칩(110)의 칩 패드(111) 상에 세워진 기둥 형상을 가지도록 형성될 수 있다.
도 5b를 참조하면, 반도체 칩(110) 및 제1 도전성 범프(141)를 덮는 제1 절연막(132)을 형성한다.
예시적인 실시예들에서, 제1 절연막(132)은 고상(solid state)의 절연 필름을 이용한 필름 라미네이션(film lamination) 공정을 통하여 형성될 수 있다. 예를 들어, 반경화 상태(즉, B-stage)의 절연 필름을 반도체 칩(110) 상에 도포하고, 예비 경화(pre-cure) 공정을 수행하여, 제1 절연막(132)을 형성할 수 있다.
일반적으로, 액상의 물질을 이용하여 절연막을 형성하는 경우, 액상의 물질의 열 수축 과정에서 절연막에 잔류 응력이 발생할 수 있다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 제1 절연막(132)을 고상의 절연 필름을 이용하여 형성하므로, 열 수축에 따른 잔류 응력의 발생을 최소화 할 수 있다. 또한, 제1 절연막(132)을 고상의 절연 필름을 이용하여 형성함으로써, 상대적으로 두꺼운 두께를 가지는 제1 절연막(132)을 용이하게 형성할 수 있다.
도 5c를 참조하면, 제1 절연막(도 5b의 132)의 일부를 제거하여, 제1 도전성 범프(141)의 적어도 일부분을 노출시키는 제1 절연 패턴(131)을 형성한다. 제1 절연막(132)의 일부가 제거된 결과, 제1 도전성 범프(141)는 제1 절연 패턴(131)의 상면으로부터 돌출되며, 제1 절연 패턴(131)의 상면은 제1 도전성 범프(141)의 상면보다 낮아질 수 있다. 예를 들어, 제1 절연막(132)의 일부를 제거하기 위하여, 에치백(etch back) 공정 또는 연마 공정을 수행할 수 있다.
예시적인 실시예들에서, 제1 절연막(132)의 전면에 대한 식각 공정을 통해 제1 절연막(132)의 일부를 제거할 수 있다. 제1 절연막(132)의 전면에 대한 식각 공정에 의해, 제1 절연 패턴(131)의 상면의 표면 거칠기는 제1 절연막(132)의 상면의 표면 거칠기보다 커질 수 있다. 이 때, 제1 절연 패턴(131)의 상면의 표면 거칠기는 후속 공정을 통해 형성되는 제2 절연 패턴(도 5e의 133)의 상면의 표면 거칠기 및 제2 절연 패턴(133)의 하면의 표면 거칠기보다 클 수 있다. 제1 절연 패턴(131)의 상면의 표면 거칠기가 증가됨에 따라, 후속 공정을 통해 형성된 제1 배선 패턴(143)과 제1 절연 패턴(131) 간의 접착력이 강화될 수 있다.
도 5d를 참조하면, 제1 절연 패턴(131) 상에 제1 배선 패턴(143)을 형성한다. 제1 배선 패턴(143)은 제1 절연 패턴(131)의 표면을 따라 연장하며, 제1 도전성 범프(141)에 연결될 수 있다. 이때, 제1 배선 패턴(143)은 제1 도전성 범프(141)가 제1 절연 패턴(131)의 상면으로부터 돌출된 높이에 대응하는 단차부를 가질 수 있다.
예시적인 실시예들에서, 제1 배선 패턴(143)을 형성하기 위하여, 제1 절연 패턴(131)을 덮는 시드 금속층을 형성하고, 상기 시드 금속층을 시드(seed)로 하는 도금 공정을 수행할 수 있다. 예를 들어, 제1 배선 패턴(143)은 이머젼 도금(immersion plating), 무전해 도금(electroless plating), 전기 도금(electroplating) 또는 이들의 조합을 통해 형성될 수 있다.
도 5e를 참조하면, 제1 절연 패턴(131) 상에 제2 절연 패턴(133)을 형성한다. 제2 절연 패턴(133)은 제1 배선 패턴(143)을 덮되, 제1 배선 패턴(143)의 일부를 노출시킬 수 있는 개구부(133H)를 가지도록 형성될 수 있다. 예를 들어, 제2 절연 패턴(133)을 형성하기 위하여, 고상의 절연 필름을 이용한 필름 라미네이션 공정을 통하여 제2 절연막을 형성하고, 노광 및 현상 공정을 통해 상기 제2 절연막에 개구부(133H)를 형성할 수 있다.
도 5f를 참조하면, 제2 절연 패턴(133)을 형성한 이후, 제2 배선 패턴(145)을 형성한다. 제2 배선 패턴(145)은 제2 절연 패턴(133)의 개구부(133H)를 통해 노출된 제1 배선 패턴(143)에 연결될 수 있다. 제2 배선 패턴(145)은 도 5d를 참조하여 설명한 제1 배선 패턴(143)과 유사한 방법을 통해 형성될 수 있다.
도 5g를 참조하면, 제2 배선 패턴(145)을 형성한 이후, 제2 배선 패턴(145) 상에 외부 연결 단자(170)를 형성할 수 있다.
이후, 웨이퍼 레벨로 제조된 반도체 패키지는 스크라이브 레인을 따라 절단되어 개별 단위의 반도체 패키지로 개별화할 수 있다.
도 6a 내지 도 6e는 도 3에 도시된 반도체 패키지(100a)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 6a를 참조하면, 도 5c의 결과물에 상응하는 구조체를 준비하고, 제1 절연 패턴(131) 상에 제1 배선 패턴(143a)을 형성한다. 제1 배선 패턴(143a)은 제1 절연 패턴(131)의 표면을 따라 연장하며, 제1 도전성 범프(141)에 연결될 수 있다. 제1 배선 패턴(143a)은 후술되는 제2 도전성 범프(도 6b의 147)에 의해 채워지는 개구부(143o)를 가지도록 형성될 수 있다.
도 6b를 참조하면, 제1 배선 패턴(143a)을 형성한 이후, 제1 절연 패턴(131) 상에 제2 도전성 범프(147)를 형성한다. 예를 들어, 제2 도전성 범프(147)를 형성하기 위하여, 제1 배선 패턴(143a)의 일부를 노출시키는 개구부를 갖는 희생 절연막을 형성하고, 상기 희생 절연막의 개구부를 도전성 물질로 채우는 도금 공정을 수행할 수 있다. 이러한 제2 도전성 범프(147)는 제1 절연 패턴(131) 상에 세워진 기둥 형상을 가지도록 형성될 수 있다. 이 때, 제2 도전성 범프(147)의 하부는 제1 배선 패턴(143a)의 개구부(143o)를 통해 제1 절연 패턴(131)의 상면에 접하며, 제2 도전성 범프(147)의 상부는 그 중심 부분이 하방으로 함몰된 형상을 가지도록 형성될 수 있다.
도 6c를 참조하면, 제1 절연 패턴(131) 상에 제2 절연막(134)을 형성한다. 제2 절연막(134)은 제1 배선 패턴(143) 및 제2 도전성 범프(147)를 덮을 수 있다. 예시적인 실시예들에서, 제2 절연막(134)은 절연 필름을 이용한 필름 라미네이션 공정을 통하여 형성될 수 있다. 다만, 제2 절연막(134)을 형성하는 방법이 이에 한정되는 것은 아니며, 예를 들어 제2 절연막(134)은 스핀 코팅 공정을 이용하여 형성할 수도 있다.
도 6d를 참조하면, 제2 도전성 범프(147)의 적어도 일부분이 노출되도록, 제2 절연막(도 6c의 134)의 일부를 제거하여, 제2 도전성 범프(147)의 적어도 일부분을 노출시키는 제2 절연 패턴(133)을 형성한다. 제2 절연막(134)의 일부가 제거된 결과, 제2 도전성 범프(147)의 상부의 가장자리 부분은 제2 절연 패턴(133)의 상면으로부터 돌출될 수 있다. 예를 들어, 제2 절연막(134)의 일부를 제거하기 위하여, 에치백 공정 또는 연마 공정을 수행할 수 있다.
예시적인 실시예들에서, 제2 도전성 범프(147)의 적어도 일부분이 노출시키기 위해, 제2 절연막(134)의 전면에 대한 식각 공정을 수행할 수 있다. 앞서 제1 절연막(도 5b의 132)의 전면에 대한 식각 공정을 통해 제1 도전성 범프(141)를 노출시킨 경우, 제1 절연 패턴(131)의 상면의 표면 거칠기와 제2 절연 패턴(133)의 표면 거칠기는 대체로 동일할 수 있다.
도 6e를 참조하면, 제2 도전성 범프(147)가 노출되도록 제2 절연막(도 6c의 134)의 일부를 제거한 이후, 제2 도전성 범프(147) 상에 외부 연결 단자(170)를 형성할 수 있다.
이후, 웨이퍼 레벨로 제조된 반도체 패키지는 스크라이브 레인을 따라 절단되어 개별 단위의 반도체 패키지로 개별화할 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100b)의 단면도이다. 도 8a 및 도 8b는 각각 도 7의 차폐층(180)을 보여주는 평면도이다. 도 7에 도시된 반도체 패키지(100b)는 재배선 구조체(120b)가 차폐층(180)을 더 포함한다는 점을 제외하고는 도 3 및 도 4에 도시된 반도체 패키지(100a)와 대체로 동일한 구성을 가질 수 있다. 도 7, 도 8a, 및 도 8b에 있어서, 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 7을 참조하면, 재배선 구조체(120b)는 차폐층(shield layer, 180)을 포함할 수 있다. 차폐층(180)은 반도체 칩(110) 상에 배치되며, 전자파 간섭(EMI: Electro Magnetic Interference)을 차폐함으로써, EMI로 인한 반도체 칩(110)의 성능 저하를 방지할 수 있다. 예를 들어, 차폐층(180)은 구리(Cu), 은(Ag), 백금(Pt) 등의 도전성 물질을 포함할 수 있다.
예를 들어, 차폐층(180)은 반도체 칩(110)의 제1 면(117)의 적어도 일부를 덮도록 제1 절연 패턴(131) 내에 마련되며, 제1 도전성 범프(180)로부터 이격될 수 있다. 예를 들어, 제1 절연 패턴(131)은 반도체 칩(110)의 제1 면(117) 상에 순차적으로 적층된 제1 서브 절연층(1311) 및 제2 서브 절연층(1313)을 포함할 수 있으며, 차폐층(180)은 제1 서브 절연층(1311)과 제2 서브 절연층(1313) 사이에 형성될 수 있다. 본 발명의 예시적인 실시예들에서, 제1 절연 패턴(131)은 두껍게 형성되기 때문에, 재배선 구조체(120b)의 두께의 증가 없이 차폐층(180)을 추가로 형성할 수 있다.
한편, 도 7에서는 차폐층(180)이 제1 절연 패턴(131) 내에 배치된 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 차폐층이 제2 절연 패턴(133) 내에 형성될 수도 있다. 예컨대, 제2 차폐층이 제2 절연 패턴(133) 내에 배치되는 경우, 제2 절연 패턴(133)은 제1 절연 패턴(131) 상에 순차로 적층된 제3 서브 절연층 및 제4 서브 절연층으로 이루어지며, 상기 제2 차폐층은 제3 서브 절연층과 제4 서브 절연층 사이에 개재되고 제2 도전성 범프(147)로부터 이격될 수 있다.
예시적인 실시예들에서, 도 8a에 도시된 것과 같이, 차폐층(180)은 플레이트 형상을 가지되, 제1 도전성 범프(180)를 통과시킬 수 있는 개구부(181)를 가질 수 있다.
또는, 예시적인 실시예들에서, 도 8b에 도시된 것과 같이, 차폐층(180)은 메쉬(mesh) 형상을 가지되, 제1 도전성 범프(180)를 통과시킬 수 있는 개구부(181)를 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 패키지
110: 반도체 칩
120: 재배선 구조체 130: 절연 패턴
131: 제1 절연 패턴 133: 제2 절연 패턴
140: 인터커넥션 구조 141: 제1 도전성 범프
143: 제1 배선 패턴 145: 제2 배선 패턴
147: 제2 도전성 범프
120: 재배선 구조체 130: 절연 패턴
131: 제1 절연 패턴 133: 제2 절연 패턴
140: 인터커넥션 구조 141: 제1 도전성 범프
143: 제1 배선 패턴 145: 제2 배선 패턴
147: 제2 도전성 범프
Claims (15)
- 반도체 칩;
상기 반도체 칩 상의 제1 절연 패턴;
상기 제1 절연 패턴을 관통하여 상기 반도체 칩의 칩 패드에 연결되고, 상기 제1 절연 패턴의 상면으로부터 돌출된 제1 도전성 범프; 및
상기 제1 절연 패턴의 상면을 따라 연장되고, 상기 제1 도전성 범프에 연결된 배선 패턴;
을 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 배선 패턴은 상기 제1 절연 패턴의 상면으로부터 돌출된 상기 제1 도전성 범프의 측벽 및 상기 제1 도전성 범프의 상면에 접하는 것을 특징으로 하는 반도체 패키지. - 제 1 항에 있어서,
상기 배선 패턴은 상기 제1 도전성 범프가 상기 제1 절연 패턴의 상면으로부터 돌출된 높이에 대응하는 단차부를 가지는 것을 특징으로 하는 반도체 패키지. - 제 1 항에 있어서,
상기 제1 도전성 범프가 상기 제1 절연 패턴의 상면으로부터 돌출된 높이는 0.1 마이크로미터 내지 20 마이크로미터 사이인 것을 특징으로 하는 반도체 패키지. - 제 1 항에 있어서,
상기 제1 절연 패턴 상에 마련된 제2 절연 패턴을 더 포함하고,
상기 제2 절연 패턴의 하면은 상기 제1 절연 패턴의 상면에 접하고,
상기 제1 절연 패턴의 상면의 표면 거칠기는 상기 제2 절연 패턴의 하면의 표면 거칠기보다 큰 것을 특징으로 하는 반도체 패키지. - 제 1 항에 있어서,
상기 제1 절연 패턴 상에 마련된 제2 절연 패턴; 및
상기 제2 절연 패턴을 관통하여 상기 배선 패턴에 연결되고, 상기 절연 패턴의 상면으로부터 돌출된 제2 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지. - 제 6 항에 있어서,
상기 제2 도전성 범프의 상부는 중심 부분이 함몰된 형상을 가지는 것을 특징으로 하는 반도체 패키지. - 제 7 항에 있어서,
상기 제2 도전성 범프의 상부의 상기 중심 부분이 함몰된 깊이는 상기 배선 패턴의 두께에 대응하는 것을 특징으로 하는 반도체 패키지. - 제 7 항에 있어서,
상기 제2 도전성 범프의 상부의 상기 중심 부분이 함몰된 깊이는 0.1 마이크로미터 내지 20 마이크로미터 사이인 것을 특징으로 하는 반도체 패키지. - 제 6 항에 있어서,
상기 제2 도전성 범프의 하부는 상기 배선 패턴을 관통하여 상기 제1 절연 패턴의 상면과 접하는 것을 특징으로 하는 반도체 패키지. - 제 6 항에 있어서,
상기 제2 도전성 범프 상의 외부 연결 단자를 더 포함하고,
상기 외부 연결 단자는 상기 절연 패턴의 상면으로부터 돌출된 제2 도전성 범프의 측벽을 덮는 것을 특징으로 하는 반도체 패키지. - 제 1 항에 있어서,
상기 제1 절연 패턴의 두께는 10 마이크로미터 내지 70 마이크로미터 사이인 것을 특징으로 하는 반도체 패키지. - 제 1 항에 있어서,
상기 제1 절연 패턴 내에 마련되고, 상기 제1 도전성 범프로부터 이격된 차폐층을 더 포함하는 것을 특징으로 하는 반도체 패키지. - 제 13 항에 있어서,
상기 차폐층은 플레이트 형상을 가지고, 상기 제1 도전성 범프를 통과시키기 위한 개구부를 포함하는 것을 특징으로 하는 반도체 패키지. - 제 13 항에 있어서,
상기 차폐층은 메쉬 형상을 가지고, 상기 제1 도전성 범프를 통과시키기 위한 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
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