KR20220102546A - 패키지 구조물 - Google Patents

패키지 구조물 Download PDF

Info

Publication number
KR20220102546A
KR20220102546A KR1020210094230A KR20210094230A KR20220102546A KR 20220102546 A KR20220102546 A KR 20220102546A KR 1020210094230 A KR1020210094230 A KR 1020210094230A KR 20210094230 A KR20210094230 A KR 20210094230A KR 20220102546 A KR20220102546 A KR 20220102546A
Authority
KR
South Korea
Prior art keywords
semiconductor die
encapsulant
die
dielectric layer
substrate
Prior art date
Application number
KR1020210094230A
Other languages
English (en)
Other versions
KR102676541B1 (ko
Inventor
시엔-웨이 첸
밍-파 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220102546A publication Critical patent/KR20220102546A/ko
Application granted granted Critical
Publication of KR102676541B1 publication Critical patent/KR102676541B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/2402—Laminated, e.g. MCM-L type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

디바이스 다이, 절연 봉지재, 및 제 1 재배선 회로를 포함하는 패키지 구조물이 제공된다. 디바이스 다이는 제 1 반도체 다이 및 제 2 반도체 다이를 포함한다. 제 1 반도체 다이는 제 2 반도체 다이 위에 적층되고 제 2 반도체 다이에 전기적으로 접속된다. 절연 봉지재는 디바이스 다이를 측방으로 봉지한다. 절연 봉지재는 제 1 봉지 부분 및 제 1 봉지 부분에 접속된 제 2 봉지 부분을 포함한다. 제 1 봉지 부분은 제 2 반도체 다이 상에 배치되고 제 1 반도체 다이를 측방으로 봉지한다. 제 2 봉지 부분은 제 1 절연 봉지 및 제 2 반도체 다이를 측방으로 봉지한다. 제 1 재배선 회로 구조물은 디바이스 다이 및 절연 봉지재의 제 1 표면 상에 배치되고, 제 1 재배선 회로 구조물은 디바이스 다이에 전기적으로 접속된다.

Description

패키지 구조물 {PACKAGE STRUCTURE}
관련 출원에 대한 상호 참조
본 출원은 2021년 1월 13일자로 출원된 미국 가출원 제63/136,744호에 대한우선권을 주장하며, 이는 그 전체가 여기에 참조로 포함된다.
발명의 배경이 되는 기술
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대 전화, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용 분야에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 층 또는 유전체 층, 도전성 층 및 반도체 재료의 층을 순차적으로 성막하고, 리소그래피를 사용하여 다양한 재료 층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다. 일반적으로 수십 또는 수백 개의 집적 회로가 단일 반도체 웨이퍼 상에 제조된다. 개별 다이는 스크라이브 라인을 따라 집적 회로를 쏘잉함으로써 싱귤레이트된다. 그 후, 개별 다이는 예를 들어 다중 칩 모듈 또는 다른 유형의 패키징으로 개별적으로 패키징된다.
반도체 산업은 더 많은 컴포넌트가 주어진 면적에 집적될 수 있도록 하는 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따르면, 다양한 피처가 일정한 축척으로 그려지지 않는다는 점에 유의한다. 실제로는, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 1d는 본 개시의 일부 실시예에 따른 시스템 온 집적 회로(SoIC) 구조물을 제조하기 위한 프로세스 플로우를 개략적으로 예시하는 단면도이다.
도 2a 내지 도 2n은 본 개시의 일부 실시예에 따른 SoIC 구조물의 집적 팬아웃 패키지 구조물을 제조하기 위한 프로세스 플로우를 개략적으로 예시하는 단면도이다.
도 3a 내지 도 3n은 본 개시의 일부 다른 실시예에 따른 집적 팬아웃 패키지 구조물을 제조하기 위한 프로세스 플로우를 개략적으로 예시하는 단면도이다.
도 4a 내지 도 4n은 본 개시의 일부 대안적인 실시예에 따른 집적 팬아웃 패키지 구조물을 제조하기 위한 프로세스 플로우를 개략적으로 예시하는 단면도이다.
이하의 개시는 제공된 청구 대상의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 물론, 이들은 단지 예시이며 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제 1 피처와 제 2 피처가 직접 접촉하지 않을 수 있도록, 제 1 피처와 제 2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함 및 명확함을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적인 용어는 도면에 예시된 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 기술하기 위해 설명의 용이함을 위해 여기서 사용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 사용 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만 아니라 최종 구조물에 대해 수행될 수 있다. 추가적으로, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한(known good) 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수 있다.
다양한 예시적인 실시예에 따른 패키지 및 그 형성 방법이 제공된다. 패키지를 형성하는 중간 단계가 예시된다. 실시예의 변형이 논의된다. 다양한 도면 및 예시적인 실시예에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하기 위해 사용된다.
도 1a 내지 도 1d는 본 개시의 일부 실시예에 따른 SoIC(System on Integrated Circuit) 구조물을 제조하기 위한 프로세스 플로우를 개략적으로 예시하는 단면도이다.
도 1a를 참조하면, 반도체 다이를 포함하는 웨이퍼(10)가 제공된다. 반도체 다이는 로직 다이, SoC(System-on-Chip) 다이 또는 다른 적절한 반도체 다이일 수 있다. 웨이퍼(10)는 기판(12)(예를 들어, 반도체 기판), 기판(12)에 매립된 기판 관통 비아(through substrate via; TSV)(14), 기판(12) 상에 배치된 상호접속 구조물(16), 및 상호접속 구조물(16) 상에 배치된 본딩 구조물(18)을 포함할 수 있고, 여기서 기판 관통 비아(14)는 상호접속 구조물(116)에 전기적으로 접속된다. 반도체 웨이퍼(10)의 기판(12)은 결정질 실리콘 웨이퍼를 포함할 수 있다. 기판(12)은 설계 요건(예를 들어, p형 기판 또는 n형 기판)에 따라 다양한 도핑 영역을 포함할 수 있다. 일부 실시예에서, 도핑된 영역은 p형 또는 n형 도펀트로 도핑될 수 있다. 도핑된 영역은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합으로 도핑될 수 있다. 도핑된 영역은 n형 Fin형 전계 효과 트랜지스터(Fin-type Field Effect Transistor; FinFET) 및/또는 p 형 FinFET을 위해 구성될 수 있다. 일부 대안적인 실시예에서, 기판(12)은 다이아몬드 또는 게르마늄과 같은 일부 다른 적절한 원소 반도체; 갈륨 비소, 실리콘 카바이드, 인듐 비소 또는 인듐 인화물과 같은 적절한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 적합한 합금 반도체로 제조될 수 있다.
관통 기판 비아(14)는 예를 들어 에칭, 밀링(milling), 레이저 기술, 이들의 조합 등에 의해 기판(12)에 리세스를 형성함으로써 형성될 수 있다. 박형 배리어 층이 예를 들어 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 물리적 기상 증착(physical vapor deposition; PVD), 열 산화, 이들의 조합, 등에 의해 기판(12)의 전면 위에 그리고 개구부 내에 컨포멀하게 성막될 수 있다. 배리어 층은 티타늄 질화물, 티타늄 산질화물, 탄탈 질화물, 탄탈 산질화물, 텅스텐 질화물, 이들의 조합 등과 같은 질화물 또는 산질화물을 포함할 수 있다. 박형 배리어 층 위에 그리고 개구부 내에 도전성 재료가 성막된다. 도전성 재료는 전기-화학적 도금 프로세스, CVD, ALD, PVD 또는 이들의 조합 등에 의해 형성될 수 있다. 도전성 재료의 예는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등이다. 예를 들어, 화학 기계적 연삭에 의해 기판(12)의 전면으로부터 과잉 도전성 재료 및 배리어 층을 제거될 수 있다. 따라서, 일부 실시예에서, 기판 관통 비아(14)는 도전성 재료 및 도전성 재료와 기판(12) 사이의 박형 배리어 층을 포함할 수 있다.
상호접속 구조물(16)은 하나 이상의 유전체 층(예를 들어, 하나 이상의 층간 유전체(interlayer dielectric; ILD) 층, 금속간 유전체(intermetal dielectric; IMD) 층 등) 및 하나 이상의 유전체 층에 매립된 상호접속 배선을 포함할 수 있고, 상호접속 배선은 기판(12) 및/또는 기판 관통 비아(14)에 형성된 반도체 디바이스(예를 들어, FinFET)에 전기적으로 접속된다. 하나 이상의 유전체 층의 재료는 실리콘 산화물(SiOx, 여기서 x > 0), 실리콘 질화물(SiNx, 여기서 x > 0), 실리콘 산 질화물(SiOxNy, 여기서 x > 0 및 y > 0) 또는 기타 적절한 유전체 재료를 포함할 수 있다. 상호접속 배선은 금속 배선을 포함할 수 있다. 예를 들어, 상호접속 배선은 구리 배선, 구리 패드, 알루미늄 패드 또는 이들의 조합을 포함한다. 일부 실시예에서, 기판 관통 비아(14)는 상호접속 구조물(16)의 하나 이상의 층을 통해 기판(12) 내로 연장될 수 있다.
본딩 구조물(18)은 본딩 유전체 층(18a) 및 본딩 유전체 층(18a)에 매립된 본딩 도전체(18b)를 포함할 수 있다. 본딩 유전체 층(18a)의 재료는 실리콘 산화물(SiOx, 여기서 x > 0), 실리콘 질화물(SiNx, 여기서 x > 0), 실리콘 산질화물(SiOxNy, 여기서 x > 0 및 y > 0) 또는 다른 적절한 유전체 재료일 수 있고, 본딩 도전체(18b)는 도전성 비아(예를 들어, 구리 비아), 도전성 패드(예를 들어, 구리 패드) 또는 이들의 조합일 수 있다. 본딩 구조물(18)은 화학적 기상 증착(CVD) 프로세스(예를 들어, 플라즈마 강화 CVD 프로세스 또는 다른 적절한 프로세스)를 통해 유전체 재료를 성막하는 단계; 개구부 또는 관통 홀을 포함하는 본딩 유전체 층(18a)을 형성하기 위해 유전체 재료를 패터닝하는 단계; 및 본딩 유전체 층(18a)에 매립된 본딩 도전체(18b)를 형성하기 위해 본딩 유전체 층(18a)에 정의된 개구부 또는 관통 홀에 도전성 재료를 채우는 단계에 의해 형성될 수 있다.
도 1a 및 도 1b를 참조하면, 반도체 웨이퍼(10)는 싱귤레이트된 반도체 다이(20)가 얻어지도록 스크라이브 라인(SL1)을 따라 수행되는 웨이퍼 쏘잉(sawing) 프로세스에 의해 싱귤레이트된다. 싱귤레이트된 반도체 다이(20) 각각은 기판(12), 기판(12)에 매립된 기판 관통 비아(14), 기판(12) 상에 배치된 상호접속 구조물(16), 및 상호접속 구조물(16) 상에 배치된 본딩 구조물(18)을 포함할 수 있다. 도 1b에 도시된 바와 같이, 기판 관통 비아(14)는 기판(12) 및 상호접속 구조물(16)에 매립된다. 기판 관통 비아(14)는 이 단계에서 기판(12)의 후면으로부터 드러나지 않는다.
도 1c를 참조하면, 반도체 다이를 포함하는 반도체 웨이퍼(11)가 제공된다. 반도체 다이는 로직 다이, SoC(System-on-Chip) 다이 또는 다른 적절한 반도체 다이일 수 있다. 반도체 다이(20)와 반도체 웨이퍼(11) 내의 반도체 다이는 동일한 기능을 수행하거나 상이한 기능을 수행할 수 있다. 일부 실시예에서, 반도체 다이(20) 및 반도체 웨이퍼(11) 내의 반도체 다이는 SoC(System on Chip) 다이이다. 반도체 웨이퍼(11)는 기판(13)(예를 들어, 반도체 기판), 기판(13) 상에 배치된 상호접속 구조물(15), 및 상호접속 구조물(15) 상에 배치된 본딩 구조물(17)을 포함할 수 있다. 일부 실시예에서, 다이-부착 필름(19)이 반도체 웨이퍼(11)의 후면에 부착된다. 반도체 웨이퍼(11)의 기판(13)은 결정질 실리콘 웨이퍼를 포함할 수 있다. 기판(13)은 설계 요건(예를 들어, p형 기판 또는 n형 기판)에 따라 다양한 도핑 영역을 포함할 수 있다. 일부 실시예에서, 도핑된 영역은 p형 또는 n형 도펀트로 도핑될 수 있다. 도핑된 영역은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합으로 도핑될 수 있다. 도핑된 영역은 n형 Fin형 전계 효과 트랜지스터(FinFET) 및/또는 p형 FinFET을 위해 구성될 수 있다. 일부 대안적인 실시예에서, 기판(13)은 다이아몬드 또는 게르마늄과 같은 일부 다른 적절한 원소 반도체; 갈륨 비소, 실리콘 카바이드, 인듐 비소 또는 인듐 인화물과 같은 적절한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 적합한 합금 반도체로 제조될 수 있다.
상호접속 구조물(15)은 하나 이상의 유전체 층(예를 들어, 하나 이상의 층간 유전체(ILD) 층, 금속간 유전체(IMD) 층 등) 및 하나 이상의 유전체 층에 매립된 상호접속 배선을 포함할 수 있고, 상호접속 배선은 기판(12)에 형성된 반도체 디바이스(예를 들어, FinFET)에 전기적으로 접속된다. 하나 이상의 유전체 층의 재료는 실리콘 산화물(SiOx, 여기서 x > 0), 실리콘 질화물(SiNx, 여기서 x > 0), 실리콘 산질화물(SiOxNy, 여기서 x > 0 및 y > 0) 또는 기타 적절한 유전체 재료를 포함할 수 있다. 상호접속 배선은 금속 배선을 포함할 수 있다. 예를 들어, 상호접속 배선은 구리 배선, 구리 패드, 알루미늄 패드 또는 이들의 조합을 포함한다.
본딩 구조물(17)은 본딩 유전체 층(17a) 및 본딩 유전체 층(17a)에 매립된 본딩 도전체(17b)를 포함할 수 있다. 본딩 유전체 층(17a)의 재료는 실리콘 산화물(SiOx, 여기서 x > 0), 실리콘 질화물(SiNx, 여기서 x > 0), 실리콘 산질화물(SiOxNy, 여기서 x > 0 및 y > 0) 또는 다른 적절한 유전체일 수 있고, 본딩 도전체(17b)는 도전성 비아(예를 들어, 구리 비아), 도전성 패드(예를 들어, 구리 패드) 또는 이들의 조합일 수 있다. 본딩 구조물(17)은 화학적 기상 증착(CVD) 프로세스(예를 들어, 플라즈마 강화 CVD 프로세스 또는 다른 적절한 프로세스)를 통해 유전체 재료를 성막하는 단계; 개구부 또는 관통 홀을 포함하는 본딩 유전체 층(17a)을 형성하기 위해 유전체 재료를 패터닝하는 단계; 및 본딩 유전체 층(17a)에 매립된 본딩 도전체(17b)를 형성하기 위해 본딩 유전체 층(17a)에 정의된 개구부 또는 관통 홀에 도전성 재료를 채우는 단계에 의해 형성될 수 있다.
싱귤레이트된 반도체 다이(20)는 싱귤레이트된 반도체 다이(20)의 본딩 구조물(18)이 반도체 웨이퍼(11)의 본딩 구조물(17)과 접촉하도록 칩 대 웨이퍼 본딩 프로세스를 통해 반도체 웨이퍼(11)에 픽업, 배치 및 본딩된다. 싱귤레이트된 반도체 다이(20)의 본딩 구조물(18)을 반도체 웨이퍼(11)의 본딩 구조물(17)과 본딩하기 위해 본딩 프로세스가 수행된다. 본딩 프로세스는 유전체 대 유전체 본딩 및 금속 대 금속 본딩을 포함하는 하이브리드 본딩 프로세스일 수 있다. 상술된 본딩 프로세스를 수행한 후에, 본딩 유전체 층(18a)과 본딩 유전체 층(17a) 사이에 유전체 대 유전체 본딩 계면이 형성되고, 본딩 도전체(18c)와 본딩 도전체(17b) 사이에 금속 대 금속 본딩 계면이 형성된다.
도 1c 및 도 1d를 참조하면, 반도체 웨이퍼(11) 및 다이 부착 필름(19)은 다수의 싱귤레이트된 디바이스 다이 또는 SoIC 다이(22)가 얻어지도록 스크라이브 라인(SL2)을 따라 수행되는 웨이퍼 쏘잉 프로세스에 의해 싱귤레이트된다. 싱귤레이트된 SoIC 다이(22) 각각은 싱귤레이트된 반도체 다이(21) 및 싱귤레이트된 반도체 다이(21) 위에 적층된 싱귤레이트된 반도체 다이(20)를 포함할 수 있고, 여기서 싱귤레이트된 반도체 다이(20)와 싱귤레이트된 반도체 다이(21)는 대면(face-to-face) 방식으로 본딩된다. 도 1d에 도시된 바와 같이, 각각의 싱귤레이트된 SoIC 다이(22)에서, 싱귤레이트된 반도체 다이(21)의 본딩 유전체 층(17a)의 부분이 노출된다. 싱귤레이트된 반도체 다이(21)의 측면 치수(예를 들어, 폭 및/또는 길이)는 싱귤레이트된 반도체 다이(20)의 측면 치수(예를 들어, 폭 및/또는 길이)보다 클 수 있다.
도 2a 내지 도 2n은 본 개시의 일부 실시예에 따른 SoIC 다이의 통합 팬아웃(integrated fan-out; InFO) 패키지 구조물을 제조하기 위한 프로세스 플로우를 개략적으로 예시하는 단면도이다. 도 2a 내지 도 2n은 도 1d에 도시된 SoIC 다이(22)의 패키징 프로세스를 도시하여 InFO 패키지 구조물을 형성하여, 위에 놓인 전기 커넥터(예를 들어, 솔더 영역)가 SoIC 다이(22)보다 큰 영역에 분포될 수 있도록 한다.
도 2a를 참조하면, 그 위에 형성된 디본딩(de-bonding) 층(62)을 포함하는 캐리어(60)가 제공된다. 일부 실시예에서, 캐리어(60)는 유리 기판, 세라믹 캐리어 등이다. 캐리어(60)는 둥근 평면도 형상 및 실리콘 웨이퍼의 크기를 가질 수 있다. 예를 들어, 캐리어(60)는 8인치 직경, 12인치 직경 등을 가질 수 있다. 디본딩 층(62)은 폴리머 기반 재료(예를 들어, LTHC(Light To Heat Conversion) 재료)로 형성될 수 있으며, 이는 후속 단계에서 형성될 위에 놓인 구조물로부터 캐리어(60)와 함께 후속적으로 제거될 수 있다. 일부 실시예에서, 디본딩 층(62)은 에폭시 기반 열 방출 재료로 형성된다. 다른 실시예에서, 디본딩 층(62)은 자외선(UV) 글루로 형성된다. 디본딩 층(62)은 액체로 디스펜스되고 경화될 수 있다. 대안적인 실시예에서, 디본딩 층(62)은 라미네이트 필름이고 캐리어(60) 상에 라미네이트된다. 디본딩 층(62)의 상면은 실질적으로 평면이다.
도 2a 내지 도 2c를 참조하면, 유전체 층(64), 재배선 배선(66) 및 유전체 층(68)을 포함하는 재배선 회로 구조물(61)이, 디본딩 층(62)이 캐리어와 재배선 회로 구조물(61)의 유전체 층(64) 사이에 있도록 디본딩 층(62) 상에 형성된다. 도 2a에 도시된 바와 같이, 유전체 층(64)은 디본딩 층(62) 상에 형성된다. 일부 실시예에서, 유전체 층(64)은 폴리머로 형성되며, 이는 또한 포토리소그래피 프로세스를 이용하여 쉽게 패터닝될 수 있는, 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로뷰텐(BCB) 등과 같은 감광성 재료일 수 있다. 일부 실시예에서, 유전체 층(64)은 실리콘 질화물와 같은 질화물, 실리콘 산화물과 같은 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등에 의해 형성된다. 도 2b에 도시된 바와 같이, 재배선 배선(66)은 유전체 층(64) 위에 형성된다. 재배선 배선(66)의 형성은 유전체 층(64) 위에 시드 층(도시되지 않음)을 형성하는 단계, 시드 층 위에 포토레지스트 층과 같은 패터닝된 마스크(도시되지 않음)를 형성하는 단계, 및 그 후 노출된 시드 층에 대해 도금 프로세스를 수행하는 단계를 포함할 수 있다. 그 후, 도 2b에 도시된 바와 같이 재배선 배선(66)을 남겨두면서 패터닝된 마스크 및 패터닝된 마스크에 의해 덮인 시드 층의 부분이 제거된다. 일부 실시예에 따르면, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, 물리적 기상 증착(PVD)을 이용하여 형성될 수 있다. 도금은 예를 들어 무전해 도금을 사용하여 수행될 수 있다. 도 2c에 도시된 바와 같이, 유전체 층(68)은 재배선 배선(66)을 덮도록 유전체 층(64) 위에 형성된다. 유전체 층(68)의 하면은 재배선 배선(66) 및 유전체 층(64)의 상면과 접촉한다. 본 개시의 일부 실시예에 따르면, 유전체 층(68)은 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 일부 실시예에서, 유전체 층(68)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, PSG, BSG, BPSG 등으로 형성된다. 그 후, 유전체 층(68)은 내부에 개구부(70)를 형성하도록 패터닝된다. 따라서, 재배선 배선(66)의 부분은 유전체 층(68)의 개구부(70)를 통해 노출된다. 도 2c 및 후속 도면은 예시를 위해 단층 재배선 배선(66)을 갖는 단일 재배선 회로 구조물(61)를 도시하고, 일부 실시예는 상기 논의된 프로세스를 반복함으로써 복수 층의 재배선 배선(66)을 가질 수 있다.
도 2d를 참조하면, 캐리어(60)에 의해 반송된 디본딩 층(62) 위에 재배선 회로 구조물(61)를 형성한 후에, 금속 포스트(72)가 재배선 회로 구조물(61) 상에 형성되고 재배선 회로 구조물(61)의 재배선 배선(66)에 전기적으로 접속된다. 설명 전반에 걸쳐, 금속 포스트(72)가 후속하여 형성된 몰딩 재료(도 2G에 도시됨)를 관통하기 때문에 금속 포스트(72)는 도전성 관통 비아(72)로도 지칭된다. 일부 실시예에서, 도전성 관통 비아(72)는 도금에 의해 형성된다. 도전성 관통 비아(72)의 도금은 유전체 층(68) 위에 블랭킷 시드 층(도시되지 않음)을 형성하고 도 2c에 도시된 개구부(70) 내로 연장하는 것, 포토레지스트(도시되지 않음)를 형성 및 패터닝하는 것, 포토레지스트의 개구부를 통해 노출되는 시드 층의 부분 상의 도전성 관통 비아(72)를 도금하는 것을 포함할 수 있다. 포토레지스트 및 포토레지스트에 의해 덮인 시드 층 부분이 제거된다. 도전성 관통 비아(72)의 재료는 구리, 알루미늄 등을 포함할 수 있다. 도전성 관통 비아(72)는 로드(rod) 형상을 가질 수 있다. 도전성 관통 비아(72)의 평면도 형상은 원, 직사각형, 정사각형, 육각형 등일 수 있다.
도 2e를 참조하면, 도전성 관통 비아(72)를 형성한 후에, 예를 들어 도 1d에 도시된 싱귤레이트된 SoIC 다이(22)와 같은 적어도 하나의 싱귤레이트된 SoIC 다이가 픽업되어 재배선 회로 구조물(61)의 유전체 층(68) 위에 배치된다. 단일의 싱귤레이트된 SoIC 다이(22) 및 그 주변의 도전성 관통 비아(72)만이 예시를 위해 도 2e에 도시된다. 그러나, 도 2a 내지 도 2n에 도시된 프로세스 단계는 웨이퍼 레벨에서 수행될 수 있고, 일부 실시예에서 캐리어(60) 위에 배치된 도전성 관통 비아(72) 및 싱귤레이트된 SoIC 다이(22) 모두에 대해 수행된다는 점에 유의한다. 도 2e에 도시된 바와 같이, 최상단 반도체 다이(20)는 최하단 반도체 다이(21) 위에 적층되고, 싱귤레이트된 SoIC 다이(22)에서 최하단 반도체 다이(21)의 후면은 다이-부착 필름(19)을 통해 유전체 층(68)에 접착된다. 일부 실시예에서, 다이-부착 필름(19)은 접착 필름(예를 들어, 에폭시 필름, 실리콘 필름 등)이다.
도 2f를 참조하면, SoIC 다이(22) 및 도전성 관통 비아(72)를 덮도록 절연 봉지 재료(76)가 재배선 회로 구조물(61) 위에 형성된다. 절연 봉지 재료(76)는 오버 몰딩 프로세스를 통해 형성된 몰딩 화합물(예를 들어, 에폭시 또는 기타 적절한 수지)일 수 있다. 절연 봉지 재료(76)는 이웃하는 도전성 관통 비아(72) 사이의 갭, 최상단 반도체 다이(20) 사이의 갭, 도전성 관통 비아(72)와 SoIC 다이(22) 사이의 갭을 채운다. 절연 봉지 재료(76)의 상면은 도전성 관통 비아(72) 및 최상단 반도체 다이(20)의 후면보다 높다.
다음으로, 도 2g에 도시된 바와 같이, 화학 기계적 연마(CMP) 프로세스 및/또는 기계적 연삭 프로세스와 같은 평탄화 프로세스를 수행하여 도전성 관통 비아(72), 기판(12) 및 최상단 반도체 다이(20)의 기판 관통 비아(14)가 노출될 때까지 절연 봉지 재료(76)를 부분적으로 제거한다. 절연 봉지 재료(76)가 얇아진 후, 절연 봉지재(76')가 형성되어 SoIC 다이(22)와 도전성 관통 비아(72)를 측방으로 봉지한다. 평탄화로 인해, 도전성 관통 비아(72)의 최상단은, 프로세스 변동 내에서, 최상단 반도체 다이(20)의 후면과 실질적으로 수평이거나 동일 평면 상에 있고, 절연 봉지재(76')의 상면과 실질적으로 수평이거나 동일 평면 상에 있다. 도시된 예시적인 실시예에서, 최상단 반도체 다이(20)의 기판 관통 비아(14) 및 도전성 관통 비아(72)가 노출될 때까지 평탄화가 수행된다. 최상단 반도체 다이(20)의 기판(12)은 기판 관통 비아(14)가 노출될 때까지 부분적으로 제거된다.
도 2g에 도시된 바와 같이, 절연 봉지재(76')는 최상단 반도체 다이(20) 사이의 갭을 채울 수 있다. 또한, 절연 봉지재(76')는 최상단 반도체 다이(20)에 의해 덮이지 않은 최하단 반도체 다이(21)의 본딩 유전체 층(17a)의 부분과 접촉한다. 일부 실시예에서, 절연 봉지재(76')는 제 1 봉지 부분(76a) 및 제 2 봉지 부분(76b)을 포함한다. 제 1 봉지 부분(76a)은 최상단 반도체 다이(20)에 의해 덮이지 않은 최하단 반도체 다이(21)의 본딩 유전체 층(17a)의 부분을 덮는다. 제 1 봉지 부분(76a)은 최상단 반도체 다이(20) 사이의 갭을 채우고 최상단 반도체 다이(20)의 측벽과 접촉한다. 제 1 봉지 부분(76a)의 두께는 최상단 반도체 다이(20)의 두께와 실질적으로 동일하다. 제 2 봉지 부분(76b)은 SoIC 다이(22) 및 제 1 봉지 부분(76a)을 측방으로 봉지한다. 또한, 제 2 봉지 부분(76b)은 제 1 봉지 부분(76a)과 연속적이며 최하단 반도체 다이(21)의 측벽과 접촉한다. 제 2 봉지 부분(76b) 및 제 1 봉지 부분(76a)은 일체형 봉지재로서 일체로 형성될 수 있고, 동일한 재료를 가진다. 제 2 봉지 부분(76b)의 두께는 SoIC 다이(22) 및 다이-부착 필름(19)의 전체 두께와 실질적으로 동일하다.
도 2h 내지 도 2m은 재배선 회로 구조물(77) 및 솔더 영역의 형성을 도시한다. 도 2h 내지 도 2l에 도시된 바와 같이, 기판(12) 및 절연 봉지재(76') 상에 유전체 층(78), 재배선 배선(80), 유전체 층(82), 재배선 배선(86) 및 유전체 층(88)을 포함하는 재배선 회로 구조물(77)을 형성한다. 도 2m에 도시된 바와 같이, UBM(Under-Bump Metallurgy)(92) 및 UBM(92) 상에 배치된 전기 커넥터(94)를 포함하는 솔더 영역이 재배선 회로 구조물(77) 상에 형성된다.
도 2h를 참조하면, 유전체 층(78)이 SoIC 다이(22)의 최상단 반도체 다이(20) 및 절연 봉지재(76') 상에 형성된다. 일부 실시예에서, 유전체 층(78)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 일부 실시예에서, 유전체 층(78)은 실리콘 질화물, 실리콘 산화물 등으로 형성된다. 개구부(79)는 유전체 층(78)에 형성되어 도전성 관통 비아(72) 및 기판 관통 비아(14)를 노출시킨다. 개구부(79)의 형성은 포토리소그래피 프로세스를 통해 수행될 수 있다.
다음으로, 도 2i를 참조하면, 재배선 배선(80)은 기판 관통 비아(14) 및 도전성 관통 비아(72)에 접속하도록 형성된다. 재배선 배선(80)은 또한 기판 관통 비아(14) 및 도전성 관통 비아(72)를 상호접속할 수 있다. 재배선 배선(80)은 유전체 층(78) 위의 금속 트레이스(금속 라인)뿐만 아니라, 도전성 관통 비아(72) 및 기판 관통 비아(14)에 전기적으로 접속하기 위해 개구부(79)(도 2h에 도시됨) 내로 연장되는 금속 비아를 포함할 수 있다. 일부 실시예에서, 재배선 배선(80)은 도금 프로세스로 형성되고, 재배선 배선(80) 각각은 시드 층(도시되지 않음) 및 시드 층 위의 도금된 금속 재료를 포함한다. 시드 층과 도금 재료는 동일한 재료 또는 상이한 재료로 형성될 수 있다. 재배선 배선(80)은 알루미늄, 구리, 텅스텐 및 이들의 합금을 포함하는 금속 또는 금속 합금을 포함할 수 있다. 재배선 배선(80)은 논-솔더(non-solder) 재료로 형성된다. 재배선 배선(80)의 비아 부분은 기판 관통 비아(14)의 상면과 물리적으로 접촉할 수 있다.
도 2j를 참조하면, 재배선 배선(80) 및 유전체 층(78) 위에 유전체 층(82)을 형성한다. 유전체 층(82)은 유전체 층(78)과 동일한 후보 재료로부터 선택될 수 있는 폴리머를 이용하여 형성될 수 있다. 예를 들어, 유전체 층(82)은 PBO, 폴리이미드, BCB 등을 포함할 수 있다. 일부 실시예에서, 유전체 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물 등과 같은 비유기 유전체 재료를 포함할 수 있다. 유전체 층(82)에 또한 개구부(84)가 형성되어 재배선 배선(80)을 노출시킨다. 개구부(84)의 형성은 포토리소그래피 프로세스를 통해 수행될 수 있다.
도 2k를 참조하면, 도 2k는 재배선 배선(80)에 전기적으로 접속된 재배선 배선(86)의 형성을 예시한다. 재배선 배선(86)의 형성은 재배선 배선(80)을 형성하기 위한 것과 유사한 방법 및 재료를 채택할 수 있다.
도 2l을 참조하면, 폴리머 층일 수 있는 추가 유전체 층(88)이 재배선 배선(86) 및 유전체 층(82)을 덮도록 형성된다. 유전체 층(88)은 유전체 층(78 및 82)을 형성하기 위해 사용된 동일한 후보 폴리머로부터 선택될 수 있다. 그 다음, 재배선 배선(86)의 금속 패드 부분을 노출시키기 위해 유전체 층(88)에 개구부(들)(90)가 형성된다. 개구부(90)의 형성은 포토리소그래피 프로세스를 통해 수행될 수 있다.
도 2m은 일부 예시적인 실시예에 따른 UBM(92) 및 전기 커넥터(94)의 형성을 예시한다. 도 2m을 참조하면, UBM(92)의 형성은 성막 및 패터닝을 포함할 수 있다. 전기 커넥터(94)의 형성은 UBM(92)의 노출된 부분 상에 솔더를 배치한 후, 솔더를 리플로우하여 솔더 볼을 형성하는 것을 포함할 수 있다. 일부 실시예에서, 전기 커넥터(94)의 형성은 재배선 배선(86) 위에 솔더 영역을 형성하기 위해 도금 단계를 수행한 후, 솔더 영역을 리플로우하는 것을 포함한다. 전기 커넥터(94)는 또한 도금을 통해 형성될 수 있는 금속 필러 또는 금속 필러 및 솔더 캡을 포함할 수도 있다. 설명 전반에 걸쳐, SoIC 다이(22), 도전성 관통 비아(72), 절연 봉지재(76'), 재배선 회로 구조물(61) 및 재배선 회로 구조물(77)을 포함하는 결합된 구조물은 패키지(100)로 지칭되며, 이는 둥근 평면도 형상의 복합 웨이퍼일 수 있다.
다음으로, 패키지(100)는 캐리어(60)로부터 디본딩된다. 디본딩 층(62)은 또한 패키지(100)로부터 세정된다. 디본딩은 디본딩 층(62)을 분해하기 위해 디본딩 층(62) 상에 UV 광 또는 레이저와 같은 광을 조사함으로써 수행될 수 있다. 디본딩 프로세스에서, 테이프(도시되지 않음)는 유전체 층(88) 및 전기 도전체(94) 상에 접착될 수 있다. 후속하는 단계에서, 캐리어(60) 및 디본딩 층(62)은 패키지(100)로부터 제거된다. 패키지(100)를 다수의 통합 팬아웃(Integrated Fan-out; InFO) 패키지 패키지로 쏘잉하기 위해 다이 쏘 프로세스가 수행되며, 각각은 적어도 하나의 SoIC 다이(22), 도전성 관통 비아(72), 절연 봉지재(76'), 재배선 회로 구조물(61), 및 재배선 회로 구조물(77)을 포함한다. 결과의 패키지 중 하나는 도 2n에 도시된 패키지(100)로 도시된다.
도 2n은 본 개시내용의 일부 실시예에 따른 패키지 온 패키지(package on package; PoP) 구조물을 예시한다. 도 2n을 참조하면, PoP 구조물이 형성되도록 다른 패키지(200)가 제공되고 패키지(102)와 본딩된다. 본 개시의 일부 실시예에서, 패키지(200)와 패키지(102) 사이의 본딩은 재배선 배선(66)의 금속 패드 부분을 패키지(200)의 금속 패드에 결합하는 솔더 영역(98)을 통해 수행된다. 패키지(200)는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 다이, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 다이 등과 같은 메모리 다이일 수 있는 디바이스 다이(202)를 포함한다. 메모리 다이는 또한 일부 예시적인 실시예에서 패키지 기판(204)에 본딩될 수 있다.
도 3a 내지 도 3n은 본 개시의 일부 실시예에 따른 SoIC 다이의 집적 팬아웃 패키지 구조물을 제조하기 위한 프로세스 플로우를 개략적으로 예시하는 단면도이다.
도 3a 내지 도 3d를 참조하면, 도 3a 내지 도 3d에 도시된 프로세스는 도 2a 내지 도 2d에 도시된 프로세스와 동일하므로, 도 3a 내지 도 3d에 대한 상세한 설명은 생략한다.
도 3e를 참조하면, 도전성 관통 비아(72)를 형성한 후에, 도 1d에 도시된 적어도 하나의 싱귤레이트된 SoIC 다이(22)가 픽업되어 재배선 회로 구조물(61)의 유전체 층(68) 위에 배치된다. 단일 싱귤레이트된 SoIC 다이(22) 및 그 주변의 도전성 관통 비아(72)는 예시를 위해 도 3e에 도시되어 있다. 그러나, 도 3a 내지 도 3n에 도시된 프로세스 단계는 웨이퍼 레벨에서 복수의 영역 상에서 수행될 수 있으며, 일부 실시예에서 캐리어(60) 위에 배치된 싱귤레이트된 SoIC 다이(22) 및 도전성 관통 비아(72) 모두에 대해 수행될 수 있다는 점에 유의한다. 도 3e에 도시된 바와 같이, 최상단 반도체 다이(20)는 최하단 반도체 다이(21) 위에 적층되고, 싱귤레이트된 SoIC 다이(22)에서 최하단 반도체 다이(21)의 후면은 다이-부착 필름(19)을 통해 유전체 층(68)에 접착된다. 일부 실시예에서, 다이-부착 필름(19)은 접착 필름(예를 들어, 에폭시 필름, 실리콘 필름 등)이다.
싱귤레이트된 SoIC 다이(22)가 유전체 층(68) 위에 장착된 후에, 기판 관통 비아(14)가 기판(12)의 후면으로부터 돌출될 때까지 최상단 반도체 다이(20)의 기판(12)을 부분적으로 제거하기 위해 제거 프로세스가 수행된다. 일부 실시예에서, 기판(12)은 실리콘 기판이고, 실리콘 리세싱 프로세스가 기판(12)을 부분적으로 제거(예를 들어, 박형화)하기 위해 수행되며, 여기서 등방성 에칭 프로세스가 기판(12)을 부분적으로 제거하여 기판 관통 비아(14)가 기판(12)의 후면으로부터 돌출되게 하며, 기판(12)을 에칭하는데 사용되는 에칭제는 육플루오린화물(SF6) 또는 다른 적절한 에칭제를 포함한다. 기판 관통 비아(14)의 상단부와 기판(12)의 후면 사이의 레벨 높이 차이는 약 1 마이크로미터 내지 약 2 마이크로미터의 범위 내일 수 있다.
도 3f를 참조하면, 절연 봉지 재료(76)가 재배선 회로 구조물(61) 위에 형성되어 SoIC 다이(22) 및 도전성 관통 비아(72)를 덮는다. 절연 봉지 재료(76)는 오버 몰딩 프로세스를 통해 형성된 몰딩 화합물(예를 들어, 에폭시 또는 기타 적절한 수지)일 수 있다. 절연 봉지 재료(76)는 이웃하는 도전성 관통 비아(72) 사이의 갭, 최상단 반도체 다이(20) 사이의 갭, 도전성 관통 비아(72)와 SoIC 다이(22) 사이의 갭을 채운다. 절연 봉지 재료(76)의 상면은 기판 관통 비아(14)의 상단부, 최상단 반도체 다이(20)의 후면, 및 도전성 관통 비아(72)보다 더 높다.
다음으로, 도 3g에 도시된 바와 같이, 화학 기계적 연마(CMP) 프로세스 및/또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행되어 최상단 반도체 다이(20)의 후면으로부터 돌출된 도전성 관통 비아(72) 및 기판 관통 비아(14)가 노출될 때까지 절연 봉지 재료(76)를 부분적으로 제거한다. 절연 봉지 재료(76)가 박형화된 후에, 절연 봉지재(76'')가 SoIC 다이(22) 및 도전성 관통 비아(72)를 측방으로 봉지하도록 형성된다. 평탄화로 인해, 도전성 관통 비아(72)의 상단부 및 기판 관통 비아(14)의 상단부는 프로세스 변동 내에서 절연 봉지재(76'')의 상면과 실질적으로 수평이거나 동일 평면 상에 있다. 도시된 예시적인 실시예에서, 평탄화는 최상단 반도체 다이(20)로부터 돌출된 도전성 관통 비아(72) 및 기판 관통 비아(14)가 노출될 때까지 수행된다.
도 3g에 도시된 바와 같이, 절연 봉지재(76'')는 최상단 반도체 다이(20) 사이의 갭을 채울 수 있다. 절연 봉지재(76'')는 최상단 반도체 다이(20)의 후면을 덮는다. 또한, 절연 봉지재(76'')는 최상단 반도체 다이(20)에 의해 덮이지 않은 최하단 반도체 다이(21)의 본딩 유전체 층(17a)의 부분과 접촉한다. 일부 실시예에서, 절연 봉지재(76'')는 제 1 봉지 부분(76a), 제 2 봉지 부분(76b), 및 제 3 봉지 부분(76c)을 포함한다. 제 1 봉지 부분(76a)은 최상단 반도체 다이(20)에 의해 덮이지 않은 최하단 반도체 다이(21)의 본딩 유전체 층(17a)의 부분을 덮는다. 제 1 봉지 부분(76a)은 최상단 반도체 다이(20) 사이의 갭을 채우고 최상단 반도체 다이(20)의 측벽과 접촉한다. 제 1 봉지 부분(76a)의 두께(T1)는 최상단 반도체 다이(20)의 두께와 실질적으로 동일하다. 제 2 봉지 부분(76b)은 SoIC 다이(22) 및 제 1 봉지 부분(76a)을 측방으로 봉지한다. 제 2 봉지 부분(76b)은 제 1 봉지 부분(76a)과 연속적이며 최하단 반도체 다이(21)의 측벽과 접촉한다. 제 2 봉지 부분(76b)의 두께(T2)는 SoIC 다이(22) 및 다이-부착 필름(19)의 전체 두께와 실질적으로 동일하다. 또한, 제 3 봉지 부분(76c)은 최상단 반도체 다이(20)의 후면을 덮고 최상단 반도체 다이(20)의 후면으로부터 돌출된 기판 관통 비아(14)를 측방으로 봉지한다. 다르게 말하면, 최상단 반도체 다이(20)의 후면으로부터 돌출된 기판 관통 비아(14)는 제 3 봉지 부분(76c)을 관통한다. 제 3 봉지 부분(76c)은 제 1 봉지 부분(76a)에 의해 측방으로 둘러싸여 있고 제 1 봉지 부분(76a)과 연속적이다. 제 3 봉지부(76c)의 두께(T3)는 약 1 마이크로미터 내지 약 2 마이크로미터의 범위 내일 수 있다. 최상단 반도체 다이(20)의 기판(12)은 여전히 제3 봉지 부분(76c)에 의해 덮이고 이 단계에서 드러나지 않음에 유의한다.
도 3h 내지 도 3m은 재배선 회로 구조물(77) 및 솔더 영역의 형성을 예시한다. 도 3h 내지 도 3l에 도시된 바와 같이, 도전성 관통 비아(72)의 상단부, 기판 관통 비아(14)의 상단부 및 절연 봉지재(76'') 상에 유전체 층(78), 재배선 배선(80), 유전체 층(82), 재배선 배선(86) 및 유전체 층(88)을 포함하는 재배선 회로 구조물(77)이 형성된다. 재배선 회로 구조물(77)은 절연 봉지재(76'')에 의해 기판(12)으로부터 이격된다. 도 3m에 도시된 바와 같이, UBM(Under-Bump Metallurgy)(92) 및 UBM(92) 상에 배치된 전기 커넥터(94)를 포함하는 솔더 영역이 재배선 회로 구조물(77) 상에 형성된다.
도 3h 내지 도 3n을 참조하면, 도 2h 내지 도 2n을 참조하여 상기 논의된 것과 유사한 프로세스 및 재료가 사용될 수 있다.
도 4a 내지 도 4n은 본 개시내용의 일부 대안적인 실시예에 따른 SoIC 다이의 집적 팬아웃 패키지 구조물을 제조하기 위한 프로세스 플로우를 개략적으로 예시하는 단면도이다.
도 4a 내지 도 4d를 참조하면, 도 2a 내지 도 2d를 참조하여 상기 논의된 것과 유사한 프로세스 및/또는 재료가 사용될 수 있다.
도 4e를 참조하면, 도전성 관통 비아(72)를 형성한 후에, 도 1d에 도시된 싱귤레이트된 SoIC 다이(22)와 같은 적어도 하나의 싱귤레이트된 SoIC 다이가 픽업되어 재배선 회로 구조물(61)의 유전체 층(68) 위에 배치된다. 단일의 싱귤레이트된 SoIC 다이(22) 및 그 주변의 도전성 관통 비아(72)만이 예시를 위해 도 4e에 도시되어 있다. 그러나, 도 4a 내지 도 4n에 도시된 프로세스 단계는 웨이퍼 레벨에서 복수의 영역에 대해 수행될 수 있고, 일부 실시예에서 싱귤레이트된 캐리어(60) 위에 배치된 싱귤레이트된 SoIC 다이(22) 및 도전성 관통 비아(72)에 대해 모두 수행될 수 있다는 것에 유의한다. 도 4e에 도시된 바와 같이, 최상단 반도체 다이(20)는 최하단 반도체 다이(21) 위에 적층되고, 싱귤레이트된 SoIC 다이(22)에서 최하단 반도체 다이(21)의 후면은 다이-부착 필름(19)을 통해 유전체 층(68)에 접착된다. 일부 실시예에서, 다이-부착 필름(19)은 접착 필름(예를 들어, 에폭시 필름, 실리콘 필름 등)이다.
싱귤레이트된 SoIC 다이(22)가 유전체 층(68) 위에 장착된 후에, 기판 관통 비아(14)가 기판(12)의 후면으로부터 돌출될 때까지 최상단 반도체 다이(20)의 기판(12)을 부분적으로 제거하기 위해 제거 프로세스가 수행된다. 일부 실시예에서, 기판(12)은 실리콘 기판이고, 실리콘 리세싱 프로세스는 기판(12)을 부분적으로 제거(예를 들어, 박형화)하기 위해 수행되며, 여기서 등방성 에칭 프로세스가 기판(12)을 부분적으로 제거하여 기판 관통 비아(14)가 기판(12)의 후면으로부터 돌출되게 하고, 기판(12)을 에칭하기 위해 사용되는 에칭제는 육플루오린화물(SF6) 또는 다른 적절한 에칭제를 포함한다. 기판 관통 비아(14)의 상단부와 기판(12)의 후면 사이의 레벨 높이 차이는 약 1 마이크로미터 내지 약 2 마이크로미터의 범위 내일 수 있다.
기판(12)의 부분 제거 프로세스가 수행된 후에, 유전체 층(74)이 재배선 회로 구조물(61) 위에 컨포멀하게 형성되어 SoIC 다이(22) 및 도전성 관통 비아(72)를 덮는다. 일부 실시예에서, 유전체 재료 층(74)은 실리콘 산화물(SiOx, 여기서 x > 0), 실리콘 질화물(SiNx, 여기서 x > 0), 실리콘 산질화물(SiOxNy, 여기서 x > 0 및 y > 0) 또는 다른 적절한 유전체 재료일 수 있다. 유전체 층(74)의 두께는 약 4 마이크로미터 내지 약 6 마이크로미터의 범위 내일 수 있다.
도 4f를 참조하면, 재배선 회로 구조물(61), SoIC 다이(22) 및 도전성 관통 비아(72)를 덮는 절연 봉지 재료(76)가 유전체 층(74) 상에 형성된다. 절연 봉지 재료(76)는 오버몰딩 프로세스를 통해 형성된 몰딩 화합물(예를 들어, 에폭시 또는 기타 적절한 수지)일 수 있다. 절연 봉지 재료(76)는 이웃하는 도전성 관통 비아(72) 사이의 갭, 최상단 반도체 다이(20) 사이의 갭, 도전성 관통 비아(72)와 SoIC 다이(22) 사이의 갭을 채운다. 절연 봉지 재료(76)의 상면은 기판 관통 비아(14)의 상단부, 최상단 반도체 다이(20)의 후면, 및 도전성 관통 비아(72)보다 더 높다.
다음으로, 도 4g에 도시된 바와 같이, 화학 기계적 연마(CMP) 프로세스 및/또는 기계적 연상 프로세스와 같은 평탄화가 수행되어 최상단 반도체 다이(20)로부터 돌출된 기판 관통 비아(14)가 노출될 때까지 절연 봉지 재료(76) 및 유전체 층(74)을 부분적으로 제거한다. 절연 봉지 재료(76) 및 유전체 층(74)이 부분적으로 제거된 후에, 절연 봉지재(76''')가 형성되어 SoIC 다이(22) 및 도전성 관통 비아(72)를 측방으로 봉지한다. 평탄화로 인해, 도전성 관통 비아(72)의 상단부 및 기판 관통 비아(14)의 상단부는 프로세스 변동 내에서 절연 봉지재(76''')의 상면과 실질적으로 수평이거나 동일 평면 상에 있다. 도시된 예시적인 실시예에서, 평탄화는 최상단 반도체 다이(20)로부터 돌출된 기판 관통 비아(14)가 노출될 때까지 수행된다. 또한, 절연 봉지재(76''')를 형성한 후에, 최상단 반도체 다이(20)의 후면을 덮는 유전체 층(74)의 일부가 노출되고, 유전체 층(74)의 노출된 부분의 상면은 프로세스 변동 내에서 절연 봉지재(76''')의 상면과 실질적으로 수평이거나 동일 평면 상에 있다.
도 4g에 도시된 바와 같이, 절연 봉지재(76''')는 최상단 반도체 다이(20) 사이의 갭을 채울 수 있다. 절연 봉지재(76''')는 유전체 층(74)에 의해 SoIC 다이(22) 및 도전성 관통 비아(72)로부터 이격된다. 일부 실시예에서, 절연 봉지재(76''')는 제 1 봉지 부분(76a) 및 제 2 봉지 부분(76b)을 포함한다. 제 1 봉지 부분(76a)은 유전체 층(74) 상에 배치되고, 최상단 반도체 다이(20)에 의해 덮이지 않는 최하단 반도체 다이(21)의 본딩 유전체 층(17a)의 부분 위에 위치된다. 제 1 봉지 부분(76a)은 상단부 반도체 다이(20) 사이의 갭을 채우고 유전체 층(74)에 의해 상단부 반도체 다이(20)의 측벽으로부터 이격된다. 유전체 층(74)을 성막함으로써, 제 1 봉지 부분(76a)은 최상단 반도체 다이(20)에 의해 덮이지 않는 최하단 반도체 다이(21)의 본딩 유전체 층(17a)의 부분으로부터 이격된다. 최상단 반도체 다이(20)의 후면으로부터 돌출된 기판 관통 비아(14)는 유전체 층(74)을 관통한다. 제 1 봉지 부분(76a)의 두께(T1)는 유전체 층(74)으로 인해 최상단 반도체 다이(20)의 두께보다 작다. 제 2 봉지 부분(76b)은 SoIC 다이(22) 및 제 1 봉지 부분(76a)을 측방으로 봉지한다. 제 2 봉지 부분(76b)은 제 1 봉지 부분(76a)과 연속적이며 유전체 층(74)에 의해 최상단 반도체 다이(20) 및 최하단 반도체 다이(21)의 측벽으로부터 이격된다. 또한, 제 2 봉지 부분(76b)은 유전체 층(74)에 의해 도전성 관통 비아(72) 및 재배선 회로 구조물(61)로부터 이격된다. 제 2 봉지 부분(76b)의 두께(T2)는 유전체 층(74)으로 인한 SoIC 다이(22) 및 다이 부착 필름(19)의 전체 두께보다 작다. 최상단 반도체 다이(20)의 기판(12)은 여전히 유전체 층(74)에 의해 덮이고 이 단계에서 드러나지 않다는 것에 유의한다.
도 4h 내지 도 4m은 재배선 회로 구조물(77) 및 솔더 영역의 형성을 예시한다. 도 4h 내지 도 4l에 도시된 바와 같이, 도전성 관통 비아(72)의 상단부, 기판 관통 비아(14)의 상단부 및 절연 봉지재(76''') 상에 유전체 층(78), 재배선 배선(80), 유전체 층(82), 재배선 배선(86) 및 유전체 층(88)을 포함하는 재배선 회로 구조물(77)가 형성되고, 여기서 유전체 층(78)은 유전체 층(74), 절연 봉지재(76''') 및 도전성 관통 비아(72)를 덮는다. 재배선 회로 구조물(77)은 유전체 층(74)에 의해 SoIC 다이(22)로부터 이격되어 있다. 도 4m에 도시된 바와 같이, UBM(Under-Bump Metallurgy) 및 UBM(92) 상에 배치된 전기 커넥터(94)를 포함하는 솔더 영역이 재배선 회로 구조물(77) 상에 형성된다.
도 4h 내지 도 4m을 참조하면, 유사한 프로세스 및 재료가 도 2h 내지 도 2m을 참조하여 상기 논의된 바와 같이 사용될 수 있다.
상술한 실시예에서, 절연 봉지재(76', 76'', 76''')는 단일 몰딩 프로세스에 이어 CMP 프로세스 및/또는 기계적 연삭 프로세스를 통해 형성되기 때문에, 프로세스 시간 및 제조 비용이 감소될 수 있다. 또한, 신뢰성 및 프로세스 수율이 향상될 수 있다.
본 개시의 일부 실시예에 따르면, 디바이스 다이, 절연 봉지재, 및 제 1 재배선 회로를 포함하는 패키지 구조물이 제공된다. 디바이스 다이는 제 1 반도체 다이 및 제 2 반도체 다이를 포함한다. 제 1 반도체 다이는 제 2 반도체 다이 위에 적층되고 제 2 반도체 다이에 전기적으로 접속된다. 절연 봉지재는 디바이스 다이를 측방으로 봉지한다. 절연 봉지재는 제 1 봉지 부분 및 제 1 봉지 부분에 접속된 제 2 봉지 부분을 포함한다. 제 1 봉지 부분은 제 2 반도체 다이 상에 배치되고 제 1 반도체 다이를 측방으로 봉지한다. 제 2 봉지 부분은 제 1 절연 봉지 및 제 2 반도체 다이를 측방으로 봉지한다. 제 1 재배선 회로 구조물은 디바이스 다이 및 절연 봉지재의 제 1 표면 상에 배치되고, 제 1 재배선 회로 구조물은 디바이스 다이에 전기적으로 접속된다. 일부 실시예에서, 제 1 반도체 다이는 제 1 본딩 구조물을 포함하고, 제 2 반도체 다이는 제 2 본딩 구조물을 포함하고, 제 1 본딩 구조물은 제 2 본딩 구조물에 본딩된다. 일부 실시예에서, 제 1 본딩 구조물은 제 1 본딩 유전체 층 및 제 1 본딩 유전체 층에 매립된 제 1 본딩 도전체를 포함하고, 제 2 본딩 구조물은 제 2 본딩 유전체 층 및 제 2 본딩 유전체 층에 매립된 제 1 본딩 도전체를 포함하고, 제 1 본딩 도전체는 제 2 본딩 도전체와 본딩되고, 제 1 본딩 유전체 층은 제 2 본딩 유전체 층의 제 1 부분과 본딩된다. 일부 실시예에서, 절연 봉지재의 제 1 봉지 부분은 제 2 본딩 유전체 층의 제 2 부분과 접촉하고, 제 2 본딩 유전체 층의 제 2 부분은 제 1 본딩 유전체 층에 의해 덮이지 않는다. 일부 실시예에서, 절연 봉지재의 제 1 봉지 부분은 제 1 반도체 다이의 측벽과 접촉하고, 절연 봉지재의 제 2 봉지 부분은 제 2 반도체 다이의 측벽과 접촉한다. 일부 실시예에서, 절연 봉지재는 제 1 반도체 다이 상에 배치된 제 3 봉지 부분을 더 포함하고, 제 3 봉지 부분은 제 1 봉지 부분에 접속되고 제 1 봉지 부분에 의해 측방으로 봉지된다. 일부 실시예에서, 제 1 반도체 다이는 제 3 봉지 부분을 관통하고 제 1 재배선 회로 구조물에 전기적으로 접속된 반도체 관통 비아를 포함한다. 일부 실시예에서, 패키지 구조물은 디바이스 다이를 덮는 유전체 층을 더 포함하고, 디바이스 다이는 유전체 층에 의해 절연 봉지재로부터 이격된다. 일부 실시예에서, 패키지 구조물은 디바이스 다이 옆에 배치된 도전성 관통 비아 - 도전성 관통 비아는 절연 봉지재의 제 2 봉지 부분을 관통함 - ; 및 디바이스 다이 및 절연 봉지재의 제 2 표면 상에 배치된 제 2 재배선 회로 구조물을 포함하고, 제 2 재배선 회로 구조물은 도전성 관통 비아를 통해 제 1 및 제 2 재배선 회로 구조물에 전기적으로 접속된다. 일부 실시예에서, 패키지 구조물은 디바이스 다이 및 도전성 관통 비아의 측벽을 덮는 유전체 층을 더 포함하고, 디바이스 다이 및 도전성 관통 비아는 유전체 층에 의해 절연 봉지재로부터 이격된다.
본 개시의 일부 다른 실시예에 따르면, 최하단 반도체 다이, 적어도 하나의 최상단 반도체 다이, 절연 봉지재, 및 제 1 재배선 회로 구조물을 포함하는 패키지 구조물이 제공된다. 최하단 반도체 다이는 제 1 반도체 기판, 제 1 반도체 다이 상에 배치된 제 1 상호접속 구조물, 및 제 1 상호접속 구조물 상에 배치되고 제 1 상호접속 구조물에 전기적으로 접속된 제 1 본딩 구조물을 포함한다. 적어도 하나의 최상단 반도체 다이는 제 2 반도체 기판, 제 2 반도체 기판의 후면으로부터 돌출된 반도체 비아, 제 2 반도체 다이 상에 배치된 제 2 상호접속 구조물, 및 제 2 상호접속 구조물 상에 배치되고 제 2 상호접속 구조물에 전기적으로 접속된 제 2 본딩 구조물을 포함한다. 제 2 본딩 구조물은 제 1 본딩 구조물의 일 부분과 본딩되고, 최하단 반도체 다이의 측면 치수는 최상단 반도체 다이의 측면 치수보다 크다. 절연 봉지재는 제 1 반도체 다이 및 제 2 반도체 다이를 덮는다. 제 1 재배선 회로 구조물은 최상단 반도체 다이 및 절연 봉지재의 상면 상에 배치되고, 반도체 관통 비아는 절연 봉지재를 관통하고 제 1 재배선 회로 구조물에 전기적으로 접속된다. 일부 실시예에서, 절연 봉지재의 일 부분이 제 2 반도체 기판의 후면을 덮고, 반도체 관통 비아가 절연 봉지재의 부분을 관통한다. 일부 실시예에서, 절연 봉지재는 최하단 반도체 다이의 제 1 본딩 구조물 상에 배치되고 최하단 반도체 다이의 제 1 본딩 구조물과 접촉하는 제 1 봉지 부분; 제 1 봉지 부분 및 최하단 반도체 다이를 측방으로 봉지하는 제 2 봉지 부분; 및 최상단 반도체 다이의 제 2 반도체 기판의 후면을 덮는 제 3 봉지 부분을 포함하고, 제 1 봉지 부분은 제 3 봉지 부분 및 최상단 반도체 다이를 측방으로 봉지한다. 일부 실시예에서, 최상단 반도체 다이는 절연 봉지재에 의해 제 1 재배선 회로 구조물로부터 이격된다. 일부 실시예에서, 패키지 구조물은 절연 봉지재를 관통하는 도전성 관통 비아; 및 절연 봉지재의 하면 상에 배치된 제 2 재배선 회로 구조물을 더 포함하고, 제 2 재배선 회로 구조물은 도전성 관통 비아를 통해 제 1 및 제 2 재배선 회로 구조물과 전기적으로 접속된다.
본 개시의 일부 다른 실시예에 따르면, 최하단 반도체 다이, 적어도 하나의 최상단 반도체 다이, 유전체 층, 및 절연 봉지재를 포함하는 패키지 구조물이 제공된다. 적어도 하나의 상위 계층 반도체 다이는 최하단 반도체 다이와 본딩되고, 최하단 반도체 다이의 측면 치수는 최상단 반도체 다이의 측면 치수보다 크며, 최상단 반도체 다이는 그 후면으로부터 돌출된 반도체 관통 비아를 포함한다. 최하단 반도체 다이 및 최상단 반도체 다이를 덮는 유전체 층, 및 반도체 관통 비아는 최상단 반도체 다이의 후면을 덮는 유전체 층의 일 부분을 관통한다. 절연 봉지재는 제 1 반도체 다이 및 제 2 반도체 다이를 측방으로 봉지하여 최하단 반도체 다이 및 최상단 반도체 다이가 유전체 층에 의해 절연 봉지재로부터 이격되도록 한다. 일부 실시예에서, 패키지 구조물은 최상단 반도체 다이 및 절연 봉지재의 상면 상에 배치된 제 1 재배선 회로 구조물을 더 포함하고, 여기서 반도체 관통 비아는 유전체 층의 부분을 관통하고 제 1 재배선 회로 구조물에 전기적으로 접속된다. 일부 실시예에서, 제 1 재배선 회로 구조물은 유전체 층에 의해 절연 봉지재로부터 이격된다. 일부 실시예에서, 패키지 구조물은 절연 봉지재를 관통하는 도전성 관통 비아; 및 절연 봉지재의 하면 상에 배치된 제 2 재배선 회로 구조물을 포함하고, 제 2 재배선 회로 구조물은 도전성 관통 비아를 통해 상기 제 1 및 제 2 재배선 회로 구조물과 전기적으로 접속된다. 일부 실시예에서, 도전성 관통 비아 및 제 2 재배선 회로 구조물은 유전체 층에 의해 절연 봉지재로부터 이격된다.
상기는 본 개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 패키지 구조물에 있어서,
제 1 반도체 다이;
제 2 반도체 다이 - 상기 제 1 반도체 다이는 상기 제 2 반도체 다이 위에 적층되고 상기 제 2 반도체 다이에 전기적으로 접속됨 -;
상기 제 1 반도체 다이 및 상기 제 2 반도체 다이를 측방으로 봉지하는 절연 봉지재(encapsulant) - 상기 절연 봉지재는 제 1 봉지 부분 및 상기 제 1 봉지 부분과 연속적인 제 2 봉지 부분을 포함하고, 상기 제 1 봉지 부분은 상기 제 2 반도체 다이 상에 배치되고 상기 제 1 반도체 다이를 측방으로 봉지하고, 상기 제 2 봉지 부분은 상기 제 1 봉지 부분 및 상기 제 2 반도체 다이를 측방으로 봉지함 - ; 및
상기 제 1 반도체 다이, 상기 제 2 반도체 다이, 및 상기 절연 봉지재의 제 1 표면 상에 배치된 제 1 재배선 회로 구조물 - 상기 제 1 재배선 회로 구조물은 상기 제 1 반도체 다이에 전기적으로 접속됨 -
을 포함하는, 패키지 구조물.
2. 제 1 항에 있어서, 상기 제 1 반도체 다이는 제 1 본딩 구조물을 포함하고, 상기 제 2 반도체 다이는 제 2 본딩 구조물을 포함하고, 상기 제 1 본딩 구조물은 상기 제 2 본딩 구조물에 본딩되는 것인, 패키지 구조물.
3. 제 2 항에 있어서, 상기 제 1 본딩 구조물은 제 1 본딩 유전체 층 및 상기 제 1 본딩 유전체 층에 매립된 제 1 본딩 도전체를 포함하고, 상기 제 2 본딩 구조물은 상기 제 2 본딩 유전체 층 및 상기 제 2 본딩 유전체 층에 매립된 제 2 본딩 도전체를 포함하고, 상기 제 1 본딩 도전체는 상기 제 2 본딩 도전체에 본딩되고, 상기 제 1 본딩 유전체 층은 상기 제 2 본딩 유전체 층의 제 1 부분에 본딩되는 것인, 패키지 구조물.
4. 제 3 항에 있어서, 상기 절연 봉지재의 제 1 봉지 부분은 상기 제 2 본딩 유전체 층의 제 2 부분과 접촉하고, 상기 제 2 본딩 유전체 층의 제 2 부분은 상기 제 1 본딩 유전체에 의해 덮이지 않는 것인, 패키지 구조물.
5. 제 1 항에 있어서, 상기 절연 봉지재의 제 1 봉지 부분은 상기 제 1 반도체 다이의 측벽과 접촉하고, 상기 절연 봉지재의 제 2 봉지 부분은 상기 제 2 반도체 다이의 측벽과 접촉하는 것인, 패키지 구조물.
6. 제 1 항에 있어서, 상기 절연 봉지재는 상기 제 1 반도체 다이 상에 배치된 제 3 봉지 부분을 더 포함하고, 상기 제 3 봉지 부분은 상기 제 1 봉지 부분과 연속적이며 상기 제 1 봉지 부분에 의해 측방으로 봉지되는 것인, 패키지 구조물.
7. 제 1 항에 있어서, 상기 제 1 봉지 부분 및 상기 제 2 봉지 부분은 동일한 재료인 것인, 패키지 구조물.
8. 제 1 항에 있어서,
상기 제 1 반도체 다이 및 상기 제 2 반도체 다이를 덮는 유전체 층
을 더 포함하고, 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이는 상기 유전체 층에 의해 상기 절연 봉지재로부터 이격되는 것인, 패키지 구조물.
9. 제 1 항에 있어서,
상기 제 2 반도체 다이의 옆에(aside) 배치된 도전성 관통 비아 - 상기 도전성 관통 비아는 상기 절연 봉지재의 제 2 봉지 부분을 관통함 - ; 및
제 2 재배선 회로 구조물 - 상기 제 2 반도체 다이는 상기 제 1 반도체 다이와 상기 제 2 재배선 회로 구조물 사이에 개재되고, 상기 제 2 재배선 회로 구조물은 상기 도전성 관통 비아를 통해 상기 제 1 재배선 회로 구조물에 전기적으로 접속됨 -
을 더 포함하는 것인, 패키지 구조물.
10. 제 9 항에 있어서,
상기 제 1 반도체 다이 및 상기 도전성 관통 비아의 측벽을 덮는 유전체 층
을 더 포함하고, 상기 제 1 반도체 다이 및 상기 도전성 관통 비아는 상기 유전체 층에 의해 상기 절연 봉지재로부터 이격되는 것인, 패키지 구조물.
11. 패키지 구조물에 있어서,
제 1 반도체 기판, 상기 제 1 반도체 기판 상에 배치된 제 1 상호접속 구조물, 및 상기 제 1 상호접속 구조물 상에 배치되고 상기 제 1 상호접속 구조물에 전기적으로 접속된 제 1 본딩 구조물을 포함하는 최하단(bottom tier) 반도체 다이;
제 2 반도체 기판, 상기 제 2 반도체 기판의 후면으로부터 돌출된 기판 관통 비아(through substrate via), 상기 제 2 반도체 기판 상에 배치된 제 2 상호접속 구조물, 및 상기 제 2 상호접속 구조물 상에 배치되고 상기 제 2 상호접속 구조물에 전기적으로 접속된 제 2 본딩 구조물을 포함하는 최상단(top tier) 반도체 다이 - 상기 제 2 본딩 구조물은 상기 제 1 본딩 구조물의 일 부분과 본딩되며, 상기 최하단 반도체 다이의 측면 치수(lateral dimension)는 상기 최상단 반도체 다이의 측면 치수보다 더 큼 - ;
상기 최하단 반도체 다이 및 상기 최상단 반도체 다이를 덮는 절연 봉지재; 및
상기 최상단 반도체 다이 및 상기 절연 봉지재의 상면 상에 배치된 제 1 재배선 회로 구조물 - 상기 기판 관통 비아는 상기 절연 봉지재를 관통하고, 상기 기판 관통 비아는 상기 제 1 재배선 회로 구조물에 전기적으로 접속됨 -
을 포함하는, 패키지 구조물.
12. 제 11 항에 있어서, 상기 절연 봉지재의 일 부분은 상기 제 2 반도체 기판의 후면을 덮고, 상기 기판 관통 비아는 상기 절연 봉지재의 부분을 관통하는 것인, 패키지 구조물.
13. 제 11 항에 있어서, 상기 절연 봉지재는,
상기 최하단 반도체 다이의 상기 제 1 본딩 구조물 상에 배치되고 상기 최하단 반도체 다이의 상기 제 1 본딩 구조물과 접촉하는 제 1 봉지 부분;
상기 제 1 봉지 부분 및 상기 최하단 반도체 다이를 측방으로 봉지하는 제 2 봉지 부분; 및
상기 최상단 반도체 다이의 상기 제 2 반도체 기판의 후면을 덮는 제 3 봉지 부분 - 상기 제 1 봉지 부분은 상기 제 3 봉지 부분 및 상기 최상단 반도체 다이를 측방으로 봉지함 -
을 포함하는 것인, 패키지 구조물.
14. 제 11 항에 있어서, 상기 최상단 반도체 다이는 상기 절연 봉지재에 의해 상기 제 1 재배선 회로 구조물로부터 이격되는 것인, 패키지 구조물.
15. 제 11 항에 있어서,
상기 절연 봉지재를 관통하는 도전성 관통 비아; 및
상기 절연 봉지재의 하면 상에 배치된 제 2 재배선 회로 구조물 - 상기 제 2 재배선 회로 구조물은 상기 도전성 관통 비아를 통해 상기 제 1 재배선 회로 구조물에 전기적으로 접속됨 -
을 포함하는, 패키지 구조물.
16. 패키지 구조물에 있어서,
최하단 반도체 다이;
상기 최하단 반도체 다이와 본딩된 최상단 반도체 다이 - 상기 최하단 반도체 다이의 측면 치수는 상기 최상단 반도체 다이의 측면 치수보다 크며, 상기 최상단 반도체 다이는 상기 최상단 반도체 다이의 후면으로부터 돌출된 기판 관통 비아를 포함함 - ;
상기 최하단 반도체 다이 및 상기 최상단 반도체 다이를 덮는 유전체 층 - 상기 기판 관통 비아는 상기 최상단 반도체 다이의 후면 상의 상기 유전체 층의 일 부분을 관통함 -; 및
상기 최하단 반도체 다이 및 상기 최상단 반도체 다이가 상기 유전체 층에 의해 절연 봉지재로부터 이격되도록 상기 최하단 반도체 다이 및 상기 최상단 반도체 다이를 측방으로 봉지하는 상기 절연 봉지재
를 포함하는, 패키지 구조물.
17. 제 16 항에 있어서,
상기 최상단 반도체 다이 및 상기 절연 봉지재의 상면 상에 배치된 제 1 재배선 회로 구조물 - 상기 기판 관통 비아가 상기 제 1 재배선 회로 구조물에 전기적으로 접속됨 -
을 더 포함하는, 패키지 구조물.
18. 제 17 항에 있어서, 상기 제 1 재배선 회로 구조물은 상기 유전체 층에 의해 상기 절연 봉지재로부터 이격되는 것인, 패키지 구조물.
19. 제 17 항에 있어서,
상기 절연 봉지재를 관통하는 도전성 관통 비아; 및
상기 절연 봉지재의 하면 상에 배치된 제 2 재배선 회로 구조물 - 상기 제 2 재배선 회로 구조물은 상기 도전성 관통 비아를 통해 상기 제 1 재배선 회로 구조물에 전기적으로 접속됨 -
을 더 포함하는, 패키지 구조물.
20. 제 19 항에 있어서, 상기 도전성 관통 비아 및 상기 제 2 재배선 회로 구조물은 상기 유전체 층에 의해 상기 절연 봉지재로부터 이격되는 것인, 패키지 구조물.

Claims (10)

  1. 패키지 구조물에 있어서,
    제 1 반도체 다이;
    제 2 반도체 다이 - 상기 제 1 반도체 다이는 상기 제 2 반도체 다이 위에 적층되고 상기 제 2 반도체 다이에 전기적으로 접속됨 -;
    상기 제 1 반도체 다이 및 상기 제 2 반도체 다이를 측방으로 봉지하는 절연 봉지재(encapsulant) - 상기 절연 봉지재는 제 1 봉지 부분 및 상기 제 1 봉지 부분과 연속적인 제 2 봉지 부분을 포함하고, 상기 제 1 봉지 부분은 상기 제 2 반도체 다이 상에 배치되고 상기 제 1 반도체 다이를 측방으로 봉지하고, 상기 제 2 봉지 부분은 상기 제 1 봉지 부분 및 상기 제 2 반도체 다이를 측방으로 봉지함 - ; 및
    상기 제 1 반도체 다이, 상기 제 2 반도체 다이, 및 상기 절연 봉지재의 제 1 표면 상에 배치된 제 1 재배선 회로 구조물 - 상기 제 1 재배선 회로 구조물은 상기 제 1 반도체 다이에 전기적으로 접속됨 -
    을 포함하는, 패키지 구조물.
  2. 제 1 항에 있어서, 상기 제 1 반도체 다이는 제 1 본딩 구조물을 포함하고, 상기 제 2 반도체 다이는 제 2 본딩 구조물을 포함하고, 상기 제 1 본딩 구조물은 상기 제 2 본딩 구조물에 본딩되는 것인, 패키지 구조물.
  3. 제 1 항에 있어서, 상기 절연 봉지재의 제 1 봉지 부분은 상기 제 1 반도체 다이의 측벽과 접촉하고, 상기 절연 봉지재의 제 2 봉지 부분은 상기 제 2 반도체 다이의 측벽과 접촉하는 것인, 패키지 구조물.
  4. 제 1 항에 있어서, 상기 절연 봉지재는 상기 제 1 반도체 다이 상에 배치된 제 3 봉지 부분을 더 포함하고, 상기 제 3 봉지 부분은 상기 제 1 봉지 부분과 연속적이며 상기 제 1 봉지 부분에 의해 측방으로 봉지되는 것인, 패키지 구조물.
  5. 제 1 항에 있어서, 상기 제 1 봉지 부분 및 상기 제 2 봉지 부분은 동일한 재료인 것인, 패키지 구조물.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 다이 및 상기 제 2 반도체 다이를 덮는 유전체 층
    을 더 포함하고, 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이는 상기 유전체 층에 의해 상기 절연 봉지재로부터 이격되는 것인, 패키지 구조물.
  7. 제 1 항에 있어서,
    상기 제 2 반도체 다이의 옆에(aside) 배치된 도전성 관통 비아 - 상기 도전성 관통 비아는 상기 절연 봉지재의 제 2 봉지 부분을 관통함 - ; 및
    제 2 재배선 회로 구조물 - 상기 제 2 반도체 다이는 상기 제 1 반도체 다이와 상기 제 2 재배선 회로 구조물 사이에 개재되고, 상기 제 2 재배선 회로 구조물은 상기 도전성 관통 비아를 통해 상기 제 1 재배선 회로 구조물에 전기적으로 접속됨 -
    을 더 포함하는 것인, 패키지 구조물.
  8. 패키지 구조물에 있어서,
    제 1 반도체 기판, 상기 제 1 반도체 기판 상에 배치된 제 1 상호접속 구조물, 및 상기 제 1 상호접속 구조물 상에 배치되고 상기 제 1 상호접속 구조물에 전기적으로 접속된 제 1 본딩 구조물을 포함하는 최하단(bottom tier) 반도체 다이;
    제 2 반도체 기판, 상기 제 2 반도체 기판의 후면으로부터 돌출된 기판 관통 비아(through substrate via), 상기 제 2 반도체 기판 상에 배치된 제 2 상호접속 구조물, 및 상기 제 2 상호접속 구조물 상에 배치되고 상기 제 2 상호접속 구조물에 전기적으로 접속된 제 2 본딩 구조물을 포함하는 최상단(top tier) 반도체 다이 - 상기 제 2 본딩 구조물은 상기 제 1 본딩 구조물의 일 부분과 본딩되며, 상기 최하단 반도체 다이의 측면 치수(lateral dimension)는 상기 최상단 반도체 다이의 측면 치수보다 더 큼 - ;
    상기 최하단 반도체 다이 및 상기 최상단 반도체 다이를 덮는 절연 봉지재; 및
    상기 최상단 반도체 다이 및 상기 절연 봉지재의 상면 상에 배치된 제 1 재배선 회로 구조물 - 상기 기판 관통 비아는 상기 절연 봉지재를 관통하고, 상기 기판 관통 비아는 상기 제 1 재배선 회로 구조물에 전기적으로 접속됨 -
    을 포함하는, 패키지 구조물.
  9. 제 8 항에 있어서,
    상기 절연 봉지재를 관통하는 도전성 관통 비아; 및
    상기 절연 봉지재의 하면 상에 배치된 제 2 재배선 회로 구조물 - 상기 제 2 재배선 회로 구조물은 상기 도전성 관통 비아를 통해 상기 제 1 재배선 회로 구조물에 전기적으로 접속됨 -
    을 포함하는, 패키지 구조물.
  10. 패키지 구조물에 있어서,
    최하단 반도체 다이;
    상기 최하단 반도체 다이와 본딩된 최상단 반도체 다이 - 상기 최하단 반도체 다이의 측면 치수는 상기 최상단 반도체 다이의 측면 치수보다 크며, 상기 최상단 반도체 다이는 상기 최상단 반도체 다이의 후면으로부터 돌출된 기판 관통 비아를 포함함 - ;
    상기 최하단 반도체 다이 및 상기 최상단 반도체 다이를 덮는 유전체 층 - 상기 기판 관통 비아는 상기 최상단 반도체 다이의 후면 상의 상기 유전체 층의 일 부분을 관통함 -; 및
    상기 최하단 반도체 다이 및 상기 최상단 반도체 다이가 상기 유전체 층에 의해 절연 봉지재로부터 이격되도록 상기 최하단 반도체 다이 및 상기 최상단 반도체 다이를 측방으로 봉지하는 상기 절연 봉지재
    를 포함하는, 패키지 구조물.
KR1020210094230A 2021-01-13 2021-07-19 패키지 구조물 KR102676541B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163136744P 2021-01-13 2021-01-13
US63/136,744 2021-01-13
US17/325,649 US11810883B2 (en) 2021-01-13 2021-05-20 Package structure
US17/325,649 2021-05-20

Publications (2)

Publication Number Publication Date
KR20220102546A true KR20220102546A (ko) 2022-07-20
KR102676541B1 KR102676541B1 (ko) 2024-06-18

Family

ID=81367937

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210094230A KR102676541B1 (ko) 2021-01-13 2021-07-19 패키지 구조물

Country Status (5)

Country Link
US (2) US11810883B2 (ko)
KR (1) KR102676541B1 (ko)
CN (1) CN114446901A (ko)
DE (1) DE102021113405A1 (ko)
TW (1) TWI769888B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230007006A (ko) * 2021-07-05 2023-01-12 삼성전자주식회사 비아 구조체를 포함하는 반도체 장치 및 이의 제조 방법
US11823980B2 (en) * 2021-07-29 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170207197A1 (en) * 2016-01-19 2017-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US20170345761A1 (en) * 2016-05-31 2017-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
KR20200002629A (ko) * 2018-06-29 2020-01-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 집적을 위한 버퍼 설계
KR20200037051A (ko) * 2018-09-28 2020-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 패키지 및 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11545416B2 (en) 2017-09-30 2023-01-03 Intel Corporation Minimization of insertion loss variation in through-silicon vias (TSVs)
US11171115B2 (en) 2019-03-18 2021-11-09 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US20200357770A1 (en) 2019-05-08 2020-11-12 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11133289B2 (en) 2019-05-16 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method of semiconductor package having plurality of encapsulating materials

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170207197A1 (en) * 2016-01-19 2017-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US20170345761A1 (en) * 2016-05-31 2017-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
KR20200002629A (ko) * 2018-06-29 2020-01-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 집적을 위한 버퍼 설계
KR20200037051A (ko) * 2018-09-28 2020-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 패키지 및 방법

Also Published As

Publication number Publication date
TW202230648A (zh) 2022-08-01
CN114446901A (zh) 2022-05-06
KR102676541B1 (ko) 2024-06-18
US11810883B2 (en) 2023-11-07
TWI769888B (zh) 2022-07-01
DE102021113405A1 (de) 2022-07-14
US20230369273A1 (en) 2023-11-16
US20220223557A1 (en) 2022-07-14

Similar Documents

Publication Publication Date Title
US11935802B2 (en) Integrated circuit package and method of forming same
TWI697056B (zh) 半導體裝置封裝及方法
US10504835B1 (en) Package structure, semiconductor chip and method of fabricating the same
US12014993B2 (en) Package having redistribution layer structure with protective layer and method of fabricating the same
US11862605B2 (en) Integrated circuit package and method of forming same
US11410932B2 (en) Semiconductor device and method of manufacturing the same
US11908838B2 (en) Three-dimensional device structure including embedded integrated passive device and methods of making the same
US11264362B2 (en) Semiconductor structure and method of fabricating the same
US20230369273A1 (en) Package structure
US11855130B2 (en) Three-dimensional device structure including substrate-embedded integrated passive device and methods for making the same
TW202010084A (zh) 半導體封裝及其製造方法
US11658069B2 (en) Method for manufacturing a semiconductor device having an interconnect structure over a substrate
US11587900B2 (en) Package structure including IPD and method of forming the same
US20220375793A1 (en) Semiconductor Device and Method
US20230260941A1 (en) Semiconductor Device and Method
US11916025B2 (en) Device die and method for fabricating the same
US20230343764A1 (en) Package structure
US11823980B2 (en) Package structure and manufacturing method thereof
US20240162119A1 (en) Semiconductor device and method
US20240234400A1 (en) Integrated circuit packages and methods of forming the same
US20230065941A1 (en) Semiconductor package and method of manufacturing the same
US20240088048A1 (en) Chip structure and method of fabricating the same
CN117637603A (zh) 半导体装置及方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant