KR20200002629A - 패키지 집적을 위한 버퍼 설계 - Google Patents

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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

패키지를 형성하는 방법은 디바이스 다이를 인터포저 웨이퍼 - 상기 인터포저 웨이퍼는 금속 라인들과 비아들을 포함함 - 에 접합시키는 단계, 디바이스 다이를 에워싸기 위해 유전체 영역을 형성하는 단계, 및 유전체 영역을 관통시키기 위해 쓰루 비아를 형성하는 단계를 포함한다. 쓰루 비아는 인터포저 웨이퍼 내의 금속 라인들과 비아들을 통해 디바이스 다이에 전기적으로 연결된다. 본 방법은 유전체 영역 위에 폴리머층을 형성하는 단계, 및 전기 커넥터를 형성하는 단계를 더 포함한다. 전기 커넥터는 폴리머층 내의 도전성 피처를 통해 쓰루 비아에 전기적으로 결합된다. 패키지를 다른 패키지들로부터 분리시키기 위해 인터포저 웨이퍼가 서잉된다.

Description

패키지 집적을 위한 버퍼 설계{BUFFER DESIGN FOR PACKAGE INTEGRATION}
본 출원은 "Buffer Design for INFO Package System Integration"이라는 명칭으로 2018년 6월 29일에 출원된 미국 가특허 출원 번호 제62/691,989호의 이익을 청구하며, 이 가특허 출원 내용은 본원에서 참조로서 원용된다.
반도체 기술들의 진화로 인해, 반도체 칩/다이는 계속해서 점점 작아지고 있다. 그러는 동안, 보다 많은 기능들이 반도체 다이 내로 통합될 필요가 있다. 이에 따라, 반도체 다이는 보다 작은 영역 내에 계속해서 보다 많은 수의 I/O 패드들을 패킹할 필요가 있고, I/O 패드들의 밀도는 시간이 흘러감에 따라 급속도로 상승한다. 그 결과로서, 반도체 다이의 패키징은 더욱 어려워지고, 이것은 패키징의 수율에 악영향을 미친다.
통상적인 패키지 기술들은 두 개의 카테고리들로 분할될 수 있다. 제1 카테고리에서, 웨이퍼 상의 다이들은 자신들이 소잉(saw)되기 전에 패키징된다. 이 패키징 기술은 보다 큰 쓰루풋과 보다 낮은 비용과 같은, 몇가지 유리한 특징들을 갖는다. 또한, 언더필(underfill) 또는 몰딩 화합물이 거의 필요하지 않다. 하지만, 이 패키징 기술은 또한 단점들로 인해 고충을 겪고 있다. 다이의 크기는 계속해서 점점 더 작아지고 있고, 각각의 패키지들은 단지, 각각의 다이의 I/O 패드들이 각각의 다이의 표면 바로 위의 영역으로 제한되는 팬 인(fan-in) 타입 패키지들일 수 있다. 다이의 제한된 영역들 때문에, I/O 패드들의 개수는 I/O 패드들의 피치의 제한으로 인해 제한된다. 패드들의 피치가 감소되면, 솔더 브릿지(solder bridge)들이 발생할 수 있다. 추가적으로, 고정된 볼 크기 요건하에서, 솔더 볼들은 일정한 크기를 가져야만 하는데, 이것은 다이의 표면 상에 패킹(pack)될 수 있는 솔더 볼들의 개수를 제한시킨다.
나머지 다른 하나의 패키징 카테고리에서는, 다이들이 패키징되기 전에 웨이퍼들로부터 소잉된다. 이 패키징 기술의 유리한 특징은 팬 아웃(fan-out) 패키지들을 형성할 가능성인데, 이것은 다이 상의 I/O 패드들이 다이보다 큰 영역으로 재분배될 수 있어서, 다이들의 표면들 상에 패킹된 I/O 패드들의 개수가 증가될 수 있다는 것을 의미한다. 이 패키징 기술의 다른 유리한 특징은 "양품의 다이(known-good-die)"가 패키징되고 결함이 있는 다이는 폐기되므로 결함이 있는 다이에 대해 비용과 노력을 낭비하지 않는다는 것이다.
본 발명개시의 일부 실시예들에 따르면, 방법은 제1 패키지를 형성하는 단계를 포함하고, 상기 제1 패키지를 형성하는 단계는, 제1 디바이스 다이를 인터포저 웨이퍼에 접합시키는 단계 - 상기 인터포저 웨이퍼는 금속 라인들과 비아들을 포함함 -; 제1 디바이스 다이를 에워싸도록 갭 필(gap-fill) 영역을 형성하는 단계; 갭 필 영역을 관통하도록 관통 비아를 형성하는 단계 - 상기 관통 비아는 인터포저 웨이퍼 내의 금속 라인들과 비아들을 통해 제1 디바이스 다이에 전기적으로 연결됨 -; 갭 필 영역 위에 폴리머층을 형성하는 단계; 전기 커넥터를 형성하는 단계 - 상기 전기 커넥터는 폴리머층 내의 도전성 피처를 통해 관통 비아에 전기적으로 결합됨 -; 및 인터포저 웨이퍼를 소잉하여 다른 패키지들로부터 제1 패키지를 분리시키는 단계를 포함한다. 실시예에서, 갭 필 영역을 형성하는 단계는, 인터포저 웨이퍼 및 제1 디바이스 다이의 표면들 상에 유전체 라이너를 형성하는 단계; 유전체 라이너 상에 유전체 물질을 채우는 단계; 및 유전체 물질을 평탄화하는 단계를 포함한다. 실시예에서, 평탄화 이후, 유전체 라이너는 제1 디바이스 다이와 중첩하는 부분을 포함한다. 실시예에서, 인터포저 웨이퍼는 내부에 능동 디바이스가 없다. 실시예에서, 폴리머층 아래에 있는 모든 유전체 물질들은 무기 물질들이다. 실시예에서, 본 방법은, 제2 패키지를 형성하는 단계 - 상기 제2 패키지를 형성하는 단계는, 금속 포스트를 형성하는 단계; 및 금속 포스트와 제2 디바이스 다이를 캡슐화 물질 내에 캡슐화하는 단계를 포함함 -; 및 제2 패키지를 제1 패키지에 접합시키는 단계를 더 포함한다. 실시예에서, 본 방법은 제2 디바이스 다이를 인터포저 웨이퍼에 접합시키는 단계를 더 포함하며, 금속 라인들과 비아들은 제1 디바이스 다이를 제2 디바이스 다이에 전기적으로 연결하고, 갭 필 영역은 제1 디바이스 다이를 제2 디바이스 다이로부터 분리시키는 부분을 포함한다. 실시예에서, 갭 필 영역은 무기 유전체 물질들로 형성된다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 제1 패키지를 형성하는 단계 - 상기 제1 패키지를 형성하는 단계는, 제1 디바이스 다이 및 제2 디바이스 다이를 인터포저 다이에 접합시키는 단계; 제1 디바이스 다이 및 제2 디바이스 다이를 무기 갭 필 물질들 내에 캡슐화하는 단계; 인터포저 다이의 금속 패드 상에 관통 비아를 형성하는 단계 - 상기 관통 비아는 무기 갭 필 물질을 관통하고, 인터포저 다이를 통해 제1 디바이스 다이 및 제2 디바이스 다이에 전기적으로 연결됨 -; 제1 디바이스 다이, 제2 디바이스 다이, 및 관통 비아 위에 유전체층을 형성하는 단계; 유전체층 내에 금속 피처들을 형성하는 단계 - 상기 금속 피처들은 다마신 공정을 사용하여 형성됨 -; 금속 피처들 위에 폴리머층을 형성하는 단계 - 상기 폴리머층 아래에 있는 모든 유전체 물질들은 무기 물질들임 -; 및 폴리머층 위에 전기 커넥터를 형성하는 단계를 포함함 -; 및 제1 패키지를 제2 패키지에 접합시키는 단계를 포함하고, 상기 전기 커넥터는 제2 패키지에 접합된다. 실시예에서, 제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 단계는, 제1 디바이스 다이, 제2 디바이스 다이, 및 인터포저 다이와 접촉하는 에칭 정지층을 퇴적하는 단계; 에칭 정지층 위에 유전체 물질을 형성하는 단계; 및 유전체 물질을 평탄화하는 단계를 포함한다. 실시예에서, 인터포저 다이는 능동 디바이스와 수동 디바이스가 없으며, 제1 디바이스 다이 및 제2 디바이스 다이로부터 제2 패키지로의 모든 전기적 연결부들은 인터포저 다이를 통해 이루어진다. 실시예에서, 유전체층을 형성하는 단계는 제1 로우 k 유전체층을 형성하는 단계를 포함한다. 실시예에서, 폴리머층은 제1 로우 k 유전체층과 물리적으로 접촉한다. 실시예에서, 인터포저 다이는 제2 로우 k 유전체층을 포함하고, 제1 로우 k 유전체층과 제2 로우 k 유전체층은 무기 갭 필 물질들의 대향 측 상에 있다.
본 발명개시의 일부 실시예들에 따르면, 디바이스는 제1 패키지를 포함하고, 상기 제1 패키지는, 능동 디바이스들이 내부에 없는 인터포저 다이; 인터포저 다이에 접합된 제1 디바이스 다이 및 제2 디바이스 다이; 제1 디바이스 다이 및 제2 디바이스 다이를 내부에 캡슐화하는 무기 갭 필 영역; 무기 갭 필 영역을 관통하는 제1 관통 비아들 - 상기 제1 관통 비아들은 인터포저 다이를 통해 제1 디바이스 다이와 제2 디바이스 다이에 전기적으로 연결됨 -; 제1 디바이스 다이, 제2 디바이스 다이, 및 제1 관통 비아들 위에 있는 유전체층; 유전체층 위에 있는 폴리머층 - 상기 폴리머층 아래에 있는 모든 유전체 물질들은 무기 물질들임 -; 및 폴리머층 위에 있는 전기 커넥터를 포함한다. 실시예에서, 상기 디바이스는 제1 패키지 위에 있고 제1 패키지에 접합된 제2 패키지를 더 포함하고, 제2 패키지는, 제3 디바이스 다이; 제3 디바이스 다이를 내부에 캡슐화하는 몰딩 화합물; 및 몰딩 화합물을 관통하는 제2 관통 비아들을 포함하며, 상기 제2 관통 비아들 중 하나는 전기 커넥터에 접합된다. 실시예에서, 상기 디바이스는 유전체층 내에 있는 금속 피처들을 더 포함하고, 금속 피처들은 다마신 구조물을 갖는다. 실시예에서, 유전체층은 로우 k 유전체층이다. 실시예에서, 무기 갭 필 영역은, 인터포저 다이, 제1 디바이스 다이, 및 제2 디바이스 다이의 표면들을 라이닝하는 실리콘 질화물층; 및 실리콘 질화물층 위에 있는 산화물층을 포함하며, 실리콘 질화물층과 산화물층 둘 다는 제1 디바이스 다이와 중첩하는 부분을 포함한다. 실시예에서, 제1 디바이스 다이와 제2 디바이스 다이는 인터포저 다이 내의 도전성 라인들을 통해 전기적으로 상호연결되어 있다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. (도 8에서 도시된 것과 같은) SoIC 패키지의 일부분들에는 폴리머, 수지, 및 몰딩 혼합물이 없기 때문에, SoIC 패키지의 이 부분에서의 CTE 불일치가 감소되고, SoIC 패키지의 이 부분 내부의 응력이 감소된다. 따라서, 휘어짐의 감소로 인해 미세 피치의 RDL을 형성하는 것이 가능하다. 일부 무기 물질들은 경질(hard)이고 높은 영률을 갖는다. SoIC 패키지는, 폴리머가 없으면, 높은 경도값을 가질 것이다. 예를 들어, SoIC 패키지에서 사용되는 실리콘 질화물은 100보다 큰 영률을 갖는다. 한편, 폴리이미드 및 PBO와 같은 폴리머는 약 3.5 이하의 영률을 갖는다. 따라서, 첨가된 폴리머층은 SoIC 패키지 내의 경질 무기 물질들에 의해 흡수될 수 없는 응력을 흡수할 수 있다. 실험 결과에 따르면, SoIC 패키지에 폴리머가 없으면, SoIC 패키지가 소잉되지 않은 InFO 패키지를 포함한 복합 웨이퍼에 접합된 후, 이 접합은 파괴되고, SoIC 패키지는 복합 웨이퍼로부터 떨어져 나가게 될 것이라는 것을 밝혔다. 응력을 흡수하기 위한 폴리머층을 형성함으로써, SoIC 패키지와 복합 웨이퍼 간의 접합은 응력에 의해 손상되지 않는다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 12는 일부 실시예들에 따른 SoIC(System on Integrate Chip) 패키지의 형성에서의 중간 스테이지들의 단면도들이다.
도 13 내지 도 18은 일부 실시예들에 따른 InFO(Integrated Fan-Out) 패키지의 형성에서의 중간 스테이지들의 단면도들이다.
도 19는 일부 실시예들에 따른 InFO 패키지에 접합된 SoIC 패키지를 포함한 패키지의 단면도를 나타낸다.
도 20과 도 21은 일부 실시예들에 따른 InFO 패키지와 접합된 SoIC 패키지들을 포함한 패키지들의 단면도들을 나타낸다.
도 22는 일부 실시예들에 따른 InFO 패키지에 접합된 SoIC 패키지를 포함한 통합 패키지를 형성하기 위한 공정 흐름을 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 사용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 사용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 사용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
InFO(Integrated Fan-Out) 패키지에 접합된 SoIC(System on Integrate Chip) 패키지를 포함한 통합 패키지 및 이를 형성하는 방법이 다양한 실시예들에 따라 제공된다. 일부 실시예들에 따라 패키지들을 형성하는 중간 스테이지들이 예시된다. 일부 실시예들의 몇가지 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다.
도 1 내지 도 12는 본 발명개시의 일부 실시예들에 따른 SoIC 패키지의 형성에서의 중간 스테이지들의 단면도들을 나타낸다. 도 1 내지 도 12에서 도시된 단계들은 또한 도 17에서 도시된 공정 흐름(200)에서 개략적으로 반영되어 있다.
도 1은 웨이퍼(2)의 형성에 있어서의 단면도를 나타낸다. 본 발명개시의 일부 실시예들에 따르면, 웨이퍼(2)는 트랜지스터 및/또는 다이오드와 같은 임의의 능동 디바이스가 내부에 없는 인터포저 웨이퍼이다. 본 발명개시의 일부 실시예들에 따르면, 인터포저 웨이퍼(2)는 또한 커패시터, 인덕터, 저항기 등과 같은 수동 디바이스들이 내부에 없다. 인터포저 웨이퍼(2)는 복수의 금속 라인들과 비아들을 내부에 포함할 수 있으며, 인터포저 다이들(4) 중 하나의 인터포저 다이의 일부 세부사항들이 개략적으로 예시된다. 인터포저 다이들(4)을 이후부터 인터포저 또는 칩이라고 달리 칭한다. 인터포저 다이들(4)은 라우팅에 사용되며, 이것은 이후의 단락들에서 논의될 것이다.
웨이퍼(2)는 기판(20) 및 기판(20)의 최상면 위의 피처들을 포함할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 기판(20)은 반도체 기판이다. 기판(20)은 결정질 실리콘, 결정질 게르마늄, 결정질 실리콘 게르마늄, 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 Ⅲ-Ⅴ족 화합물 반도체로 형성될 수 있다. 반도체 기판(20)은 또한 벌크 실리콘 기판 또는 SOI(Silicon-On-Insulator) 기판일 수 있다. 기판(20)이 반도체 기판인 일부 실시예들에 따르면, 기판(20) 내에서 영역들을 격리시키기 위해 STI(Shallow Trench Isolation) 영역들(미도시됨)이 기판(20) 내에 형성될 수 있다. 대안적인 실시예들에 따르면, 웨이퍼(2)는 능동 디바이스들을 갖지 않고, 이에 따라 능동 영역들을 서로 격리시키기 위한 STI 영역들을 필요로 하지 않기 때문에 STI 영역들이 웨이퍼(2) 내에 형성되지 않는다. 기판(20)은 또한, 예를 들어, 실리콘 산화물로 형성될 수 있는 유전체 기판일 수 있다. 일부 실시예들에 따르면, 관통 비아(through-via)(미도시됨)가 반도체 기판(20) 내로 연장되도록 형성되는데, 여기서 관통 비아는 기판(20)의 대향 측 상에 있는 피처들을 전기적으로 상호결합시키는데 사용된다. 대안적인 실시예들에 따르면, 반도체 기판(20) 내로 연장되는 어떠한 관통 비아도 형성되지 않는다.
유전체층(24)이 기판(20) 위에 형성될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 유전체층(24)은 층간 유전체(Inter-Layer Dielectric; ILD)이며, 이것은 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boron-Doped Phospho Silicate Glass), FSG(Fluorine-Doped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등으로 형성될 수 있다. 유전체층(24)은 열 산화, 스핀 코팅, 유동적 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 원자층 증착(Atomic Layer Deposition; ALD), 화학적 기상 증착(Chemical Vapor Deposition; CVD), 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 등을 사용하여 형성될 수 있다.
유전체층(24) 위에는 상호연결 구조물(26)이 위치한다. 상호연결 구조물(26)은 금속 라인들(28)과 비아들(30)을 포함하며, 이것들은 유전체층들(32) 내에 형성된다. 이하에서는 유전체층들(32)을 금속간 유전체(Inter-Metal Dielectric; IMD)층이라고 달리 부른다. 본 발명개시의 일부 실시예들에 따르면, 유전체층들(32)은 3.8보다 낮은 유전 상수(k 값)를 갖는 로우 k(low-k) 유전체 물질로 형성된다. 예를 들어, 유전체층들(32)의 k 값은 약 3.0보다 낮거나 또는 약 2.5보다 낮을 수 있다. 유전체층들(32)은 블랙 다이아몬드(어플라이드 머터리얼즈의 등록 상표), 탄소 함유 로우 k 유전체 물질, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로 형성될 수 있다. 본 발명개시의 대안적인 실시예들에 따르면, 유전체층들(32)의 일부 또는 전부는 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 비 로우 k(non-low-k) 유전체 물질들로 형성된다. 본 발명개시의 일부 실시예들에 따르면, 유전체층들(32)의 형성은 기공 유도물질(porogen) 함유 유전체 물질을 퇴적하는 것, 그런 후, 경화 공정을 수행하여 기공 유도물질을 제거하는 것을 포함하며, 이에 따라 잔존하는 유전체층들(32)은 다공성이다. 실리콘 탄화물, 실리콘 질화물 등으로 형성될 수 있는 에칭 정지층들(도시되지 않음)이 IMD층들(32) 사이에 형성되는데, 이것들은 간략화를 위해 도시되지 않았다.
금속 라인들(28)과 비아들(30)이 유전체층들(32) 내에 형성된다. 동일 레벨에 있는 금속 라인들(28)을 이후부터는 금속층이라고 총칭한다. 본 발명개시의 일부 실시예들에 따르면, 상호연결 구조물(26)은 비아들(30)을 통해 상호연결된 복수의 금속층들을 포함한다. 금속 라인들(28)과 비아들(30)은 구리 또는 구리 합금들로 형성될 수 있고, 이것들은 또한 다른 금속들로 형성될 수 있다. 형성 공정은 단일 다마신 및 이중 다마신 공정을 포함할 수 있다. 단일 다마신 공정에서, 먼저 트렌치가 유전체층들(32) 중 하나 내에 형성되고, 이어서 트랜치를 도전성 물질로 채운다. 이어서, CMP 공정과 같은 평탄화 공정이 수행되어 IMD층의 최상면보다 더 높은 곳에 있는 도전성 물질의 과잉 부분들을 제거하여, 트렌치 내에 금속 라인을 남긴다. 이중 다마신 공정에서, 트렌치와 비아 개구 둘 다가 IMD층 내에 형성되는데, 비아 개구는 트렌치 아래에 있고 트렌치와 공간적으로 연통된다. 그런 후, 도전성 물질이 트렌치와 비아 개구 내를 채워서, 각각 금속 라인과 비아를 형성한다. 도전성 물질은 트렌치와 비아를 라이닝(lining)하는 확산 배리어층 및 확산 배리어층 위에 있는 구리 함유 금속 물질을 포함할 수 있다. 확산 배리어층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
도 1은 본 발명개시의 일부 실시예들에 따른 표면 유전체층(34)을 나타낸다. 표면 유전체층(34)은 실리콘 산화물과 같은 비 로우 k 유전체 물질로 형성된다. 표면 유전체층(34)은 아래에 있는 로우 k 유전체층들(존재하는 경우에 한 함)을 유해한 화학물질과 수분의 악영향으로부터 격리시키는 기능을 하기 때문에, 패시베이션층이라고 달리 칭한다. 표면 유전체층(34)은 또한 실리콘 산화물, 실리콘 질화물, USG(Undoped Silicate Glass) 등으로 형성될 수 있는 하나보다 많은 층을 포함하는 복합 구조물을 가질 수 있다. 인터포저 다이(4)는 또한 표면 유전체층(34) 아래에 있는 금속 패드를 포함할 수 있으며, 금속 패드는 단순화를 위해 도시되지 않은 알루미늄 또는 알루미늄 구리 패드, PPI(Post-Passivation Interconnect) 등을 포함할 수 있다.
접합 패드들(36A, 36B)(이것들은 또한 접합 패드(36)라고 총칭되고 개별적으로 칭해짐)이 표면 유전체층(34) 내에 형성된다. 본 발명개시의 일부 실시예들에 따르면, 접합 패드들(36A, 36B)은 단일 다마신 공정을 통해 형성되며, 또한, 배리어층, 및 배리어층 위에 형성된 구리 함유 물질을 포함할 수 있다. 본 발명개시의 대안적인 실시예들에 따르면, 접합 패드들(36A, 36B)은 이중 다마신 공정을 통해 형성된다. 일부 접합 패드(36A)는 금속 라인들(28)과 비아들(30)을 통해 다른 접합 패드들(36A, 36B)에 전기적으로 결합될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 접합 패드(36A)와 접합 패드(36B) 각각은 금속 라인들(28)과 비아들(30)을 통해 나머지 다른 접합 패드들(36A, 36B) 중 적어도 하나(또는 그 이상)에 전기적으로 연결되며, 접합 패드들(36A, 36B) 중에서는 어느 것도 다른 모든 접합 패드들(36A, 36B)에 전기적으로 연결해제되어 있는 것은 없다.
본 발명개시의 일부 실시예들에 따르면, 웨이퍼(2) 내에는 폴리머, 수지, 및 몰딩 화합물과 같은 유기 유전체 물질이 없다. 유기 유전체층들은 일반적으로 10ppm/℃ 이상과 같은, 높은 열팽창 계수(Coefficients of Thermal Expansion; CTE)를 갖는다. 이것은 약 3ppm/℃인 (기판(20)과 같은) 실리콘 기판의 CTE보다 상당히 크다. 따라서, 유기 유전체층들은 웨이퍼(2)의 휘어짐을 유발시키는 경향이 있다. 웨이퍼(2) 내에 유기 물질들을 포함시키지 않으면, 유리하게도, 웨이퍼(2) 내의 층들 간의 CTE 불일치를 감소시키고, 결과적인 SoIC 패키지(86)(도 12)의 휘어짐 감소를 초래시킨다. 또한, 웨이퍼(2) 내에 유기 물질들을 포함시키지 않으면, (도 12의 참조번호 66과 같은) 미세 피치 금속 라인들 및 고밀도 접합 패드의 형성을 가능하게 하고, 라우팅 능력의 개선을 초래시킨다. 최상면 유전체층(34) 및 접합 패드(36)는 최상면들이 동일 평면 상에 있도록 평탄화되고, 이는 결합 패드(36)의 형성시 CMP로 인해 초래될 수 있다.
다음으로, 도 2에서 도시된 바와 같이, 디바이스 다이들(42A, 42B)이 웨이퍼(2)에 접합된다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(202)으로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 디바이스 다이들(42A, 42B)은 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 다이 또는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 다이와 같은 메모리 다이들이다. 각각의 디바이스 다이들(42A, 42B)은 또한 중앙 처리 장치(CPU) 다이, 마이크로 제어 유닛(MCU) 다이, 입력 출력(IO) 다이, 기저대역(BB) 다이, 또는 애플리케이션 프로세서(AP) 다이일 수 있다. 디바이스 다이들(42A, 42B)은 상기 열거된 유형들로부터 선택된 동일한 유형 또는 상이한 유형의 다이들일 수 있다. 또한, 디바이스 다이들(42A, 42B)은 45㎚ 기술, 28㎚ 기술, 20㎚ 기술 등과 같은 상이한 기술들을 사용하여 형성될 수 있다. 다이(4), 디바이스 다이(42A), 및 디바이스 다이(42B)는 조합되어, 메모리 패키지 또는 로직 패키지일 수 있는 패키지로서 기능한다.
디바이스 다이들(42A, 42B)은 실리콘 기판과 같은 반도체 기판일 수 있는 기판들(44A, 44B)을 각각 포함한다. 일부 실시예들에 따르면, 기판들(44A, 44B)은 반도체 기판들(44A, 44B)이라고도 칭해진다. 본 발명개시의 일부 실시예들에 따르면, 디바이스 다이들(42A, 42B)은 그 내부에 실리콘 관통 비아(Through-Silicon Via; TSV)가 없다. 또한, 디바이스 다이들(42A, 42B)은 디바이스 다이들(42A, 42B) 내의 능동 디바이스들 및 수동 디바이스들과의 연결을 위한, 상호연결 구조물들(48A, 48B)을 각각 포함한다. 상호연결 구조물들(48A, 48B)은 금속 라인들과 비아들을 포함하며, 이것들은 개략적으로 도시되어 있다. 기판들(44A, 44B)은 내부에 관통 비아가 없다. 따라서, 디바이스 다이들(42A, 42B)의 모든 외부 전기적 연결들은 접합 패드들(50A, 50B)을 통해 이루어진다.
디바이스 다이(42A)는 도시된 바닥면에 있는 접합 패드(50A)와 유전체층(52A)을 포함한다. 접합 패드(50A)의 바닥면은 유전체층(52A)의 바닥면과 동일 평면 상에 있다. 디바이스 다이(42B)는 도시된 바닥면에 있는 접합 패드(50B)와 유전체층(52B)을 포함한다. 접합 패드(50B)의 바닥면은 유전체층(52B)의 바닥면과 동일 평면 상에 있다. 본 발명개시의 일부 실시예들에 따르면, 디바이스 다이들(42A, 42B)은 폴리머, 수지, 몰딩 화합물 등과 같은 유기 유전체 물질이 없다.
디바이스 다이들(42A, 42B)의 웨이퍼(2)로의 접합은 하이브리드 접합을 통해 달성될 수 있다. 예를 들어, 접합 패드들(50A, 50B)은 금속간 직접적 접합을 통해 접합 패드(36A)에 접합된다. 본 발명개시의 일부 실시예들에 따르면, 금속간 직접적 접합은 구리간 직접적 접합이다. 또한, 유전체층들(52A, 52B)은, 예를 들어, 생성된 퓨전 접합(fusion bond)(Si-O-Si 접합을 포함할 수 있음)으로, 표면 유전체층(34)에 접합된다.
하이브리드 접합을 달성하기 위해, 디바이스 다이들(42A, 42B)은 인터포저 다이(4)에 대해 디바이스 다이들(42A, 42B)를 약하게 가압함으로써 표면 유전체층(34) 및 접합 패드(36A)에 먼저 사전 접합된다. 2개의 디바이스 다이들(42A, 42B)이 도시되어 있지만, 하이브리드 접합은 웨이퍼 레벨에서 수행될 수 있으며, 디바이스 다이들(42A, 42B)을 포함하는 도시된 다이 그룹과 동일한 복수의 디바이스 다이 그룹들이 사전 접합되고, 행들과 열들로서 배열된다.
모든 디바이스 다이들(42A, 42B)이 사전 접합된 후, 접합 패드(36A) 및 위에 있는 대응하는 접합 패드들(50A, 50B) 내로의 금속들의 상호 확산을 야기시키도록 어닐링이 수행된다. 어닐링 온도는 일부 실시예들에 따르면, 약 200℃와 약 400℃ 사이의 범위 내일 수 있고, 약 300℃와 약 400℃ 사이의 범위 내일 수 있다. 어닐링 시간은 일부 실시예들에 따르면, 약 1.5시간과 약 3.0시간 사이의 범위 내이고, 약 1.5시간과 약 2.5시간 사이의 범위 내일 수 있다. 하이브리드 접합을 통해, 금속간 확산에 의해 야기되는 직접적 금속 접합을 통해 접합 패드들(50A, 50B)이 대응하는 접합 패드(36A)에 접합된다.
표면 유전체층(34)이 또한 유전체층들(52A, 52B)에 접합되어 있고, 이들 사이에서는 결합이 형성된다. 예를 들어, 표면 유전체층(34)과 유전체층들(52A/52B) 중 하나 내에서의 (산소 원자와 같은) 원자는 표면 유전체층(34)과 유전체층(52A/52B) 중 나머지 다른 하나 내에서의 (실리콘 원자와 같은) 원자와 화학적 또는 공유 결합을 형성한다. 표면 유전체층(34)과 유전체층(52A/52B) 간의 결과적인 접합은 유전체간 접합이다. 접합 패드들(50A, 50B)은 각각의 접합 패드(36A)의 크기보다 크거나, 이와 같거나, 또는 이보다 작은 크기를 가질 수 있다. 이웃해 있는 디바이스 다이들(42A, 42B) 사이에는 갭(46)이 남는다.
도 2를 계속 참조하면, 디바이스 다이들(42A, 42B)을, 예를 들어, 약 15㎛와 약 30㎛ 사이의 두께로 시닝(thin)하기 위해 후면 그라인딩이 수행될 수 있다. 도 2는 점선들(44A-BS1, 44B-BS1)을 개략적으로 도시하는데, 이 점선들은 각각 후면 그라인딩 이전의 디바이스 다이들(42A, 42B)의 후면들이다. 참조번호(44A-BS2, 44B-BS2)는 각각 후면 그라인딩 이후의 디바이스 다이들(42A, 42B)의 후면들이다. 디바이스 다이들(42A, 42B)의 시닝을 통해, 이웃해 있는 디바이스 다이들(42A, 42B) 사이의 갭(46)의 종횡비가 감소된다. 그렇지 않은 경우, 갭 충전(gap-filling)은 그렇지 않았을 때의 갭(46)의 높은 종횡비로 인해 어려울 수 있다. 갭(46)의 종횡비가 갭 충전을 위해 너무 높지 않은 다른 실시예들에 따르면, 후면 그라인딩은 건너뛴다.
도 3은 갭 충전층들/영역들(54, 56)의 형성을 도시한다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(204)으로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 갭 충전층들은 유전체층(54), 및 유전체층(54) 위에 있고 유전체층(54)과 접촉하는 유전체층(56)을 포함한다. 유전체층(54)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)과 같은 컨포멀 퇴적 방법을 사용하여 퇴적될 수 있다. 일부 실시예들에 따르면, 유전체층(54)은 에칭 정지층 또는 유전체 라이너라고도 지칭된다. 유전체층(56)은 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 유동가능 화학적 기상 증착(CVD), 스핀 온 코팅 등과 같은 컨포멀 퇴적 방법, 또는 넌 컨포멀(non-conformal) 퇴적 방법을 사용하여 형성될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 갭 충전층은 폴리머, 수지, 몰딩 화합물 등과 같은 유기 물질들이 없다.
에칭 정지층(54)은 디바이스 다이들(42A, 42B)의 최상면과 측벽, 그리고 표면 유전체층(34) 및 접합 패드(36B)의 최상면에 대해 양호한 접착력을 갖는 유전체 물질로 형성된다. 에칭 정지층(54)은 또한 디바이스 다이들(42A, 42B)의 최상면 상에서 연장된다. 본 발명개시의 일부 실시예들에 따르면, 에칭 정지층(54)은 실리콘 질화물과 같은 질화물 함유 물질로 형성된다. 에칭 정지층(54)의 두께(T1)(T1A와 T1B를 포함)는 약 500Å와 약 1,000Å 사이의 범위 내일 수 있다. 설명 전반에 걸쳐 언급된 값들은 예시들에 불과하며, 상이한 값들이 사용될 수 있다는 것을 알 것이다. 에칭 정지층(54)은 예를 들어, 수평 부분의 두께(T1A)와 수직 부분의 두께(T1B)가 실질적으로 서로 동일한 컨포멀층일 수 있는데, 예를 들어, 그 차이(T1A-T1B)는 양자의 두께들(T1A 및 T1B)의 약 20%보다 작거나, 또는 약 10%보다 작은 절대값을 갖는다.
유전체층(56)은 에칭 정지층(54)의 물질과는 상이한 물질로 형성된다. 유전체층(56)은 무기 유전체 물질로 형성될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 유전체층(56)은 TEOS로 형성될 수 있는 실리콘 산화물과 같은 산화물을 포함하지만, 유전체층(56)과 에칭 정지층(54) 간에 적당한 에칭 선택비(예컨대, 약 50보다 높음)가 있을 때에는, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄질화물 등과 같은 다른 유전체 물질들이 또한 사용될 수 있다. 에칭 선택비는 후속 공정에서 유전체층(56)을 에칭할 때 에칭 정지층(54)의 에칭률에 대한 유전체층(56)의 에칭률의 비이다. 유전체층(56)은 갭(46)(도 2)을 완전히 채우며, 디바이스 다이들(42A, 42B)과 중첩하는 일부분들을 더 포함한다. 유전체층(56)은 비 컨포멀 형성 방법 또는 컨포멀 형성 방법으로 형성될 수 있다.
유전체층(56)의 과잉 부분들을 제거하기 위해 CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 본 발명개시의 일부 실시예들에 따르면, 평탄화는 디바이스 다이들(42A, 42B)과 중첩하는 유전체층(56)이 있을 때 중단된다. 따라서, 에칭 정지층(54)은 폴리싱되지 않는다. 본 발명개시의 대안적인 실시예들에 따르면, 평탄화는 에칭 정지층(54)을 CMP 정지층으로서 사용하여 수행된다. 결과적으로, 평탄화가 중단되면, 에칭 정지층(54)의 최상면(54A)이 노출되고, 디바이스 다이들(42A, 42B)과 중첩하는 에칭 정지층(54)의 수평 부분들이 남는다. 본 발명개시의 또다른 실시예들에 따르면, 평탄화는 디바이스 다이(42A)의 기판(44A)과 디바이스 다이(42B)의 기판(44B)이 노출된 후에 중단된다. 에칭 정지층들(54)과 유전체층(56)의 잔존 부분들을 (갭 충전) 격리 영역(58)이라고 총칭한다. 격리 영역(58)은 또한 무기 갭 충전(또는 갭 필(gap-fill)) 영역이라고도 칭해진다.
도 4는 개구(59)를 형성하기 위한 유전체층(56)의 에칭을 나타낸다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(206)으로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 포토레지스트(미도시됨)가 형성되어 패터닝되고, 패터닝된 포토레지스트를 에칭 마스크로서 사용하여 유전체층(56)이 에칭된다. 따라서, 개구(59)가 형성되어, 에칭 정지층(54)까지 하향 연장된다. 본 발명개시의 일부 실시예들에 따르면, 유전체층(56)은 산화물을 포함하고, 에칭은 건식 에칭을 통해 수행될 수 있다. 에칭 가스는 NF3와 NH3의 혼합물, 또는 HF와 NH3의 혼합물을 포함할 수 있다. 개구(59)를 형성하기 위한 에칭을 정지시키기 위해 에칭 정지층(54)을 사용함으로써, 동일 웨이퍼(2) 상에서의 여러 개구들(59)의 하향식 진행은 동일한 중간 레벨에서 동기화될 것이며, 이에 따라 더 빨리 에칭된 개구(59)는 다시 하향 연장되기 전에 더 느리게 에칭된 개구(59)를 기다릴 것이다.
다음으로, 에칭 정지층(54)이 에칭되어, 개구(59)는 접합 패드(36B)까지 하향 연장된다. 본 발명개시의 일부 실시예들에 따르면, 에칭 정지층(54)은 실리콘 질화물을 포함하고, 에칭은 건식 에칭을 사용하여 수행된다. 에칭 가스는 CF4, O2, 및 N2의 혼합물, NF3, O2, 및 SF6의 혼합물, 또는 SF6와 O2의 혼합물을 포함할 수 있다.
도 5는 개구(59)(도 4)를 채우고 접합 패드(36B)에 연결된 관통 비아(60)의 형성을 나타낸다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(208)으로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 관통 비아(60)의 형성은 전기 화학 도금 공정 또는 무전해 도금 공정과 같은 도금 공정을 수행하는 단계를 포함한다. 관통 비아(60)는 텅스텐, 알루미늄, 구리 등과 같은 금속성 물질을 포함할 수 있다. (티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등과 같은) 도전성 배리어층이 또한 금속성 물질 아래에서 형성될 수 있다. 도금된 금속성 물질의 과잉 부분들을 제거하기 위해 CMP 공정과 같은 평탄화 공정이 수행되고, 금속성 물질의 잔존 부분들은 관통 비아(60)를 형성한다. 관통 비아(60)는 실질적으로 직선이고 수직인 측벽들을 가질 수 있다. 또한, 관통 비아(60)는 상부 폭(WT)이 각각의 바닥 폭(WB)보다 약간 큰 테이퍼형 프로파일을 가질 수 있다. 일부 실시예들에 따르면, 도 5에서 도시된 바와 같이, 단일의 관통 비아(60)가 접합 패드(36B) 각각과 접촉하도록 형성된다. 대안적인 실시예들에 따르면, (2개 또는 3개와 같은) 복수의 관통 비아(60)가 동일한 접합 패드(36B)와 접촉하면서 접합 패드(36B) 위에 형성된다.
도 6을 참조하면, 무기층일 수 있는 유전체층(62)이 형성된다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(210)으로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 유전체층(62)은 3.8보다 낮은 k 값을 갖는 로우 k 유전체 물질로 형성되고, k 값은, 예를 들어, 약 3.0보다 낮고, 약 2.5보다 낮을 수 있다. 대안적인 실시예들에 따르면, 유전체층(62)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등으로 형성된다. 그런 후, 개구(64)를 형성하기 위해 유전체층(62)이 리소그래피 공정에서 패터닝되고, 관통 비아(60)가 노출된다.
그런 후, 도 7에서 도시된 바와 같이, 금속 피처(66)가 형성된다. 각각의 공정은 또한 도 22에서 도시된 공정 흐름에서의 공정(210)으로서 나타난다. 금속 피처(66)는 금속 라인들과 금속 패드들을 포함할 수 있고, 다마신 공정을 사용하여 형성될 수 있으며, 다마신 공정은, 개구(64)(도 6) 내에 컨포멀 도전성 배리어층을 퇴적하는 것, 구리 또는 구리 합금과 같은 금속성 물질을 도금하는 것, 및 금속 피처(66)의 과잉 부분들을 제거하기 위해 평탄화를 수행하는 것을 포함한다. 금속 피처(66)는 도 7에서 도시된 바와 같이 단일 다마신 구조물을 가질 수 있다. 본 발명개시의 다른 실시예들에 따르면, 금속 피처(66)는 이중 다마신 구조물을 갖는다.
본 발명개시의 일부 실시예들에 따르면, 유전체층(62)과 그 아래에 있는 모든 구조물들을 포함한 결합된 구조물은 (폴리머층, 몰딩 화합물, 수지 등과 같은) 유기 물질들이 없으므로, 금속 피처(66)를 형성하는 공정은 디바이스 다이들을 형성하는데 사용되는 공정을 채택할 수 있고, 작은 피치 및 선폭을 갖는 미세 피치 금속 라인들(66)이 가능해진다.
도 8은 금속 패드(68)의 형성을 나타낸다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(212)으로서 나타난다. 일부 실시예들에 따르면, 금속 패드(68)는 알루미늄 구리로 형성된다. 그 형성은 금속층을 퇴적하는 단계, 및 금속층을 패터닝하는 단계를 포함할 수 있다. 에칭된 금속층의 잔존 부분들은 금속 패드(68)이다.
도 9는 패시베이션층(70)과 폴리머층(72)의 형성을 나타낸다. 패시베이션층(70)은, 일부 실시예들에 따라 유전체층(62)과 접촉하면서 유전체층(62) 위에 형성된다. 패시베이션층(70)은 단일층 또는 복합층일 수 있고, 비다공성(non-porous) 물질로 형성될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 패시베이션층(70)은 실리콘 산화물층(별도로 도시되지는 않음), 및 실리콘 산화물층 위의 실리콘 질화물층(별도로 도시되지는 않음)을 포함한 복합층이다. 패시베이션층(70)은 또한 무도핑 실리케이트 유리(Un-doped Silicate Glass; USG), 실리콘 산화질화물 등과 같은 다른 비다공성 유전체 물질들로 형성될 수 있다.
다음으로, 패시베이션층(70)이 패터닝되어, 금속 패드(68)의 일부분들이 패시베이션층(70) 내의 개구를 통해 노출된다. 그런 후, 폴리머층(72)이 형성된다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(214)으로서 나타난다. 폴리머층(72)은 폴리이미드, 폴리벤즈옥사졸(polybenzoxazole; PBO) 등으로 형성될 수 있다. 또한, 폴리머층(72)은 개구를 형성하도록 패터닝되며, 이 개구를 통해 금속 패드(68)는 노출된다. 일부 실시예들에 따르면, 폴리머층(72)은 약 3㎛와 약 6㎛ 사이의 범위 내일 수 있는 큰 두께를 갖는다.
도 10을 참조하면, 재배선 라인(Redistribution Line; RDL)(74)이 형성되고, RDL(74)의 비아 부분들은 폴리머층(72)(도 9) 내의 개구 내로 연장되어 금속 패드(68)에 전기적으로 연결된다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(216)으로서 나타난다. RDL(74)은 금속 패드들과 금속 라인들을 포함할 수 있고, 라우팅을 위해 사용될 수 있어서, RDL(74) 내의 금속 패드들은 디바이스 다이들(42A, 42B)과 중첩하는 영역들 내로 재라우팅될 수 있다는 것을 알 수 있다.
도 11은 폴리이미드, PBO 등으로 형성될 수 있는 폴리머층(76)의 형성을 나타낸다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(218)으로서 나타난다. RDL(74)을 드러내보이도록 개구(78)가 폴리머층(76) 내에 형성된다. 일부 실시예들에 따르면, 폴리머층(76)은 약 5㎛와 약 10㎛ 사이의 범위 내일 수 있는 큰 두께를 갖는다. 폴리머층들(72, 76)은 낮은 영률을 갖고, 이 영률은 무기 물질로 형성된 아래에 있는 층들의 영률보다 훨씬 낮기 때문에, 폴리머층들(72, 76)은 결과적인 패키지에서 응력을 흡수할 수 있다. 폴리머층들(72, 76)은 큰 두께를 가지므로, 이들의 응력 흡수 능력은 향상된다. 예를 들어, 폴리머층들(72, 76) 아래에 있는 구조물(아래에 있는 구조물은 웨이퍼(2), 디바이스 다이들(42A, 42B), 및 유전체 영역(56)을 포함한다)은 폴리머를 포함하거나 포함하지 않을 수 있다. 아래에 있는 층들이 폴리머를 포함하지 않을 때, 패키지는 폴리머층들(72, 76)의 응력을 흡수하는 능력으로 인해 폴리머층들(72, 76)로부터 이익을 얻을 수 있다.
도 12를 참조하면, 언더 범프 금속부(under-bump metallurgy; UBM)(80)가 형성되고, UBM(80)은 폴리머층(76) 내로 연장되어 RDL(74)에 연결된다. 본 발명개시의 일부 실시예들에 따르면, 각각의 UBM(80)은 배리어층(도시되지 않음) 및 배리어층 위의 시드층(도시되지 않음)을 포함한다. 배리어층은 티타늄층, 티타늄 질화물층, 탄탈륨층, 탄탈륨 질화물층이거나, 또는 티타늄 합금 또는 탄탈륨 합금으로 형성된 층일 수 있다. 시드층의 물질들은 구리 또는 구리 합금을 포함할 수 있다. 은, 금, 알루미늄, 팔라듐, 니켈, 니켈 합금, 텅스텐 합금, 크롬, 크롬 합금, 및 이들의 조합과 같은 다른 금속들이 또한 UBM(80) 내에 포함될 수 있다. 일부 실시예들에 따르면, UBM(80)의 형성은 블랭킷 배리어층과 블랭킷 시드층을 퇴적하는 것, 시드층 위에 (패터닝된 포토레지스트와 같은) 패터닝된 에칭 마스크를 형성하는 것, 및 그런 후, 블랭킷 시드층과 블랭킷 배리어층을 에칭하는 것을 포함한다. 다른 실시예들에 따르면, UBM(80)의 형성은 블랭킷 배리어층과 블랭킷 시드층을 퇴적하는 것, 블랭킷 시드층 위에 (패터닝된 포토레지스트와 같은) 패터닝된 도금 마스크를 형성하는 것, 패터닝된 도금 마스크 내의 개구 내에 금속 필라(metal pillar)를 도금하는 것, 패터닝된 도금 마스크를 제거하는 것, 그런 후, 패터닝된 도금 마스크에 의해 이전에 덮혀져 있던 블랭킷 시드층과 블랭킷 배리어층의 부분들을 에칭하는 것을 포함한다.
또한 도 12에서 도시된 바와 같이, 전기 커넥터(82)가 UBM(80)과 접촉하면서 UBM(80) 위에 형성된다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(220)으로서 나타난다. 전기 커넥터(82)는 금속 필라, 솔더 영역 등을 포함할 수 있다. 설명 전반에 걸쳐, 도 12에서 도시된 구조물을 복합 웨이퍼(84)라고 칭한다. 복합 웨이퍼(84)를 복수의 SoIC 패키지들(86)로 분리시키기 위해 복합 웨이퍼(84)에 대해 다이 소잉(die-saw)(단품화) 단계가 수행된다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(222)으로서 나타난다.
도 13 내지 도 18은 일부 실시예들에 따른 InFO(Integrated Fan-Out) 패키지의 형성에서의 중간 스테이지들의 단면도들을 나타낸다. 도 13을 참조하면, 캐리어(120)가 제공되고, 캐리어(120) 상에 박리막(release film)(122)이 형성된다. 캐리어(120)는 투명 물질로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 박리막(122)은 광열변환(Light-to-Heat Conversion; LTHC) 코팅 물질로 형성될 수 있고, 이것은 코팅을 통해 캐리어(120) 상에 도포된다. 일부 실시예들에 따르면, 박리막(122)을 LTHC 코팅 물질이라고도 칭한다. 본 발명개시의 일부 실시예들에 따르면, LTHC 코팅 물질은 (레이저와 같은) 광/방사선의 가열 하에서 분해될 수 있으며, 이에 따라 캐리어(120)를 그 위에 형성된 구조물로부터 떼어낼 수 있다.
일부 실시예들에 따르면, 도 1에서 또한 도시된 바와 같이, 폴리머 버퍼층(124)이 LTHC 코팅 물질(122) 상에 형성된다. 일부 실시예들에 따르면, 폴리머 버퍼층(124)은 PBO, 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB), 또는 다른 적용가능한 폴리머로 형성된다.
금속 시드층(126)이, 예를 들어, 물리적 기상 증착(Physical Vapor Deposition; PVD)을 통해 형성된다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(230)으로서 나타난다. 금속 시드층(126)은 폴리머 버퍼층(124)과 물리적으로 접촉할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 금속 시드층(126)은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 본 발명개시의 대안적인 실시예들에 따르면, 금속 시드층(126)은 LTHC 코팅 물질(122)과 접촉하는 구리층을 포함한다.
포토레지스트(128)가 금속 시드층(126) 위에 형성된다. 각각의 공정은 또한 도 22에서 도시된 공정 흐름에서의 공정(230)으로서 나타난다. 그 후 포토리소그래피 마스크(도시되지 않음)를 사용하여 포토레지스트(128)에 대해 노광이 수행된다. 후속적인 현상(development) 이후, 포토레지스트(128) 내에 개구(130)가 형성된다. 금속 시드층(126)의 일부분들이 개구(130)를 통해 노출된다. 다음으로, 개구(130) 내에 금속성 물질을 도금함으로써 금속 포스트(132)가 형성된다. 도금된 금속성 물질은 구리 또는 구리 합금일 수 있다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(232)으로서 나타난다.
후속 단계들에서, 포토레지스트(128)가 제거되고, 이에 따라 그 아래에 있던 금속 시드층(126)의 일부분이 노출된다. 그 후, 금속 시드층(126)의 노출된 부분이 에칭 단계에서, 예를 들어, 이방성 및/또는 등방성 에칭 단계에서 제거된다. 따라서, 잔존하는 시드층(126)의 가장자리는 그 위에 있는 금속 포스트(132)의 각각의 부분과 실질적으로 동일한 종단을 형성한다. 결과적인 금속 포스트(132)가 도 14에서 도시되어 있다. 설명 전반에 걸쳐, 잔존하는 금속 시드층(126)의 부분은 금속 포스트(132)의 부분으로서 간주되며, 별개로 나타내지 않을 수 있다. 평면도에서 바라본 금속 포스트(132)의 형상은, 비제한적인 예시로서, 원형, 직사각형, 육각형, 팔각형 등을 포함한다.
도 15는 디바이스 다이(136)의 배치/부착을 나타낸다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(234)으로서 나타난다. 디바이스 다이(136)는 다이 부착막(Die-Attach Film; DAF)(138)을 통해 폴리머 버퍼층(124)에 부착되는데, 이 다이 부착막(DAF)(138)은 디바이스 다이(136)가 폴리머 버퍼층(124) 상에 배치되기 전에 디바이스 다이(136) 상에 미리 부착된 접착막이다. 따라서, DAF(138)와 디바이스 다이(136)는, 폴리머 버퍼층(124)에 부착되기 전에, 일체형으로 결합된다. 디바이스 다이(136)는 DAF(138)와 물리적으로 접촉하는 후면(아래를 향하는 표면)을 갖는 반도체 기판을 포함할 수 있다. 디바이스 다이(136)는 반도체 기판의 전면(위를 향하는 표면)에서 (예컨대, 미도시된 트랜지스터들을 포함하는 능동 디바이스들과 같은) 집적 회로 디바이스들을 포함할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 디바이스 다이(136)는 CPU(Central Processing Unit) 다이, GPU(Graphic Processing Unit) 다이, 모바일 애플리케이션 다이, MCU(Micro Control Unit) 다이, I/O(input-output) 다이, BB(BaseBand) 다이, AP(Application Processor) 다이 등일 수 있는 로직 다이이다. 하나의 디바이스 다이(136)가 도시되어 있지만, 캐리어(120)는 웨이퍼 레벨로 있기 때문에, 복수의 디바이스 다이들(136)이 폴리머 버퍼층(124) 위에 배치되고, 복수의 행과 복수의 열을 포함하는 어레이로서 할당될 수 있다.
일부 예시적인 실시예들에 따르면, (구리 필라와 같은) 금속 필라(142)가 디바이스 다이(136)의 일부로서 미리 형성되고, 금속 필라(142)는 디바이스 다이(136) 내의 트랜지스터(도시되지 않음)와 같은 집적 회로 디바이스에 전기적으로 결합된다. 본 발명개시의 일부 실시예들에 따르면, 폴리머와 같은 유전체 물질이 이웃하는 금속 필라(142)들 사이의 갭을 채워서 최상부 유전체층(144)을 형성한다. 최상부 유전체층(144)은 또한 금속 필라(142)를 덮고 보호하는 부분을 포함할 수 있다. 최상부 유전체층(144)은 폴리머층일 수 있고, 이것은 본 발명개의 일부 실시예들에 따라 PBO 또는 폴리이미드로 형성될 수 있다.
다음으로, 도 16에서 도시된 바와 같이, 디바이스 다이(136)와 금속 포스트(132)는 캡슐화 물질(148) 내에 캡슐화된다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(236)으로서 나타난다. 캡슐화 물질(148)은 몰딩 화합물, 몰딩 언더필, 에폭시, 및/또는 수지를 포함할 수 있다. 캡슐화 물질(148)은, 몰딩 화합물로 형성될 때, 폴리머, 수지, 에폭시 등일 수 있는 기저 물질, 및 기저 물질 내의 필러(filler)입자(미도시됨)를 포함할 수 있다. 필러 입자는 SiO2, Al2O3, 또는 실리카 등의 유전체 입자일 수 있고, 구형 형상을 가질 수 있다. 또한, 구형 필러 입자는 복수의 상이한 직경을 가질 수 있다. 몰딩 화합물 내의 기저 물질과 필러 입자 둘 다는 폴리머 버퍼층(124)과 물리적으로 접촉할 수 있다.
캡슐화 물질(148)은 배치되면, 그 최상면이 금속 필라(142)와 금속 포스트(132)의 최상단 단부보다 높다. 도 16에서 도시된 바와 같이, 후속 단계에서, 금속 포스트(132)와 금속 필라(142)가 노출될 때까지, 캡슐화 물질(148)과 최상부 유전체층(144)을 시닝하기 위해, CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 금속 포스트(132)는 캡슐화 물질(148)을 관통하기 때문에 관통 비아(132)라고 달리 칭해진다. 평탄화 공정으로 인해, 쓰루 비아(132)의 최상단 단부들은 금속 필라(142)의 최상면과 실질적으로 동일한 레벨(동일 평면)에 있고, 캡슐화 물질(148)의 최상면과 실질적으로 동일 평면을 이룬다.
도 17은 유전체층(152), 및 유전체층(152) 내의 RDL(154)을 포함하는, 전측면 재배선 구조물(150)의 형성을 나타낸다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(238)으로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 유전체층(152)은 PBO, 폴리이미드 등과 같은 폴리머들로 형성된다. 본 발명개시의 대안적인 실시예들에 따르면, 유전체층(152)은 실리콘 산화물, 실리콘 질화물 등과 같은 무기 유전체 물질들로 형성된다.
본 발명개시의 일부 실시예들에 따르면, 유전체층(152) 및 대응하는 RDL(154)의 형성은, 유전체층(152)을 퇴적하는 것, 대응하는 유전체층(152) 내에 비아 개구를 형성하여 아래에 있는 도전성 피처들을 노출시키는 것, 금속 시드층(도시되지 않음)을 퇴적하는 것, 대응하는 금속 시드층 위에 포토레지스트(도시되지 않음)를 형성하고 패터닝하는 것, 및 금속 시드층 위에 구리 및/또는 알루미늄과 같은 금속성 물질을 도금하는 것을 포함할 수 있다. 그 후, 패터닝된 포토레지스트가 제거되고, 이어서, 패터닝된 포토레지스트에 의해 이전에 덮혀 있었던 금속 시드층의 부분들을 에칭한다.
도 18은 UBM(156)의 형성을 나타낸다. 개구를 형성하도록 최상부 유전체층(152)이 패터닝되고, UBM(156)이 최상부 유전체층(152) 내의 개구 내로 연장되어 RDL(154) 내의 금속 패드와 접촉하도록 형성된다. UBM(156)은 니켈, 구리, 티타늄, 또는 이들의 다층으로 형성될 수 있다. 일부 예시적인 실시예들에 따르면, UBM(156)은 티타늄층 및 이 티타늄층 위의 구리층을 포함한다.
그 후, 전기 커넥터(158)가 형성된다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(240)으로서 나타난다. 전기 커넥터(158)의 형성은 UBM(156)의 노출된 부분들 상에 솔더 볼을 배치하는 것, 및 그런 후, 솔더 볼을 솔더 영역 내로 리플로우(reflow)시키는 것을 포함할 수 있다. 설명 전반에 걸쳐, 폴리머 버퍼층(124) 및 그 위에 있는 구조물을 통째로 포함하는 구조물을 패키지(160)라고 칭하며, 이는 복수의 디바이스 다이(136)를 포함하는 복합 웨이퍼(이하에서는 복합 웨이퍼(160)라고도 칭함)이다. 다음으로, 복합 웨이퍼(160)는 예를 들어, 레이저 빔을 LTHC 코팅 물질(122) 상에 투사하고, LTHC 코팅 물질(122)을 분해시켜서, 캐리어(120)로부터 복합 웨이퍼(160)를 박리시킴으로써, 캐리어(120)로부터 분리된다. 복합 웨이퍼(160)는 내부에 복수의 InFO 패키지(162)를 포함한다.
도 19는 SoIC 패키지(86)를 InFO 패키지(162)에 접합시키는 것을 포함하는 패키지(88)의 형성을 나타낸다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(242)으로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, SoIC 패키지(86)의 전기 커넥터(82)가 InFO 패키지(162)의 폴리머 버퍼층(124)을 관통하여 관통 비아(132)에 접합되도록 함으로써, 복수의 SoIC 패키지(86)가 복합 웨이퍼(160)에 접합된다. 언더필 영역(90)이 SoIC 패키지(86)와 InFO 패키지(162) 사이의 갭 내에 디스펜싱된다. 그런 후, 결과적인 복합 웨이퍼(160)는 단품화되어, 복수의 패키지(88)를 초래시킨다. 각각의 공정은 도 22에서 도시된 공정 흐름에서의 공정(244)으로서 나타난다.
도 20과 도 21은 본 발명개시의 일부 실시예들에 따른 패키지(88)를 나타낸다. 이들 실시예들에 따른 패키지(88)는, 도 19에서의 일부 피처들을 제외하고, 도 19에서 도시된 패키지(88)와 유사하다. 본 발명개시의 일부 실시예들에 따르면, 도 19에서 도시된 금속 패드(68) 및 패시베이션층(70)은 생략될 수 있다. 결과적인 모습이 도 20에서 도시된다. 본 발명개시의 일부 다른 실시예들에 따르면, 도 19에서 도시된 금속 패드(68), 패시베이션층(70), RDL(74), 및 폴리머층(72)은 생략된다. 결과적인 모습이 도 21에서 도시된다. 본 발명개시의 일부 실시예들에 따르면, 폴리머층(72)이 생략될 때, 폴리머층(76)의 두께는, 예를 들어, 약 8㎛와 약 16㎛로 증가될(또는 증가되지 않을) 수 있어서, 폴리머의 응력 흡수 능력이 유지된다.
위에서 설명된 실시예들에서, 일부 공정들 및 피처들이 본 발명개시의 일부 실시예들에 따라 논의된다. 다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 해주는, 배선층 내 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만이 아니라 최종 구조물에 대해 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양품 다이들의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
제1 패키지를 형성하는 단계를 포함하고, 상기 제1 패키지를 형성하는 단계는,
제1 디바이스 다이를 인터포저 웨이퍼에 접합시키는 단계 - 상기 인터포저 웨이퍼는 금속 라인들과 비아들을 포함함 -;
상기 제1 디바이스 다이를 에워싸도록 유전체 영역을 형성하는 단계;
상기 유전체 영역을 관통하도록 관통 비아를 형성하는 단계 - 상기 관통 비아는 상기 인터포저 웨이퍼 내의 상기 금속 라인들과 상기 비아들을 통해 상기 제1 디바이스 다이에 전기적으로 연결됨 -;
상기 유전체 영역 위에 폴리머층을 형성하는 단계;
전기 커넥터를 형성하는 단계 - 상기 전기 커넥터는 상기 폴리머층 내의 도전성 피처를 통해 상기 관통 비아에 전기적으로 결합됨 -; 및
상기 인터포저 웨이퍼를 소잉(saw)하여 상기 제1 패키지를 다른 패키지들로부터 분리시키는 단계를 포함한 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 유전체 영역을 형성하는 단계는,
상기 인터포저 웨이퍼 및 상기 제1 디바이스 다이의 표면들 상에 유전체 라이너를 형성하는 단계;
상기 유전체 라이너 상에 유전체 물질을 채우는 단계; 및
상기 유전체 물질을 평탄화하는 단계를 포함한 것인 방법.
실시예 3. 실시예 2에 있어서, 상기 평탄화 이후, 상기 유전체 라이너는 상기 제1 디바이스 다이와 중첩하는 부분을 포함한 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 인터포저 웨이퍼는 내부에 능동 디바이스들이 없는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 폴리머층 아래에 있는 모든 유전체 물질들은 무기 물질들인 것인 방법.
실시예 6. 실시예 1에 있어서,
제2 패키지를 형성하는 단계 - 상기 제2 패키지를 형성하는 단계는,
금속 포스트를 형성하는 단계; 및
상기 금속 포스트와 제2 디바이스 다이를 캡슐화 물질 내에 캡슐화하는 단계를 포함함 -; 및
상기 제2 패키지를 상기 제1 패키지에 접합시키는 단계를 더 포함하는 방법.
실시예 7. 실시예 1에 있어서,
제2 디바이스 다이를 상기 인터포저 웨이퍼에 접합시키는 단계를 더 포함하고, 상기 금속 라인들과 상기 비아들은 상기 제1 디바이스 다이를 상기 제2 디바이스 다이에 전기적으로 연결하고, 상기 유전체 영역은 상기 제1 디바이스 다이를 상기 제2 디바이스 다이로부터 분리시키는 부분을 포함한 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 제1 디바이스 다이를 인터포저 웨이퍼에 접합시키는 단계는 하이브리드 접합을 통해서 행해지는 것인 방법.
실시예 9. 방법에 있어서,
제1 패키지를 형성하는 단계 - 상기 제1 패키지를 형성하는 단계는,
제1 디바이스 다이 및 제2 디바이스 다이를 인터포저 다이에 접합시키는 단계;
상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 무기 갭 필(inorganic gap-fill) 물질들 내에 캡슐화하는 단계;
상기 인터포저 다이의 금속 패드 상에 관통 비아를 형성하는 단계 - 상기 관통 비아는 상기 무기 갭 필 물질을 관통하고, 상기 인터포저 다이를 통해 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 연결됨 -;
상기 제1 디바이스 다이, 상기 제2 디바이스 다이, 및 상기 관통 비아 위에 유전체층을 형성하는 단계;
상기 유전체층 내에 금속 피처들을 형성하는 단계 - 상기 금속 피처들은 다마신 공정을 사용하여 형성됨 -;
상기 금속 피처들 위에 폴리머층을 형성하는 단계 - 상기 폴리머층 아래에 있는 모든 유전체 물질들은 무기 물질들임 -; 및
상기 폴리머층 위에 전기 커넥터를 형성하는 단계를 포함함 -; 및
상기 제1 패키지를 제2 패키지에 접합시키는 단계를 포함하고, 상기 전기 커넥터는 상기 제2 패키지에 접합된 것인 방법.
실시예 10. 실시예 9에 있어서, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 캡슐화하는 단계는,
상기 제1 디바이스 다이, 상기 제2 디바이스 다이, 및 상기 인터포저 다이와 접촉하는 에칭 정지층을 퇴적하는 단계;
상기 에칭 정지층 위에 유전체 물질을 형성하는 단계; 및
상기 유전체 물질을 평탄화하는 단계를 포함한 것인 방법.
실시예 11. 실시예 9에 있어서, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 하이브리드 접합을 통해 상기 인터포저 다이에 접합된 것인 방법.
실시예 12. 실시예 9에 있어서, 상기 유전체층을 형성하는 단계는 제1 로우 k(low-k) 유전체층을 형성하는 단계를 포함한 것인 방법.
실시예 13. 실시예 12에 있어서, 상기 폴리머층은 상기 제1 로우 k 유전체층과 물리적으로 접촉한 것인 방법.
실시예 14. 실시예 12에 있어서, 상기 인터포저 다이는 제2 로우 k 유전체층을 포함하고, 상기 제1 로우 k 유전체층과 상기 제2 로우 k 유전체층은 상기 무기 갭 필 물질들의 대향 측 상에 있는 것인 방법.
실시예 15. 디바이스에 있어서,
제1 패키지를 포함하고, 상기 제1 패키지는,
능동 디바이스들이 내부에 없는 인터포저 다이;
상기 인터포저 다이에 접합된 제1 디바이스 다이 및 제2 디바이스 다이;
상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 내부에 캡슐화하는 무기 유전체 영역;
상기 무기 유전체 영역을 관통하는 제1 관통 비아들 - 상기 제1 관통 비아들은 상기 인터포저 다이를 통해 상기 제1 디바이스 다이와 상기 제2 디바이스 다이에 전기적으로 연결됨 -;
상기 제1 디바이스 다이, 상기 제2 디바이스 다이, 및 상기 제1 관통 비아들 위에 있는 유전체층;
상기 유전체층 위에 있는 폴리머층 - 상기 폴리머층 아래에 있는 모든 유전체 물질들은 무기 물질들임 -; 및
상기 폴리머층 위에 있는 전기 커넥터를 포함한 것인 디바이스.
실시예 16. 실시예 15에 있어서,
상기 제1 패키지 위에서 상기 제1 패키지에 접합된 제2 패키지를 더 포함하고, 상기 제2 패키지는,
제3 디바이스 다이;
상기 제3 디바이스 다이를 내부에 캡슐화하는 몰딩 화합물; 및
상기 몰딩 화합물을 관통하는 제2 관통 비아들을 포함하며, 상기 제2 관통 비아들 중 하나는 상기 전기 커넥터에 접합된 것인 디바이스.
실시예 17. 실시예 15에 있어서, 상기 제1 디바이스 다이의 제1 유전체층은 상기 인터포저 다이의 제2 유전체층에 접합되어 있으며, 상기 제1 디바이스 다이의 제1 접합 패드는 상기 인터포저 다이의 제2 접합 패드에 접합되어 있는 것인 디바이스.
실시예 18. 실시예 15에 있어서, 상기 유전체층은 로우 k 유전체층인 것인 디바이스.
실시예 19. 실시예 15에 있어서, 상기 무기 유전체 영역은,
상기 인터포저 다이, 상기 제1 디바이스 다이, 및 상기 제2 디바이스 다이의 표면들을 라이닝(lining)하는 실리콘 질화물층; 및
상기 실리콘 질화물층 위에 있는 산화물층을 포함하며, 상기 실리콘 질화물층과 상기 산화물층 둘 다는 상기 제1 디바이스 다이와 중첩하는 부분을 포함한 것인 디바이스.
실시예 20. 실시예 15에 있어서, 상기 제1 디바이스 다이와 상기 제2 디바이스 다이는 상기 인터포저 다이 내의 도전성 라인들을 통해 전기적으로 상호연결되어 있는 것인 디바이스.

Claims (20)

  1. 방법에 있어서,
    제1 패키지를 형성하는 단계
    를 포함하고,
    상기 제1 패키지를 형성하는 단계는,
    제1 디바이스 다이를 인터포저 웨이퍼에 접합시키는 단계 - 상기 인터포저 웨이퍼는 금속 라인들과 비아들을 포함함 -;
    상기 제1 디바이스 다이를 에워싸도록 유전체 영역을 형성하는 단계;
    상기 유전체 영역을 관통하도록 관통 비아를 형성하는 단계 - 상기 관통 비아는 상기 인터포저 웨이퍼 내의 상기 금속 라인들과 상기 비아들을 통해 상기 제1 디바이스 다이에 전기적으로 연결됨 -;
    상기 유전체 영역 위에 폴리머층을 형성하는 단계;
    전기 커넥터를 형성하는 단계 - 상기 전기 커넥터는 상기 폴리머층 내의 도전성 피처를 통해 상기 관통 비아에 전기적으로 결합됨 -; 및
    상기 인터포저 웨이퍼를 소잉(saw)하여 상기 제1 패키지를 다른 패키지들로부터 분리시키는 단계
    를 포함한 것인 방법.
  2. 제1항에 있어서,
    상기 유전체 영역을 형성하는 단계는,
    상기 인터포저 웨이퍼 및 상기 제1 디바이스 다이의 표면들 상에 유전체 라이너를 형성하는 단계;
    상기 유전체 라이너 상에 유전체 물질을 채우는 단계; 및
    상기 유전체 물질을 평탄화하는 단계
    를 포함한 것인 방법.
  3. 제2항에 있어서,
    상기 평탄화 이후, 상기 유전체 라이너는 상기 제1 디바이스 다이와 중첩하는 부분을 포함한 것인 방법.
  4. 제1항에 있어서,
    상기 인터포저 웨이퍼는 내부에 능동 디바이스들이 없는 것인 방법.
  5. 제1항에 있어서,
    상기 폴리머층 아래에 있는 모든 유전체 물질들은 무기 물질들인 것인 방법.
  6. 제1항에 있어서,
    제2 패키지를 형성하는 단계 - 상기 제2 패키지를 형성하는 단계는,
    금속 포스트를 형성하는 단계; 및
    상기 금속 포스트와 제2 디바이스 다이를 캡슐화 물질 내에 캡슐화하는 단계를 포함함 -; 및
    상기 제2 패키지를 상기 제1 패키지에 접합시키는 단계
    를 더 포함하는 방법.
  7. 제1항에 있어서,
    제2 디바이스 다이를 상기 인터포저 웨이퍼에 접합시키는 단계
    를 더 포함하고,
    상기 금속 라인들과 상기 비아들은 상기 제1 디바이스 다이를 상기 제2 디바이스 다이에 전기적으로 연결하고,
    상기 유전체 영역은 상기 제1 디바이스 다이를 상기 제2 디바이스 다이로부터 분리시키는 부분을 포함한 것인 방법.
  8. 제1항에 있어서,
    상기 제1 디바이스 다이를 인터포저 웨이퍼에 접합시키는 단계는 하이브리드 접합을 통해서 행해지는 것인 방법.
  9. 방법에 있어서,
    제1 패키지를 형성하는 단계 - 상기 제1 패키지를 형성하는 단계는,
    제1 디바이스 다이 및 제2 디바이스 다이를 인터포저 다이에 접합시키는 단계;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 무기 갭 필(inorganic gap-fill) 물질들 내에 캡슐화하는 단계;
    상기 인터포저 다이의 금속 패드 상에 관통 비아 - 상기 관통 비아는 상기 무기 갭 필 물질을 관통하고, 상기 인터포저 다이를 통해 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 연결됨 - 를 형성하는 단계;
    상기 제1 디바이스 다이, 상기 제2 디바이스 다이, 및 상기 관통 비아 위에 유전체층을 형성하는 단계;
    상기 유전체층 내에 금속 피처들 - 상기 금속 피처들은 다마신 공정을 사용하여 형성됨 - 을 형성하는 단계;
    상기 금속 피처들 위에 폴리머층 - 상기 폴리머층 아래에 있는 모든 유전체 물질들은 무기 물질들임 - 을 형성하는 단계; 및
    상기 폴리머층 위에 전기 커넥터를 형성하는 단계를 포함함 -; 및
    상기 제1 패키지를 제2 패키지에 접합시키는 단계
    를 포함하고,
    상기 전기 커넥터는 상기 제2 패키지에 접합된 것인 방법.
  10. 제9항에 있어서,
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 캡슐화하는 단계는,
    상기 제1 디바이스 다이, 상기 제2 디바이스 다이, 및 상기 인터포저 다이와 접촉하는 에칭 정지층을 퇴적하는 단계;
    상기 에칭 정지층 위에 유전체 물질을 형성하는 단계; 및
    상기 유전체 물질을 평탄화하는 단계
    를 포함한 것인 방법.
  11. 제9항에 있어서,
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 하이브리드 접합을 통해 상기 인터포저 다이에 접합된 것인 방법.
  12. 제9항에 있어서,
    상기 유전체층을 형성하는 단계는 제1 로우 k(low-k) 유전체층을 형성하는 단계를 포함한 것인 방법.
  13. 제12항에 있어서,
    상기 폴리머층은 상기 제1 로우 k 유전체층과 물리적으로 접촉한 것인 방법.
  14. 제12항에 있어서,
    상기 인터포저 다이는 제2 로우 k 유전체층을 포함하고, 상기 제1 로우 k 유전체층과 상기 제2 로우 k 유전체층은 상기 무기 갭 필 물질들의 대향 측 상에 있는 것인 방법.
  15. 디바이스에 있어서,
    제1 패키지
    를 포함하고,
    상기 제1 패키지는,
    능동 디바이스들이 내부에 없는 인터포저 다이;
    상기 인터포저 다이에 접합된 제1 디바이스 다이 및 제2 디바이스 다이;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 내부에 캡슐화하는 무기 유전체 영역;
    상기 무기 유전체 영역을 관통하는 제1 관통 비아들 - 상기 제1 관통 비아들은 상기 인터포저 다이를 통해 상기 제1 디바이스 다이와 상기 제2 디바이스 다이에 전기적으로 연결됨 -;
    상기 제1 디바이스 다이, 상기 제2 디바이스 다이, 및 상기 제1 관통 비아들 위에 있는 유전체층;
    상기 유전체층 위에 있는 폴리머층 - 상기 폴리머층 아래에 있는 모든 유전체 물질들은 무기 물질들임 -; 및
    상기 폴리머층 위에 있는 전기 커넥터
    를 포함한 것인 디바이스.
  16. 제15항에 있어서,
    상기 제1 패키지 위에서 상기 제1 패키지에 접합된 제2 패키지
    를 더 포함하고,
    상기 제2 패키지는,
    제3 디바이스 다이;
    상기 제3 디바이스 다이를 내부에 캡슐화하는 몰딩 화합물; 및
    상기 몰딩 화합물을 관통하는 제2 관통 비아들
    을 포함하며,
    상기 제2 관통 비아들 중 하나는 상기 전기 커넥터에 접합된 것인 디바이스.
  17. 제15항에 있어서,
    상기 제1 디바이스 다이의 제1 유전체층은 상기 인터포저 다이의 제2 유전체층에 접합되어 있으며,
    상기 제1 디바이스 다이의 제1 접합 패드는 상기 인터포저 다이의 제2 접합 패드에 접합되어 있는 것인 디바이스.
  18. 제15항에 있어서,
    상기 유전체층은 로우 k 유전체층인 것인 디바이스.
  19. 제15항에 있어서,
    상기 무기 유전체 영역은,
    상기 인터포저 다이, 상기 제1 디바이스 다이, 및 상기 제2 디바이스 다이의 표면들을 라이닝(lining)하는 실리콘 질화물층; 및
    상기 실리콘 질화물층 위에 있는 산화물층
    을 포함하며,
    상기 실리콘 질화물층과 상기 산화물층 둘 다는 상기 제1 디바이스 다이와 중첩하는 부분을 포함한 것인 디바이스.
  20. 제15항에 있어서,
    상기 제1 디바이스 다이와 상기 제2 디바이스 다이는 상기 인터포저 다이 내의 도전성 라인들을 통해 전기적으로 상호연결되어 있는 것인 디바이스.
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