CN113808958A - 一种芯片封装结构制作方法及芯片封装结构 - Google Patents
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Abstract
本申请实施例提供的芯片封装结构制作方法及芯片封装结构，涉及封装技术领域，在上述方法中，先在粘连层上制作芯片限位结构，然后再在芯片限位结构所形成的芯片限位孔中放置芯片，最后通过在芯片与芯片限位结构之间填充第一塑封材料的形式对芯片进行封装。如此通过芯片限位孔对芯片进行限位，再进行封装，可以避免第一塑封材料在进行封装的过程中因高温下流动及第一塑封材料的收缩而引起的芯片位置偏移，确保芯片封装质量。
Description
技术领域
本申请涉及封装技术领域，具体而言，涉及一种芯片封装结构制作方法及芯片封装结构。
背景技术
现有技术中，在进行芯片封装时，一般采用塑封材料将放置于载片上的芯片进行封装。在上述过程中，芯片可能会因塑封材料(比如环氧塑封料(Epoxy Molding Compound，EMC))在高温下流动及塑封材料的收缩而发生位置偏移，从而造成芯片在后续制程曝光过程中重布线层的开孔偏移，芯片功能不能导出。为此，如何解决芯片在封装过程中的偏移问题是本领域技术人员急需要解决的技术问题。
发明内容
为了克服上述技术背景中所提及的技术问题，本申请实施例提供一种芯片封装结构制作方法及芯片封装结构。
本申请的第一方面，提供一种芯片封装结构制作方法，所述方法包括：
提供一载片；
在所述载片上制作一粘连层；
在所述粘连层远离所述载片的一侧制作芯片限位结构；
将芯片放入到所述芯片限位结构所形成的芯片限位孔中，并与所述粘连层粘接固定；
在所述芯片与所述芯片限位结构之间填充第一塑封材料形成第一塑封层，以在所述载片上得到所述芯片封装结构。
在上述方法中，先在粘连层上制作芯片限位结构，然后再在芯片限位结构所形成的芯片限位孔中放置芯片，最后通过在芯片与芯片限位结构之间填充第一塑封材料的形式对芯片进行封装。如此通过芯片限位孔对芯片进行限位，再进行封装，可以避免第一塑封材料在进行封装的过程中因高温下流动及第一塑封材料的收缩而引起的芯片位置偏移，确保芯片封装质量。
在本申请的一种可能实施例中，所述在所述粘连层远离所述载片的一侧制作芯片限位结构的步骤，包括:
在所述粘连层上制作光刻胶层；
通过对所述光刻胶层进行曝光显影形成芯片限位结构图案；
在所述芯片限位结构图案中填充第二塑封材料，在所述第二塑封材料胶黏固化后移除所述芯片限位结构图案，形成所述芯片限位结构。
在本申请的一种可能实施例中，所述在所述粘连层远离所述载片的一侧制作芯片限位结构的步骤，包括:
在所述粘连层上制作第二塑封层；
在所述第二塑封层中以激光开孔的方式形成所述芯片限位结构。
在本申请的一种可能实施例中，所述在所述粘连层远离所述载片的一侧制作芯片限位结构的步骤，包括:
在所述粘连层上放置一注塑模具，其中，所述注塑模具包括中空的芯片限位结构图案；
在所述注塑模具上制作第二塑封层；
移除所述注塑模具，以在所述粘连层上形成所述芯片限位结构。
在本申请的一种可能实施例中，所述将芯片放入到所述芯片限位结构所形成的芯片限位孔中，并与所述粘连层粘接固定的步骤，包括：
将所述芯片的芯片连接引脚所在的一侧朝向所述粘连层后放入到所述芯片限位孔中，并将所述芯片的芯片连接引脚所在的一侧与所述粘连层粘接固定。
在本申请的一种可能实施例中，在所述在所述芯片与所述芯片限位结构之间填充第一塑封材料形成第一塑封层，以在所述载片上得到所述芯片封装结构的步骤之后，所述方法还包括：
将所述芯片封装结构与所述载片分离；
在所述芯片封装结构中所述芯片的芯片连接引脚所在的一侧制作重布线层，将所述芯片连接引脚引出到所述重布线层远离所述芯片封装结构的一侧；
在所述重布线层远离所述芯片封装结构的一侧植入与所述重布线层连接的锡球。
在本申请的一种可能实施例中，所述将芯片放入到所述芯片限位结构所形成的芯片限位孔中，并与所述粘连层粘接固定的步骤，包括：
将所述芯片背离芯片连接引脚的一侧朝向所述粘连层放入到所述芯片限位孔中，将所述芯片背离芯片连接引脚的一侧与所述粘连层粘接固定。
在本申请的一种可能实施例中，在所述在所述芯片与所述芯片限位结构之间填充第一塑封材料形成第一塑封层，以在所述载片上得到所述芯片封装结构的步骤之后，所述方法还包括：
对所述第一塑封层远离所述载片的一侧进行研磨；
在所述第一塑封层远离所述载片的一侧制作重布线层，将所述芯片的芯片连接引脚引出到所述重布线层远离所述芯片封装结构的一侧；
在所述重布线层远离所述载片的一侧植入与所述重布线层连接的锡球；
将所述芯片封装结构与所述载片分离，并在所述芯片封装结构与所述载片分离的一侧贴背胶膜。
本申请的第二方面，提供一种芯片封装结构，所述芯片封装结构采用第一方面所述的芯片封装结构制作方法制作而成，所述芯片封装结构包括：
芯片限位结构；
位于所述芯片限位结构形成的芯片限位孔中的芯片；及
填充在所述芯片与所述芯片限位结构之间的塑封层。
在本申请的一种可能实施例中，所述芯片限位结构由塑封材料制作而成；
所述芯片限位结构与所述塑封层采用不同的塑封材料制作而成。
相对于现有技术，本申请实施例提供的芯片封装结构制作方法及芯片封装结构，在上述方法中，先在粘连层上制作芯片限位结构，然后再在芯片限位结构所形成的芯片限位孔中放置芯片，最后通过在芯片与芯片限位结构之间填充第一塑封材料的形式对芯片进行封装。如此通过芯片限位孔对芯片进行限位，再进行封装，可以避免第一塑封材料在进行封装的过程中因高温下流动及第一塑封材料的收缩而引起的芯片位置偏移，确保芯片封装质量。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示例了本申请实施例提供的芯片封装结构制作方法的流程示意图；
图2示例了图1对应的工艺制程图；
图3示例了本申请实施例提供的芯片正面朝下的芯片封装结构制作方法的一种流程示意图；
图4示例了图3对应的工艺制程图；
图5示例了本申请实施例提供的芯片正面朝上的芯片封装结构制作方法的一种流程示意图；
图6示例了图5对应的工艺制程图；
图7示例了本申请实施例提供的芯片封装结构的结构示意图。
主要标号：
101-载片；102-粘连层；103-芯片限位结构；104-芯片限位孔；105-芯片；1051-芯片连接引脚；106-第一塑封层；107-重布线层；108-金属走线；109-锡球；110-背胶层；10-芯片封装结构。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
需要说明的是，在不冲突的情况下，本申请的实施例中的不同特征之间可以相互结合。
为了解决背景技术中的技术问题。发明人创新性的设计以下技术方案，下面将结合附图对本申请的具体实现方案进行详细说明。
第一实施例
请参照图1及图2，图1示出了本申请实施例提供的芯片封装结构制作方法的流程示意图，图2为图1对应的工艺制程图。下面结合图1和图2对本实施例提供的芯片封装结构制作方法进行详细的介绍。
步骤S11，提供一载片101。
在本步骤中，载片101可以为，但不限于，玻璃载片、树脂载片等。
步骤S12，在载片101上制作粘连层102。
本实施例中，粘连层102用于粘连芯片105，以使芯片105固定在载片101上，方便后续的芯片封装。
步骤S13，在粘连层102远离载片101的一侧制作芯片限位结构103。
详细地，芯片限位结构103可以根据芯片尺寸进行设计。以正方形芯片为例，通过设计芯片限位结构103使得芯片限位结构103能形成可容纳芯片105的芯片限位孔104，其中，芯片限位孔104的形状可以与芯片105形状相同，即在芯片105为正方形时，对应的芯片限位孔104的形状也可以是正方形。芯片限位孔104的尺寸可略大于芯片105的尺寸，如此设置，一方面便于将芯片105放置入芯片限位孔104，另一方面，可以较好的对芯片105进行限位，避免芯片105在封装过程中产生较大距离的偏移，从而影响封装质量。在本实施例中，如图2所示，所述芯片限位孔104的截面形状可以是倒梯形结构。
步骤S14，将芯片105放入到芯片限位结构103所形成的芯片限位孔104中，并与粘连层102粘接固定。
在该步骤中，可以将芯片105的芯片连接引脚(图中未示出)所在的一侧朝向粘连层102后放入到芯片限位孔104中，并将芯片105的芯片连接引脚所在的一侧与粘连层102粘接固定；也可以将芯片105背离芯片连接引脚的一侧朝向粘连层102放入到芯片限位孔104中，将芯片105背离芯片连接引脚的一侧与粘连层102粘接固定。
步骤S15，在芯片105与芯片限位结构103之间填充第一塑封材料形成第一塑封层106，以在载片101上得到芯片封装结构10。
其中，芯片封装结构10包括芯片限位结构103、位于所述芯片限位结构103形成的芯片限位孔104中的芯片105，及填充在芯片105与芯片限位结构103之间的第一塑封层106。
在本申请实施例的一种实施方式中，步骤S13可以通过以下方式制作芯片限位结构103。
首先，在粘连层102远离载片101的一侧上制作光刻胶层。
然后，通过对光刻胶层进行曝光显影形成芯片限位结构图案。
最后，在芯片限位结构图案中填充第二塑封材料，在第二塑封材料胶黏固化后移除芯片限位结构图案对应的光刻胶层，形成芯片限位结构103。
在本申请实施例的另一种实施方式中，步骤S13还可以通过以下方式制作芯片限位结构103。
首先，在粘连层102上制作第二塑封层。
然后，在第二塑封层中采用激光开孔的方式形成芯片限位结构103。
具体地，可以采用激光开孔的方式在第二塑封层中开设芯片限位孔104以形成芯片限位结构103。
在本申请实施例的再一种实施方式中，步骤S13可以通过以下方式制作芯片限位结构103。
首先，在粘连层102上放置一注塑模具，其中，注塑模具包括中空的芯片限位结构图案。
然后，在注塑模具上制作第二塑封层。
具体地，在注塑模具的中空的芯片限位结构图案中填充第二塑封材料，在第二塑封材料胶黏固化后在注塑模具上制作第二塑封层。
最后，移除注塑模具，以在粘连层102上形成所述芯片限位结构103。
本申请实施例提供的方法，先在粘连层102上制作芯片限位结构103，然后在芯片限位结构103所形成的芯片限位孔104中放置芯片105，最后通过在芯片105与芯片限位结构103之间填充第一塑封材料的形式对芯片105进行封装。如此通过芯片限位孔104对芯片105进行限位，再进行封装，可以避免第一塑封材料在进行封装的过程中因高温下流动及第一塑封材料的收缩而引起的芯片105位置偏移，确保芯片封装质量，提升封装良率。
第二实施例
请参照图3及图4，图3示出了本申请实施例提供的芯片105正面朝下(face down)的芯片封装结构制作方法的流程示意图，图4为图3对应的工艺制程图。下面结合图3和图4对本实施例提供的芯片封装结构制作方法进行详细的介绍。
步骤S31，提供一载片101。
在本步骤中，载片101可以为，但不限于，玻璃载片或树脂载片等。
步骤S32，在载片101上制作粘连层102。
本实施例中，粘连层102用于粘连芯片105，以使芯片105固定在载片101上，方便后续的芯片封装。
步骤S33，在粘连层102远离载片101的一侧制作芯片限位结构103。
详细地，芯片限位结构103可以根据芯片105尺寸进行设计。以正方形芯片为例，通过设计芯片限位结构103使得芯片限位结构103能形成可容纳芯片的芯片限位孔104，其中，芯片限位孔104的形状可以与芯片形状相同，即在芯片105为正方形时，对应的芯片限位孔104的形状也可以是正方形。芯片限位孔104的尺寸可略大于芯片105的尺寸，如此设置，一方面便于将芯片105放置入芯片限位孔104，另一方面，可以较好的对芯片105进行限位，避免芯片105在封装过程中产生较大距离的偏移。在本实施例中，如图4所示，所述芯片限位孔104的截面形状可以是倒梯形结构。
步骤S34，将芯片105的芯片连接引脚1051所在的一侧朝向粘连层102后放入到芯片限位孔104中，并将芯片105的芯片连接引脚1051所在的一侧与粘连层102粘接固定。
步骤S35，在芯片105与芯片限位结构103之间填充第一塑封材料形成第一塑封层106，以在载片上得到芯片封装结构。
其中，芯片封装结构10包括芯片限位结构103、位于所述芯片限位结构103形成的芯片限位孔104中的芯片105，及填充在芯片105与芯片限位结构103之间的第一塑封层106。
步骤S36，将芯片封装结构103与载片101分离。
步骤S37，在芯片封装结构103中芯片的芯片连接引脚1051所在的一侧制作重布线层107，将芯片连接引脚1051引出到重布线层107远离芯片封装结构103的一侧。
在步骤S37中，在重布线层107中设计布线通道，通过金属走线108将芯片连接引脚1051引出到重布线层107远离芯片封装结构10的一侧。
步骤S38，在重布线层107远离芯片封装结构10的一侧植入与重布线层107连接的锡球109。
在封装的芯片105为多个时，在步骤S38之后，本申请实施例提供的芯片封装结构制作方法还可以包括通过切割得到封装后的芯片。具体地，可以通过切割芯片105四周的芯片限位结构103得到封装后的芯片。
第三实施例
请参照图5及图6，图5示出了本申请实施例提供的芯片正面朝上(face up)的芯片封装结构制作方法的流程示意图，图6为图5对应的工艺制程图。下面结合图5和图6对本实施例提供的芯片封装结构制作方法进行详细的介绍。
步骤S51，提供一载片101。
在本步骤中，载片101可以为，但不限于，玻璃载片或树脂载片等。
步骤S52，在载片101上制作粘连层102。
本实施例中，粘连层102用于粘连芯片105，以使芯片105固定在载片101上，方便后续的芯片封装。
步骤S53，在粘连层102远离载片101的一侧制作芯片限位结构103。
详细地，芯片限位结构103可以根据芯片尺寸进行设计。以正方形芯片为例，通过设计芯片限位结构103使得芯片限位结构103能形成可容纳芯片105的芯片限位孔104，其中，芯片限位孔104的形状可以与芯片105形状相同，即在芯片105为正方形时，对应的芯片限位孔104的形状也可以是正方形。芯片限位孔104的尺寸可略大于芯片105的尺寸，如此设置，一方面便于将芯片105放置入芯片限位孔104，另一方面，可以较好的对芯片105进行限位，避免芯片105在封装过程中产生较大距离的偏移，从而影响封装质量。在本实施例中，如图6所示，所述芯片限位孔104的截面形状可以是倒梯形结构。
步骤S54，将芯片105背离芯片连接引脚1051的一侧朝向粘连层102后放入到芯片限位孔104中，并将芯片105背离芯片连接引脚1051的一侧与粘连层102粘接固定。
步骤S55，在芯片105与芯片限位结构103之间填充第一塑封材料形成第一塑封层106，以在载片101上得到芯片封装结构10。
芯片封装结构10包括芯片限位结构103、位于所述芯片限位结构103形成的芯片限位孔104中的芯片105，及填充在芯片105与芯片限位结构103之间的第一塑封层106。
步骤S56，对第一塑封层106远离载片101的一侧进行研磨。
步骤S57，在第一塑封层106远离载片101的一侧制作重布线层107，将芯片的芯片连接引脚1051引出到重布线层107远离芯片封装结构10的一侧。
在步骤S57中，在重布线层107中设计布线通道，通过金属走线108以将芯片连接引脚1051引出到重布线层107远离芯片封装结构10的一侧。
步骤S58，在重布线层107远离芯片封装结构10的一侧植入与重布线层107连接的锡球109。
步骤S59，将芯片封装结构10与载片101分离，并在芯片封装结构10与载片101分离的一侧贴背胶膜110。
在封装的芯片105为多个时，在步骤S59之后，本申请实施例提供的芯片封装结构制作方法还可以包括通过切割得到封装后的芯片。具体地，可以通过切割芯片105四周的芯片限位结构103得到封装后的芯片。
第四实施例
请参照图7，图7示出了本申请实施例提供的芯片封装结构10的结构示意图，该实施例中的芯片封装结构10由第一实施例中提供的芯片封装结构制作方法制作而成。
在本实施例中，芯片封装结构10可以包括芯片限位结构103、芯片105及第一塑封层106，其中，芯片105位于芯片限位结构103形成的芯片限位孔中，第一塑封层106填充与芯片105与芯片限位结构103之间的间隙中。
在上述结构中，由于芯片限位结构103对芯片105的限位作用，在第一塑封层106填充芯片105与芯片限位结构103之间的间隙时，不会因塑封层材料在塑封过程中的高温下流动及塑封材料的收缩使得芯片产生较大距离的偏移，确保芯片封装质量。
进一步地，在本实施例中，芯片限位结构103可以由塑封材料制作而成，其中，芯片限位结构103与第一塑封层106可以采用相同的塑封材料制作而成，也可以采用不同的塑封材料制作而成。优选地，芯片限位结构103与第一塑封层106可以采用不相同的塑封材料制作而成。
综上所述，本申请实施例提供的芯片封装结构制作方法及芯片封装结构，在上述方法中，先在粘连层上制作芯片限位结构，然后再在芯片限位结构所形成的芯片限位孔中放置芯片，最后通过在芯片与芯片限位结构之间填充第一塑封材料的形式对芯片进行封装。如此通过芯片限位孔对芯片进行限位，再进行封装，可以避免第一塑封材料在进行封装的过程中因高温下流动及第一塑封材料的收缩而引起的芯片位置偏移，确保芯片封装质量。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种芯片封装结构制作方法，其特征在于，所述方法包括：
提供一载片；
在所述载片上制作一粘连层；
在所述粘连层远离所述载片的一侧制作芯片限位结构；
将芯片放入到所述芯片限位结构所形成的芯片限位孔中，并与所述粘连层粘接固定；
在所述芯片与所述芯片限位结构之间填充第一塑封材料形成第一塑封层，以在所述载片上得到所述芯片封装结构。
2.如权利要求1所述的芯片封装结构制作方法，其特征在于，所述在所述粘连层远离所述载片的一侧制作芯片限位结构的步骤，包括:
在所述粘连层上制作光刻胶层；
通过对所述光刻胶层进行曝光显影形成芯片限位结构图案；
在所述芯片限位结构图案中填充第二塑封材料，在所述第二塑封材料胶黏固化后移除所述芯片限位结构图案，形成所述芯片限位结构。
3.如权利要求1所述的芯片封装结构制作方法，其特征在于，所述在所述粘连层远离所述载片的一侧制作芯片限位结构的步骤，包括:
在所述粘连层上制作第二塑封层；
在所述第二塑封层中以激光开孔的方式形成所述芯片限位结构。
4.如权利要求1所述的芯片封装结构制作方法，其特征在于，所述在所述粘连层远离所述载片的一侧制作芯片限位结构的步骤，包括:
在所述粘连层上放置一注塑模具，其中，所述注塑模具包括中空的芯片限位结构图案；
在所述注塑模具上制作第二塑封层；
移除所述注塑模具，以在所述粘连层上形成所述芯片限位结构。
5.如权利要求1-4中任意一项所述的芯片封装结构制作方法，其特征在于，所述将芯片放入到所述芯片限位结构所形成的芯片限位孔中，并与所述粘连层粘接固定的步骤，包括：
将所述芯片的芯片连接引脚所在的一侧朝向所述粘连层后放入到所述芯片限位孔中，并将所述芯片的芯片连接引脚所在的一侧与所述粘连层粘接固定。
6.如权利要求5所述的芯片封装结构制作方法，其特征在于，在所述在所述芯片与所述芯片限位结构之间填充第一塑封材料形成第一塑封层，以在所述载片上得到所述芯片封装结构的步骤之后，所述方法还包括：
将所述芯片封装结构与所述载片分离；
在所述芯片封装结构中所述芯片的芯片连接引脚所在的一侧制作重布线层，将所述芯片连接引脚引出到所述重布线层远离所述芯片封装结构的一侧；
在所述重布线层远离所述芯片封装结构的一侧植入与所述重布线层连接的锡球。
7.如权利要求1-4中任意一项所述的芯片封装结构制作方法，其特征在于，所述将芯片放入到所述芯片限位结构所形成的芯片限位孔中，并与所述粘连层粘接固定的步骤，包括：
将所述芯片背离芯片连接引脚的一侧朝向所述粘连层放入到所述芯片限位孔中，将所述芯片背离芯片连接引脚的一侧与所述粘连层粘接固定。
8.如权利要求7所述的芯片封装结构制作方法，其特征在于，在所述在所述芯片与所述芯片限位结构之间填充第一塑封材料形成第一塑封层，以在所述载片上得到所述芯片封装结构的步骤之后，所述方法还包括：
对所述第一塑封层远离所述载片的一侧进行研磨；
在所述第一塑封层远离所述载片的一侧制作重布线层，将所述芯片的芯片连接引脚引出到所述重布线层远离所述芯片封装结构的一侧；
在所述重布线层远离所述载片的一侧植入与所述重布线层连接的锡球；
将所述芯片封装结构与所述载片分离，并在所述芯片封装结构与所述载片分离的一侧贴背胶膜。
9.一种芯片封装结构，其特征在于，所述芯片封装结构采用权利要求1-4中任意一项所述的芯片封装结构制作方法制作而成，所述芯片封装结构包括：
芯片限位结构；
位于所述芯片限位结构形成的芯片限位孔中的芯片；及
填充在所述芯片与所述芯片限位结构之间的塑封层。
10.如权利要求9所述的芯片封装结构，其特征在于，所述芯片限位结构由塑封材料制作而成；
所述芯片限位结构与所述塑封层采用不同的塑封材料制作而成。
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Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100018789A (ko) * | 2008-08-07 | 2010-02-18 | 재단법인서울대학교산학협력재단 | 자외선 경화와 나노 패턴 삽입 사출성형을 이용한 나노패턴이 형성된 사출성형물의 제조방법 |
| US20110193105A1 (en) * | 2010-08-27 | 2011-08-11 | Quarkstar, Llc | Solid State Light Sheet for General Illumination Having Substrates for Creating Series Connection of Dies |
| US20110210429A1 (en) * | 2008-11-17 | 2011-09-01 | Shoa Siong Lim | Semiconductor Substrate, Package and Device and Manufacturing Methods Thereof |
| CN103779313A (zh) * | 2014-01-24 | 2014-05-07 | 嘉兴斯达微电子有限公司 | 一种带电极压力装置的功率半导体模块 |
| CN103887291A (zh) * | 2014-04-02 | 2014-06-25 | 华进半导体封装先导技术研发中心有限公司 | 三维扇出型PoP封装结构及制造工艺 |
| US20140357020A1 (en) * | 2013-06-03 | 2014-12-04 | Aleksandar Aleksov | Methods for high precision microelectronic die integration |
| WO2019221406A1 (ko) * | 2018-05-15 | 2019-11-21 | 주식회사 네패스 | 반도체 패키지 |
| US20190371781A1 (en) * | 2018-05-31 | 2019-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method of manufacturing the same |
| CN110581120A (zh) * | 2019-09-11 | 2019-12-17 | 广东佛智芯微电子技术研究有限公司 | 板级扇出封装基板的细线路结构及其制备方法 |
| CN110660684A (zh) * | 2018-06-29 | 2020-01-07 | 台湾积体电路制造股份有限公司 | 用于封装件集成的缓冲设计 |
| CN111128763A (zh) * | 2019-12-06 | 2020-05-08 | 上海先方半导体有限公司 | 一种芯片封装结构的制作方法 |
| CN111370320A (zh) * | 2018-12-26 | 2020-07-03 | 中芯集成电路（宁波）有限公司 | 封装方法 |
| WO2020229464A1 (en) * | 2019-05-14 | 2020-11-19 | Uhland Goebel | Apparatus radiating and receiving microwaves, radar apparatus comprising such an apparatus, and method for assembling such an apparatus |
| CN112349602A (zh) * | 2019-08-07 | 2021-02-09 | 久元电子股份有限公司 | 一种具散热功能的芯片封装模块及其制造方法 |
| CN113078071A (zh) * | 2021-04-08 | 2021-07-06 | 广东工业大学 | 一种降低芯片位置偏移的板级封装方法 |
| CN213692007U (zh) * | 2020-12-25 | 2021-07-13 | 青岛歌尔智能传感器有限公司 | 封装结构和电子设备 |
-
2021
- 2021-09-17 CN CN202111091989.8A patent/CN113808958A/zh active Pending
Patent Citations (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100018789A (ko) * | 2008-08-07 | 2010-02-18 | 재단법인서울대학교산학협력재단 | 자외선 경화와 나노 패턴 삽입 사출성형을 이용한 나노패턴이 형성된 사출성형물의 제조방법 |
| US20110210429A1 (en) * | 2008-11-17 | 2011-09-01 | Shoa Siong Lim | Semiconductor Substrate, Package and Device and Manufacturing Methods Thereof |
| US20110193105A1 (en) * | 2010-08-27 | 2011-08-11 | Quarkstar, Llc | Solid State Light Sheet for General Illumination Having Substrates for Creating Series Connection of Dies |
| US20140357020A1 (en) * | 2013-06-03 | 2014-12-04 | Aleksandar Aleksov | Methods for high precision microelectronic die integration |
| CN103779313A (zh) * | 2014-01-24 | 2014-05-07 | 嘉兴斯达微电子有限公司 | 一种带电极压力装置的功率半导体模块 |
| CN103887291A (zh) * | 2014-04-02 | 2014-06-25 | 华进半导体封装先导技术研发中心有限公司 | 三维扇出型PoP封装结构及制造工艺 |
| WO2019221406A1 (ko) * | 2018-05-15 | 2019-11-21 | 주식회사 네패스 | 반도체 패키지 |
| US20190371781A1 (en) * | 2018-05-31 | 2019-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method of manufacturing the same |
| CN110660684A (zh) * | 2018-06-29 | 2020-01-07 | 台湾积体电路制造股份有限公司 | 用于封装件集成的缓冲设计 |
| CN111370320A (zh) * | 2018-12-26 | 2020-07-03 | 中芯集成电路（宁波）有限公司 | 封装方法 |
| WO2020229464A1 (en) * | 2019-05-14 | 2020-11-19 | Uhland Goebel | Apparatus radiating and receiving microwaves, radar apparatus comprising such an apparatus, and method for assembling such an apparatus |
| EP3970229A1 (en) * | 2019-05-14 | 2022-03-23 | Uhland Goebel | Apparatus radiating and receiving microwaves, radar apparatus comprising such an apparatus, and method for assembling such an apparatus |
| CN112349602A (zh) * | 2019-08-07 | 2021-02-09 | 久元电子股份有限公司 | 一种具散热功能的芯片封装模块及其制造方法 |
| US20210043532A1 (en) * | 2019-08-07 | 2021-02-11 | Youngtek Electronics Corporation | Chip package module with heat dissipation function and manufacturing method thereof |
| CN110581120A (zh) * | 2019-09-11 | 2019-12-17 | 广东佛智芯微电子技术研究有限公司 | 板级扇出封装基板的细线路结构及其制备方法 |
| CN111128763A (zh) * | 2019-12-06 | 2020-05-08 | 上海先方半导体有限公司 | 一种芯片封装结构的制作方法 |
| CN213692007U (zh) * | 2020-12-25 | 2021-07-13 | 青岛歌尔智能传感器有限公司 | 封装结构和电子设备 |
| CN113078071A (zh) * | 2021-04-08 | 2021-07-06 | 广东工业大学 | 一种降低芯片位置偏移的板级封装方法 |
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