CN103887291A - 三维扇出型PoP封装结构及制造工艺 - Google Patents

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Abstract

本发明涉及一种三维扇出型PoP封装结构及制造工艺，采用芯片正面朝上的工艺，在载片上制作金属层，按芯片排列位置开槽并按需要制作与其它封装单元互连的电极。塑封后在芯片正面进行重布线层制作，把芯片的焊盘进行扇出，形成第一层芯片电路。重复芯片正面朝上的工艺制作第二层芯片，在第一个封装单元上粘贴芯片和金属层，形成与上一封装单元的连接；再进行塑封、钻孔、填充金属，在第二层芯片上进行RDL制作；重复堆叠工艺形成多层芯片的堆叠，或在RDL层上制作凸点下金属层、植球；植球后将载片去除，在第一层芯片的背面制作背面再布线层，得到封装单元，封装单元进行堆叠，形成PoP封装结构。本发明可以有效改善翘曲和塑封材料涨缩引起的滑移错位。

Description

三维扇出型PoP封装结构及制造工艺
技术领域
本发明涉及一种三维扇出型PoP封装结构及制造工艺，属于半导体封装技术领域。
背景技术
作为目前封装高密集成的主要方式，PoP（package on package，层叠封装）得到越来越多的重视。芯片的堆叠是提高电子封装高密化的主要途径之间，PoP设计已经在业界得到比较广泛的开发和应用。目前，采用塑封（molding）工艺的扇出型封装的PoP解决方案在翘曲（warpage）控制方面非常困难，现有技术的解决方案都是从材料特性、塑封最终形方面来减小翘曲；另外因塑封料（EMC）涨缩引起的滑移、错位（shift）也很难得到控制。因此，PoP封装结构生产的良率成为很大的问题。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种三维扇出型PoP封装结构及制造工艺，可以更有效地改善翘曲，并且简单易行。
按照本发明提供的技术方案，所述三维扇出型PoP封装结构，包括上下两层扇出型封装单元；其特征是：所述扇出型封装单元包括第一扇出型晶圆级封装体、依次堆叠于第一扇出型晶圆级封装体正面的一层或多层第二扇出型晶圆级封装体和设置于第一扇出型晶圆级封装体背面的背面再布线层；所述第一扇出型晶圆级封装体包括第一芯片和第一金属层，第一芯片和第一金属层通过第一塑封体塑封成一个整体，在第一塑封体上制作垂直通孔，在垂直通孔内填充形成第一金属柱，第一金属柱与第一金属层连接；在所述第一塑封体的正面设置第一再布线层，第一再布线层中布置第一再布线金属走线层和凸点，第一再布线金属走线层连接第一芯片、第一金属柱以及凸点；所述第二扇出型晶圆级封装体包括第二芯片、第二金属层和电镀种子层，第二芯片、第二金属层和电镀种子层通过第二塑封体塑封成一个整体，在第二塑封体上制作垂直通孔，在垂直通孔内填充形成第二金属柱，第二金属柱与第二金属层连接，第二金属层与电镀种子层连接，电镀种子层与凸点连接；在所述第二塑封体的正面设置第二再布线层，第二再布线层中布置第二再布线金属走线层和凸点下金属层，在凸点下金属层上置焊球，第二再布线金属走线层连接第二芯片、第二金属柱和凸点下金属层；所述凸点下金属层与位于上一层的第二扇出型晶圆级封装体中的电镀种子层连接，位于顶层的第二扇出型晶圆级封装体中的凸点下金属层上置焊球；所述背面再布线层中设置背面再布线金属走线层和背面凸点下金属层，背面再布线金属走线层连接第一金属层和背面凸点下金属层；所述上层扇出型封装单元的焊球与下层扇出型封装单元的背面凸点下金属层连接。
所述第一芯片的正面与第一塑封体的正面位于同一平面，第一芯片的背面与第一塑封体的背面位于同一平面。
所述第一金属柱的第一表面与第一塑封体的正面位于同一平面，第一金属柱的第二表面与第一金属层的第一表面连接，第一金属层的第二表面与第一塑封体的背面位于同一平面。
所述第二芯片的正面与第二塑封体的正面位于同一平面，第二芯片的背面通过粘胶层与第一再布线层连接。
所述第二金属柱的第一表面与第二塑封体的正面位于同一平面，第二金属柱的第二表面与第二金属层的第一表面连接，第二金属层的第二表面设置电镀种子层，电镀种子层与第二塑封体的背面位于同一平面。
所述凸点的正面与第一再布线层的正面平齐。
位于顶层的第二扇出型晶圆级封装体中的凸点下金属层的外表面与第二再布线层的外表面平齐、或者突出于第二再布线层的外表面；位于中间层的第二扇出型晶圆级封装体中的凸点下金属层的外表面与第二再布线层的外表面平齐；所述背面凸点下金属层的外表面与背面再布线层的外表面平齐、或者突出于背面再布线层的外表面。
所述三维扇出型PoP封装结构的制造工艺，其特征是，采用以下工艺步骤：
（1）准备载体圆片，在载体圆片上表面涂覆第一粘胶层，在第一粘胶层上制作第一金属层，在第一金属层上制作通孔，或者直接在第一粘胶层上制作预加工通孔的第一金属层，裸露出载体圆片的上表面；在第一金属层的通孔底部涂覆第二粘胶层，将第一芯片的正面朝上粘贴于载体圆片上；
（2）将第一金属层、第一芯片通过第一塑封体塑封为一个整体，并且保证第一芯片的正面与第一塑封体的正面位于同一平面，第一芯片的背面和第一塑封体的背面位于同一平面；
（3）在第一塑封体上制作垂直通孔，裸露出第一金属层的第一表面，在垂直通孔内填充导电材料，得到第一金属柱；
（4）在第一塑封体的正面制作第一再布线层，在第一再布线层中制作第一再布线金属走线层和凸点，凸点的正面与第一再布线层的正面平齐；第一再布线金属走线层连接第一芯片、第一金属柱和凸点；
（5）在第一再布线层上制作电镀种子层，电镀种子层与凸点连接；
（6）在电镀种子层上制作第二金属层，在第二金属层上制作通孔，或者直接在电镀种子层上制作预加工通孔的第二金属层，裸露出第一再布线层的上表面；
（7）在第二金属层的通孔底部涂覆粘胶层，将第二芯片的正面朝上粘贴于第一再布线层上；
（8）将第二金属层、第二芯片通过第二塑封体塑封为一个整体；在第二塑封体上制作垂直通孔，裸露出第二金属层的第一表面，在垂直通孔内填充导电材料，形成第二金属柱；
（9）在第二塑封体的正面制作第二再布线层，在第二再布线层中制作第二再布线金属走线层和凸点下金属层，第二再布线金属走线层连接第二芯片、第二金属柱和凸点下金属层；
（10）在凸点下金属层上植球回流，形成焊球凸点阵列；并去除载体圆片、第一粘胶层和第二粘胶层，裸露出第一芯片的背面；
（11）在第一芯片的背面制作背面再布线层，在背面再布线层上制作背面再布线金属走线层和背面凸点下金属层，得到扇出型封装单元；背面再布线金属走线层与第一金属层、背面凸点下金属层连接；
（12）将两个扇出型封装单元进行堆叠、回流，得到三维扇出型PoP封装结构。
在进行步骤（10）～步骤（11）的操作之前，还包括：重复步骤（5）～步骤（9）一次或多次。
本发明所述的三维扇出型PoP封装结构及制造工艺可以有效改善翘曲和塑封材料涨缩引起的滑移错位，并且简单易行。
附图说明
图1a为所述IC圆片的示意图。
图1b为所述IC圆片的切割示意图。
图1c为所述IC圆片切割后的示意图。
图2为所述载体圆片上制作第一金属层的示意图。
图3为在所述第一金属层上制作通孔的示意图。
图4为在所述第一金属层的通孔底部粘贴第一芯片的示意图。
图5为将第一金属层、第一芯片塑封于第一塑封体中的示意图。
图6为在第一塑封体中制作垂直通孔的示意图。
图7为得到第一金属柱的示意图。
图8为得到第一再布线层的示意图。
图9为得到第一再布线金属走线层的示意图。
图10为得到凸点的示意图。
图11为得到电镀种子层的示意图。
图12为得到第二金属层的示意图。
图13为得到第二芯片的示意图。
图14为将第二金属层、第二芯片塑封于第二塑封体中的示意图。
图15为在第二塑封体中制作垂直通孔的示意图。
图16为得到第二金属柱的示意图。
图17为得到第二再布线层的示意图。
图18为得到第二再布线金属走线层的示意图。
图19为得到凸点下金属层的示意图。
图20a为得到焊球后第一种实施例的示意图。
图20b为得到焊球后第二种实施例的示意图。
图21a为得到背面再布线层后第一种实施例的示意图。
图21a为得到背面再布线层后第二种实施例的示意图。
图22a为所述三维扇出型PoP封装结构的第一种实施例的示意图。
图22b为所述三维扇出型PoP封装结构的第二种实施例的示意图。
图中序号为：第一扇出型晶圆级封装体10，第二扇出型晶圆级封装体20，第一再布线层30，第二再布线层40，第一再布线金属走线层31，凸点32、33，第二再布线金属走线层41，凸点下金属层44，焊球45，背面再布线层50，背面再布线金属走线层51，背面凸点下金属层52，金属电极1011、1012、2011、2012，第一芯片101，第一金属层102，第一塑封体103，第一金属柱104，第二芯片201，第二金属层202，第二塑封体203，第二金属柱204，电镀种子层205，粘胶层206。
具体实施方式
下面结合具体附图对本发明作进一步说明。
如图223a、图22b所示：所述三维扇出型PoP封装结构包括上下两层扇出型封装单元；如图21a、图21b所示，所述扇出型封装单元包括第一扇出型晶圆级封装体10、堆叠于第一扇出型晶圆级封装体10正面的第二扇出型晶圆级封装体20和设置于第一扇出型晶圆级封装体10背面的背面再布线层50（第一扇出型晶圆级封装体10的正面可依次堆叠一层、两层、三层或四层等多层第二扇出型晶圆级封装体20，图21a、图21b只示出堆叠一层的情况）；
如图21a、图21b所示，所述第一扇出型晶圆级封装体10包括带有金属电极1011、1012的第一芯片101和第一金属层102，第一芯片101和第一金属层102通过第一塑封体103塑封成一个整体；所述第一芯片101的正面101a与第一塑封体103的正面103a位于同一平面，第一芯片101的背面101b与第一塑封体103的背面103b位于同一平面；在所述第一金属层102所在区域的第一塑封体103上制作垂直通孔，在垂直通孔内填充形成第一金属柱104，第一金属柱104的第一表面104a与第一塑封体103的正面103a位于同一平面，第一金属柱104的第二表面104b与第一金属层102的第一表面102a连接，第一金属层102的第二表面102b与第一塑封体103的背面103b位于同一平面；在所述第一塑封体103的正面103a设置第一再布线层30，第一再布线层30中布置第一再布线金属走线层31和凸点32、33，第一再布线金属走线层31连接金属电极1011、1012、第一金属柱104以及凸点32、33；所述凸点32、33的正面32a、33a与第一再布线层30的正面30a平齐；
如图21a、图21b所示，所述第二扇出型晶圆级封装体20包括带有金属电极2011、2012的第二芯片201、第二金属层202和电镀种子层205，第二芯片201、第二金属层202和电镀种子层205通过第二塑封体203塑封成一个整体；所述第二芯片201的正面201a与第二塑封体203的正面203a位于同一平面，第二芯片201的背面201b通过粘胶层206与第一再布线层30连接；在所述第二金属层202所在区域的第二塑封体203上制作垂直通孔，在垂直通孔内填充形成第二金属柱204，第二金属柱204的第一表面204a与第二塑封体203的正面203a位于同一平面，第二金属柱204的第二表面204b与第二金属层202的第一表面202a连接，第二金属层202的第二表面202b设置电镀种子层205，电镀种子层205与第二塑封体203的背面203b位于同一平面；在所述第二塑封体203的正面203a设置第二再布线层40，第二再布线层40中布置第二再布线金属走线层41和凸点下金属层44，在凸点下金属层42上置焊球43；所述第二再布线金属走线层41连接金属电极2011、2012、第二金属柱204和凸点下金属层44；
所述第一再布线层30中的凸点32、33与第二扇出型晶圆级封装体20中的电镀种子层205连接，第二扇出型晶圆级封装体20中的第二金属柱204与第二再布线层40连接，从而实现第一扇出型晶圆级封装体10和第二扇出型晶圆级封装体20之间的电互连；所述背面再布线层50中设置背面再布线金属走线层51和背面凸点下金属层52，背面再布线金属走线层51连接第一金属层102和背面凸点下金属层52；
所述上层扇出型封装单元的焊球45与下层扇出型封装单元的背面凸点下金属层52连接，实现上下层扇出型封装单元的电互连；
所述凸点下金属层44的外表面44a与第二再布线层41的外表面41a平齐、或者突出于第二再布线层41的外表面41a；所述背面凸点下金属层52的外表面52a与背面再布线层50的外表面50a平齐、或者突出于背面再布线层50的外表面50a。
所述三维扇出型PoP封装结构的制造工艺，采用以下工艺步骤：
（1）如图1a、图1b、图1c所示，提供IC圆片，IC圆片包括多个芯片，将上述IC圆片减薄并切割成单颗的芯片；
（2）如图2所示，准备载体圆片1，载体圆片1可以为金属、晶圆、玻璃、有机材料等，在载体圆片1的上表面涂覆第一粘胶层2，并制作第一金属层102；所述第一金属层102可以采用溅射、沉积或电镀等方法制作得到，或者采用直接粘贴金属箔/片或金属网板的方式制成；第一金属层102的选择在高度上要比芯片的高度低；
（3）如图3所示，在步骤（2）得到的第一金属层102上制作通孔，通孔形状为方形或圆形，尺寸大小与芯片的尺寸相关，裸露出载体圆片1的上表面；
（4）如图4所示，在步骤（3）得到的第一金属层102的通孔底部涂覆第二粘胶层2a，将第一芯片101的正面101a朝上粘贴于载体圆片1上；（当采用整板制作的第一金属层102时需要进行步骤（3）的刻蚀通孔操作，并涂覆第二粘胶层2a，用以粘贴第一芯片101；当采用预加工空的金属板/片作为第一金属层102时，不需要进行步骤（3）的刻蚀通孔操作，涂覆第一粘胶层2后，依次粘贴第一金属层102和第一芯片101即可）；
（5）如图5所示，将步骤（4）中的第一金属层102、第一芯片101通过第一塑封体103塑封为一个整体，并且保证第一芯片101的正面101a与第一塑封体103的正面103a位于同一平面，第一芯片101的背面101b和第一塑封体103的背面103b位于同一平面；由于第一金属层102的高度比第一芯片101的高度小，从而第一金属层102的第一表面203a与芯片100的正面100a在不同平面上，金属层203的第二表面203b与芯片的背面100b在同一平面上；
（6）如图6所示，在步骤（5）得到的第一塑封体103上制作垂直通孔，裸露出第一金属层102的第一表面102a；垂直通孔的制作工艺可采用机械钻孔、激光打孔或采用模具直接在注塑工艺中形成垂直通孔；垂直通孔的形状可以为圆孔或方孔；
（7）如图7所示，采用电镀、化学镀或溅射的方式在步骤（6）得到的通孔内填充导电材料，形成第一金属柱104；
（8）如图8所示，在步骤（7）得到的第一塑封体103的正面103a涂覆介电材料，得到第一再布线层30；介电材料可以从阻焊剂、聚酰亚胺、聚苯并恶唑、模塑料等中选择；在第一再布线层30上开设图形开口；
（9）如图9所示，在步骤（8）得到的第一再布线层30上制作单层或多层第一再布线金属走线层31，第一再布线金属走线层31通过图形开口连接第一芯片101的金属电极1011、1012和第一金属柱104；
（10）如图10所示，在第一再布线金属走线层31上制作凸点32、33，凸点32、33嵌入第一再布线层30中，与第一再布线金属走线层31连接；凸点32、33的正面32a、33a与第一再布线层30的正面30a平齐；
（11）如图11所示，在第一再布线层30上制作电镀种子层205，电镀种子层205与凸点32、33连接；
（12）如图10所示，在电镀种子层205上制作第二金属层202，第二金属层202可以采用溅射、沉积或电镀等方法制作得到，或者采用直接粘贴金属箔/片或金属网板的方式制成；第二金属层202的选择在高度上要比芯片的高度低，并在第二金属层202上制作通孔，通孔形状为方形或圆形，尺寸大小与芯片的尺寸相关，裸露出第一再布线层30的上表面；
（13）如图13所示，在步骤（12）得到的第二金属层202的通孔底部涂覆粘胶层206，将第二芯片201的正面201a朝上粘贴于第一再布线层30上；
（14）如图14所示，将步骤（13）得到的第二金属层202、第二芯片201通过第二塑封体203塑封为一个整体，并且保证第二芯片201的正面201a与第二塑封体203的正面203a位于同一平面，第二芯片201的背面201b通过粘胶层206与第一再布线层30连接；
（15）如图15所示，在步骤（14）得到的第二塑封体203上制作垂直通孔，裸露出第二金属层202的第一表面202a；垂直通孔的制作工艺可采用机械钻孔、激光打孔或采用模具直接在注塑工艺中形成垂直通孔；垂直通孔的形状可以为圆孔或方孔；
（16）如图16所示，采用电镀、化学镀或溅射的方式在步骤（15）得到的通孔内填充导电材料，形成第二金属柱204；
（17）如图17所示，在步骤（16）得到的第二塑封体203的正面203a涂覆介电材料，得到第二再布线层40，介电材料可以从阻焊剂、聚酰亚胺、聚苯并恶唑、模塑料等中选择；在第二再布线层40上开设图形开口；
（18）如图16所示，在步骤（17）得到的第二塑封体203正面的第二再布线层40上制作单层或多层第二再布线金属走线层41，第二再布线金属走线层41通过图形开口连接第二芯片201的金属电极2011、2012和第二金属柱204；
（19）如图19所示，在第二再布线金属走线层41上制作凸点下金属层44；凸点下金属层44嵌入第二再布线层40中，与第二再布线金属走线层41连接；
（20）如图20a、图20b所示，在凸点下金属层44上植球回流，形成焊球45凸点阵列；并通过减薄、刻蚀等方法去除载体圆片1，清洗去除第一粘胶层2和第二粘胶层2a，裸露出第一芯片101的背面101b；
其中，步骤（3）在第一金属层102上制作通孔时、以及步骤（10）在第二金属层202上制作通孔时，在第一金属层102、第二金属层202上制作不同的通孔以形成图20a和图20b不同的第一金属层102、第二金属层202结构；
或者，当步骤（3）采用预加工空的金属板/片作为第一金属层102时，根据不同的预加工的金属板/片的形状，得到图20a、图20b不同的第一金属层102结构；
（21）如图21a、图21b所示，在步骤（20）得到的封装结构的背面制作背面再布线层50，在背面再布线层50上制作背面再布线金属走线层51和背面凸点下金属层52，得到如图21a、图21b所示的扇出型封装单元；所述背面再布线金属走线层51与第一金属层102连接，背面凸点下金属层52的外表面52a与背面再布线层50的外表面50a平齐，或者突出于背面再布线层50的外表面50a；
（22）如图22a、图22b所示，将两个步骤（21）得到的扇出型封装单元进行堆叠、回流，得到三维扇出型PoP封装结构。如图22a所示，是将两个图21a的扇出型封装单元进行堆叠；如图22b所示，是将两个图21b的扇出型封装单元进行堆叠。
上述实施例给出的是扇出型封装单元采用的是：第一扇出型晶圆级封装体10上堆叠一层第二扇出型晶圆级封装体20的结构及其制造工艺。当需要在第一扇出型晶圆级封装体10上堆叠多层第二扇出型晶圆级封装体20时，只需重复操作步骤（11）～步骤（19）以形成多层第二扇出型晶圆级封装体20，最后在位于顶层的第二扇出型晶圆级封装体20的凸点下金属层44上植球回流，得到焊球45；再采用具有多层第二扇出型晶圆级封装体20的扇出型封装单元进行封叠、回流，得到三维扇出型PoP封装结构。
本发明在扇出型封装单元制作时，采用芯片正面朝上的工艺流程，通过在载片（carrier wafer）上先制作金属层，然后按芯片的排列位置开槽并且按设计需要制作与其它封装单元互连的电极，从而改变扇出型晶圆级封装（fan out WLP）的内部结构，增强其刚性和热胀系数，使得整个晶圆（wafer）的翘曲（warpage）以及因塑封料（EMC）涨缩引起的滑移、错位（shift）得到控制；塑封（Molding）以后钻孔、填充金属，与电极形成互连。之后在芯片正面进行再布线层（RDL）制作，把芯片的焊盘（pad）进行扇出，形成第一层芯片电路。然后开始制作第二层芯片，同样重复芯片正面朝上的工艺流程，在第一层芯片再布线层的上表面粘贴芯片以及金属层，形成与上一封装单元的连接；然后进行塑封工艺，钻孔，填充金属，把下层的电路引至上表面形成电极。再在第二层芯片上进行RDL制作，把芯片的焊盘以及钻孔露出的电极进行再分布，此时可以继续重复第二层芯片堆叠的工艺以形成更多层芯片的堆叠，也可以在RDL层上制作凸点下金属层，植球。植球完成后将载片去除，在第一层芯片的背面进行背面再布线层制作，形成重新分布的焊盘；从而得到三维封装单元，将三维封装单元进行连接，形成三维扇出型PoP封装结构。

Claims (9)

1.一种三维扇出型PoP封装结构，包括上下两层扇出型封装单元；其特征是：所述扇出型封装单元包括第一扇出型晶圆级封装体（10）、依次堆叠于第一扇出型晶圆级封装体（10）正面的一层或多层第二扇出型晶圆级封装体（20）和设置于第一扇出型晶圆级封装体（10）背面的背面再布线层（50）；所述第一扇出型晶圆级封装体（10）包括第一芯片（101）和第一金属层（102），第一芯片（101）和第一金属层（102）通过第一塑封体（103）塑封成一个整体，在第一塑封体（103）上制作垂直通孔，在垂直通孔内填充形成第一金属柱（104），第一金属柱（104）与第一金属层（102）连接；在所述第一塑封体（103）的正面（103a）设置第一再布线层（30），第一再布线层（30）中布置第一再布线金属走线层（31）和凸点（32、33），第一再布线金属走线层（31）连接第一芯片（101）、第一金属柱（104）以及凸点（32、33）；所述第二扇出型晶圆级封装体（20）包括第二芯片（201）、第二金属层（202）和电镀种子层（205），第二芯片（201）、第二金属层（202）和电镀种子层（205）通过第二塑封体（203）塑封成一个整体，在第二塑封体（203）上制作垂直通孔，在垂直通孔内填充形成第二金属柱（204），第二金属柱（204）与第二金属层（202）连接，第二金属层（202）与电镀种子层（205）连接，电镀种子层（205）与凸点（32、33）连接；在所述第二塑封体（203）的正面（203a）设置第二再布线层（40），第二再布线层（40）中布置第二再布线金属走线层（41）和凸点下金属层（44），在凸点下金属层（42）上置焊球（43），第二再布线金属走线层（41）连接第二芯片（201）、第二金属柱（204）和凸点下金属层（44）；所述凸点下金属层（44）与位于上一层的第二扇出型晶圆级封装体（20）中的电镀种子层（204）连接，位于顶层的第二扇出型晶圆级封装体（20）中的凸点下金属层（44）上置焊球（45）；所述背面再布线层（50）中设置背面再布线金属走线层（51）和背面凸点下金属层（52），背面再布线金属走线层（51）连接第一金属层（102）和背面凸点下金属层（52）；所述上层扇出型封装单元的焊球（45）与下层扇出型封装单元的背面凸点下金属层（52）连接。
2.如权利要求1所述的三维扇出型PoP封装结构，其特征是：所述第一芯片（101）的正面（101a）与第一塑封体（103）的正面（103a）位于同一平面，第一芯片（101）的背面（101b）与第一塑封体（103）的背面（103b）位于同一平面。
3.如权利要求1所述的三维扇出型PoP封装结构，其特征是：所述第一金属柱（104）的第一表面（104a）与第一塑封体（103）的正面（103a）位于同一平面，第一金属柱（104）的第二表面（104b）与第一金属层（102）的第一表面（102a）连接，第一金属层（102）的第二表面（102b）与第一塑封体（103）的背面（103b）位于同一平面。
4.如权利要求1所述的三维扇出型PoP封装结构，其特征是：所述第二芯片（201）的正面（201a）与第二塑封体（203）的正面（203a）位于同一平面，第二芯片（201）的背面（201b）通过粘胶层（206）与第一再布线层（30）连接。
5.如权利要求1所述的三维扇出型PoP封装结构，其特征是：所述第二金属柱（204）的第一表面（204a）与第二塑封体（203）的正面（203a）位于同一平面，第二金属柱（204）的第二表面（204b）与第二金属层（202）的第一表面（202a）连接，第二金属层（202）的第二表面（202b）设置电镀种子层（205），电镀种子层（205）与第二塑封体（203）的背面（203b）位于同一平面。
6.如权利要求1所述的三维扇出型PoP封装结构，其特征是：所述凸点（32、33）的正面（32a、33a）与第一再布线层（30）的正面（30a）平齐。
7.如权利要求1所述的三维扇出型PoP封装结构，其特征是：位于顶层的第二扇出型晶圆级封装体（20）中的凸点下金属层（44）的外表面（44a）与第二再布线层（41）的外表面（41a）平齐、或者突出于第二再布线层（41）的外表面（41a）；位于中间层的第二扇出型晶圆级封装体（20）中的凸点下金属层（44）的外表面（44a）与第二再布线层（41）的外表面（41a）平齐；所述背面凸点下金属层（52）的外表面（52a）与背面再布线层（50）的外表面（50a）平齐、或者突出于背面再布线层（50）的外表面（50a）。
8.一种三维扇出型PoP封装结构的制造工艺，其特征是，采用以下工艺步骤：
（1）准备载体圆片（1），在载体圆片（1）上表面涂覆第一粘胶层（2），在第一粘胶层（2）上制作第一金属层（102），在第一金属层（102）上制作通孔，或者直接在第一粘胶层（2）上制作预加工通孔的第一金属层（102），裸露出载体圆片（1）的上表面；在第一金属层（102）的通孔底部涂覆第二粘胶层（2a），将第一芯片（101）的正面（101a）朝上粘贴于载体圆片（1）上；
（2）将第一金属层（102）、第一芯片（101）通过第一塑封体（103）塑封为一个整体，并且保证第一芯片（101）的正面（101a）与第一塑封体（103）的正面（103a）位于同一平面，第一芯片（101）的背面（101b）和第一塑封体（103）的背面（103b）位于同一平面；
（3）在第一塑封体（103）上制作垂直通孔，裸露出第一金属层（102）的第一表面（102a），在垂直通孔内填充导电材料，得到第一金属柱（104）；
（4）在第一塑封体（103）的正面（103a）制作第一再布线层（30），在第一再布线层（30）中制作第一再布线金属走线层（31）和凸点（32、33），凸点（32、33）的正面（32a、33a）与第一再布线层（30）的正面（30a）平齐；第一再布线金属走线层（31）连接第一芯片（101）、第一金属柱（104）和凸点（32、33）；
（5）在第一再布线层（30）上制作电镀种子层（205），电镀种子层（205）与凸点（32、33）连接；
（6）在电镀种子层（205）上制作第二金属层（202），在第二金属层（202）上制作通孔，或者直接在电镀种子层（204）上制作预加工通孔的第二金属层（202），裸露出第一再布线层（30）的上表面；
（7）在第二金属层（202）的通孔底部涂覆粘胶层（206），将第二芯片（201）的正面（201a）朝上粘贴于第一再布线层（30）上；
（8）将第二金属层（202）、第二芯片（201）通过第二塑封体（203）塑封为一个整体；在第二塑封体（203）上制作垂直通孔，裸露出第二金属层（202）的第一表面（202a），在垂直通孔内填充导电材料，形成第二金属柱（204）；
（9）在第二塑封体（203）的正面（203a）制作第二再布线层（40），在第二再布线层（40）中制作第二再布线金属走线层（41）和凸点下金属层（44），第二再布线金属走线层（41）连接第二芯片（201）、第二金属柱（204）和凸点下金属层（44）；
（10）在凸点下金属层（44）上植球回流，形成焊球（45）凸点阵列；并去除载体圆片（1）、第一粘胶层（2）和第二粘胶层（2a），裸露出第一芯片（101）的背面（101b）；
（11）在第一芯片（101）的背面（101b）制作背面再布线层（50），在背面再布线层（50）上制作背面再布线金属走线层（51）和背面凸点下金属层（52），得到扇出型封装单元；背面再布线金属走线层（51）与第一金属层（102）、背面凸点下金属层（52）连接；
（12）将两个扇出型封装单元进行堆叠、回流，得到三维扇出型PoP封装结构。
9.如权利要求8所述的三维扇出型PoP封装结构的制造工艺，其特征是：在进行步骤（10）～步骤（11）的操作之前，还包括：重复步骤（5）～步骤（9）一次或多次。
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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104505382A (zh) * 2014-12-30 2015-04-08 华天科技（西安）有限公司 一种圆片级扇出PoP封装结构及其制造方法
CN104600056A (zh) * 2014-12-30 2015-05-06 华天科技（西安）有限公司 一种多芯片三维混合封装结构及其制备方法
CN104659021A (zh) * 2014-12-30 2015-05-27 华天科技（西安）有限公司 一种三维圆片级扇出PoP封装结构及其制造方法
CN104810332A (zh) * 2015-05-05 2015-07-29 三星半导体(中国)研究开发有限公司 一种扇出晶圆级封装件及其制造方法
CN106129022A (zh) * 2016-08-10 2016-11-16 江阴芯智联电子科技有限公司 双向集成芯片重布线埋入式pop封装结构及其制作方法
TWI646609B (zh) * 2016-04-29 2019-01-01 台灣積體電路製造股份有限公司 三層封裝上封裝結構及其製造方法
CN109309068A (zh) * 2017-07-27 2019-02-05 矽品精密工业股份有限公司 电子封装件及其制法
CN110690868A (zh) * 2019-09-27 2020-01-14 无锡市好达电子有限公司 一种滤波器的新型晶圆级封装方法
CN110828950A (zh) * 2019-10-18 2020-02-21 天津大学 一种多工器
CN111082190A (zh) * 2019-11-15 2020-04-28 天津大学 一种双工器
CN111883480A (zh) * 2020-07-28 2020-11-03 南通通富微电子有限公司 一种芯片互连方法
CN111952245A (zh) * 2020-08-24 2020-11-17 浙江集迈科微电子有限公司 晶圆级贴片互联方式
CN112117254A (zh) * 2019-06-20 2020-12-22 南亚科技股份有限公司 半导体元件及其制备方法
CN112420529A (zh) * 2020-11-27 2021-02-26 上海易卜半导体有限公司 封装件及形成封装件的方法
CN113725153A (zh) * 2021-08-31 2021-11-30 中国电子科技集团公司第五十八研究所 多层多芯片扇出型三维集成封装方法及结构
CN113808958A (zh) * 2021-09-17 2021-12-17 成都奕斯伟系统集成电路有限公司 一种芯片封装结构制作方法及芯片封装结构
CN114975137A (zh) * 2021-11-02 2022-08-30 盛合晶微半导体(江阴)有限公司 晶圆级封装结构及其制备方法
CN115424980A (zh) * 2022-11-04 2022-12-02 成都复锦功率半导体技术发展有限公司 一种芯片双面互连的堆叠封装方法
US11728292B2 (en) 2015-05-05 2023-08-15 Mediatek Inc. Semiconductor package assembly having a conductive electromagnetic shield layer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1921108A (zh) * 2005-08-23 2007-02-28 新光电气工业株式会社 半导体封装及其制造方法
US20090250803A1 (en) * 2008-04-03 2009-10-08 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
US20110256714A1 (en) * 2008-09-25 2011-10-20 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US20130026654A1 (en) * 2010-08-10 2013-01-31 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect in FO-WLCSP Using Leadframe Disposed Between Semiconductor Die
CN102956468A (zh) * 2011-08-25 2013-03-06 英特尔移动通信有限责任公司 半导体器件以及包括研磨步骤的制造半导体器件的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1921108A (zh) * 2005-08-23 2007-02-28 新光电气工业株式会社 半导体封装及其制造方法
US20090250803A1 (en) * 2008-04-03 2009-10-08 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
US20110256714A1 (en) * 2008-09-25 2011-10-20 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US20130026654A1 (en) * 2010-08-10 2013-01-31 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect in FO-WLCSP Using Leadframe Disposed Between Semiconductor Die
CN102956468A (zh) * 2011-08-25 2013-03-06 英特尔移动通信有限责任公司 半导体器件以及包括研磨步骤的制造半导体器件的方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104505382A (zh) * 2014-12-30 2015-04-08 华天科技（西安）有限公司 一种圆片级扇出PoP封装结构及其制造方法
CN104600056A (zh) * 2014-12-30 2015-05-06 华天科技（西安）有限公司 一种多芯片三维混合封装结构及其制备方法
CN104659021A (zh) * 2014-12-30 2015-05-27 华天科技（西安）有限公司 一种三维圆片级扇出PoP封装结构及其制造方法
CN104600056B (zh) * 2014-12-30 2018-11-02 华天科技（西安）有限公司 一种多芯片三维混合封装结构及其制备方法
CN104810332A (zh) * 2015-05-05 2015-07-29 三星半导体(中国)研究开发有限公司 一种扇出晶圆级封装件及其制造方法
US11728292B2 (en) 2015-05-05 2023-08-15 Mediatek Inc. Semiconductor package assembly having a conductive electromagnetic shield layer
US10515930B2 (en) 2016-04-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Three-layer package-on-package structure and method forming same
US11069656B2 (en) 2016-04-29 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Three-layer package-on-package structure and method forming same
TWI646609B (zh) * 2016-04-29 2019-01-01 台灣積體電路製造股份有限公司 三層封裝上封裝結構及其製造方法
CN106129022A (zh) * 2016-08-10 2016-11-16 江阴芯智联电子科技有限公司 双向集成芯片重布线埋入式pop封装结构及其制作方法
CN109309068A (zh) * 2017-07-27 2019-02-05 矽品精密工业股份有限公司 电子封装件及其制法
CN112117254A (zh) * 2019-06-20 2020-12-22 南亚科技股份有限公司 半导体元件及其制备方法
US11699635B2 (en) 2019-06-20 2023-07-11 Nanya Technology Corporation Method for manufacturing semiconductor device
CN110690868A (zh) * 2019-09-27 2020-01-14 无锡市好达电子有限公司 一种滤波器的新型晶圆级封装方法
CN110828950A (zh) * 2019-10-18 2020-02-21 天津大学 一种多工器
CN111082190A (zh) * 2019-11-15 2020-04-28 天津大学 一种双工器
CN111883480A (zh) * 2020-07-28 2020-11-03 南通通富微电子有限公司 一种芯片互连方法
CN111883480B (zh) * 2020-07-28 2022-04-01 南通通富微电子有限公司 一种芯片互连方法
CN111952245A (zh) * 2020-08-24 2020-11-17 浙江集迈科微电子有限公司 晶圆级贴片互联方式
CN112420529A (zh) * 2020-11-27 2021-02-26 上海易卜半导体有限公司 封装件及形成封装件的方法
CN113725153A (zh) * 2021-08-31 2021-11-30 中国电子科技集团公司第五十八研究所 多层多芯片扇出型三维集成封装方法及结构
CN113725153B (zh) * 2021-08-31 2023-10-27 中国电子科技集团公司第五十八研究所 多层多芯片扇出型三维集成封装方法及结构
CN113808958A (zh) * 2021-09-17 2021-12-17 成都奕斯伟系统集成电路有限公司 一种芯片封装结构制作方法及芯片封装结构
CN114975137A (zh) * 2021-11-02 2022-08-30 盛合晶微半导体(江阴)有限公司 晶圆级封装结构及其制备方法
CN115424980A (zh) * 2022-11-04 2022-12-02 成都复锦功率半导体技术发展有限公司 一种芯片双面互连的堆叠封装方法

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