KR100780692B1 - 칩 스택 패키지 - Google Patents

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Abstract

본 발명은 칩 스택 패키지를 개시한다. 개시된 본 발명의 칩 스택 패키지는, 상면에 본드핑거를 구비하고 하면에 볼랜드를 구비한 인쇄회로기판; 상기 인쇄회로기판 상에 페이스-업 타입으로 이격해서 스택된 다수의 본딩패드를 갖는 적어도 둘 이상의 반도체 칩; 상기 이격해서 스택된 반도체 칩들의 상면 각각에 부착되며, 하면에 상기 반도체칩과 전기적으로 연결되는 회로패턴을 구비하고, 가장자리 내부에 상기 회로패턴과 연결되는 비아패턴을 구비한 더미 패턴 다이; 상기 인쇄회로기판의 본드핑거와 상기 더미 패턴 다이의 회로패턴간을 전기적으로 연결함과 아울러 스택된 더미 패턴 다이들의 대응하는 비아패턴과 회로패턴간을 전기적으로 연결하는 제1솔더볼; 및 상기 인쇄회로기판의 볼랜드에 부착된 제3솔더볼;을 포함하는 것을 특징으로 한다.

Description

칩 스택 패키지{Chip stack package}
도 1 내지 도 3은 종래 칩 스택 패키지들의 문제점을 설명하기 위한 도면.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 칩 스택 패키지에서의 더미 패턴 다이의 제작 과정을 설명하기 위한 단면도.
도 5는 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도.
도 6a 및 도 6b는 본 발명에 따른 칩 스택 패키지의 제작 과정을 설명하기 위한 도면.
도 7은 본 발명의 다른 실시예에 따라 반도체 칩과 더블 패턴 다이 사이의 공간을 언더-필하는 매립재가 형성된 상태를 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
60 : 더블 패턴 다이 100 : 인쇄회로기판
110 : 반도체 칩 120 : 제1솔더볼
121 : 매립제 130 : 제2솔더볼
140 : 범프 150 : 매립재
본 발명은 칩 스택 패키지에 관한 것으로, 보다 상세하게는, 더미 패턴 다이(Dummy Pattern Die)를 이용한 칩 스택 패키지에 관한 것이다.
주지된 바와 같이, 패키징 기술은 한정된 크기의 기판에 더 많은 수의 패키지를 실장할 수 있는 방향으로, 즉, 패키지의 크기를 줄이는 방향으로 진행되어 왔다. 또한, 최근에는 패키지의 크기 감소와 더불어 하나의 패키지 내에 2∼4개의 반도체 칩들을 탑재시키는 칩 스택 패키지에 대한 연구가 활발하게 진행되고 있다.
한편, 현재 개발된 FBGA 패키지, MCP(Multi Chip Package) 및 DDP(Double Die Package) 등은 와이어 본딩을 이용해서 칩과 기판간의 전기적 연결을 이루게 된다. 그런데, 이러한 패키지들에 있어서, 도 1에 도시된 바와 같이, 적층된 칩들(1, 2, 3)의 본딩패드(1a, 2a, 3a)가 한 방향으로 늘어나면서 본딩와이어(4)의 수 또한 늘어나고 있다. 이에 따라, 도 2에 도시된 바와 같이, 스택된 칩들(1, 2, 3)에 대한 와이어 본딩시 서로간의 간섭을 피하기 위해 본딩와이어(4)를 수평방향 또는 수직방향으로 길게 빼게 됨으로써, 기판(6) 크기가 증가되고 있고, 그로인해, 패키지의 전체 크기가 증가되는 문제가 발생되고 있다. 도 2에서, 미설명된 도면부호 5는 접착제를, 그리고, 7은 본드핑거를 각각 나타낸다.
또한, 와이어 본딩 대신에, 도 3에 도시된 바와 같이, 메탈 필름 테이프(10)를 이용해서 반도체 칩(1, 2, 3)과 기판(6)간의 전기적 연결을 이루는 방법이 제안되기도 하였지만, 메탈 필름 테이프(10)를 한쪽 방향으로 빼는 경우에, 상호 간섭을 피하기 위해 필요한 공간이 증가됨으로써 상기 메탈 필름 테이프(10)의 길이는 증가될 수 밖에 없고, 결과적으로 패키지 크기 또한 증가할 수 밖에 없다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 패키지의 크기 증가가 방지되도록 한 칩 스택 패키지를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여, 본 발명은, 상면에 본드핑거를 구비하고 하면에 볼랜드를 구비한 인쇄회로기판; 상기 인쇄회로기판 상에 페이스-업 타입으로 이격해서 스택된 다수의 본딩패드를 갖는 적어도 둘 이상의 반도체 칩; 상기 이격해서 스택된 반도체 칩들의 상면 각각에 부착되며, 하면에 상기 반도체칩과 전기적으로 연결되는 회로패턴을 구비하고, 가장자리 내부에 상기 회로패턴과 연결되는 비아패턴을 구비한 더미 패턴 다이; 상기 인쇄회로기판의 본드핑거와 상기 더미 패턴 다이의 회로패턴간을 전기적으로 연결함과 아울러 스택된 더미 패턴 다이들의 대응하는 비아패턴과 회로패턴간을 전기적으로 연결하는 제1솔더볼; 및 상기 인쇄회로기판의 볼랜드에 부착된 제3솔더볼;을 포함하는 칩 스택 패키지를 제공한다.
여기서, 본 발명의 칩 스택 패키지는, 상기 반도체 칩과 더미 패턴 다이 사이에 개재되어 상호간의 전기적 및 기계적 연결을 이루는 범프를 더 포함한다.
상기 더미 패턴 다이는 반도체 칩의 중앙부를 제외한 양측부 각각에 부착되며, 이 경우, 본 발명의 칩 스택 패키지는, 상기 반도체 칩과 더미 패턴 다이 사이 및 더미 패턴 다이들 사이의 공간을 밀봉하는 매립재를 더 포함한다.
상기 반도체 칩은 본딩패드와 연결되게 재배선층이 형성된 것이다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 스택된 칩들과 기판간의 전기적 연결(electrical interconnection)을 종래의 본딩와이어 또는 메탈 패턴 테이프 대신에 더미 패턴 다이(Dummy Pattern Die)를 이용해서 수행한다.
상기 더미 패턴 다이는 도 4e에 도시된 바와 같이 베어 웨이퍼(bare wafer; 40)에 비아패턴(45) 및 구리배선(49)이 형성된 구조로서, 이러한 더미 패턴 다이(60)는 다음과 같은 공정으로 제작된다.
먼저, 도 4a에 도시된 바와 같이, 베어 웨이퍼(40)를 마련한 후, 비아 식각을 진행해서 베어 웨이퍼(40)의 상면 일부분에 홈(41)을 형성한다. 그런다음, 상기 홈(41)을 포함한 베어 웨이퍼(40) 상에 SiO2의 제1절연막(42)과 제1씨드금속막(43)을 차례로 증착한다.
그다음, 감광막 도포, 노광 및 현상 공정을 통해 홈(41) 내에만 감광막을 매립한 후, 이러한 감광막을 식각장벽으로 이용해 베어 웨이퍼(40)의 상면에 형성된 제1씨드금속막 부분을 제거하고, 이어서, 상기 감광막을 제거함으로써, 도 4b에 도시된 바와 같은 결과물을 얻는다.
이어서, 도 4c에 도시된 바와 같이, 전기도금 공정을 진행해서 홈(41)의 표 면에 잔류된 제1씨드금속막 상에 도금막(44)을 형성한다. 그런다음, 이 결과물을 뒤집은 상태에서 홈(41) 저면의 제1절연막 부분이 노출될 때까지 베어 웨이퍼(40)의 후면을 백그라인딩 한 후, 이렇게 노출된 제1절연막을 제거해서 비아패턴(45)을 형성한다. 여기서, 상기 비아패턴(45)은 홈(42)의 표면에만 형성하였지만, 경우에 따라서는 홈(41)을 매립하는 형태로도 형성 가능하다.
다음으로, 도 4d에 도시된 바와 같이, 상기 결과물을 다시 뒤집은 상태에서 비아패턴(45)이 형성된 홈(41)을 포함한 베어 웨이퍼(40)의 상면 상에 글래스 물질(46)을 형성한 후, 이 결과물을 또 다시 뒤집은 상태로 상기 베어 웨이퍼(40)의 후면 상에 제2절연막(47)을 형성한 다음, 상기 비아패턴(45)이 노출되게 제2절연막(47)을 식각한다.
이어서, 도 4e에 도시된 바와 같이, 노출된 비아패턴(45)을 포함하여 제2절연막(47) 상에 제2씨드금속막(48)을 형성한다. 그런다음, 상기 제2씨드금속막(48) 상에 공지의 포토리소그라피 공정에 따라 회로패턴, 즉, 구리배선이 형성될 영역을 한정하는 감광막패턴(도시안됨)을 형성한 다음, 도금 공정을 통해 노출된 제2씨드금속막(48) 상에만 선택적으로 구리막을 형성해서 상기 비아패턴(45)과 전기적으로 연결되는 회로패턴, 즉, 구리배선(49)을 형성한다. 그리고나서, 상기 감광막패턴 및 그 아래의 제2씨드금속막을 제거한 후, 상기 구리배선(49)을 포함한 제2절연막(47) 상에 솔더레지스트(50)를 도포하고, 이어서, 전기적 콘택이 이루어질 구리배선 부분이 노출되도록 상기 솔더레지스트(50)를 패터닝하여 더미 패턴 다이(60)의 형성을 완성한다.
본 발명은 상기와 같은 더미 패턴 다이를 이용해서 칩 스택 패키지를 구현하는데, 이 경우, 본 발명은 와이어 본딩 및 메탈 필름 테이프를 이용하는 종래 기술과는 달리 스택된 칩들간 간섭을 피하기 위한 공간이 필요치 않으므로, 기판 크기 증가를 방지할 수 있고, 그래서, 패키지의 크기 증가를 방지할 수 있다.
도 5는 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
본 발명의 칩 스택 패키지는 상면에 본드핑거(도시안됨)를 구비하고 하면에 볼랜드(도시안됨)를 구비한 인쇄회로기판(100)과, 상기 인쇄회로기판(100) 상에 각각 전술한 더미 패턴 다이(60)를 이용해서 스택된 적어도 둘 이상, 예컨데, 네 개의 반도체 칩(110)과, 최하층 더미 패턴 다이(60)의 회로패턴, 즉, 구리배선(49)과 인쇄회로기판(100)의 본드핑거(도시안됨)간을 전기적으로 상호 연결시킴과 아울러 스택된 더미 패턴 다이들(60)의 대응하는 구리배선(49)과 비아패턴(45)간을 전기적으로 상호 연결시키는 제1솔더볼(120), 그리고, 상기 인쇄회로기판(100)의 볼랜드에 부착된 다수의 제2솔더볼(130)을 포함한다.
상기 인쇄회로기판(100)은, 도시되지는 않았으나, 상면에 본드핑거를 포함한 회로패턴을 구비하고, 하면에 회로패턴과 연결되면서 솔더볼(120)이 부착되는 볼랜드를 구비한다.
상기 반도체 칩(110)은, 예컨데, 본딩패드들이 상부면 중앙에 배열된 센터 패드형 칩이며, 그리고, 상면에 재배열 공정을 통해 본딩패드들과 연결되게 재배선층이 형성된 것으로 이해될 수 있다.
상기 더미 패턴 다이(60)는 범프(140)에 의해 반도체 칩(110)의 본딩패드 형성면 상에 부착되며, 따라서, 상기 반도체 칩(110)과 더미 패턴 다이(60)는 범프(140)에 의해 전기적 및 기계적 연결이 이루어진다.
전술한 바와 같은 본 발명의 칩 스택 패키지는 더미 패턴 다이에 의해 전기적 연결이 이루어지고, 특히, 스택된 칩들간의 전기적 연결 또한 더미 패턴 다이에 의해 이루어지므로, 신호 간섭을 피하기 위해 기판에 특별한 공간을 마련할 필요가 없다. 따라서, 본 발명은 기판 크기를 크게 할 필요가 없으므로, 패키지의 전체 크기 증가를 방지할 수 있다. 또한, 본 발명의 칩 스택 패키지는 더미 패턴 다이 사이의 공간을 비어둠으로써 이 부분으로 칩 동작시 발생되는 열이 방출되도록 할 수 있으며, 그래서, 열에 의한 결함 발생 또한 미연에 방지할 수 있다.
한편, 이와같은 칩 스택 패키지를 제작하기 위하여 본 발명은 다음과 같은 공정을 진행한다.
먼저, 도 6a에 도시된 바와 같이, 재배선층이 구비된 반도체 칩(110)을 마련한 후, 상기 반도체 칩(110) 상에 범프(도시안됨)을 이용해서 더미 패턴 다이(60)를 부착한다. 그런다음, 상기 더미 패턴 다이(60)의 비아패턴(45)에 제1솔더볼(120)을 부착한다. 여기서, 상기 더미 패턴 다이(60)는 반도체 칩(110)의 중앙부를 제외한 그 양측에 배치되도록 부착한다. 이것은 전술한 바와 같이 제작 완료된 패키지에서의 칩 구동시 발생된 열이 더미 패턴 다이들(60)의 사이 공간으로 방출되도록 하기 위함이다.
그 다음, 도 6b에 도시된 바와 같이, 비아패턴(45)에서의 홈 내에 솔더 페이 스(121)를 도포한 상태에서, 이러한 구조물을 인쇄회로기판(100) 상에 부착한다.
이후, 도 5에 도시된 바와 같이, 인쇄회로기판(100) 상에 부착된 구조물 상에 동일한 구조의 구조물을 제1솔더볼(120)을 이용해서 소망하는 개수만큼 연속해서 부착하고, 최종적으로 큐어링 공정을 진행해서 본 발명에 따른 칩 스택 패키지의 제작을 완성한다.
한편, 전술한 본 발명의 실시예에서는 더미 패턴 다이 사이의 공간을 열 방출을 위해 비어 두었지만, 필요에 따라, 도 7에 도시된 바와 같이, 더미 패턴 다이들(60)의 사이 공간은 물론 더미 패턴 다이(60)와 반도체 칩(100) 사이의 공간을 매립재(150)로 언더 필(under-fill)하는 것도 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 더미 패턴 다이를 이용해 반도체 칩들을 스택함으로써 스택되는 반도체 칩의 수가 증가하더라도 기판의 크기는 물론 패키지의 전체 크기가 증가되는 것을 방지할 수 있으며, 그래서, 대용량이면서도 칩 싸이즈를 갖는 스택 패키지를 구현할 수 있다.
또한, 본 발명은 인쇄회로기판과 더미 패턴 다이 사이의 공간 및 더미 패턴 다이들 사이의 공간을 비어둠으로써 열 방출이 용이하게 이루어지도록 할 수 있으 며, 이에 따라, 제품의 신뢰성을 향상시킬 수 있다.
게다가, 본 발명에서 사용된 더미 패턴 다이는 웨이퍼를 이용해 제작하기 때문에 본 발명은 반도체 칩과 더미 패턴 다이간 열팽창계수가 유사한 것으로부터 휘어짐(warpage)의 문제를 방지할 수 있다.

Claims (5)

  1. 상면에 본드핑거를 구비하고 하면에 볼랜드를 구비한 인쇄회로기판;
    상기 인쇄회로기판 상에 페이스-업 타입으로 이격해서 스택된 다수의 본딩패드를 갖는 적어도 둘 이상의 반도체 칩;
    상기 이격해서 스택된 반도체 칩들의 상면 각각에 부착되며, 하면에 상기 반도체칩과 전기적으로 연결되는 회로패턴을 구비하고, 가장자리 내부에 상기 회로패턴과 연결되는 비아패턴을 구비한 더미 패턴 다이;
    상기 인쇄회로기판의 본드핑거와 상기 더미 패턴 다이의 회로패턴간을 전기적으로 연결함과 아울러 스택된 더미 패턴 다이들의 대응하는 비아패턴과 회로패턴간을 전기적으로 연결하는 제1솔더볼; 및
    상기 인쇄회로기판의 볼랜드에 부착된 제2솔더볼;
    을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩과 더미 패턴 다이 사이에 개재되어 상호간의 전기적 및 기계적 연결을 이루는 범프를 더 포함하는 것을 특징으로 하는 칩 스택 패키지.
  3. 제 1 항에 있어서,
    상기 더미 패턴 다이는 반도체 칩의 중앙부를 제외한 양측부 각각에 부착된 것을 특징으로 하는 칩 스택 패키지.
  4. 제 3 항에 있어서,
    상기 반도체 칩과 더미 패턴 다이 사이 및 더미 패턴 다이들 사이의 공간을 언더-필하는 매립재를 더 포함하는 것을 특징으로 하는 칩 스택 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩은 본딩패드와 연결되게 재배선층이 형성된 것을 특징으로 하는 칩 스택 패키지.
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