KR100585227B1 - 열 방출 특성이 개선된 반도체 적층 패키지 및 이를이용한 메모리 모듈 - Google Patents

열 방출 특성이 개선된 반도체 적층 패키지 및 이를이용한 메모리 모듈 Download PDF

Info

Publication number
KR100585227B1
KR100585227B1 KR20040016902A KR20040016902A KR100585227B1 KR 100585227 B1 KR100585227 B1 KR 100585227B1 KR 20040016902 A KR20040016902 A KR 20040016902A KR 20040016902 A KR20040016902 A KR 20040016902A KR 100585227 B1 KR100585227 B1 KR 100585227B1
Authority
KR
South Korea
Prior art keywords
package
individual package
individual
circuit board
packages
Prior art date
Application number
KR20040016902A
Other languages
English (en)
Other versions
KR20050091446A (ko
Inventor
백중현
박상욱
이해형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20040016902A priority Critical patent/KR100585227B1/ko
Priority to US11/057,007 priority patent/US7473993B2/en
Publication of KR20050091446A publication Critical patent/KR20050091446A/ko
Application granted granted Critical
Publication of KR100585227B1 publication Critical patent/KR100585227B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 열 방출 특성이 개선된 반도체 적층 패키지 및 이를 이용한 메모리 모듈에 관한 것이다. 개별 패키지들이 적층된 종래의 적층 패키지에서는 개별 패키지 사이의 공기층으로 인하여 열 방출 특성이 나빠지는 문제가 있다. 본 발명의 적층 패키지는 상하 개별 패키지 사이에 열전도층과 열매개층을 형성하여 공기층을 제거하고 직접 열 방출 경로를 형성함으로써 열 방출 특성을 향상시킨다. 또한, 상하 개별 패키지의 집적회로 칩을 각각 적층 패키지의 바깥쪽을 향하도록 형성하여 개별 패키지 사이의 공기층을 통하지 않고 적층 패키지의 바깥쪽으로 직접 열 방출 경로를 형성함으로써 열 방출 특성을 향상시킨다.
적층 패키지, 열 방출 특성, 메모리 모듈, 열전도층, 열매개층, 방열판

Description

열 방출 특성이 개선된 반도체 적층 패키지 및 이를 이용한 메모리 모듈 {semiconductor stack package with improved heat dissipation property and memory module using the stack packages}
도 1 내지 도 3은 종래 기술에 따른 적층 패키지의 예를 나타내는 단면도들이다.
도 4는 종래 기술에 따른 메모리 모듈의 개략적인 평면도이다.
도 5는 종래 기술에 따른 적층 패키지에서의 열 방출 모의실험 결과를 나타내는 온도 분포도이다.
도 6은 본 발명의 제1 실시예에 따른 적층 패키지의 개략적인 단면도이다.
도 7a는 도 6에 도시된 적층 패키지에 사용되는 개별 패키지의 개략적인 단면도이다.
도 7b는 도 7a에 도시된 개별 패키지의 하부면을 나타내는 저면도이다.
도 7c는 도 7a에 도시된 개별 패키지의 상부면을 나타내는 평면도이다.
도 8은 본 발명의 제2 실시예에 따른 적층 패키지의 개략적인 단면도이다.
도 9는 도 8에 도시된 적층 패키지의 최하단에 위치하는 개별 패키지의 하부면을 나타내는 저면도이다.
도 10은 본 발명의 제3 실시예에 따른 적층 패키지의 개략적인 단면도이다.
도 11은 본 발명의 제4 실시예에 따른 적층 패키지의 개략적인 단면도이다.
도 12는 본 발명의 제5 실시예에 따른 적층 패키지의 개략적인 단면도이다.
도 13은 본 발명의 제6 실시예에 따른 메모리 모듈의 개략적인 단면도이다.
도 14는 본 발명의 제7 실시예에 따른 메모리 모듈의 개략적인 단면도이다.
<도면에 사용된 참조 번호의 설명>
10, 20, 30, 40, 40a, 40b, 100, 200, 300, 400, 500, 600, 700: 적층 패키지(stack package)
11a, 11b, 21a, 21b, 31a, 31b, 31c, 31d, 110a, 110b, 210a, 210b, 210c, 210d, 310, 320, 410, 420, 510a, 510b, 520a, 520b: 개별 패키지(individual package)
13, 111, 411: 집적회로 칩(IC chip)
14, 112: 회로기판(circuit substrate)
15, 113: 금속 와이어(metal wire)
16, 114: 밀봉수지(encapsulant)
17, 115: 솔더 볼(solder ball)
18: 공기층(air gap)
32, 42, 130, 630, 730: 모듈 기판(module board)
49, 660, 760: 메모리 모듈(memory module)
116: 열전도층(heat-conducting layer)
117: 열매개층(heat-mediating layer)
140, 640, 740: 방열판(heat sink)
250: 더미 볼(dummy ball)
360: 언더필 물질(underfill material)
본 발명은 반도체 기술에 관한 것으로서, 보다 구체적으로는 반도체 패키지들이 3차원으로 적층된 적층 패키지에서 열 방출 특성을 향상시킬 수 있는 구조와 이를 이용한 메모리 모듈에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 제조 과정에서는 여러 가지 측면들이 고려되어야 하며, 반도체 패키지의 열 방출 특성은 그 중의 하나이다. 특히, 집적도와 용량이 커지고 동작 속도가 빨라질수록 반도체 패키지의 열 방출 특성은 더욱더 그 중요성이 커지고 있다. 예컨대, 반도체 제품을 대용량으로 집적하기 위하여 여러 개의 반도체 패키지를 3차원으로 적층한 적층 패키지가 그 대표적인 예이다.
도 1 내지 도 3은 종래 기술에 따른 적층 패키지의 세 가지 예를 도시하고 있다.
도 1과 도 2에 도시된 종래의 적층 패키지(10, 20)는 각각 2개씩의 개별 패키지(11a, 11b)(21a, 21b)들을 수직으로 적층시킨 2층 구조의 적층 패키지이다. 각각의 개별 패키지(11a, 11b, 21a, 21b)는 회로기판(14)에 실장된 집적회로 칩(13) 을 포함하며, 집적회로 칩(13)은 회로기판(14)의 상부면에 실장되거나(도 1의 경우) 또는 하부면에 실장된다(도 2의 경우). 집적회로 칩(13)은 금속 와이어(15)를 통하여 회로기판(14)과 전기적으로 연결된다. 금속 와이어(15)는 회로기판(14)의 중앙부에 형성된 개구부를 통하여 집적회로 칩(13)과 회로기판(14)을 연결하며, 밀봉수지(16)에 의하여 외부 환경으로부터 보호된다. 개별 패키지(11a, 11b)(21a, 21b) 사이의 물리적 접합 및 전기적 연결은 회로기판(14)의 외곽에 형성된 솔더 볼(17)에 의하여 이루어진다.
도 3에 도시된 종래의 적층 패키지(30)는 4개의 개별 패키지(31a, 31b, 31c, 31d)들이 수직으로 적층된 4층 구조의 적층 패키지이다. 각각의 개별 패키지(31a, 31b, 31c, 31d)는 도 1에 도시된 개별 패키지(11a, 11b)와 동일하다. 이와 같이 종래의 적층 패키지(10, 20, 30)는 2층 또는 4층 구조로 이루어지며, 최대 8층 구조까지 구현되고 있다. 적층 패키지(30)는 예컨대 도 3에 도시된 바와 같이 최하단 개별 패키지(31a)의 솔더 볼(17)을 통하여 모듈 기판(32)에 실장된다.
도 4는 종래 기술에 따른 메모리 모듈의 개략적인 평면도이다. 도 4에 도시된 바와 같이, 여러 개의 적층 패키지(40)들은 모듈 기판(42)의 한쪽 면 또는 양쪽 면에 실장되어 대용량의 메모리 모듈(49)을 구성할 수 있다.
일반적으로 메모리 모듈(49)이 동작할 때 집적회로 칩으로부터 발생하는 열은 모듈 기판(42) 또는 대기 중으로 빠져나간다. 그런데 도 1 내지 도 3에 도시된 바와 같이 적층 패키지(10, 20, 30)의 개별 패키지(11a~b, 21a~b, 31a~d)와 개별 패키지(11a~b, 21a~b, 31a~d) 사이 및 최하단 개별 패키지(31a)와 모듈 기판(32) 사이에는 공기층(18)이 존재하기 때문에 열 방출 특성이 나빠지게 된다.
도 5는 종래 기술에 따른 적층 패키지에서의 열 방출 모의실험 결과를 나타내는 온도 분포도이다. 열 방출 모의실험은 서버 시스템에 2개의 메모리 모듈을 장착하여 실시하였으며, 메모리 모듈은 모듈 기판(42)의 양면에 모두 18개의 적층 패키지(40a, 40b)들이 실장된 것을 사용하였다. 도 5는 그 중에서 한 개의 메모리 모듈에 양면 실장된 한 쌍의 적층 패키지(40a, 40b)를 보여주고 있다.
도 5의 온도 분포에서 볼 수 있듯이, 적층 패키지(40a, 40b)에서의 열 방출 특성은 공기층 부위에서 나쁘게 나타났다. 이는 공기의 열전도율이 상대적으로 떨어지고, 공기층에서 열 갇힘(heat trapping) 현상이 발생하기 때문이다. 이와 같이, 종래의 적층 패키지에서 나타나는 취약한 열 방출 특성은 적층되는 개별 패키지의 수가 많아질수록 심하게 나타난다. 또한, 공기층의 폭이 좁아질수록 시스템 냉각 팬에 의한 유속 영향을 적게 받으므로 열 방출 특성은 더욱더 취약해진다. 결과적으로 종래의 적층 패키지와 메모리 모듈은 취약한 열 방출 특성으로 인하여 온도 상승에 따른 제품 특성 저하를 피할 수 없다.
따라서, 본 발명의 목적은 반도체 제품을 대용량으로 집적하기 위하여 개별 패키지들을 3차원으로 적층한 반도체 적층 패키지에 있어서, 개별 패키지 사이에 존재하는 공기층으로 인하여 대기 중으로의 열 방출 특성이 취약해지는 종래의 문제점을 해결하기 위한 것이다.
본 발명의 다른 목적은 열 방출 특성이 우수한 반도체 적층 패키지와 이를 이용한 메모리 모듈을 제공하고자 하는 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 개별 패키지와 개별 패키지 사이에 열전도층과 열매개층을 형성하여 열 방출 특성을 향상시킨 반도체 적층 패키지를 제공한다.
또한, 상기 목적을 달성하기 위하여, 본 발명은 상부쪽 개별 패키지의 집적회로 칩은 위쪽을 향하고 하부쪽 개별 패키지의 집적회로 칩은 아래쪽을 향하도록 적층하여 열 방출 특성을 향상시킨 반도체 적층 패키지를 제공한다.
또한, 상기 목적을 달성하기 위하여, 본 발명은 상기 반도체 적층 패키지들을 모듈 기판의 한쪽 면 또는 양쪽 면에 실장한 메모리 모듈을 제공한다.
본 발명의 한 실시예에 따른 반도체 적층 패키지는 적어도 2개의 개별 패키지들이 수직으로 적층되며, 상기 개별 패키지들은 각각, 하부면과 상부면을 가지는 회로기판과; 상기 회로기판의 상부면에 실장되는 집적회로 칩과; 상기 회로기판의 하부면에 형성되는 솔더 볼과; 상기 회로기판의 하부면에 부착되는 열전도층과; 상기 집적회로 칩의 상부면에 부착되는 열매개층을 포함한다. 상기 개별 패키지들 중에서 상부 개별 패키지는 상기 상부 개별 패키지의 솔더 볼을 통하여 상기 하부 개별 패키지 위에 적층되고, 상기 상부 개별 패키지의 열전도층과 상기 하부 개별 패키지의 열매개층은 서로 접촉하여 열 방출 경로를 형성하는 것이 특징이다.
상기 반도체 적층 패키지에 있어서, 상기 개별 패키지들의 열전도층은 금속판인 것이 바람직하며, 상기 개별 패키지들의 열매개층은 전기적으로 절연성을 가 지는 것이 바람직하다.
상기 반도체 적층 패키지는 상기 상부 개별 패키지의 열매개층 위에 접합되는 방열판을 더 포함할 수 있고, 상기 하부 개별 패키지의 솔더 볼을 통하여 상기 하부 개별 패키지가 실장되는 모듈 기판을 더 포함할 수 있다. 또한, 상기 반도체 적층 패키지는 상기 하부 개별 패키지의 열전도층과 상기 모듈 기판 사이에 형성되는 더미 볼을 더 포함할 수 있다. 또한, 상기 반도체 적층 패키지는 상기 하부 개별 패키지의 회로기판과 상기 모듈 기판 사이에 채워지는 언더필 물질을 더 포함할 수 있으며, 상기 하부 개별 패키지의 회로기판과 상기 상부 개별 패키지의 회로기판 사이에 채워지는 언더필 물질을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 적층 패키지는 적어도 2개의 개별 패키지들이 수직으로 적층되며, 상기 개별 패키지들 중에서 제1 개별 패키지는, 하부면과 상부면을 가지는 회로기판과; 상기 회로기판의 하부면에 실장되는 집적회로 칩과; 상기 회로기판의 하부면에 형성되는 솔더 볼을 포함하고, 상기 개별 패키지들 중에서 제2 개별 패키지는, 하부면과 상부면을 가지는 회로기판과; 상기 회로기판의 상부면에 실장되는 집적회로 칩과; 상기 회로기판의 하부면에 형성되는 솔더 볼을 포함한다. 상기 제2 개별 패키지는 상기 제2 개별 패키지의 솔더 볼을 통하여 상기 제1 개별 패키지 위에 적층되어, 상기 제1 개별 패키지는 아래쪽으로 열 방출 경로가 형성되고 상기 제2 개별 패키지는 위쪽으로 열 방출 경로가 형성되는 것이 특징이다.
상기 반도체 적층 패키지에 있어서, 상기 제1 개별 패키지는 상부 개별 패키 지와 하부 개별 패키지를 포함하고, 상기 상부 개별 패키지와 하부 개별 패키지는 각각, 상기 회로기판의 상부면에 부착되는 열전도층과; 상기 집적회로 칩의 하부면에 부착되는 열매개층을 포함하며, 상기 상부 개별 패키지는 상기 상부 개별 패키지의 솔더 볼을 통하여 상기 하부 개별 패키지 위에 적층되고, 상기 상부 개별 패키지의 열매개층과 상기 하부 개별 패키지의 열전도층은 서로 접촉하여 열 방출 경로를 형성할 수 있다.
또한, 상기 반도체 적층 패키지에 있어서, 상기 제2 개별 패키지는 상부 개별 패키지와 하부 개별 패키지를 포함하고, 상기 상부 개별 패키지와 하부 개별 패키지는 각각, 상기 회로기판의 하부면에 부착되는 열전도층과; 상기 집적회로 칩의 상부면에 부착되는 열매개층을 포함하며, 상기 상부 개별 패키지는 상기 상부 개별 패키지의 솔더 볼을 통하여 상기 하부 개별 패키지 위에 적층되고, 상기 상부 개별 패키지의 열전도층과 상기 하부 개별 패키지의 열매개층은 서로 접촉하여 열 방출 경로를 형성할 수 있다.
상기 반도체 적층 패키지에 있어서, 상기 개별 패키지들의 열전도층은 금속판인 것이 바람직하며, 상기 개별 패키지들의 열매개층은 전기적으로 절연성을 가지는 것이 바람직하다.
상기 반도체 적층 패키지는 상기 제2 개별 패키지의 집적회로 칩 위에 접합되는 방열판을 더 포함할 수 있고, 상기 제1 개별 패키지의 솔더 볼을 통하여 상기 제1 개별 패키지가 실장되는 모듈 기판을 더 포함할 수 있다. 또한, 상기 제1 개별 패키지의 회로기판과 상기 모듈 기판 사이에 형성되는 더미 볼을 더 포함할 수 있 다. 또한, 상기 제1 개별 패키지의 회로기판과 상기 모듈 기판 사이에 채워지는 언더필 물질을 더 포함할 수 있으며, 상기 제1 개별 패키지의 회로기판과 상기 제2 개별 패키지의 회로기판 사이에 채워지는 언더필 물질을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 모듈은 상부면과 하부면을 가지는 모듈 기판을 포함하며, 본 발명의 실시예에 따른 반도체 적층 패키지가 적어도 2개 이상 상기 모듈 기판의 상부면과 하부면의 적어도 한 면에 실장된다.
상기 메모리 모듈은 상기 반도체 적층 패키지의 최상부에 각각 접합되는 방열판을 더 포함하거나, 상기 반도체 적층 패키지의 최상부에 전체적으로 접합되는 방열판을 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 보다 상세하게 설명하도록 한다.
실시예들을 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적인 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 기술 내용을 보다 명확히 드러내기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 발명의 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소들의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에 있어서 동일한 구성요소 또는 대응하는 구성요소에 대해서는 동일한 참조 번호를 부여하였다.
아울러, 본 명세서 전반에 걸쳐 사용된 용어 중에서 상부, 하부, 상부면, 하부면, 위쪽, 아래쪽 등의 방향은 모두 첨부 도면에 도시된 구조를 기준으로 하였 다. 예를 들면, 집적회로 칩의 상부면은 도면에서 위쪽 방향을 향하는 면을 가리키는 것이다. 따라서, 칩 상부면은 통상적인 의미에서의 칩 활성면을 가리킬 수도 있고, 반대로 칩 뒷면을 가리킬 수도 있다.
제1 실시예
본 발명의 제1 실시예에 따른 적층 패키지의 개략적인 단면 구조가 도 6에 도시되어 있다.
도 6에 도시된 적층 패키지(100)는 2개의 개별 패키지(110a, 110b)가 수직으로 적층된 2층 구조의 적층 패키지이다. 하부에 위치한 개별 패키지(110a)와 상부에 위치한 개별 패키지(110b)는 동일한 구성을 가지며, 그 단면 구조가 도 7a에 도시되어 있다. 도 7b는 도 7a에 도시된 개별 패키지의 하부면을, 도 7c는 도 7a에 도시된 개별 패키지의 상부면을 각각 나타낸다.
도 6, 도 7a, 도 7b, 도 7c를 참조하면, 각각의 개별 패키지(110)는 집적회로 칩(111)을 포함하며, 집적회로 칩(111)은 회로기판(112)의 상부면(112b)에 실장된다. 회로기판(112)은 집적회로 칩(111)이 실장되는 상부면(112b)과 그 반대쪽 면인 하부면(112a)을 가지며, 회로기판(112)의 중앙 부위에 상부면(112b)과 하부면(112a)이 관통되는 개구부가 길게 형성되어 있다. 집적회로 칩(111)은 활성면(즉, 하부면)에 형성된 칩 패드(도시되지 않음)를 포함하며, 칩 패드가 회로기판(112)의 개구부를 통하여 노출되도록 집적회로 칩(111)의 활성면이 회로기판(112)의 상부면(112b)에 접착된다.
집적회로 칩(111)은 금속 와이어(113)를 통하여 회로기판(112)과 전기적으로 연결된다. 금속 와이어(113)는 회로기판(112)의 개구부를 통하여 집적회로 칩(111)의 칩 패드와 회로기판(112)의 하부면(112a)에 형성된 회로배선(도시되지 않음)을 연결한다. 또한, 금속 와이어(113)는 밀봉수지(114)에 의하여 외부 환경으로부터 보호된다. 밀봉수지(114)는 금속 와이어(113)를 덮을 수 있도록 회로기판(112)의 개구부와 그 주위를 따라 회로기판(112)의 하부면(112a)에 형성된다. 회로기판(112)의 하부면(112a) 외곽 부위에는 솔더 볼(115)이 열을 지어 형성된다. 금속 와이어(113)와 연결된 회로배선은 솔더 볼(115)까지 연장되어 전기적인 경로를 제공한다.
상부 개별 패키지(110b)는 솔더 볼(115)을 통하여 하부 개별 패키지(110a) 위에 적층된다. 즉, 상부 개별 패키지(110b)의 회로기판(112) 하부면(112a)에 형성된 솔더 볼(115)이 하부 개별 패키지(110a)의 회로기판(112) 상부면(112b)에 접합되면서 개별 패키지(110a, 110b) 간의 적층이 이루어진다. 상부 패키지(110b)의 솔더 볼(115)과의 물리적 접합을 위하여 하부 패키지(110a) 회로기판(112)의 상부면(112b)에는 솔더 볼(115)과 대응하는 위치에 볼 랜드(ball land, 도시되지 않음)가 형성되어 있으며, 볼 랜드는 회로기판(112)의 회로배선과 전기적으로 연결되어 있다. 따라서, 상부 개별 패키지(110b)의 솔더 볼(115)은 상하 개별 패키지(110a, 110b) 사이의 전기적 연결 경로를 제공한다.
하부 개별 패키지(110a)의 솔더 볼(115)은 모듈 기판(130)에 물리적으로 접합되고 전기적으로 연결된다. 따라서, 적층 패키지(100)는 하부 개별 패키지(110a)의 솔더 볼(115)을 통하여 모듈 기판(130)에 실장된다.
각각의 개별 패키지(110)에 있어서, 회로기판(112)의 하부면(112a)에는 열전도층(116)이 부착되고 집적회로 칩(111)의 뒷면(즉, 상부면)에는 열매개층(117)이 부착된다.
열전도층(116)은 밀봉수지(114)와 솔더 볼(115) 사이의 회로기판 하부면(112a)에 부착되며, 열전도성이 우수한 재질로 이루어진다. 예컨대, 구리, 알루미늄, 스테인레스강, 각종 합금 등으로 조성되는 금속판이 열전도층(116)의 대표적인 예이다. 열매개층(117)은 칩 뒷면 전체에 부착되며, 열전도성은 우수하고 전기적으로는 절연성을 가지는 테이프 또는 액상 물질이 사용된다. 테이프의 경우에는 일반적인 웨이퍼 절단(wafer sawing) 공정에서 칩 고정용으로 사용되는 테이프를 그대로 사용할 수 있으며, 액상 물질의 경우에는 열전도성을 향상시키기 위하여 필러(filler)를 사용할 수 있다.
상하 개별 패키지(110a, 110b)가 적층되어 적층 패키지(100)를 이룰 때, 상부 개별 패키지(110b)의 열전도층(116)과 하부 개별 패키지(110a)의 열매개층(117)은 서로 접촉하게 된다. 따라서, 종래의 적층 패키지에서 존재하던 공기층이 제거되고 열전도층(116)과 열매개층(117)을 통하여 직접 열 방출 경로가 형성되기 때문에, 적층 패키지(100)의 열 방출 특성이 향상된다.
또한, 적층 패키지(100)의 최상단, 즉 상부 개별 패키지(110b)의 열매개층(117) 위에는 방열판(140)이 접합되는 것이 바람직하다. 방열판(140)을 추가함으로써 적층 패키지(100)의 열 방출 특성을 더욱 향상시킬 수 있다.
제2 실시예
본 발명의 제2 실시예에 따른 적층 패키지의 개략적인 단면 구조가 도 8에 도시되어 있다.
도 8에 도시된 적층 패키지(200)는 4개의 개별 패키지(210a, 210b, 210c, 210d)가 수직으로 적층된 4층 구조의 적층 패키지이다. 각각의 개별 패키지(210a, 210b, 210c, 210d)는 전술한 제1 실시예의 적층 패키지와 동일한 구성을 가진다.
본 실시예의 적층 패키지(200)는 최하단에 위치한 개별 패키지(210a)와 모듈기판(130) 사이에 형성되는 더미 볼(250)을 포함한다. 도 9는 최하단 개별 패키지(210a)의 하부면을 나타내는 저면도이다.
도 8과 도 9에 도시된 바와 같이, 더미 볼(250)은 솔더 볼(115)과 흡사하게 열을 이루며 회로기판(112) 하부면의 열전도층(116)에 형성된다. 더미 볼(250)은 최하단 개별 패키지(210a)로부터 모듈 기판(130)으로의 열 방출 경로를 제공한다. 따라서, 더미 볼(250)이 열전도층(116) 하부에 형성될 경우 열 방출 특성은 더욱 향상되며, 이때 더미 볼(250)은 접지 경로로도 이용될 수 있으므로 전기적 특성 개선에도 기여한다. 더미 볼(250)은 또한 모듈 기판(130)에 접합된 솔더 볼(115)의 접합 신뢰성을 보완하는 기능도 가진다. 따라서, 적층 패키지(200)의 실장 신뢰성이 향상된다. 이와 같은 더미 볼(250)은 전술한 제1 실시예의 적층 패키지에도 형성할 수 있다.
제3 실시예
본 발명의 제3 실시예에 따른 적층 패키지의 개략적인 단면 구조가 도 10에 도시되어 있다.
도 10에 도시된 적층 패키지(300)는 제1 실시예에 따른 적층 패키지와 마찬가지로 2개의 개별 패키지(310, 320)가 수직으로 적층된 2층 구조의 적층 패키지이다. 그러나, 본 실시예의 적층 패키지(300)에 사용되는 개별 패키지(310, 320)는 제1 실시예의 적층 패키지와 달리 상하 개별 패키지(310, 320)들이 서로 다른 구성을 가진다.
본 실시예의 적층 패키지(300)에 있어서, 상하 개별 패키지(310, 320)는 회로기판(112)과 집적회로 칩(111) 사이의 위치가 서로 대칭적인 관계를 가진다. 즉, 상부 개별 패키지(310)는 집적회로 칩(111)의 활성면이 회로기판(112)의 상부면에 접착되는데 반하여, 하부 개별 패키지(320)는 집적회로 칩(111)의 활성면이 회로기판(112)의 하부면에 접착된다.
반면, 솔더 볼(115)은 상하 개별 패키지(310, 320) 모두 회로기판(112)의 하부면에 형성되어 개별 패키지(310, 320) 간의 접합 및 적층 패키지(300)와 모듈 기판(130) 사이의 접합을 구현한다.
본 실시예의 적층 패키지(300)는 상하부 개별 패키지(310, 320)의 집적회로 칩(111)이 각각 적층 패키지(300)의 바깥쪽을 향하는 구조이다. 따라서, 집적회로 칩(111)에서 각각 발생하는 열이 보다 용이하게 외부로 방출될 수 있다. 즉, 상부 개별 패키지(310)의 집적회로 칩(111)은 위쪽을 향하고 있으므로 대기 쪽으로 직접 열 방출 경로가 형성되고, 하부 개별 패키지(320)의 집적회로 칩(111)은 아래쪽을 향하고 있으므로 모듈 기판(130) 쪽으로 직접 열 방출 경로가 형성된다. 따라서, 상하 개별 패키지(310, 320) 사이에 존재하는 공기층은 열 방출 특성에 별다른 영 향을 미치지 않는다.
하부 개별 패키지(320)의 열 방출 특성을 향상시키기 위하여 하부 개별 패키지(320)와 모듈 기판(130) 사이에는 언더필 물질(360)을 채울 수 있다. 언더필 물질(360)은 열 방출 특성을 향상시킬 뿐만 아니라, 적층 패키지(300)의 실장 신뢰성도 향상시킨다. 언더필 물질은 전술한 제1 실시예와 제2 실시예의 적층 패키지에도 사용할 수 있다.
또한, 상부 개별 패키지(310)의 열 방출 특성을 향상시키기 위하여 상부 개별 패키지(310) 위에 방열판(140)을 접합할 수 있으며, 상부 개별 패키지(310)와 방열판(140) 사이에 열매개층(117)을 형성할 수 있다.
본 실시예와 같이, 대칭 구조의 상하 개별 패키지(310, 320)를 사용하여 적층 패키지(300)를 구현하게 되면 패키지 휨(warpage) 불량을 방지하는데도 효과적이다.
제4 실시예
본 발명의 제4 실시예에 따른 적층 패키지의 개략적인 단면 구조가 도 11에 도시되어 있다.
도 11에 도시된 적층 패키지(400)는 제3 실시예의 적층 패키지와 마찬가지로 2층 구조이면서 대칭적인 구조를 가지고 있다. 그러나, 본 실시예의 적층 패키지(400)는 하부 개별 패키지(420)에 사용되는 집적회로 칩(411)이 상부 개별 패키지(410)에 사용되는 집적회로 칩(111)에 비하여 크기가 훨씬 작다. 즉, 본 실시예와 같이 서로 크기가 다른 이종(異種) 칩을 사용하여 적층 패키지를 구현하는 것도 가능하다.
전술한 제3 실시예와 같이 하부 개별 패키지의 집적회로 칩이 아래쪽을 향하게 되면 회로기판의 하부면에 여유 공간이 없기 때문에 전술한 더미 볼을 형성하기가 곤란하다. 그러나, 본 실시예와 같이 하부 개별 패키지(420)의 집적회로 칩(411)의 크기가 작을 경우에는 더미 볼(250)을 형성할 수 있는 장점이 있다.
아울러, 하부 개별 패키지(420)의 열 방출 특성을 향상시키기 위하여 하부 개별 패키지(420)와 모듈 기판(130) 사이에 채우는 언더필 물질(360)은 상하 개별 패키지(410, 420) 사이에 채워 넣어도 무방하다.
제5 실시예
본 발명의 제5 실시예에 따른 적층 패키지의 개략적인 단면 구조가 도 12에 도시되어 있다.
도 12에 도시된 적층 패키지(500)는 4개의 개별 패키지(510a, 510b, 520a, 520b)가 4층 구조로 적층된다. 본 실시예의 적층 패키지(500)에 있어서, 상부쪽 개별 패키지(510a, 510b)들과 하부쪽 개별 패키지(520a, 520b)들은 제3 실시예의 적층 패키지와 마찬가지로 서로 대칭적인 구조를 이룬다.
또한, 상부쪽에 위치한 2개의 개별 패키지(510a, 510b)는 서로 동일한 구성을 가지며, 하부쪽에 위치한 2개의 개별 패키지(520a, 520b)도 서로 동일한 구성을 가진다. 따라서, 상부쪽 개별 패키지(510a, 510b) 사이 및 하부쪽 개별 패키지(520a, 520b) 사이에는 공기층이 존재할 수 있으므로 전술한 제1 실시예와 마찬가지로 열전도층(116)과 열매개층(117)이 각각 형성된다.
제6 실시예
이상 설명한 여러 가지 유형의 적층 패키지들은 메모리 모듈에 사용될 수 있다. 도 13은 본 발명의 제6 실시예에 따른 메모리 모듈의 개략적인 단면 구조를 나타내고 있다.
도 13에 도시된 메모리 모듈(660)은 2층 구조의 적층 패키지(600)들을 모듈 기판(630)의 상부면에 열을 지어 실장한 예이다. 적층 패키지(600)는 예컨대 제1 실시예, 제3 실시예, 제4 실시예에서 설명한 2층 구조의 적층 패키지이다. 각각의 적층 패키지(600)의 최상부에는 방열판(640)이 접합되어 사용된다. 이때 사용되는 방열판(640)은 대기 중으로의 효과적인 열 방출을 도와줄 뿐만 아니라, 외부의 물리적인 충격과 같은 사용환경으로부터 집적회로 칩을 보호하는 기능도 한다.
제7 실시예
도 14는 본 발명의 제7 실시예에 따른 메모리 모듈의 개략적인 단면 구조를 나타내고 있다.
도 14에 도시된 메모리 모듈(760)은 4층 구조의 적층 패키지(700)들을 실장한 예이다. 적층 패키지(700)는 예컨대 제2 실시예, 제5 실시예에서 설명한 4층 구조의 적층 패키지이다.
또한, 본 실시예의 메모리 모듈(760)은 모듈 기판(730)의 양쪽 면에 적층 패키지(700)들을 실장하는 예를 보여주고 있으며, 방열판(740)은 적층 패키지(700)들의 최상부에 전체적으로 접합된다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 적층 패키지 및 메모리 모듈은 적층 패키지와 이를 이용한 메모리 모듈에서 흔히 나타날 수 있는 취약한 열 방출 특성을 효과적으로 개선하고 있다.
상하 개별 패키지 사이에 열전도층과 열매개층을 형성하는 경우에는 종래의 적층 패키지에서 개별 패키지 사이에 존재하던 공기층이 제거되고 열전도층과 열매개층을 통하여 직접 열 방출 경로가 형성되기 때문에 효과적으로 적층 패키지의 열 방출 특성을 향상시킬 수 있다.
또한, 상하 개별 패키지의 집적회로 칩을 각각 적층 패키지의 바깥쪽을 향하도록 형성하는 경우에는 개별 패키지 사이의 공기층을 통하지 않고 적층 패키지의 바깥쪽으로 직접 열 방출 경로가 형성되기 때문에 적층 패키지의 열 방출 특성을 향상시킬 수 있다.
또한, 본 발명의 적층 패키지와 메모리 모듈은 더미 볼, 언더필 물질, 방열판 등을 추가로 사용하여 열 방출 특성을 더욱더 향상시킬 수 있을 뿐만 아니라, 적층 패키지의 전기적 특성 개선, 실장 신뢰성 보완, 집적회로 칩의 보호 기능 등의 부가적인 효과도 거둘 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예들에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분 야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (21)

  1. 적어도 2개의 개별 패키지들이 수직으로 적층된 반도체 적층 패키지에 있어서,
    상기 개별 패키지들은 각각, 하부면과 상부면을 가지는 회로기판과; 상기 회로기판의 상부면에 실장되는 집적회로 칩과; 상기 회로기판의 하부면 중앙부위에 돌출되어 형성되는 밀봉수지와; 상기 회로기판의 하부면에 형성되는 솔더 볼과; 상기 밀봉수지의 양측에 각각 위치되도록 상기 회로기판의 하부면에 부착되는 열전도층과; 상기 집적회로 칩의 상부면에 부착되는 열매개층을 포함하며,
    상기 개별 패키지들 중에서 상부 개별 패키지는 상기 상부 개별 패키지의 솔더 볼을 통하여 상기 하부 개별 패키지 위에 적층되고, 상기 상부 개별 패키지의 열전도층과 상기 하부 개별 패키지의 열매개층은 서로 접촉하여 열 방출 경로를 형성하는 것을 특징으로 하는 반도체 적층 패키지.
  2. 제1 항에 있어서,
    상기 개별 패키지들의 열전도층은 금속판인 것을 특징으로 하는 반도체 적층 패키지.
  3. 제1 항에 있어서,
    상기 개별 패키지들의 열매개층은 전기적으로 절연성을 가지는 것을 특징으로 하는 반도체 적층 패키지.
  4. 제1 항에 있어서,
    상기 상부 개별 패키지의 열매개층 위에 접합되는 방열판을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  5. 제1 항 또는 제4 항에 있어서,
    상기 하부 개별 패키지의 솔더 볼을 통하여 상기 하부 개별 패키지가 실장되는 모듈 기판을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  6. 제5 항에 있어서,
    상기 하부 개별 패키지의 열전도층과 상기 모듈 기판 사이에 형성되는 더미 볼을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  7. 제5 항에 있어서,
    상기 하부 개별 패키지의 회로기판과 상기 모듈 기판 사이에 채워지는 언더필 물질을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  8. 제1 항에 있어서,
    상기 하부 개별 패키지의 회로기판과 상기 상부 개별 패키지의 회로기판 사이에 채워지는 언더필 물질을 더 포함하는 것을 특징으로 하는 반도체 적층 패키 지.
  9. 적어도 2개의 개별 패키지들이 수직으로 적층된 반도체 적층 패키지에 있어서,
    상기 개별 패키지들 중에서 제1 개별 패키지는, 하부면과 상부면을 가지는 회로기판과; 상기 회로기판의 하부면에 실장되는 집적회로 칩과; 상기 회로기판의 상부면 중앙부위에 돌출되어 형성되는 밀봉수지와; 상기 회로기판의 하부면에 형성되는 솔더 볼을 포함하며,
    상기 개별 패키지들 중에서 제2 개별 패키지는, 하부면과 상부면을 가지는 회로기판과; 상기 회로기판의 상부면에 실장되는 집적회로 칩과; 상기 회로기판의 하부면의 중앙부위에 돌출되어 형성되는 밀봉수지와; ㅂ상기 회로기판의 하부면에 형성되는 솔더 볼을 포함하며,
    상기 제2 개별 패키지는 상기 제2 개별 패키지의 솔더 볼을 통하여 상기 제1 개별 패키지 위에 적층되어, 상기 제1 개별 패키지는 아래쪽으로 열 방출 경로가 형성되고 상기 제2 개별 패키지는 위쪽으로 열 방출 경로가 형성되는 것을 특징으로 하는 반도체 적층 패키지.
  10. 제9 항에 있어서,
    상기 제1 개별 패키지는 상부 개별 패키지와 하부 개별 패키지를 포함하고, 상기 상부 개별 패키지와 하부 개별 패키지는 각각, 상기 회로기판의 상부면에 부착되는 열전도층과; 상기 집적회로 칩의 하부면에 부착되는 열매개층을 포함하며,
    상기 상부 개별 패키지는 상기 상부 개별 패키지의 솔더 볼을 통하여 상기 하부 개별 패키지 위에 적층되고, 상기 상부 개별 패키지의 열매개층과 상기 하부 개별 패키지의 열전도층은 서로 접촉하여 열 방출 경로를 형성하는 것을 특징으로 하는 반도체 적층 패키지.
  11. 제9 항에 있어서,
    상기 제2 개별 패키지는 상부 개별 패키지와 하부 개별 패키지를 포함하고, 상기 상부 개별 패키지와 하부 개별 패키지는 각각, 상기 회로기판의 하부면에 부착되는 열전도층과; 상기 집적회로 칩의 상부면에 부착되는 열매개층을 포함하며,
    상기 상부 개별 패키지는 상기 상부 개별 패키지의 솔더 볼을 통하여 상기 하부 개별 패키지 위에 적층되고, 상기 상부 개별 패키지의 열전도층과 상기 하부 개별 패키지의 열매개층은 서로 접촉하여 열 방출 경로를 형성하는 것을 특징으로 하는 반도체 적층 패키지.
  12. 제10 항 또는 제11 항에 있어서,
    상기 개별 패키지들의 열전도층은 금속판인 것을 특징으로 하는 반도체 적층 패키지.
  13. 제10 항 또는 제11 항에 있어서,
    상기 개별 패키지들의 열매개층은 전기적으로 절연성을 가지는 것을 특징으로 하는 반도체 적층 패키지.
  14. 제9 항에 있어서,
    상기 제2 개별 패키지의 집적회로 칩 위에 접합되는 방열판을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  15. 제9 항 또는 제14 항에 있어서,
    상기 제1 개별 패키지의 솔더 볼을 통하여 상기 제1 개별 패키지가 실장되는 모듈 기판을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  16. 제15 항에 있어서,
    상기 제1 개별 패키지의 회로기판과 상기 모듈 기판 사이에 형성되는 더미 볼을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  17. 제15 항에 있어서,
    상기 제1 개별 패키지의 회로기판과 상기 모듈 기판 사이에 채워지는 언더필 물질을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  18. 제9 항에 있어서,
    상기 제1 개별 패키지의 회로기판과 상기 제2 개별 패키지의 회로기판 사이에 채워지는 언더필 물질을 더 포함하는 것을 특징으로 하는 반도체 적층 패키지.
  19. 상부면과 하부면을 가지는 모듈 기판을 포함하며,
    제1 항 또는 제9 항에 기재된 반도체 적층 패키지가 적어도 2개 이상 상기 모듈 기판의 상부면과 하부면의 적어도 한 면에 실장되는 메모리 모듈.
  20. 제19 항에 있어서,
    상기 반도체 적층 패키지의 최상부에 각각 접합되는 방열판을 더 포함하는 것을 특징으로 하는 메모리 모듈.
  21. 제19 항에 있어서,
    상기 반도체 적층 패키지의 최상부에 전체적으로 접합되는 방열판을 더 포함하는 것을 특징으로 하는 메모리 모듈.
KR20040016902A 2004-03-12 2004-03-12 열 방출 특성이 개선된 반도체 적층 패키지 및 이를이용한 메모리 모듈 KR100585227B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20040016902A KR100585227B1 (ko) 2004-03-12 2004-03-12 열 방출 특성이 개선된 반도체 적층 패키지 및 이를이용한 메모리 모듈
US11/057,007 US7473993B2 (en) 2004-03-12 2005-02-11 Semiconductor stack package and memory module with improved heat dissipation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20040016902A KR100585227B1 (ko) 2004-03-12 2004-03-12 열 방출 특성이 개선된 반도체 적층 패키지 및 이를이용한 메모리 모듈

Publications (2)

Publication Number Publication Date
KR20050091446A KR20050091446A (ko) 2005-09-15
KR100585227B1 true KR100585227B1 (ko) 2006-06-01

Family

ID=34918790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20040016902A KR100585227B1 (ko) 2004-03-12 2004-03-12 열 방출 특성이 개선된 반도체 적층 패키지 및 이를이용한 메모리 모듈

Country Status (2)

Country Link
US (1) US7473993B2 (ko)
KR (1) KR100585227B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073849A (ja) * 2005-09-08 2007-03-22 Sharp Corp 電子回路モジュールとその製造方法
KR100791576B1 (ko) * 2005-10-13 2008-01-03 삼성전자주식회사 볼 그리드 어레이 유형의 적층 패키지
KR100780692B1 (ko) * 2006-03-29 2007-11-30 주식회사 하이닉스반도체 칩 스택 패키지
KR100885911B1 (ko) * 2006-11-16 2009-02-26 삼성전자주식회사 열방출 특성을 개선한 반도체 패키지
US8143720B2 (en) 2007-02-06 2012-03-27 Rambus Inc. Semiconductor module with micro-buffers
US9318403B2 (en) * 2007-06-25 2016-04-19 Stats Chippac Ltd. Integrated circuit packaging system with magnetic film and method of manufacture thereof
US8320136B2 (en) * 2007-08-31 2012-11-27 Intersil Americas Inc. Stackable electronic component
US8949650B2 (en) 2009-07-21 2015-02-03 Tadao Nakamura Processor embedded memory structure with lower energy consumption and high speed without memory bottleneck
KR20110085481A (ko) 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
US8907469B2 (en) * 2012-01-19 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package assembly and method of forming the same
TWI637396B (zh) 2012-02-13 2018-10-01 中村維男 無記憶體瓶頸的行進記憶體，雙向行進記憶體，複雜行進記憶體，及計算機系統
KR20140130920A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR102126977B1 (ko) 2013-08-21 2020-06-25 삼성전자주식회사 반도체 패키지
KR102341755B1 (ko) 2014-11-10 2021-12-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
EP4273922A3 (en) * 2016-02-26 2024-01-10 National Institute Of Advanced Industrial Science and Technology Heat dissipating substrate
WO2019245106A1 (ko) * 2018-06-20 2019-12-26 한국과학기술원 셀 신뢰성 향상을 위한 수직 집적형 삼차원 플래시메모리 및 그 제조 방법
US11011449B1 (en) * 2020-02-27 2021-05-18 Micron Technology, Inc. Apparatus and method for dissipating heat in multiple semiconductor device modules

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970013285A (ko) * 1995-08-30 1997-03-29 김광호 멀티 칩 패키지
KR970024072A (ko) * 1995-10-30 1997-05-30 김광호 열 방출을 위한 열전도 층을 갖는 반도체 칩 패키지
KR20000006234A (ko) * 1998-06-17 2000-01-25 가네꼬 히사시 적층반도체장치
KR20030045950A (ko) * 2001-12-03 2003-06-12 삼성전자주식회사 방열판을 구비한 멀티 칩 패키지
US6774478B2 (en) 2002-01-04 2004-08-10 Kabushiki Kaisha Toshiba Stacked semiconductor package

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2792473B2 (ja) 1995-07-06 1998-09-03 日本電気株式会社 マルチチップモジュール
US6297960B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
KR100324333B1 (ko) * 2000-01-04 2002-02-16 박종섭 적층형 패키지 및 그 제조 방법
US7273769B1 (en) * 2000-08-16 2007-09-25 Micron Technology, Inc. Method and apparatus for removing encapsulating material from a packaged microelectronic device
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
US6664617B2 (en) * 2000-12-19 2003-12-16 Convergence Technologies, Ltd. Semiconductor package
KR100432715B1 (ko) 2001-07-18 2004-05-24 엘지전자 주식회사 방열부재를 갖는 인쇄회로기판 및 그 제조방법
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
TW563895U (en) * 2003-03-06 2003-11-21 Advanced Semiconductor Eng Thin type ball grid array package
US7473989B2 (en) * 2003-08-27 2009-01-06 Advanced Semiconductor Engineering, Inc. Flip-chip package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970013285A (ko) * 1995-08-30 1997-03-29 김광호 멀티 칩 패키지
KR970024072A (ko) * 1995-10-30 1997-05-30 김광호 열 방출을 위한 열전도 층을 갖는 반도체 칩 패키지
KR20000006234A (ko) * 1998-06-17 2000-01-25 가네꼬 히사시 적층반도체장치
KR20030045950A (ko) * 2001-12-03 2003-06-12 삼성전자주식회사 방열판을 구비한 멀티 칩 패키지
US6774478B2 (en) 2002-01-04 2004-08-10 Kabushiki Kaisha Toshiba Stacked semiconductor package

Also Published As

Publication number Publication date
US7473993B2 (en) 2009-01-06
KR20050091446A (ko) 2005-09-15
US20050199992A1 (en) 2005-09-15

Similar Documents

Publication Publication Date Title
KR100585227B1 (ko) 열 방출 특성이 개선된 반도체 적층 패키지 및 이를이용한 메모리 모듈
US7339278B2 (en) Cavity chip package
US7224070B2 (en) Plurality of semiconductor die in an assembly
US7656015B2 (en) Packaging substrate having heat-dissipating structure
US5838545A (en) High performance, low cost multi-chip modle package
KR101476385B1 (ko) 접착성 스페이싱 구조들을 갖는 마운트가능한 집적회로패키지-인-패키지 시스템
US20150221625A1 (en) Semiconductor package having a dissipating plate
US20060006517A1 (en) Multi-chip package having heat dissipating path
KR102661833B1 (ko) 반도체 패키지
TW201428936A (zh) 將中央處理單元／圖形處理單元／邏輯晶片嵌入疊合式封裝結構基板之方法
KR101046252B1 (ko) Ｔｓｖ를 이용한 적층 칩 패키지
WO2006132151A1 (ja) インタポーザおよび半導体装置
KR20120010616A (ko) 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
TWI428995B (zh) 板上縮小封裝
US11145566B2 (en) Stacked silicon package assembly having thermal management
US10804205B1 (en) Interconnect substrate with stiffener and warp balancer and semiconductor assembly using the same
KR101111423B1 (ko) 열방출 수단을 갖는 적층 칩 반도체 패키지
KR101056750B1 (ko) Ｔｓｖ를 이용한 적층 칩 패키지
KR20180002913A (ko) 반도체 패키지 및 그 제조방법
KR20150137976A (ko) 방열 부재를 가지는 반도체 패키지
US20120286398A1 (en) Semiconductor chip module and planar stack package having the same
KR20130038581A (ko) 반도체 패키지
KR102672608B1 (ko) 반도체 패키지
US20220013475A1 (en) Semiconductor packages
KR20110044963A (ko) Ｔｓｖ를 이용한 적층 칩 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 14