KR20120010616A - 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법 - Google Patents

적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법 Download PDF

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KR20120010616A
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Abstract

본 발명은 3차원 시스템-인-패키지(SIP)에 사용될 수 있는 적층 패키지에 관한 것이다. 적층 패키지는 제 1 반도체 칩, 제 2 반도체 칩 및 지지 부재를 포함한다. 제 1 반도체 칩은 관통 전극을 구비한다. 제 2 반도체 칩은 제 1 반도체 칩의 상면 상에 적층되며, 제 1 반도체 칩의 관통 전극을 통해 제 1 반도체 칩과 전기적으로 연결된다. 지지 부재는 제 2 반도체 칩의 테두리로부터 이격하여 상기 제 1 반도체 칩의 상면 상에 부착된다.

Description

적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법{Stack package, semiconductor package and method of manufacturing the stack package}
본 발명은 적층 패키지, 반도체 패키지 및 상기 적층 패키지의 제조 방법에 관한 것이다. 더욱 구체적으로는 제 2 반도체 칩이 상부에 적층되는 제 1 반도체 칩 상에 지지 부재(supporter)를 부착한 적층 패키지 및 이의 제조 방법, 및 상기 적층 패키지를 포함하는 반도체 패키지에 관한 것이다.
반도체 소자의 고속화, 고집적화에 따라, 반도체 패키지 내의 반도체 칩들 사이의 접속 기술도 기존의 와이어 본딩(wire bonding) 방식 또는 패키지-온-패키지(Package on Package, PoP) 방식에서 반도체 칩들을 미세범프로 직접 접속하는 3차원 시스템-인-패키지(System-In-Package, SIP) 방식으로 발전하고 있다. 특히 고집적화로 인하여 입출력 핀(pin)의 수가 비약적으로 증가하면서, 미세 피치의 관통 전극(Through Silicon Via, TSV)을 이용한 접속 기술의 개발이 확대되고 있으며, 이를 이용한 반도체 칩 적층 구조를 범용적으로 적용하려는 시도가 확산되고 있다.
이와 같은 반도체 칩 적층 기술에서는 얇은 반도체 칩을 적층하여야 한다. 그러나, 실리콘의 강성이 약하기 때문에, 반도체 칩과 몰딩 부재의 열팽창 계수의 차이로 인한 와피지(warpage) 문제가 심각해지고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이와 같은 와피지 문제 등을 해결하기 위해 제 2 반도체 칩이 상부에 적층되는 제 1 반도체 칩 상에 지지 부재를 부착한 적층 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 상기 적층 패키지를 제조하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 상기 적층 패키지를 포함하는 반도체 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 양상에 따른 적층 패키지는 제 1 반도체 칩, 제 2 반도체 칩 및 지지 부재를 포함한다. 제 1 반도체 칩은 관통 전극을 구비한다. 제 2 반도체 칩은 제 1 반도체 칩의 상면 상에 적층되며, 제 1 반도체 칩의 관통 전극을 통해 제 1 반도체 칩과 전기적으로 연결된다. 지지 부재는 제 2 반도체 칩의 테두리로부터 이격하여 상기 제 1 반도체 칩의 상면 상에 부착된다.
상기 적층 패키지의 일 예에 따르면, 상기 지지 부재는 상기 제 2 반도체 칩의 테두리를 둘러싸는 링 형상을 가질 수 있다. 또한, 상기 지지 부재는 상기 제 2 반도체 칩의 측면의 적어도 일부를 따라 연장되는 바 형상부, 및/또는 상기 제 2 반도체 칩의 모서리 부분에 인접한 부분에서 절곡된 모서리 강화부를 포함할 수 있다.
상기 적층 패키지의 다른 예에 따르면, 상기 제 2 반도체 칩 및 상기 지지 부재를 밀봉하도록 상기 제 1 반도체 칩의 상면을 덮는 몰딩 부재를 더 포함할 수 있다. 또한, 상기 지지 부재는 상기 몰딩 부재의 영 모듈러스(young's modulus)보다 높고 상기 제 1 반도체 칩의 영 모듈러스보다 낮은 영 모듈러스를 갖는 물질로 이루어질 수 있다.
상기 적층 패키지의 또 다른 예에 따르면, 상기 제 2 반도체 칩의 상면과 상기 지지 부재의 상면은 동일 평면 상에 위치할 수 있으며, 상기 몰딩 부재는 상기 제 2 반도체 칩의 상면과 상기 지지 부재의 상면을 노출시킬 수 있다. 또한, 상기 적층 패키지는 상기 제 2 반도체 칩의 상면 상에 배치되는 열전도 물질층, 및 상기 열전도 물질층 상에 배치되는 방열판(heat spreader)을 더 포함할 수 있다. 또한, 상기 적층 패키지는 상기 지지 부재와 상기 방열판 사이에 개재되어 상기 지지 부재와 상기 방열판을 서로 고정시키는 솔더층을 더 포함할 수 있다.
상기 적층 패키지의 또 다른 예에 따르면, 상기 제 1 반도체 칩은 상기 지지 부재와 열전도 가능하게 연결되는 방열 관통 전극을 구비할 수 있다. 또한, 상기 제 2 반도체 칩은 서로 적층된 복수의 반도체 칩들을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 양상에 따른 반도체 패키지는 제 1 기판, 제 1 반도체 칩, 제 2 반도체 칩, 지지 부재 및 내부 몰딩 부재를 포함한다. 상기 제 1 반도체 칩은 상기 제 1 기판 상에 탑재되고, 관통 전극(Through Silicon Via, TSV)을 구비한다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 상면 상에 적층되고 상기 제 1 반도체 칩의 관통 전극을 통해 상기 제 1 반도체 칩과 전기적으로 연결된다. 상기 지지 부재는 상기 제 2 반도체 칩의 테두리로부터 이격하여 상기 제 1 반도체 칩의 상면 상에 부착된다. 상기 몰딩 부재는 상기 제 2 반도체 칩 및 상기 지지 부재를 밀봉하도록 상기 제 1 반도체 칩의 상면을 덮는다.
상기 반도체 패키지의 일 예에 따르면, 상기 제 1 반도체 칩 및 상기 내부 몰딩 부재를 밀봉하도록 상기 제 1 기판의 상면을 덮는 외부 몰딩 부재를 더 포함할 수 있다.
상기 반도체 패키지의 다른 예에 따르면, 상기 제 2 반도체 칩의 상면과 상기 지지 부재의 상면은 동일 평면 상에 위치하며, 상기 몰딩 부재는 상기 제 2 반도체 칩의 상면과 상기 지지 부재의 상면을 노출할 수 있다. 또한, 반도체 패키지는 상기 제 2 반도체 칩의 상면 상에 배치되는 열전도 물질층, 및 상기 열전도 물질층의 상면과 접하면서 상기 제 1 반도체 칩 및 상기 내부 몰딩 부재를 둘러싸도록 배치되는 방열판(heat spreader)을 더 포함할 수 있다. 또한, 상기 방열판은 상기 방열판의 내부 면에 전체적으로 도포된 솔더층을 더 포함할 수 있으며, 상기 방열판과 상기 지지 부재는 상기 지지 부재의 상면 상에 배치된 상기 솔더층의 일부에 의해 고정될 수 있다.
상기 반도체 패키지의 또 다른 예에 따르면, 상기 반도체 패키지는 상기 제 2 반도체 칩의 상면 및 상기 지지 부재의 상면 상에 배치되는 열전도 물질층, 상기 열전도 물질층의 상면 상에 접하도록 배치되고 상기 제 1 기판과 전기적으로 연결되는 제 2 기판, 및 상기 제 2 기판 상에 탑재되는 제 3 반도체 칩을 더 포함할 수 있다. 또한, 상기 제 1 기판은 상면에 배치되는 제 1 기판 패드, 저면에 배치되는 외부 연결 패드 및 상기 제 1 기판 패드와 상기 외부 연결 패드를 연결하는 배선 패턴을 포함할 수 있고, 상기 제 2 기판은 저면에 배치되는 제 2 기판 방열 패드, 상기 저면에 배치되는 제 2 기판 연결 패드 및 상기 제 2 기판 방열 패드와 상기 제 2 기판 연결 패드를 연결하는 배선 패턴을 포함할 수 있으며, 상기 제 2 기판 방열 패드는 상기 지지 부재의 상부에 배치되어 상기 열전도 물질층에 의하여 상기 지지 부재와 열전도 가능하고, 상기 제 1 기판의 상기 제 1 기판 패드와 상기 제 2 기판의 제 2 기판 연결 패드는 방열 범프에 의해 열전도 가능하게 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 양상에 따른 반도체 패키지는 제 1 반도체 칩, 제 2 반도체 칩, 지지 부재 및 몰딩 부재를 포함한다. 상기 제 1 반도체 칩은 관통 전극(Through Silicon Via, TSV)을 구비하며, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩 상에 적층되고 상기 제 1 반도체 칩의 관통 전극을 통해 상기 제 1 반도체 칩과 전기적으로 연결된다. 상기 지지 부재는 상기 제 2 반도체 칩과 중첩하지 않도록 상기 제 1 반도체 칩 상에 고정된다. 상기 몰딩 부재는 상기 제 2 반도체 칩 및 상기 지지 부재를 밀봉하도록 상기 제 1 반도체 칩의 상면을 덮으며, 상기 지지 부재의 영 모듈러스보다 낮은 영 모듈러스를 갖는 물질로 이루어진다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 양상에 따른 적층 패키지의 제조 방법에 따르면, 관통 전극을 각각 구비하는 복수의 제 1 반도체 칩들이 배열된 웨이퍼를 준비한다. 그 후, 복수의 제 2 반도체 칩들이 상기 복수의 제 1 반도체 칩들의 관통 전극을 통해 상기 복수의 제 1 반도체 칩들과 전기적으로 연결되도록, 상기 복수의 제 2 반도체 칩들을 상기 복수의 제 1 반도체 칩들 상에 각각 적층한다. 그 후, 복수의 지지 부재들이 상기 복수의 제 2 반도체 칩들의 테두리로부터 이격하도록 상기 복수의 지지 부재들을 상기 제 1 반도체 칩들의 상면 상에 부착한다. 그 후, 상기 복수의 제 2 반도체 칩들 및 상기 복수의 지지 부재들을 덮도록 몰딩 부재를 상기 웨이퍼 상에 형성한다. 그 후, 상기 복수의 지지 부재들의 상면이 노출되도록 상기 몰딩 부재의 상부 및 상기 복수의 제 2 반도체 칩들의 상부를 제거한다. 그 후, 상기 복수의 제 1 반도체 칩들을 각각 분리시킨다.
본 발명에 따른 적층 패키지는 몰딩 부재와 반도체 칩 간의 열팽창계수 차이로 인하여 반도체 칩에 가해지는 열팽창 스트레스를 완화시킬 수 있다. 따라서, 열팽창 스트레스로 인한 적층 패키지의 와피지 및 반도체 칩의 크랙을 방지할 수 있다. 또한, 지지 부재를 열방출 경로로 이용함으로써 적층 패키지의 방열 특성을 개선할 수 있다. 따라서, 상기 적층 패키지를 포함하는 시스템-인-패키지 타입의 반도체 패키지의 방열 특성을 개선하고 신뢰도를 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 패키지를 도시하는 단면도이다.
도 2a 내지 2f는 본 발명의 다양한 실시예들에 따른 적층 패키지를 도시하는 평면도이다.
도 3a는 본 발명의 다른 실시예들에 따른 적층 패키지를 도시하는 단면도이다.
도 3b는 본 발명의 다른 실시예들에 따른 적층 패키지를 도시하는 단면도이다.
도 4는 본 발명의 다른 실시예들에 따른 적층 패키지를 도시하는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 적층 패키지를 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 13a 내지 도 13g는 본 발명의 일 실시예에 따른 적층 패키지를 제조하는 방법을 설명하기 위한 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 적층 패키지, 반도체 패키지 및 이의 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래의 실시예들은 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 아래의 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 특정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 구성요소들을 설명하기 위하여 사용되지만, 상기 구성요소들은 상기 용어에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
유사한 구성요소를 지칭하는데 유사한 참조부호를 사용하였다. 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 기하기 위하여 실제보다 확대하여 도시하였다. 또한, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 의해 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상으로 한정되는 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 적층 패키지를 도시하는 단면도이다.
도 1을 참조하면, 적층 패키지(1000a)는 제 1 반도체 칩(100), 제 2 반도체 칩(200) 및 지지 부재(310)를 포함한다. 제 1 반도체 칩(100)에는 관통 전극(Through Silicon Via, TSV)(140)이 형성된다. 제 2 반도체 칩(200)은 제 1 반도체 칩(100)의 상면 상에 적층되고, 제 1 반도체 칩(100)의 관통 전극(140)을 통해 제 1 반도체 칩(100)과 전기적으로 연결된다. 지지 부재(310)는 제 2 반도체 칩(200)의 테두리로부터 이격하여 제 1 반도체 칩(100)의 상면 상에 부착된다.
제 1 반도체 칩(100)은 반도체 층(110), 배선층(120), 연결 범프(130) 및 관통 전극(140)을 포함할 수 있다.
반도체 층(110)은 반도체 웨이퍼로 구성될 수 있으며, IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 예컨대, 반도체 층(110)은 실리콘, 게르마늄 또는 갈륨아세나이드를 포함할 수 있다. 반도체 층(110)은 반도체 웨이퍼의 뒷면을 소정 두께만큼 연마하여 제공될 수 있다.
반도체 층(110)은 내부에 형성된 회로 소자(112)를 포함할 수 있다. 회로 소자(112)는 메모리 소자, 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자를 포함할 수 있다. 상기 메모리 소자의 예로는 예컨대, DRAM, SRAM 등과 같은 휘발성 반도체 메모리 소자와 예컨대, EPROM, EEPROM, Flash EEPROM 등과 같은 비휘발성 메모리 소자를 들 수 있다. 또한, 반도체 층(110)은 회로 소자(112)들의 전기적 연결을 위한 회로 배선(미 도시)을 포함할 수 있다. 또한, 반도체 층(110)은 웰(well)(미 도시)을 포함할 수 있다. 반도체 층(110)은 관통 전극(140)을 형성하기 위한 깊이의 한계로 인하여, 두꺼워야 60㎛ 정도의 두께를 가질 수 있을 뿐이며, 일반적으로는 50㎛ 정도의 얇은 두께를 갖는다.
배선층(120)은 반도체 층(110)의 회로 소자(112)가 형성된 면 상에 형성될 수 있다. 배선층(120)은 배선 패턴(128) 및 절연층으로 이루어질 수 있다. 배선 패턴(128)은 상부 배선(122) 및 하부 배선(126) 및 상부 배선(122)과 하부 배선(126) 사이를 연결하는 비아 전극(124)을 포함할 수 있다.
상부 배선(122)은 제 2 반도체 칩(200)의 마이크로 연결 범프들(230)이 연결될 수 있는 패드들을 포함할 수 있다. 하부 배선(126)은 회로 소자(112)와 전기적으로 연결될 수 있다. 또한, 하부 배선(126)은 관통 전극(140)과 전기적으로 연결될 수 있으며, 관통 전극(140)과 직접 접촉하는 패드를 포함할 수 있다.
배선층(120)의 배선 패턴(128)은 불순물로 도핑된 폴리실리콘, 또는 텅스텐(W), 알루미늄(Al) 등과 같은 금속으로 이루어질 수 있다. 배선층(120)은 반도체 층(110)과 명확히 구별되는 것으로 도시되어 있지만, 이는 도식적으로 표현한 것일 뿐이며, 실제로는 명확하게 구분되지 않을 수도 있다.
배선층(120)에 포함될 수 있는 상기 절연층은 상부 배선(122)과 하부 배선(126)을 절연시키며, 비아 전극(124)이 형성될 수 있다. 상기 절연층은 제 1 반도체 칩(100)을 습기나 충격으로부터 보호하기 위해 제공될 수도 있다. 상기 절연층은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있으며, 폴리이미드 등과 같은 수지로 이루어질 수도 있다. 배선층(120)은 생략될 수 있다. 예컨대, 배선층(120)을 형성하지 않고, 관통 전극(140)의 상부, 또는 관통 전극(140)의 상부에 형성되는 패드(미 도시) 상에 직접 제 2 반도체 칩(200)의 범프가 연결될 수도 있다.
연결 범프(130)는 반도체 층(110)의 저면에 형성될 수 있다. 연결 범프(130)는 외부 소자와의 접속을 위해 제공될 수 있다. 반도체 층(110)의 저면과 연결 범프(130) 사이에 외부 연결 패드(132)가 제공될 수 있다. 외부 연결 패드(132)는 관통 전극(140)의 하부에 연결될 수 있으며, 연결 범프(130)가 안정적으로 부착될 수 있는 표면을 제공할 수 있다. 도면에 도시되지는 않았지만, 반도체 층(110)의 저면에는 재배선 패턴이 형성될 수 있으며, 이 경우, 관통 전극(140)의 배치와 상관 없이 연결 범프(130)가 배치될 수 있다. 도 1에서 연결 범프(130)의 개수는 5개인 것으로 도시되어 있지만, 이는 예시적이며 필요에 따라 다양한 개수로 변경될 수 있다.
관통 전극(140)은 반도체 층(110)을 관통한다. 관통 전극(140)은 배선 패턴(128)과 연결 범프(130)를 전기적으로 연결한다. 관통 전극(140)은 알루미늄(Al), 구리(Cu), 텅스텐(W)과 같은 금속 또는 폴리실리콘, 또는 도핑된 실리콘으로 이루어질 수 있다. 도 1에서 관통 전극(140)은 5개인 것으로 도시되어 있지만, 이는 예시적이며 필요에 따라 다양한 개수로 변경될 수 있다.
제 1 반도체 칩(100)은 100㎛이하, 예컨대, 50㎛의 두께를 가질 수 있다. 제 1 반도체 칩(100)은 그라인딩 공정에 의하여 후면이 연마됨으로써 얇은 두께를 가질 수 있다. 따라서 제 1 반도체 칩(100)은 평평한 상태를 유지하지 못하고 쉽게 휠 수 있다.
제 1 반도체 칩(100)의 주요 구성 물질이 실리콘인 경우, 제 1 반도체 칩(100)의 열팽창계수(Coefficient of Thermal Expansion, CTE)는 약 3 내지 4 ㎛?m-1?k-1 정도이다. 또한, 제 1 반도체 칩(100)의 강성을 나타내는 영 모듈러스(Young's modulus)는 약 30 GPa 정도이다. 참고로, 실리콘(Si)의 열팽창계수는 25℃에서, 2.6 ㎛?m-1?k-1이고, 실리콘(Si)의 영 모듈러스는 185 GPa이다.
제 2 반도체 칩(200)은 반도체 층(210), 배선층(220) 및 마이크로 연결 범프(230)를 포함할 수 있다.
반도체 층(210)은 실리콘, 게르마늄 또는 갈륨아세나이드를 포함할 수 있다. 반도체 층(210)은 내부에 형성된 회로 소자(212)를 포함할 수 있다. 회로 소자들(212)은 메모리 소자, 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자를 포함할 수 있다. 또한, 반도체 층(210)은 회로 소자(212)들의 전기적 연결을 위한 회로 배선(미 도시)을 포함할 수 있으며, 웰(well)(미 도시)을 포함할 수 있다. 예컨대, 제 1 반도체 칩(100)의 반도체 층(110)에는 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자가 형성되고, 제 2 반도체 칩(200)의 반도체 층(210)에는 메모리 소자가 형성될 수 있다.
배선층(220)은 반도체 층(210)의 회로 소자(212)가 형성된 면 아래에 형성될 수 있다. 배선층(220)은 배선 패턴(222) 및 절연층으로 이루어질 수 있다. 배선 패턴(222)은 회로 소자(212)와 마이크로 연결 범프(230)를 서로 연결시킬 수 있으며, 마이크로 연결 범프(230)가 부착되는 패드를 포함할 수 있다. 배선 패턴(222)은 불순물로 도핑된 폴리실리콘, 또는 텅스텐(W), 알루미늄(Al) 등과 같은 금속으로 이루어질 수 있다. 배선층(222)은 반도체 층(210)과 명확히 구별되는 것으로 도시되어 있지만, 이는 도식적으로 표현한 것일 뿐이며, 실제로는 명확하게 구분되지 않을 수도 있다.
마이크로 연결 범프(230)는 배선 패턴(222) 아래에 형성될 수 있다. 마이크로 연결 범프(230)는 제 2 반도체 칩(200)을 제 1 반도체 칩(100)에 전기적으로 접속시키기 위해 제공될 수 있다. 도 1에서 마이크로 연결 범프(230)의 개수는 8개인 것으로 도시되어 있지만, 이는 예시적이며 필요에 따라 다른 개수로 변경될 수 있다. 또한, 마이크로 연결 범프(230)에 의해 제 2 반도체 칩(200)이 제 1 반도체 칩(100) 상에 접속하는 것으로 도시되어 있지만, 이는 예시적이며, 다른 방식에 의해서도 접속될 수 있다.
제 2 반도체 칩(200)는 언더필층(340)에 의해 제 1 반도체 칩(100) 상에 접착될 수 있다. 언더필층(340)은 에폭시, 벤조사이클로부틴 또는 폴리이미드를 포함할 수 있다. 다만, 마이크로 연결 범프(230)에 의해 제 2 반도체 칩(200)이 제 1 반도체 칩(100) 상에 견고하게 부착될 수 있다면, 언더필층(340)은 생략될 수도 있다.
지지 부재(310)는 적층 패키지(1000a)의 와피지를 방지하고 제 1 반도체 칩(100)을 보호하기 위해 제공될 수 있다.
지지 부재(310)는 제 1 반도체 칩(100)의 상면 상에 부착될 수 있다. 지지 부재(310)는 제 2 반도체 칩(200)의 테두리로부터 이격하여 배치될 수 있다. 지지 부재(310)의 평면 형상은 도 2a 내지 도 2f를 참조하여 아래에서 더욱 자세히 설명될 것이다.
지지 부재(310)는 접착층(320)에 의해 제 1 반도체 칩(100)의 상면 상에 부착될 수 있다. 접착층(320)은 열전도도가 높은 솔더 페이스트를 이용하여 형성될 수 있다. 대안적으로, 접착층(320)은 에폭시, 폴리이미드 등을 포함하는 접착 필름으로 이루어질 수도 있다. 다만, 지지 부재(310)의 물질이 접착성을 갖는 경우, 접착층(320)은 생략될 수도 있다.
지지 부재(310)는 약 10 GPa의 영 모듈러스를 갖는 물질로 이루어질 수 있다. 지지 부재(310)는 높은 강성을 갖는 물질로 이루어질 수 있다. 이에 대해서는 아래에서 자세히 후술한다.
지지 부재(310)는 높은 강성을 갖는 에폭시 수지로 이루어질 수 있다. 이 경우, 에폭시 수지는 접착성을 갖기 때문에, 에폭시 수지로 이루어진 지지 부재(310)는 접착층(320) 없이 직접 제 1 반도체 칩(100)의 상면 상에 부착될 수 있다.
지지 부재(310)는 높은 강성을 갖는 금속일 수 있다. 특히, 지지 부재(310)는 낮은 열팽창계수를 갖는 니켈-철-합금인 인바(Invar)일 수 있다. 64%의 철과 36%의 니켈로 이루어진 인바(Invar)의 경우, 열팽창계수는 약 1.2 ㎛?m-1?k-1 정도로 낮기 때문에, 온도의 변화에도 상대적으로 덜 팽창하고 높은 강성을 갖기 때문에 적층 패키지(1000a), 특히, 제 1 반도체 칩(100)의 와피지를 방지할 수 있다.
본 발명의 일 실시예에 따르면, 적층 패키지(1000a)는 제 2 반도체 칩(200) 및 지지 부재(310)를 밀봉하도록 제 1 반도체 칩(100)의 상면을 덮는 몰딩 부재(330)를 더 포함할 수 있다.
몰딩 부재(330)는 적층 패키지(1000a)를 공기 또는 외부에 대한 부식 등 여러 가지 원인에 의한 전기적인 열화로부터 보호하고 기계적인 안정성을 도모할 수 있다. 적층 패키지(1000a)는 최종적인 반도체 패키지 내에 탑재되는 일 구성요소 일 수 있으며, 이 경우, 몰딩 부재(330)는 최종 반도체 패키지의 몰딩 물질로 주로 사용되는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같이 높은 강성을 가질 필요는 없다. 예를 들면, 몰딩 부재(330)는 에폭시 수지, 실리콘 수지(silicone) 또는 폴리이미드 수지를 포함할 수 있다. 몰딩 부재(330)에 사용되는 물질은 액상 몰드, 리퀴드 EMC(liquid EMC) 또는 액상 실런트(liquid sealant)라는 이름으로 관련 산업 기술 분야에서 명명될 수 있다.
몰딩 부재(330)의 영 모듈러스는 약 1 GPa 정도 일 수 있다. 몰딩 부재(330)의 영 모듈러스가 0.5 GPa 정도로 낮은 경우, 최소한의 기계적 안정성을 제공할 수 없으며, 몰딩 부재(330)의 영 모듈러스가 높아질수록 경우, 몰딩 부재(330)와 제 1 반도체 칩(100) 간의 열팽창계수의 차이로 인한 스트레스가 커지게 되고 몰딩 부재(330)는 상기 스트레스를 흡수하지 못하므로, 제 1 반도체 칩(100)의 와피지가 더욱 심각해질 수 있다. 몰딩 부재(330)의 열팽창계수는 약 15 내지 20 ㎛?m-1?k-1 정도로 제 1 반도체 칩(100)에 비하여 상당히 크다.
두 물질이 접합한 경우에, 열팽창으로 인한 스트레스는 두 물질의 열팽창계수의 차이에 비례한다. 즉, 두 물질의 열팽창계수의 차이가 커지면 스트레스도 함께 커진다. 또한, 상기 스트레스는 물질의 영 모듈러스 및 두께에 비례한다. 상술한 바와 같이, 몰딩 부재(330)의 보호 기능으로 인하여 영 모듈러스를 낮추는데는 한계가 있으며, 두께도 역시 제 2 반도체 칩(200)의 두께보다 작을 수 없다는 한계가 존재한다.
상술한 바와 같이, 지지 부재(310)를 제 1 반도체 칩(100) 상에 부착함으로써, 열팽창계수의 차이로 인한 스트레스를 지탱해줄 수 있다. 이를 위해, 지지 부재(310)는 몰딩 부재(330)의 영 모듈러스보다 높은 영 모듈러스를 갖는 물질로 이루어질 수 있다. 지지 부재(310)가 몰딩 부재(330)보다 강성이 약하다면 상기 스트레스를 지탱할 수 없기 때문이다.
또한, 지지 부재(310)는 제 1 반도체 칩(100)의 영 모듈러스보다 낮은 영 모듈러스를 갖는 물질로 이루어질 수 있다. 만약 지지 부재(310)의 강성이 제 1 반도체 칩(100)의 강성보다도 높다면, 지지 부재(310)가 제 1 반도체 칩(100)의 와피지를 야기할 수도 있기 때문이다. 예컨대, 지지 부재(310)는 약 10GPa의 영 모듈러스를 갖는 물질로 이루어질 수 있다.
지지 부재(310)는 제 1 반도체 칩(100)의 열팽창계수와 비슷한 열팽창계수를 갖는 물질로 이루어질 수 있다. 지지 부재(310)의 열팽창계수가 제 1 반도체 칩(100)의 열팽창계수 간에 차이가 많이 나는 경우, 지지 부재(310)가 제 1 반도체 칩(100)에 스트레스를 줄 수도 있기 때문이다. 예컨대, 지지 부재(310)는 실리콘과 비슷한 열팽창계수를 갖는 인바(Invar)로 이루어질 수 있다.
지지 부재(310)를 삽입하지 않은 구조에서 약 80 내지 100㎛의 와피지가 발생하였다. 이 때, 제 1 반도체 칩(100)의 크기는 12㎜ x 12㎜였으며, 제 2 반도체 칩(200)의 크기는 7.9㎜ x 8.1㎜였다. 그러나, 지지 부재(310)를 삽입한 구조에서는 약 30㎛의 와피지만이 발생하였다.
도 2a 내지 2f는 본 발명의 다양한 실시예들에 따른 적층 패키지를 도시하는 평면도이다. 명확한 이해를 위해 제 1 반도체 칩(100), 제 2 반도체 칩(200) 및 지지 부재(310a 내지 310f)만을 도시한다.
도 2a를 참조하면, 제 2 반도체 칩(200)은 제 1 반도체 칩(100)의 중앙부에 위치한다. 지지 부재(310a)는 제 2 반도체 칩(200)의 테두리로부터 이격하여 둘러싸고 있는 링 형상부(311)로 이루어질 수 있다. 도시되지는 않았지만, 링 형상부(311)의 바깥쪽 면은 제 1 반도체 칩(100)의 측면과 일치하도록 배치될 수도 있다. 이 경우, 제 1 반도체 칩(100)를 최대로 지탱할 수 있다. 또한, 링 형상부(311)의 폭은 열팽창으로 인한 스트레스의 정도 등을 고려하여, 다양하게 조절될 수 있다. 링 형상부(311)가 직사각형의 형태를 갖는 것으로 도시되어 있지만, 이 외에도 원형, 타원형, 라운드 형태의 모서리를 갖는 직사각형 등과 같이 다양한 형태로 변형될 수도 있다.
도 2b를 참조하면, 제 2 반도체 칩(200)은 제 1 반도체 칩(100)의 중앙부에 위치한다. 지지 부재(310b)는 제 2 반도체 칩(200)의 측면의 적어도 일부를 따라 연장되는 바 형상부(312)로 이루어질 수도 있다. 도 2b에 도시된 바와 같이, 제 2 반도체 칩(200)의 상부 및 하부 에지를 따라 각각 2개의 바 형상부가 배치되고 좌측 및 우측 에지를 따라 각각 1개의 바 형상부가 배치될 수 있다. 이러한 배치는 예시적이며, 필요에 따라 다양하게 변경될 수도 있다.
도 2c를 참조하면, 제 2 반도체 칩(200)은 제 1 반도체 칩(100)의 중앙부에 위치한다. 지지 부재(310c)는 제 2 반도체 칩(200)의 모서리 부분을 강화하기 위해 제 2 반도체 칩(200)의 모서리 부분에 인접한 부분에서 절곡된 모서리 강화부(313)로 이루어질 수 있다. 모서리 강화부(313)는 직각으로 구부러진 것으로 도시되어 있지만, 반드시 직각이어야 하는 것은 아니며, 필요에 따라 다른 각도로 절곡될 수도 있다. 또한, 모서리 강화부(313)는 "L"자 형태인 것으로 도시되어 있지만, 다른 형태, 예컨대, 십자가 형태일 수도 있다. 또한, 모서리 강화부(313)는 모든 모서리 부분에 배치되어야만 하는 것은 아니다.
도 2d를 참조하면, 제 2 반도체 칩(200)은 제 1 반도체 칩(100)의 중앙부에 위치한다. 지지 부재(310d)는 제 2 반도체 칩(200)의 측면의 적어도 일부를 따라 연장되는 바 형상부(312) 및 제 2 반도체 칩(200)의 모서리 부분에 인접한 부분에서 절곡된 모서리 강화부(313)를 포함할 수 있다. 바 형상부(312)와 모서리 강화부(313)의 크기는 필요에 따라 다양하게 조절될 수 있다. 예컨대, 지지 부재(310d)가 차지하는 면적이 너무 넓은 경우, 후속하여 형성되는 몰딩 부재(도 1의 330)가 제 1 반도체 칩(100) 및 제 2 반도체 칩(200)을 충분히 밀봉할 수 없을 수도 있다.
도 2e를 참조하면, 제 2 반도체 칩(200)은 제 1 반도체 칩(100)의 중앙부에서 어느 한 쪽으로 치우쳐서 배치된다. 이러한 배치는 제 2 반도체 칩(200)과 제 1 반도체 칩(100) 간의 전기적 연결 용이성 때문일 수 있다. 지지 부재(310e)는 제 2 반도체 칩(200)이 치우친 방향의 반대 방향으로 치우치도록 비대칭적으로 배치된 비대칭부(314)를 포함할 수 있다. 제 1 반도체 칩(100)은 제 2 반도체 칩(200)에 의해 덮이지 않은 부분에서 열팽창 스트레스를 크게 받는다. 따라서, 도 2e에 도시된 바와 같이, 제 2 반도체 칩(200)이 치우친 방향으로 좁은 폭을 가지고, 상기 반대 방향으로 넓은 폭을 가질 수도 있다.
도 2f를 참조하면, 제 2 반도체 칩(200)은 제 1 반도체 칩(100)의 중앙부에서 어느 한 쪽으로 치우쳐서 배치된다. 지지 부재(310f)는 제 2 칩(200)이 치우친 방향의 반대 방향을 강화하기 위한 배치를 가질 수 있다. 도 2f에 도시된 바와 같이, 제 1 반도체 칩(100)의 우상단 및 좌하단에 모서리 강화부(313)가 배치될 수 있다. 또한, 제 1 반도체 칩(100)의 우하단에 십자가 형상부(315)가 배치될 수도 있다.
도 2a 내지 도 2f는 지지 부재(310)의 다양한 형상을 도시하고 있지만, 본 발명이 이러한 형상으로 한정되는 것은 아니다. 도 2a 내지 도 2f에 도시된 형상들은 예시적이며, 제 1 반도체 칩(100)과 제 2 반도체 칩(200)의 크기와 두께, 이들의 배치를 고려하여 다양한 형상을 가질 수 있다는 것에 주의하여야 한다.
도 3a는 본 발명의 다른 실시예들에 따른 적층 패키지를 도시하는 단면도이다.
도 3a를 참조하면, 적층 패키지(1000b)는 제 1 반도체 칩(100), 제 2 반도체 칩(200a), 지지 부재(310) 및 몰딩 부재(330a)를 포함한다. 제 1 반도체 칩(100) 및 지지 부재(310)는 도 1을 참조하여 설명된 것과 실질적으로 동일하며, 여기서 반복하여 설명하지 않는다. 또한, 제 2 반도체 칩(200a) 및 몰딩 부재(330a)는 도 1의 제 2 반도체 칩(200) 및 몰딩 부재(330)와 높이가 다르다는 점을 제외하고는 서로 유사하며, 실질적으로 동일한 부분에 대해서는 반복하여 설명하지 않는다.
제 2 반도체 칩(200a)은 반도체 층(210a)을 포함한다. 반도체 층(210a)은 도 1의 반도체 층(210)과 동일하게 회로 소자(212)를 포함할 수 있다. 다만, 반도체 층(210a)의 상면이 지지 부재(310)의 상면과 동일 평면 상에 배치되도록, 반도체 층(210a)은 도 1의 반도체 층(210)보다 낮은 높이를 가질 수 있다. 반도체 층(210a)는 도 1의 반도체 층(210)의 상부가 제거됨으로써 형성될 수 있다. 이에 대해서는 도 13d 내지 도 13e를 참조로 아래에서 자세히 설명된다.
몰딩 부재(330a)는 반도체 층(210a)의 상면과 지지 부재(310)의 상면을 노출할 수 있다. 몰딩 부재(330a)는 도 1의 몰딩 부재(330)의 상부가 제거됨으로써 형성될 수 있다. 몰딩 부재(330)의 상부와 반도체 층(210)의 상부는 동시에 제거될 수 있다. 이에 대해서는 도 13d 내지 도 13e를 참조로 아래에서 자세히 설명된다.
도 3a의 적층 패키지(1000b)는 도 1의 적층 패키지(1000a)와 비교하여 낮은 두께를 갖는다. 상술된 바와 같이, 열팽창 스트레스는 두께에 비례하기 때문에, 도 3a의 적층 패키지(1000b)는 도 1의 적층 패키지(1000a)에 비하여 낮은 열팽창 스트레스를 받게 된다. 따라서 와피지가 감소될 수 있다.
또한, 적층 패키지(1000b)는 반도체 층(210a)의 상면을 노출한다. 따라서 반도체 층(210a)에서 발생하는 열이 밀봉 부재에 의해 차단되지 않고 쉽게 방출될 수 있다.
도 3b는 본 발명의 다른 실시예들에 따른 적층 패키지를 도시하는 단면도이다.
도 3b를 참조하면, 적층 패키지(1000c)는 제 1 반도체 칩(100), 제 2 반도체 칩(200a), 지지 부재(310), 몰딩 부재(330a) 및 방열판(370)을 포함한다. 제 1 반도체 칩(100), 제 2 반도체 칩(200a), 지지 부재(310) 및 몰딩 부재(330a)은 도 3a을 참조하여 이미 설명되었으므로, 여기에서 반복하여 설명하지 않는다.
방열판(370)은 제 2 반도체 칩(200a)의 반도체 층(210a) 상에 배치될 수 있다. 방열판(370)은 알루미늄, 철, 구리, 또는 이들의 합금와 같이 열전도성이 높은 금속 물질로 이루어질 수 있다. 방열판(370)은 적층 패키지(1000c)에 포함되는 별도의 구성요소일 수도 있으며, 최종 반도체 패키지의 다른 구성요소일 수도 있으며, 이에 대해서는 도 8 내지 도 10을 참조로 자세히 설명될 것이다.
열전도 물질층(350)이 방열판(370)과 반도체 층(210a)의 상면 사이에 삽입될 수 있다. 열전도 물질층(350)은 반도체 층(210a)의 회로 소자(212)에서 발생되는 열이 방열판(370)으로 원활하게 방출되는 것을 돕는다. 열전도 물질층(350)은 열전도 물질(thermal interface material, TIM)로 이루어질 수 있다. 예컨대, 상기 열전도 물질(TIM)의 예에는 솔더, 폴리머, 폴리머 겔(gel) 및 폴리머/솔더 하이브리드(hybrid)가 포함될 수 있다. 상기 열전도 물질(TIM)의 다른 예로는 열전도 시트 또는 그리스(grease)가 포함될 수 있다.
솔더층(360)은 방열판(370)과 지지 부재(310)의 상면 사이에 삽입될 수 있다. 솔더층(360)은 방열판(370)을 지지 부재(310) 상에 고정시킨다. 솔더층(360)은 열전도성 접착 테이프로 대체될 수 있다. 또한, 솔더층(360)은 열전도 물질층(350)과 일체로 이루어질 수도 있다.
도 3b의 적층 패키지(1000c)는 도 3a의 적층 패키지의 장점을 그대로 유지하면서, 방열 특성을 더욱 개선할 수 있다.
도 4는 본 발명의 다른 실시예들에 따른 적층 패키지를 도시하는 단면도이다.
도 4를 참조하면, 적층 패키지(1000d)는 제 1 반도체 칩(100a), 제 2 반도체 칩(200), 지지 부재(310) 및 몰딩 부재(330)를 포함한다. 제 2 반도체 칩(200), 지지 부재(310) 및 몰딩 부재(330)은 도 1을 참조로 위에서 설명되었으므로 여기에서는 반복하여 설명하지 않는다.
제 1 반도체 칩(100a)은 도 1의 제 1 반도체 칩(100)와 유사하지만, 반도체 층(110a)에 형성된 방열 관통 전극(140a)을 포함한다는 점이 다르다. 도 1의 제 1 반도체 칩(100)과 동일한 부분에 대한 설명은 생략한다.
방열 관통 전극(140a)은 지지 부재(310)와 열전도 가능하게 연결될 수 있다. 방열 관통 전극(140a)은 회로 소자(112)가 형성된 영역을 통과하도록 배치될 수 있다. 지지 부재(310)와 방열 관통 전극(140a)은 배선층(120)의 배선 패턴(128)을 이용하여 서로 열전도 가능하게 연결될 수 있다. 배선 패턴(128)은 방열 관통 전극(140a)과 회로 소자(112) 사이를 연결할 수 있다. 접착층(320)은 배선층(120)과 지지 부재(310) 사이에서 열전도 가능하도록 열전도도가 높으면서 접착성을 갖는 물질을 포함할 수 있다.
방열 연결 범프(130a)는 방열 관통 전극(140a)에 연결되어 방열 관통 전극(140a)을 통해 흐르는 열을 외부로 방출하기 위한 경로를 제공할 수 있다. 방열 연결 범프(130a)는 연결 범프(130)와 위치만 다를 뿐, 실질적으로 동일할 수 있다.
반도체 층(110a)에서 발생된 열은 방열 관통 전극(140a)을 통해 지지 부재(310)로 전도될 수 있으며, 지지 부재(310)는 상기 열을 외부로 방출할 수 있다. 또한, 상기 열은 방열 관통 전극(140a)을 통해 방열 연결 범프(130a)로 연결될 수 있으며, 상기 열은 방열 연결 범프(130a)를 통해 외부로 방출될 수 있다.
방열 연결 범프(130a)를 통해 외부로부터 접지 전압(VSS) 또는 전원 전압(VDD)이 인가될 수도 있다. 인가된 전압은 회로 소자(112)에 공급될 수 있으며, 배선 패턴(128) 및 마이크로 연결 범프(230)를 통해 제 2 반도체 칩(200)의 회로 소자(212)에도 공급될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 적층 패키지를 도시하는 단면도이다.
도 5를 참조하면, 적층 패키지(1000e)는 제 1 반도체 칩(100), 제 2 반도체 칩(200b), 지지 부재(310) 및 몰딩 부재(330)를 포함한다. 제 1 반도체 칩(100), 지지 부재(310) 및 몰딩 부재(330)은 도 1을 참조로 위에서 설명되었으므로 여기에서는 반복하여 설명하지 않는다.
제 2 반도체 칩(200b)은 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 제 2 반도체 칩(200b)은 도 5에 도시된 바와 같이 상부 반도체 칩과 하부 반도체 칩으로 두 층으로 적층될 수 있다. 그러나, 이는 예시적이며, 더 많은 층수로 적층될 수도 있다.
제 2 반도체 칩(200b)의 상부 반도체 칩은 반도체 층(210a), 하부 배선층(220a) 및 마이크로 연결 범프(230a)를 포함한다.
반도체 층(210a)은 회로 소자(미 도시)가 형성될 수 있다. 상기 회로 소자는 휘발성 메모리 소자 또는 비휘발성 메모리 소자와 같은 메모리 소자일 수 있다. 마이크로 연결 범프(230a)는 상기 회로 소자에 신호들을 입출력하기 위한 단자로서, 상기 상부 반도체 칩을 상기 하부 반도체 칩에 연결하기 위해 제공될 수 있다. 하부 배선층(220a)은 절연층 및 배선 패턴(222a)을 포함할 수 있다. 배선 패턴(222a)은 상기 회로 소자와 마이크로 연결 범프(230a) 간의 전기적 연결을 제공할 수 있으며, 마이크로 연결 범프(230a)가 부착되는 패드를 포함할 수 있다.
제 2 반도체 칩(200b)의 하부 반도체 칩은 반도체 층(210b), 하부 배선층(220b), 상부 배선층(224b), 마이크로 연결 범프(230b) 및 마이크로 관통 전극(240b)을 포함할 수 있다.
반도체 층(210b)은 회로 소자(미 도시)가 형성될 수 있다. 상기 회로 소자는 휘발성 메모리 소자 또는 비휘발성 메모리 소자와 같은 메모리 소자일 수 있다. 마이크로 관통 전극(240b)은 상기 회로 소자에 전기적으로 연결될 수 있으며, 반도체 층(210b)을 관통하도록 배치될 수 있다. 마이크로 관통 전극(240b)을 통해 상기 상부 반도체 칩, 상기 하부 반도체 칩, 및 제 1 반도체 칩 간의 신호들이 전달될 수 있다. 마이크로 연결 범프(230b)는 상기 회로 소자에 신호들을 입출력하기 위한 단자로서, 마이크로 관통 전극(240b)에 전기적으로 연결되고, 상기 하부 반도체 칩을 제 1 반도체 칩(100)에 연결하기 위해 제공될 수 있다. 하부 배선층(220b)은 절연층 및 배선 패턴(222b)을 포함할 수 있다. 배선 패턴(222b)은 상기 회로 소자와 마이크로 연결 범프(230b) 간의 전기적 연결을 제공할 수 있으며, 마이크로 연결 범프(230b)가 부착되기 위한 패드를 포함할 수 있다. 상부 배선층(224b)는 절연층 및 배선 패턴(226b)을 포함할 수 있다. 배선 패턴(226b)은 마이크로 관통 전극(240b)과 전기적으로 연결되며, 상부 반도체 칩의 마이크로 연결 범프(230b)이 접촉할 수 있는 패드를 포함할 수 있다.
도 5에서는 상부 반도체 칩이 하부 반도체 칩 상에 마이크로 연결 범프(230a)를 이용하여 접속하는 것으로 도시되어 있지만, 이는 예시적이며, 다른 방식으로 접속될 수도 있다. 예컨대, 상부 반도체 칩과 하부 반도체 칩 모두를 관통하는 관통 전극을 통해 서로 접속될 수 있다. 또한, 제 2 반도체 칩(200b)이 마이크로 연결 범프(230b)를 통해 제 1 반도체 칩(100)에 접속하는 것으로 도시되어 있지만, 이는 예시적이며, 본딩 와이어를 이용하는 다른 방식에 의해 서로 접속될 수도 있다.
도 1 내지 도 5에 개시된 실시예들의 다양한 특징들은 적층 패키지를 구현하는데 단독으로 적용될 수도 있지만, 서로 조합하여 적용될 수도 있다는 것에 주의하여야 한다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 6을 참조하면, 반도체 패키지(2000a)는 제 1 기판(400) 및 적층 패키지(1000a)를 포함한다. 적층 패키지(1000a)는 제 1 반도체 칩(100), 제 2 반도체 칩(200), 지지 부재(310) 및 내부 몰딩 부재(330)를 포함한다.
제 1 반도체 칩(100)은 제 1 기판(400) 상에 탑재되고, 관통 전극(140)을 구비한다. 제 2 반도체 칩(200)은 제 1 반도체 칩(100)의 상면 상에 적층되고 제 1 반도체 칩(100)의 관통 전극(140)을 통해 제 1 반도체 칩(100)과 전기적으로 연결된다. 지지 부재(310)는 제 2 반도체 칩(200)의 테두리로부터 이격하여 제 1 반도체 칩(100)의 상면 상에 부착된다. 내부 몰딩 부재(330)는 제 2 반도체 칩(200) 및 지지 부재(310)를 밀봉하도록 상기 제 1 반도체 칩의 상면을 덮는다.
제 1 반도체 칩(100), 제 2 반도체 칩(200), 지지 부재(310) 및 내부 몰딩 부재(330)를 포함하는 적층 패키지(1000a)는 도 1의 적층 패키지(1000a)와 실질적으로 동일하며, 도 1을 참조로 위에서 설명되었으므로, 여기서는 반복하여 설명하지 않는다.
제 1 기판(400)은 베이스 층(410), 제 1 기판 패드(414) 및 외부 연결 패드(412)를 포함할 수 있다. 도시되지는 않았지만, 제 1 기판 패드(414) 및 외부 연결 패드(412)을 연결하는 배선 패턴(미 도시)이 베이스 층(410) 내에 배치된다. 제 1 기판(400)은 인쇄회로기판(PCB)일 수 있으며, 상기 인쇄회로기판은 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다.
베이스 층(410)은 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘, 또는 유리를 포함할 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
예를 들어, 제 1 기판(400)은 하나의 강성(Rigid) 기판이거나, 복수의 강성 기판이 접착되어 형성되거나, 얇은 가요성 인쇄 회로 기판과 강성 평판이 접착되어 형성될 수 있다. 서로 접착되는 복수의 강성 평판들은 배선 패턴 및 접속 패드를 각각 포함할 수 있다. 또한, 제 1 기판(400)은 LTCC(low temperature co-fired ceramic) 기판일 수 있다. 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패턴을 포함할 수 있다.
도 6에 도시된 바와 같이, 제 1 기판 패드(414)는 제 1 반도체 칩(100)의 연결 범프(130)이 연결될 수 있으며, 외부 연결 패드(412)는 솔더볼(420)이 부착될 수 있다. 솔더볼(420)은 외부 장치와의 전기적 접속을 위한 것으로 주석(Sn)과 납(Pb)을 포함하는 재질로 형성할 수 있다. 솔더볼(420)은 니켈(Ni), 금(Au), 은(Ag), 구리(Gu) 및 비스무트(Bi) 등의 금속을 이용하여 형성될 수 있다. 도 6에서는 8개의 솔더볼(420)이 도시되어 있지만, 이는 예시적이며, 솔더볼(420)의 개수는 필요에 따라 변경될 수 있다.
제 1 기판(400) 상에 적층 패키지(1000a)가 탑재될 수 있다. 제 1 반도체 칩(100)의 연결 범프(130)가 제 1 기판(400)의 제 1 기판 패드(414)에 접촉하도록 배치된다. 적층 패키지(1000a)가 제 1 기판(400)에 견고하게 부착되도록 언더필층(450)이 제 1 기판(400)과 제 1 반도체 칩(100) 사이에 삽입될 수 있다. 언더필층(450)은 에폭시, 벤조사이클로부틴 또는 폴리이미드를 포함할 수 있다.
적층 패키지(1000a)의 제 1 반도체 칩(100)은 외부에 노출되며 외부의 충격에 약할 수 있다. 따라서 적층 패키지(1000a)를 인쇄회로기판과 같은 제 1 기판 상에 탑재함으로써 외부의 충격으로부터 제 1 반도체 칩(100) 및 제 2 반도체 칩(200)을 보호할 수 있다. 제 1 기판(400)은 평평하며 강성이 높으므로, 적층 패키지(1000a)의 와피지를 완화시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 7을 참조하면, 반도체 패키지(2000b)는 제 1 기판(400), 적층 패키지(1000a) 및 외부 몰딩 부재(430)를 포함한다. 적층 패키지(1000a)는 제 1 반도체 칩(100), 제 2 반도체 칩(200), 지지 부재(310) 및 내부 몰딩 부재(330)를 포함한다.
제 1 기판(400) 및 적층 패키지(1000a)는 도 6 및 도 1을 참조하여 위에서 설명되었으므로 여기서는 반복하여 설명하지 않는다.
외부 몰딩 부재(430)는 제 1 반도체 칩(100) 및 내부 몰딩 부재(330)를 포함하는 적층 패키지(1000a)를 밀봉하도록 제 1 기판(400)의 상면을 덮을 수 있다. 외부 몰딩 부재(430)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)일 수 있다. 상기 에폭시 몰딩 컴파운드(EMC)는 에폭시 수지(epoxy resin) 및 열경화성 수지를 포함할 수 있다.
적층 패키지(1000a)의 내부 몰딩 부재(330)는 와피지를 유발하는 열팽창 스트레스 문제로 인하여 약 1 GPa 정도의 영 모듈러스를 갖는 물질로 이루어진다. 이와 같이 높은 탄성을 갖는 내부 몰딩 부재(330)는 외부의 충격을 잘 흡수할 수 있지만, 외부의 압력이나 열, 또는 습기 등에 취약할 수 있다. 내부 몰딩 부재(330)와 적층 패키지(1000a)를 외부 몰딩 부재(430)로 밀봉함으로써, 반도체 패키지(2000b)는 외부의 열, 수분, 충격 또는 압력으로부터 보호될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 8을 참조하면, 반도체 패키지(2000c)는 제 1 기판(400), 적층 패키지(1000a) 및 방열판(440)을 포함한다. 적층 패키지(1000a)는 제 1 반도체 칩(100), 제 2 반도체 칩(200), 지지 부재(310) 및 내부 몰딩 부재(330)를 포함한다.
제 1 기판(400) 및 적층 패키지(1000a)는 도 6 및 도 1을 참조하여 위에서 설명되었으므로 여기서는 반복하여 설명하지 않는다.
방열판(440)은 제 1 반도체 칩(100) 및 내부 몰딩 부재(330)를 포함하는 적층 패키지(1000a)를 둘러싸도록 배치되며, 방열판(440)은 적층 패키지(1000a)의 상면과 접촉할 수 있다. 방열판(440)은 제 1 기판(400)에 고정될 수 있다. 방열판(440)은 알루미늄, 철, 구리, 또는 이들의 합금와 같이 열전도성이 높은 금속 물질을 포함할 수 있다. 방열판(440)을 제 1 기판(400)에 고정시키기 위해 접착층이나 접착 필름이 사용될 수 있다.
방열판(440)은 적층 패키지(1000a)를 외부 환경으로부터 보호하면서 적층 패키지(1000a)의 제 1 및 제 2 반도체 칩들(100, 200)에서 발생하는 열을 외부로 방출할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 9를 참조하면, 반도체 패키지(2000d)는 제 1 기판(400), 적층 패키지(1000b) 및 방열판(440)을 포함한다. 적층 패키지(1000b)는 제 1 반도체 칩(100), 제 2 반도체 칩(200a), 지지 부재(310) 및 내부 몰딩 부재(330a)를 포함한다.
제 1 기판(400)은 도 6을 참조하여 위에서 설명되었고 적층 패키지(1000b)는 도 3a를 참조하여 위에서 설명되었으며 방열판(440)은 도 8을 참조하여 위에서 설명되었으므로, 여기서는 반복하여 설명하지 않는다.
적층 패키지(1000b)는 도 9 및 도 3a에 도시된 바와 같이 제 2 반도체 칩(200a) 및 지지 부재(310)를 밀봉하는 내부 몰딩 부재(330a)를 포함한다. 제 2 반도체 칩(200a)의 상면과 지지 부재(310)의 상면은 동일 평면 상에 위치할 수 있으며, 내부 몰딩 부재(330a)에 의해 노출될 수 있다. 따라서 적층 패키지(1000b)는 도 1의 적층 패키지(1000a)에 비하여 낮은 높이를 가짐에 따라 와피지가 더욱 개선되며, 제 2 반도체 칩(200a)을 노출시킴으로써 방열 특성이 개선된다.
방열판(440)은 적층 패키지(1000b)를 둘러싸도록 배치되며, 방열판(440)은 적층 패키지(1000b)의 상면, 특히 제 2 반도체 칩(200a)의 상면과 열전도 가능하게 인접하게 배치될 수 있다. 방열판(440)은 솔더층(360)에 의하여 지지 부재(310)의 상면에 고정될 수 있다. 또한, 방열판(440)은 제 1 기판(440)에 고정될 수도 있다.
방열판(440)과 제 2 반도체 칩(200a)의 상면 사이에 열전도 물질층(350)이 삽입될 수 있다. 열전도 물질층(350)은 반도체 층(210a)에서 발생되는 열이 방열판(440)으로 원활하게 방출되는 것을 돕는다. 열전도 물질층(350)은 열전도 물질(thermal interface material, TIM)로 이루어질 수 있다. 예컨대, 상기 열전도 물질(TIM)의 예에는 솔더, 폴리머, 폴리머 겔(gel) 및 폴리머/솔더 하이브리드(hybrid)가 포함될 수 있다. 상기 열전도 물질(TIM)의 다른 예로는 열전도 시트 또는 그리스(grease)가 포함될 수 있다.
솔더층(360)은 방열판(440)과 지지 부재(310)의 상면 사이에 삽입될 수 있다. 솔더층(360)은 열전도성 접착 테이프로 대체될 수 있다. 또한, 솔더층(360)은 열전도 물질층(350)과 일체로 이루어질 수도 있다.
반도체 패키지(2000d)의 방열판(440)은 적층 패키지(1000b)를 보호하면서도, 제 2 반도체 칩(200a)가 노출되는 적층 패키지(1000b) 상에 배치됨으로써 반도체 패키지(2000d)의 방열 특성을 더욱 개선할 수 있다.
반도체 패키지(2000d)는 다음과 같은 과정을 통해 제조될 수 있다. 이는 예시적이며 본 발명을 한정하지 않는다. 지지 부재(310) 상에 솔더 패드가 형성된 적층 패키지(1000b)를 준비한 후, 적층 패키지(1000b)를 제 1 기판(400) 상에 탑재할 수 있다. 그 후, 방열판(440)을 적층 패키지(1000b) 상에 배치시킨 후, 상기 솔더 패드를 리플로우시켜 솔더층(360)으로 변형시킴으로써, 방열판(440)을 지지 부재(310)의 상면에 고정시킬 수 있다. 열전달 물질층(350)은 적층 패키지(1000b)를 준비하는 단계에서 적층 패키지(1000b)의 상면에 형성될 수 있다. 또는, 방열판(440)을 적층 패키지(1000b) 상에 배치시키기 전에 열전달 물질층(350)을 적층 패키지(1000b)의 상면에 형성할 수도 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 10을 참조하면, 반도체 패키지(2000e)는 제 1 기판(400), 적층 패키지(1000b) 및 방열판(440)을 포함한다. 적층 패키지(1000b)는 제 1 반도체 칩(100), 제 2 반도체 칩(200a), 지지 부재(310) 및 내부 몰딩 부재(330a)를 포함한다.
제 1 기판(400)은 도 6을 참조하여 위에서 설명되었고 적층 패키지(1000b)는 도 3a를 참조하여 위에서 설명되었으며 방열판(440)은 도 8을 참조하여 위에서 설명되었으므로, 여기서는 반복하여 설명하지 않는다.
방열판(440)은 방열판(440)의 내부 면에 전체적으로 도포된 솔더층(460)을 더 포함한다. 솔더층(460)은 방열판(440)과 함께 제조될 수 있다. 솔더층(460)은 솔더 레지스트로 이루어질 수 있다. 솔더층(460)은 열전달 물질층(350) 상에 배치될 수도 있다. 솔더층(460)은 열전달 물질층(350)과 일체로 형성될 수도 있다. 또한, 솔더층(460)은 열전도도가 높은 물질로 이루어진 접착 테이프로 대체될 수도 있다.
반도체 패키지(2000e)는 다음과 같은 과정을 통해 제조될 수 있다. 이는 예시적이며 본 발명을 한정하지 않는다. 제 2 반도체 칩(200)의 상면 상에 열전달 물질층(350)이 형성된 적층 패키지(1000b)를 준비한 후, 적층 패키지(1000b)를 제 1 기판(400) 상에 탑재할 수 있다. 그 후, 솔더층(460)이 내부면 전체에 도포된 방열판(440)을 준비한 후, 솔더층(460)이 열전달 물질층(350)과 접촉하도록 방열판(440)을 적층 패키지(1000b) 상에 배치시킬 수 있다. 그 후, 솔더층(460)을 리플로우하여 방열판(440)을 적층 패키지(1000b)의 지지 부재(310) 상에 고정시킬 수 있다.
방열판(440)의 내부면에 솔더층(460)을 형성함으로써, 반도체 패키지(2000e)의 제조 공정이 간단해질 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 11을 참조하면, 반도체 패키지(2000f)는 제 1 기판(400a), 적층 패키지(1000b), 상부 패키지(500) 및 열전도 물질층(350a)을 포함한다. 적층 패키지(1000b)는 제 1 반도체 칩(100), 제 2 반도체 칩(200a), 지지 부재(310) 및 내부 몰딩 부재(330a)를 포함한다. 열전도 물질층(350a)은 적층 패키지(1000b)의 노출된 제 2 반도체 칩(200a)의 상면 및 지지 부재(310)의 상면 상에 배치된다. 상부 패키지(500)는 제 2 기판(501) 및 제 3 반도체 칩(502)을 포함한다. 제 2 기판(501)은 열전도 물질층(350a)의 상면 상에 접하도록 배치되고 제 1 기판(400a)과 전기적으로 연결된다. 제 3 반도체 칩(502)은 제 2 기판(501) 상에 탑재된다.
제 1 기판(400a)은 도 6에 도시된 제 1 기판(400)과 유사하며, 동일한 부분에 대한 설명은 반복하지 않는다. 또한, 적층 패키지(1000b)는 도 3a를 참조하여 위에서 설명되었으므로, 여기서는 반복하여 설명하지 않는다.
제 1 기판(400a)은 패키지 연결 범프(520)가 연결될 수 있는 패키지 연결 패드(414a)를 포함할 수 있다. 패키지 연결 패드(414a)는 위치만 다를 뿐 제 1 기판 패드(414)와 실질적으로 동일할 수 있으며, 배선 패턴(미 도시)에 의해 외부 연결 패드(412) 또는 제 2 외부 연결 패드(412a)에 연결될 수 있다. 제 2 외부 연결 패드(412a)의 아래에는 제 2 솔더볼(420a)이 부착될 수 있다. 제 2 외부 연결 패드(412a) 및 제 2 솔더볼(420a)는 외부 연결 패드(412) 및 솔더볼(420)와 위치만 다를 뿐 실질적으로 동일할 수 있다. 패키지 연결 범프(520), 패키지 연결 패드(414a), 제 2 외부 연결 패드(412a) 및 제 2 솔더볼(420a)은 상부 패키지(500)에 입력되거나 이로부터 출력되는 신호들이 전달되는 경로 또는 단자를 제공할 수 있다.
열전도 물질층(350a)은 적층 패키지(1000b)의 상면 상에 배치될 수 있다. 열전도 물질층(350a)은 제 2 반도체 칩(200a) 및 지지 부재(310)의 상면을 덮을 수 있다. 열전도 물질층(350a)은 도 3b의 열전도 물질층(350)과 실질적으로 동일할 수 있다. 열전도 물질층(350a)은 열전도 물질(thermal interface material, TIM)을 포함할 수 있다.
제 2 기판(501)은 베이스 층(510), 제 2 기판 연결 패드(512), 본딩 패드(514) 및 제 2 기판 연결 패드(512) 및 본딩 패드(514)를 연결하는 배선 패턴(미 도시)을 포함할 수 있다. 제 2 기판(501)은 인쇄회로기판(PCB)일 수 있으며, 상기 인쇄회로기판은 내부에 배선 패턴을 포함하는 다층 구조로 이루어질 수 있다. 베이스 층(501)은 도 6의 베이스 층(401)과 실질적으로 동일할 수 있으며, 반복하여 설명하지 않는다. 제 2 기판(501)도 도 6의 제 1 기판(400)과 유사하며, 동일한 부분에 대해서는 반복하여 설명하지 않는다.
제 2 기판 연결 패드(512)는 베이스 층(501)의 저면에 배치될 수 있다. 제 2 기판 연결 패드(512)는 패키지 연결 범프(520)와 전기적으로 연결될 수 있다. 제 2 기판 연결 패드(512)는 상기 배선 패턴에 의해 본딩 패드(512)와 연결될 수 있다. 본딩 패드(514)는 제 2 기판(501)의 상부에 탑재되는 제 3 반도체 칩(502)에 연결되는 본딩 와이어(534, 544)와 연결된다.
제 3 반도체 칩(502)는 도 11에 도시된 바와 같이 다층으로 적층된 복수의 반도체 칩들을 포함할 수 있다. 도 11에서는 2개의 반도체 칩이 적층된 것으로 도시되어 있지만, 이는 예시적이며 필요에 따라 다른 개수의 반도체 칩들을 포함할 수도 있다
제 3 반도체 칩(502)은 하부 반도체 칩(530) 및 상부 반도체 칩(540)을 포함할 수 있다. 하부 반도체 칩(530) 및 상부 반도체 칩(540)은 상기 회로 소자는 휘발성 메모리 소자 또는 비휘발성 메모리 소자와 같은 메모리 소자가 형성될 수 있다.
제 3 반도체 칩(502)은 하부 반도체 칩(530)을 제 2 기판(501) 상에 부착하기 위한 접착층(532), 및 상부 반도체 칩(540)을 하부 반도체 칩(530) 상에 부착하기 위한 접착층(542)을 포함할 수 있다. 하부 반도체 칩(530) 및 상부 반도체 칩(540)은 각각 본딩 와이어(534, 544)에 의해 제 2 기판(501)의 본딩 패드(514)에 연결될 수 있다. 도 11에서는 본딩 와이어(534, 544)를 이용한 방식으로 제 3 반도체 칩(502)이 제 2 기판(501) 상에 탑재되는 것으로 도시되어 있지만, 이는 예시적이며, 적층 패키지(1000b)와 같이, 플립칩 본딩 방식으로 제 3 반도체 칩(502)이 제 2 기판(501) 상에 탑재될 수도 있다.
상부 패키지(500)는 제 3 반도체 칩(502) 및 본딩 와이어(534, 544)를 보호하기 위한 몰딩 부재(550)를 포함할 수 있다. 예컨대, 몰딩 부재(550)는 에폭시 수지 및 열경화성 수지를 포함하는 에폭시 몰딩 컴파운드(EMC)일 수 있다.
반도체 패키지(2000f)는 적층 패키지(1000b) 상에 다른 패키지(500)를 적층하는 패키지-온-패키지(PoP) 또는 시스템-인-패키지(SIP) 타입으로 구현될 수 있으며, 그에 따라 더욱 고집적화된 반도체 패키지를 제공할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 12를 참조하면, 반도체 패키지(2000g)는 제 1 기판(400a), 적층 패키지(1000d'), 상부 패키지(500a) 및 열전도 물질층(350a)을 포함한다. 도 12에 도시된 반도체 패키지(2000g)는 도 11에 도시된 반도체 패키지(2000f)와 유사하며, 동일한 부분에 대해서는 반복하여 설명하지 않는다.
적층 패키지(1000d')는 도 3a의 적층 패키지(1000b)와 도 4의 적층 패키지(1000d)의 특징이 조합된 것이다. 적층 패키지(1000d')는 방열 관통 전극(140a)을 포함한다. 방열 관통 전극(140a)은 제 1 반도체 칩(100)의 회로 소자(112)에서 발생하는 열을 외부로 방출하기 위한 경로를 제공한다.
방열 관통 전극(140a)은 지지 부재(310)와 열전도 가능하게 연결되고 방열 연결 범프(130a)와도 열전도 가능하게 연결될 수 있다. 반도체 칩(100)의 열은 지지 부재(310) 및 방열 연결 범프(130a)로 전달될 수 있다.
방열 연결 범프(130a)는 제 1 기판 패드(414) 상에 배치되고, 제 1 기판 패드(414)는 배선 패턴(미 도시)을 통해 제 2 외부 연결 패드(412a) 및 제 2 솔더볼(420a)에 연결될 수 있다.
지지 부재(310) 상에는 제 2 기판 방열 패드(516)이 배치될 수 있다. 지지 부재(310)와 제 2 기판 방열 패드(516)는 사이에 개재되는 열전도 물질층(350)에 의하여 열전도 가능하게 연결될 수 있다. 제 2 기판 방열 패드(516)는 제 2 기판 연결 패드(512)와 배선 패턴(518)에 의해 연결될 수 있다. 상술한 바와 같이, 제 2 기판 연결 패드(512)는 패키지 연결 범프(520)에 의해 패키지 연결 패드(414a)와 연결될 수 있다. 또한, 패키지 연결 패드(414a)는 배선 패턴(미 도시)을 통해 제 2 외부 연결 패드(412a) 및 제 2 솔더볼(420a)에 연결될 수 있다.
제 2 솔더볼(420a)을 통해 외부로부터 접지 전압(VSS) 또는 전원 전압(VDD)이 인가될 수도 있다. 인가된 전압은 회로 소자(112)에 공급될 수 있으며, 배선 패턴(128) 및 마이크로 연결 범프(230)를 통해 제 2 반도체 칩(200)의 회로 소자(212)에도 공급될 수 있다. 또한, 인가된 전압은 패키지 연결 범프(520)을 통해 제 3 반도체 칩(200)에도 공급될 수 있다.
따라서, 제 1 반도체 칩(100)에서 발생하는 열은 제 2 솔더볼(420a)까지 2개의 열전도 경로들이 확보될 수 있다. 그 중 하나는 방열 관통 전극(140a)을 통한 경로이며, 나머지 하나는 제 2 기판 방열 패드(516)을 이용하는 경로이다. 이러한 경로들로 인하여, 반도체 패키지(2000g) 내부에서 발생하는 열은 효과적으로 외부로 방출될 수 있다.
도 13a 내지 도 13g는 본 발명의 일 실시예에 따른 적층 패키지를 제조하는 방법을 설명하기 위한 도면들이다.
도 13a 내지 도 13g를 참조로 설명되는 제조 방법은 예시적이며, 본 발명이 이러한 제조 방법으로 한정되는 것은 아니다. 명확한 이해를 돕기 위해, 도 13b 내지 도 13g는 2개의 적층 패키지들의 단면도를 도시한다. 본 제조 방법은 도 3a의 적층 패키지(1000b)를 변형한 적층 패키지(1000b')를 제조하기 위한 방법이며, 다른 실시예의 적층 패키지들을 제조하기 위한 참조로써 이용될 수 있다. 도 3a의 적층 패키지(1000b)를 설명하면서 이미 설명되었던 구성요소에 대해서는 반복하여 설명하지 않는다.
도 13a를 참조하면, 제 1 반도체 칩들(100)이 배열된 반도체 웨이퍼(10)가 도시된다.
제 1 반도체 칩(100)은 도 1에 도시된 바와 같이 관통 전극(140)을 구비한다. 반도체 웨이퍼(10)는 예컨대, 실리콘, 게르마늄 또는 갈륨아세나이드와 같은 IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 반도체 웨이퍼(10)는 뒷면을 소정 두께만큼 연마하여 100㎛이하의 두께를 가질 수 있다.
도 13b를 참조하면, 제 1 반도체 칩들(100) 상에 적층된 제 2 반도체 칩들(200)이 도시된다.
제 2 반도체 칩(200)은 마이크로 연결 범프(230)를 통해 제 1 반도체 칩(100)의 관통 전극(140)에 연결될 수 있다. 제 2 반도체 칩(200)을 제 1 반도체 칩(100) 상에 고정시키기 위해 언더필층(450)이 제 2 반도체 칩(200)과 제 1 반도체 칩(100) 사이에 삽입될 수 있다.
도 13c를 참조하면, 제 2 반도체 칩(200)의 테두리로부터 이격하여 제 1 반도체 칩(100)의 상면 상에 부착되는 지지 부재(310)가 도시된다.
지지 부재(310)는 제 2 반도체 칩(200)의 두께보다 얇은 두께를 가질 수 있다.
지지 부재(310)가 에폭시 계열인 경우, 접착층(320) 없이 주사기를 통해 제 1 반도체 칩(100) 상에 주입됨으로써 도 13c에 도시된 바와 같이 형성될 수 있다.
지지 부재(310)가 금속 계열인 경우, 접착층(320)을 통해 제 1 반도체 칩(100) 상에 형성될 수 있다. 지지 부재(310)를 제 1 반도체 칩(100) 상에 부착하는데 도전성 접착 테이프가 이용될 수 있다. 상기 도전성 접착 테이프는 베이스 필름 상에 금속 시트 및 열전도성 접착 시트을 형성한 후, 상기 접착 시트와 상기 금속 시트를 지지 부재(310)의 형상으로 패터닝함으로써 준비될 수 있다. 그 후, 상기 접착 시트가 제 1 반도체 칩(100)와 접하도록 상기 도전성 접착 테이프를 부착할 수 있다. 그 후, 베이스 필름을 제거함으로써 지지 부재(310)를 형성할 수 있다. 상기 패터닝된 금속 시트는 지지 부재(310)에 대응하며, 상기 접착 시트는 접착층(320)에 대응할 수 있다.
도 13d를 참조하면, 제 2 반도체 칩(200) 및 지지 부재(310)를 덮도록 반도체 웨이퍼(도 13a의 10) 전면에 성형되는 몰딩 부재(330)가 도시된다.
몰딩 부재(330)는 예컨대 에폭시 수지, 실리콘 수지(silicone) 또는 폴리이미드 수지를 포함할 수 있으며, 이의 영 모듈러스는 약 1GPa 정도일 수 있다.
도 13e를 참조하면, 제 2 반도체 칩(200a)과 몰딩 부재(330a)는 두께가 얇아지고, 지지 부재(310)의 상면이 노출된다.
제 2 반도체 칩(200)의 상부 및 몰딩 부재(330)의 상부는 그라인딩(grinding)에 의해 제거될 수 있다. 적층 패키지의 두께가 얇아질 수 있으며, 제 2 반도체 칩(200)의 상면을 외부에 노출시킴으로써 열방출 특성이 개선될 수 있다.
도 13f를 참조하면, 지지 부재(310) 상에 형성된 솔더 패드(360a)가 도시된다.
솔더 패드(360a)는 지지 부재(310) 상에 방열판을 접합하기 위해 제공될 수 있다. 솔더 패드(360a)는 볼 드롭(ball drop) 또는 페이스트 프린팅(paste printing) 방법에 의해 형성될 수 있다. 솔더 패드(360a)는 선택적이며, 필요에 따라 도 13f의 공정을 생략할 수도 있다.
도 13g를 참조하면, 도 13f의 스크라이브 라인(scribe line)을 따라 반도체 웨이퍼(10)를 절단함으로써 각각의 적층 패키지(1000b')로 분리시킬 수 있다.
이러한 분리는 블레이드(blade), 워터젯(waterjet), 레이저 등의 방법을 이용하여 달성할 수 있다.
위와 같은 방법으로 제조된 적층 패키지(1000b')는 필요에 따라 다양한 종류의 최종 반도체 패키지를 제조하는데 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 제 1 반도체 칩, 110: 반도체 층,
112: 회로 소자, 120: 배선층,
128: 배선 패턴, 130: 연결 범프,
130a: 방열 연결 범프, 132: 외부 연결 패드,
140: 관통 전극, 140a: 방열 관통 전극,
200: 제 2 반도체 칩, 210: 반도체 층,
220: 배선층, 222: 배선 패턴,
230: 마이크로 연결 범프, 240b: 마이크로 관통 전극,
310: 지지 부재, 311: 링 형상부,
312: 바 형상부, 313: 모서리 강화부,
314: 비대칭부, 315: 십자가 형상부,
320: 접착층, 330: 몰딩 부재,
340: 언더필층, 350: 열전도 물질층,
360: 솔더층, 370: 방열판,
400: 제 1 기판, 410: 베이스층,
414: 제 1 기판 패드, 412: 외부 연결 패드,
420: 솔더볼, 430: 외부 몰딩 부재,
440: 방열판, 450: 언더필층,
500: 상부 패키지, 501: 제 2 기판,
502: 제 3 반도체 칩, 510: 베이스 층,
512: 제 2 기판 연결 패드, 514: 본딩 패드,
520: 패키지 연결 범프, 1000a-e: 적층 패키지,
2000a-g: 반도체 패키지

Claims (10)

  1. 관통 전극(Through Silicon Via, TSV)을 구비하는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상면 상에 적층되고 상기 제 1 반도체 칩의 관통 전극을 통해 상기 제 1 반도체 칩과 전기적으로 연결되는 제 2 반도체 칩; 및
    상기 제 2 반도체 칩의 테두리로부터 이격하여 상기 제 1 반도체 칩의 상면 상에 부착되는 지지 부재;
    를 포함하는 적층 패키지.
  2. 제 1 항에 있어서,
    상기 지지 부재는 상기 제 2 반도체 칩의 테두리를 둘러싸는 링 형상을 갖는 것을 특징으로 하는 적층 패키지.
  3. 제 1 항에 있어서,
    상기 지지 부재는 상기 제 2 반도체 칩의 측면의 적어도 일부를 따라 연장되는 바 형상부를 포함하는 것을 특징으로 하는 적층 패키지.
  4. 제 1 항에 있어서,
    상기 지지 부재는 상기 제 2 반도체 칩의 모서리 부분에 인접한 부분에서 절곡된 모서리 강화부를 포함하는 것을 특징으로 하는 적층 패키지.
  5. 제 1 항에 있어서,
    상기 제 2 반도체 칩 및 상기 지지 부재를 밀봉하도록 상기 제 1 반도체 칩의 상면을 덮으며, 상기 지지 부재의 영 모듈러스(Young's modulus)보다 낮은 영 모듈러스를 갖는 물질로 이루어진 몰딩 부재를 더 포함하는 것을 특징으로 하는 적층 패키지.
  6. 제 5 항에 있어서,
    상기 제 2 반도체 칩의 상면과 상기 지지 부재의 상면은 동일 평면 상에 위치하며,
    상기 몰딩 부재는 상기 제 2 반도체 칩의 상면과 상기 지지 부재의 상면을 노출시키는 것을 특징으로 하는 적층 패키지.
  7. 제 6 항에 있어서,
    상기 제 2 반도체 칩의 상면 상에 배치되는 열전도 물질층; 및
    상기 열전도 물질층 상에 배치되는 방열판(heat spreader)을 더 포함하는 것을 특징으로 하는 적층 패키지.
  8. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 서로 적층된 복수의 반도체 칩들을 포함하는 것을 특징으로 하는 적층 패키지.
  9. 제 1 기판;
    상기 제 1 기판 상에 탑재되고, 관통 전극(Through Silicon Via, TSV)을 구비하는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상면 상에 적층되고 상기 제 1 반도체 칩의 관통 전극을 통해 상기 제 1 반도체 칩과 전기적으로 연결되는 제 2 반도체 칩;
    상기 제 2 반도체 칩의 테두리로부터 이격하여 상기 제 1 반도체 칩의 상면 상에 부착되는 지지 부재; 및
    상기 제 2 반도체 칩 및 상기 지지 부재를 밀봉하도록 상기 제 1 반도체 칩의 상면을 덮으며, 상기 지지 부재의 영 모듈러스보다 낮은 영 모듈러스를 갖는 물질로 이루어진 내부 몰딩 부재;
    를 포함하는 반도체 패키지.
  10. 관통 전극을 각각 구비하는 복수의 제 1 반도체 칩들이 배열된 웨이퍼를 준비하는 단계;
    복수의 제 2 반도체 칩들이 상기 복수의 제 1 반도체 칩들의 관통 전극을 통해 상기 복수의 제 1 반도체 칩들과 전기적으로 연결되도록, 상기 복수의 제 2 반도체 칩들을 상기 복수의 제 1 반도체 칩들 상에 각각 적층하는 단계;
    복수의 지지 부재들이 상기 복수의 제 2 반도체 칩들의 테두리로부터 이격하도록 상기 복수의 지지 부재들을 상기 제 1 반도체 칩들의 상면 상에 부착하는 단계;
    상기 복수의 제 2 반도체 칩들 및 상기 복수의 지지 부재들을 덮도록 몰딩 부재를 상기 웨이퍼 상에 형성하는 단계;
    상기 복수의 지지 부재들의 상면이 노출되도록 상기 몰딩 부재의 상부 및 상기 복수의 제 2 반도체 칩들의 상부를 제거하는 단계; 및
    상기 복수의 제 1 반도체 칩들을 각각 분리시키는 단계;
    를 포함하는 적층 패키지를 제조하는 방법.
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