KR20150085384A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 기술적 사상은 반도체 패키지에 있어서, 반도체 칩들이 실장되는 기판과 밀봉재 및/또는 반도체 칩과의 열팽창계수(CTE: Coefficient of Thermal Expansion)의 차이로 인해 기판으로 가해지는 스트레스를 완화함으로써, 신뢰성이 높고 우수한 성능을 갖는 반도체 패키지 및 그 제조방법을 제공한다. 그 반도체 패키지는 기판; 상기 기판의 제1 면 상에 배치된 적어도 하나의 반도체 칩; 상기 제1 면에 반대되는 상기 기판의 제2 면 상에 배치된 다수의 외부 연결 부재; 상기 다수의 외부 연결 부재 중 적어도 하나의 외부 연결 부재에 대응하여 상기 기판의 제1 면 상에 형성된 스트레스 버퍼층; 및 상기 적어도 하나의 반도체 칩 및 스트레스 버퍼층을 덮는 밀봉재;를 포함한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method for manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 특히 반도체 칩들이 실장되는 기판의 스트레스를 완화할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수 개의 반도체 칩들을 형성한다. 그런 다음 각 반도체 칩들을 인쇄회로 기판(Printed Circuit Board: PCB)에 실장하기 위하여, 웨이퍼에 대하여 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 PCB, 반도체 칩과 PCB를 전기적으로 연결하는 본딩 와이어 또는 범프, 및 반도체 칩을 밀봉하는 밀봉재를 포함할 수 있다. 한편, 이러한 반도체 패키지들은 PCB 하부에 배치되는 솔더 볼을 통해 모듈 기판 상에 복수 개 실장됨으로써, 메모리 모듈을 구성할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지에 있어서, 반도체 칩들이 실장되는 기판과 밀봉재 및/또는 반도체 칩과의 열팽창계수(CTE: Coefficient of Thermal Expansion)의 차이로 인해 기판으로 가해지는 스트레스를 완화함으로써, 신뢰성이 높고 우수한 성능을 갖는 반도체 패키지 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 기판; 상기 기판의 제1 면 상에 배치된 적어도 하나의 반도체 칩; 상기 제1 면에 반대되는 상기 기판의 제2 면 상에 배치된 다수의 외부 연결 부재; 상기 다수의 외부 연결 부재 중 적어도 하나의 외부 연결 부재에 대응하여 상기 기판의 제1 면 상에 형성된 스트레스 버퍼층; 및 상기 적어도 하나의 반도체 칩 및 스트레스 버퍼층을 덮는 밀봉재;를 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판과 밀봉재의 열팽창계수(CTE: Coefficient of Thermal Expansion)의 차이에 따른 스트레스를 완충하는 모듈러스(modulus)를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판보다 낮은 모듈러스를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판, 반도체 및 밀봉재의 각각의 모듈러스보다 낮은 모듈러스를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판의 제1 면 상의 상기 적어도 하나의 반도체 칩이 배치된 부분 이외의 부분에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 적어도 하나의 반도체 칩을 기준으로 상기 기판의 제1 면 상에 대칭 형태로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 적어도 하나의 반도체 칩의 양측의 상기 기판의 제1 면 상에 형성되거나 또는 상기 적어도 하나의 반도체 칩의 4 측면의 상기 기판의 제1 면 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판의 제1 면 전체에 형성되고, 상기 적어도 하나의 반도체 칩은 상기 스트레스 버퍼층 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 밀봉재의 측면으로 노출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 반도체 칩은 제1 및 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩은 비활성 면이 상기 기판의 제1 면을 향하도록 상기 기판 상에 배치되고, 와이어를 통해 상기 기판에 전기적으로 연결되며, 상기 제2 반도체 칩은 활성 면이 상기 제1 반도체 칩의 활성 면과 마주보도록 범프를 통해 상기 제1 반도체 칩 상에 적층되고, 상기 범프, 상기 제1 반도체 칩의 재배선, 및 상기 와이어를 통해 상기 기판에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 반도체 칩은 제1 내지 제4 반도체 칩을 포함하고, 상기 제1 반도체 칩은 비활성 면이 상기 기판의 제1 면을 향하도록 상기 기판 상에 배치되고, 제1 와이어를 통해 상기 기판에 전기적으로 연결되며, 상기 제2 반도체 칩은 활성 면이 상기 제1 반도체 칩의 활성 면과 마주보도록 제1 범프를 통해 상기 제1 반도체 칩 상에 적층되고, 상기 제1 범프, 상기 제1 반도체 칩의 재배선, 및 상기 제1 와이어를 통해 상기 기판에 전기적으로 연결되며, 상기 제3 반도체 칩은 비활성 면이 상기 기판의 제1 면을 향하도록 상기 제2 반도체 칩 상에 배치되고, 제2 와이어를 통해 상기 기판에 전기적으로 연결되며, 상기 제4 반도체 칩은 활성 면이 상기 제3 반도체 칩의 활성 면과 마주보도록 제2 범프를 통해 상기 제3 반도체 칩 상에 적층되고, 상기 제2 범프, 상기 제3 반도체 칩의 재배선, 및 상기 제3 와이어를 통해 상기 기판에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 반도체 칩은 2개 이상이고, 각각은 와이어 또는 범프를 통해 상기 기판에 전기적으로 연결되고, 상기 범프를 통해 연결되는 경우에, 상기 기판으로부터 두 번째 이상의 반도체 칩은 관통 전극(Through Silicon Via: TSV)을 통해 상기 기판에 전기적으로 연결될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판; 상기 기판의 제1 면 상에 배치되되, 2개씩 활성 면이 서로 마주보도록 미러 형태로 적층된 2n개(n은 1 이상의 정수)의 반도체 칩; 상기 제1 면에 반대되는 상기 기판의 제2 면 상에 배치된 다수의 외부 연결 부재; 상기 기판의 제1 면 상의 상기 2n개의 반도체 칩이 배치되지 않은 외곽 부분에 형성된 스트레스 버퍼층; 및 상기 2n개의 반도체 칩 및 스트레스 버퍼층을 덮는 밀봉재;를 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판과 상기 밀봉재 사이에 개재되어 상기 기판이 수축 또는 팽창할 시에 상기 밀봉재로부터의 영향을 감소시키는 모듈러스를 가질 수 있다.
본 발명의 일 실시예에 있어서, 2개씩의 반도체 칩 중 어느 하나는 마스터 칩이고 다른 하나는 슬레이브 칩일 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판, 반도체 칩 및 밀봉재 각각의 모듈러스보다 낮은 모듈러스를 가지며, 상기 스트레스 버퍼층은 상기 반도체 칩의 양측의 상기 기판의 제1 면 상에 형성되거나 또는 상기 반도체 칩의 4 측면의 상기 기판의 제1 면 상에 형성될 수 있다.
더 나아가 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 모듈 기판; 상기 모듈 기판의 2개의 면 중 적어도 일면 상에 실장된 복수 개의 청구항 1의 반도체 패키지; 및 상기 모듈 기판의 상기 적어도 일면 상에 실장되어 상기 반도체 패키지에 걸리는 데이터 전송 부하(load)를 감소시키는 버퍼 칩;을 포함하는 메모리 모듈을 제공한다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판의 제1 면 상에 스트레스 버퍼층을 형성하는 단계; 상기 기판의 제1 면 상에 적어도 하나의 반도체 칩을 배치하는 단계; 상기 적어도 하나의 반도체 칩 및 스트레스 버퍼층을 덮는 밀봉재를 형성하는 단계; 및 상기 제1 면에 반대되는 상기 기판의 제2 면 상에 외부 접속 부재를 형성하는 단계;를 포함하는 반도체 패키지 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판 상에 액상 타입의 물질을 프린팅, 또는 증착 방법을 통해 도포하여 형성하거나, 또는 상기 기판 상에 필름 타입의 박막을 접착하여 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판의 제1 면 상의 상기 적어도 하나의 반도체 칩이 배치되지 않은 부분에 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스트레스 버퍼층은 상기 기판의 제1 면 전체에 형성되고, 상기 적어도 하나의 반도체 칩을 상기 스트레스 버퍼층 상에 배치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 반도체 칩을 배치하는 단계에서, 상기 기판 상에 다수의 적층 구조체를 형성하고, 상기 외부 접속 부재를 형성하는 단계 이후에, 각각의 상기 적층 구조체를 포함한 개별 반도체 패키지로 싱귤레이션하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 반도체 칩은 제1 및 제2 반도체 칩을 포함하고, 상기 적어도 하나의 반도체 칩을 배치하는 단계는, 상기 제1 반도체 칩의 비활성 면이 상기 기판의 제1 면을 향하도록 상기 제1 반도체 칩을 접착 부재를 통해 상기 기판 상에 부착시키고, 와이어를 통해 상기 제1 반도체 칩을 상기 기판에 전기적으로 연결하는 단계, 및 상기 제1 및 제2 반도체 칩의 활성 면들이 서로 마주보도록 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 적층하되, 상기 제2 반도체 칩을 범프, 상기 제1 반도체 칩의 재배선 및 상기 와이어를 통해 상기 기판에 전기적으로 연결하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 반도체 칩은 제1 내지 제4 반도체 칩을 포함하고, 상기 적어도 하나의 반도체 칩을 실장하는 단계는, 상기 제1 반도체 칩의 비활성 면이 상기 기판의 제1 면을 향하도록 상기 제1 반도체 칩을 접착 부재를 통해 상기 기판 상에 부착시키고, 제1 와이어를 통해 상기 제1 반도체 칩을 상기 기판에 전기적으로 연결하는 단계, 상기 제1 및 제2 반도체 칩의 활성 면들이 서로 마주보도록 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 적층하되, 상기 제2 반도체 칩을 제1 범프, 상기 제1 반도체 칩의 재배선 및 상기 제1 와이어를 통해 상기 기판에 전기적으로 연결하는 단계, 상기 제3 반도체 칩의 비활성 면이 상기 기판의 제1 면을 향하도록 상기 제3 반도체 칩을 접착 부재를 통해 상기 제2 반도체 칩 상에 부착시키고, 제2 와이어를 통해 상기 제3 반도체 칩을 상기 기판에 전기적으로 연결하는 단계, 및 상기 제3 및 제4 반도체 칩의 활성 면들이 서로 마주보도록 상기 제4 반도체 칩을 상기 제3 반도체 칩 상에 적층하되, 상기 제4 반도체 칩을 제2 범프, 상기 제3 반도체 칩의 재배선 및 상기 제2 와이어를 통해 상기 기판에 전기적으로 연결하는 단계를 포함할 수 있다.
마지막으로, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판의 제1 면의 외곽 부분 상에 스트레스 버퍼층을 형성하는 단계; 상기 기판의 제1 면의 중심 부분 상에 2개씩 활성 면이 서로 마주보도록 미러 형태로 2n개(n은 1 이상의 정수)의 반도체 칩을 적층하는 단계; 상기 2n개의 반도체 칩 및 스트레스 버퍼층을 덮는 밀봉재를 형성하는 단계; 및 상기 기판의 제2 면 상에 외부 접속 부재를 배치하는 단계;를 포함하고, 상기 스트레스 버퍼층은 상기 기판과 상기 밀봉재 사이에 개재되어 상기 기판이 수축 또는 팽창할 시에 상기 밀봉재로부터의 영향을 감소시키는 모듈러스를 갖는 반도체 패키지 제조방법을 제공한다.
본 발명의 기술적 사상에 의한 반도체 패키지 및 그 제조방법은 기판의 외곽 부분으로 기판과 밀봉재 사이에 배치되고, 비교적 모듈러스가 낮고 CTE가 큰 스트레스 버퍼층을 포함할 수 있다. 이러한 스트레스 버퍼층의 존재로 인해 기판과 밀봉재의 CTE 차이로 인해 기판에 가해지는 스트레스가 완충될 수 있다. 따라서, 기판의 휘어짐이 방지되고 또한 기판 하부에 배치되는 외부 연결 부재의 접촉 불량, 크랙, 분리 등의 불량이 방지될 수 있다. 결과적으로, 반도체 패키지가 외부 연결 부재를 통해 모듈 기판과 같은 보드에 실장 된다는 것을 고려할 때, BLR(Board Level Reliability)의 TC(Thermal Cycle) 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 평면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도 및 평면도이다.
도 6은 도 1의 반도체 패키지에서, 제1 반도체 칩과 제2 반도체 칩의 전기적 연결 관계를 보여주는 회로도이다.
도 7a 및 도 7b는 도 6의 회로도를 기반으로 한 제1 반도체 칩과 제2 반도체 칩의 패드들과 범프들과의 연결 관계를 보여주는 평면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 11a 및 11b는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도 및 평면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 17a 및 17b는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도 및 평면도이다.
도 18a 및 도 18b는 각각 메모리 모듈에 대한 상면도 및 하면도이고, 도 18c는 도 18a의 Ⅲ-Ⅲ'을 절단한 부분을 보여주는 단면도이다.
도 19a 내지 도 19f는 반도체 패키지에 대한 제조 과정을 보여주는 단면도들이다.
도 20은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 21은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 22는 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도로서, 도 2a의 I-I' 을 절단한 부분에 대응할 수 있다.
도 1을 참조하면, 본 실시예의 반도체 패키지(1000)는 기판(100), 제1 반도체 칩(200), 제2 반도체 칩(300), 스트레스 버퍼층(400), 밀봉재(500) 및 외부 연결 부재(600)를 포함할 수 있다.
기판(100)은 상부로 제1 반도체 칩(200) 및 제2 반도체 칩(300)이 실장되는 지지 기판으로서, 바디층(110), 하부 보호층(120), 및 상부 보호층(130)을 포함할 수 있다. 이러한 기판(100)은 인쇄회로 기판(Printed Circuit Board: PCB), 세라믹 기판, 유리 기판 및 인터포저 기판 등을 기반으로 형성될 수 있다. 경우에 따라, 기판(100)은 액티브 웨이퍼로 형성될 수도 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 말한다.
본 실시예의 반도체 패키지(1000)에서, 기판(100)은 PCB, 예컨대 MUF(Molded UnderFill)용 PCB일 수 있다. 물론, 기판(100)이 MUF용 PCB에 한정되는 것은 아니다. 여기서, MUF 공정은 반도체 칩의 외곽 부분, 그리고 반도체 칩과 PCB 사이 또는 반도체 칩들 사이의 공간 부분을 한 번의 몰딩(One-shot Molding) 공정을 통해 동일한 밀봉재 수지로 밀봉하는 공정을 말한다. 이러한 MUF 공정에 이용하는 PCB를 MUF용 PCB라고 한다. 한편, 기판(100)에는 배선들이 형성되어 있고, 그러한 기판(100) 상의 배선들은 와이어 본딩 또는 플립-칩 본딩을 통해 반도체 칩들에 전기적으로 연결될 수 있다. 또한, 기판(100)은 반도체 칩들이 실장되는 면의 반대쪽 면에 외부 연결 부재(600)가 배치될 수 있다. 기판(100)은 외부 연결 부재(600)를 통해 모듈 기판이나 시스템 보드 등에 탑재될 수 있다.
바디층(110) 내에는 다층 또는 단층의 배선 패턴(미도시)이 형성될 수 있고, 그러한 배선 패턴을 통해 외부 연결 부재(600)와 기판 패드(140)가 전기적으로 연결될 수 있다. 하부 보호층(120) 및 상부 보호층(130)은 바디층(110)을 보호하는 기능을 하는데, 예컨대, 솔더 레지스트(Solder Resist: SR)로 형성될 수 있다.
한편, 기판(100)이 PCB인 경우, 바디층(110)은 통상적으로, 페놀 또는 에폭시글래스(또는 FR-4) 수지 등을 일정 두께로 압축하여 박형으로 형성하고, 양면에 동박(copper foil)을 입힌 후, 패터닝을 통해 전기적 신호의 전달 경로인 배선 패턴을 형성함으로써, 구현될 수 있다. 또한, 바디층(110)을 관통하는 비아 콘택(미도시)을 통하여 상부 면 및 하부 면에 형성된 배선 패턴이 전기적으로 서로 연결될 수 있고, 단자 연결 부분들, 예컨대 기판 패드(140) 및 외부 하부 패드(620) 부분들을 제외하고 바디층(110) 상하면 전체로 솔더 레지스트층이 도포되어 하부 및 상부 보호층(120, 130)이 구현될 수 있다.
한편, PCB은 한쪽 면에만 배선을 형성한 단면 PCB(Single layer PCB), 그리고 양쪽 면에 배선을 형성한 양면 PCB(Double layer PCB)로 구별될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3층 이상으로 형성할 수 있고, 형성된 동박의 층수에 따라 3개 이상의 배선층을 형성함으로써, 다층 배선의 PCB가 구현될 수도 있다. 물론, 본 실시예의 반도체 패키지(1000)에서, 기판(100)이 상기에서 설명한 PCB의 구조나 재질 등에 한정되는 것은 아니다.
제1 반도체 칩(200)은 활성면(ACT)과 비활성면(NACT)을 포함할 수 있고, 비활성면(NACT)이 접착 부재(270)를 통해 기판(100) 상에 접착 고정됨으로써, 제1 반도체 칩(200)이 기판(100) 상에 적층될 수 있다. 접착 부재(270)는 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등일 수 있다. 본 실시예에서, 접착 부재(270)는 DAF(Die Attach Film)일 수 있다. 물론, 접착 부재(270)가 상기 재질에 한정되는 것은 아니다.
제1 반도체 칩(200)은 몸체부(미도시, 도 15의 211 참조), 배선부(미도시, 도 15의 212), 보호층(미도시) 등을 포함할 수 있다. 이러한 제1 반도체 칩(200)은 액티브 웨이퍼(active wafer)를 기반으로 형성될 수 있다.
제1 반도체 칩(200)이 액티브 웨이퍼를 기반으로 형성된 경우, 상기 몸체부는 반도체 기판(미도시), 집적 회로층(미도시), 및 층간 절연막(미도시) 등을 포함할 수 있다. 또한, 상기 몸체부 상에 배치된 상기 배선부는 금속 간 절연층 및 금속간 절연층 내의 다층 배선층(미도시)을 포함할 수 있다.
한편, 상기 몸체부의 기본이 되는 상기 반도체 기판은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 포함할 수 있다. 또한, 상기 반도체 기판은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 상기 반도체 기판은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 상기 반도체 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
도시되지는 않았지만, 상기 보호층은 활성면(ACT) 방향의 상기 배선부 상에 형성될 수 있다. 이러한 상기 보호층은 제1 반도체 칩(200)을 외부의 물리적, 화학적 손상으로부터 보호하는 기능을 할 수 있다. 상기 보호층은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 상기 보호층은 HDP-CVD 공정을 이용하여 산화막 또는 질화막, 예컨대 실리콘 산화막(SiO2) 또는 실리콘질화막(SiNx) 또는 이들의 조합으로 형성될 수 있다.
제1 반도체 칩(200)의 활성면(ACT) 상으로는 다수의 범프 패드(225) 및 재배선(240)이 형성될 수 있다. 범프 패드(225) 각각에는 제1 범프(220)가 배치될 수 있다. 제1 범프(220)는 예컨대, 구리 필러(Cu pillar)만을 포함하거나, 또는 구리 필러 및 솔더(solder)를 포함할 수 있다. 이러한 제1 범프(220)는 도시된 바와 같이 제2 반도체 칩(300)의 제2 범프(320)와 물리적 및 전기적으로 결합한다.
한편, 범프 패드(225)는 재배선(240)을 통해 제1 반도체 칩(200)의 에지 부분들에 배치된 본딩 패드(미도시)에 전기적으로 연결될 수 있다. 또한, 상기 본딩 패드는 와이어(250)를 통해 기판 패드(140)에 전기적으로 연결될 수 있다. 와이어(250)는 구리, 알루미늄, 금, 금합금 등의 메탈로 형성될 수 있다.
도 1에서 제1 반도체 칩(200) 상에 범프 패드(225)만이 도시되고, 모두 제2 반도체 칩(300)의 제2 범프(320)에 연결된 것으로 도시되고 있지만 이는 절단 부분에 따른 도면의 간략화 내지 이해의 편의를 위한 것이고, 실제로 제1 반도체 칩(200)의 활성면(ACT)에는 여러 종류의 패드가 배치될 수 있다. 그에 대해서는 도 7a 및 도 7b 부분에서 좀더 상세하게 설명한다.
제1 반도체 칩(200)은 메모리 소자 또는 비메모리 소자를 포함할 수 있다. 메모리 소자는 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다. 비메모리 소자는 예컨대, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller)와 같은 로직 소자들 또는 이와 유사한 장치일 수 있다. 본 실시예에서, 제1 반도체 칩(200)은 DRAM과 같은 메모리 소자일 수 있다.
제2 반도체 칩(300)은 제1 반도체 칩(200)과 같이 활성면(ACT) 및 비활성면(NACT)을 포함할 수 있다. 이러한 제2 반도체 칩(300)은 제2 범프(320)를 통해 플립-칩 방식으로 제1 반도체 칩(200) 상에 적층될 수 있다. 제2 반도체 칩(300)의 구조는 제1 반도체 칩(200)에서 설명한 바와 같다. 예컨대, 제2 반도체 칩(300)은 액티브 웨이퍼(active wafer)를 기반으로 형성되고 몸체부, 배선부, 보호층 등을 포함할 수 있다. 또한, 상기 몸체부는 반도체 기판, 집적 회로층, 및 층간 절연막 등을 포함할 수 있고, 상기 배선부는 금속 간 절연층 및 다층 배선층을 포함할 수 있다. 그리고 제2 반도체 칩(300)의 활성면(ACT) 방향의 상기 배선부 상에 보호층이 형성될 수 있다.
제2 반도체 칩(300)의 활성면(ACT) 상에는 다수의 패드(미도시)가 형성되고, 각각의 패드 상에 제2 범프(320)가 배치될 수 있다. 제2 범프(320)는 예컨대, 구리 필러(322) 및 솔더(324)를 포함할 수 있다. 제1 범프(220)가 솔더를 포함하는 경우, 제2 범프(320)는 구리 필러만을 포함할 수도 있다. 경우에 따라, 제1 범프(220) 및 제2 범프(320) 각각이 솔더를 포함할 수도 있다. 물론, 제1 범프(220) 및 제2 범프(320)의 재질이 상기 언급한 재질들에 한정되는 것은 아니다. 제2 반도체 칩(300) 상에 형성되는 패드 및 제2 범프(320)의 위치 관계에 대해서는 도 7b 부분에서 좀더 상세히 설명한다.
본 실시예의 반도체 패키지(1000) 구조에서, 제1 반도체 칩(200)과 제2 반도체 칩(300)은 플립-칩 본딩 방식을 통해 서로 마주보도록 미러 형태로 적층되어 미러형 적층 구조를 구성할 수 있다. 여기서, 미러형 적층 구조에 대해서는 도 7a 및 도 7b 부분에서 좀더 상세히 설명한다. 한편, 본 실시예의 반도체 패키지 구조에서, 제1 반도체 칩(200) 및 제2 반도체 칩(300) 중 어느 하나는 마스터 칩이고 다른 하나는 슬레이브 칩일 수 있다. 여기서, 마스터 칩은 입출력 패드가 기판 패드(140)로 연결되어 데이터의 입출력이 직접적으로 이루어지는 반도체 칩을 말하고, 슬레이브 칩은 입출력 패드가 기판 패드(140)로 연결되지 않아 마스터 칩을 통해 데이터의 입출력이 이루어지는 반도체 칩일 수 있다. 마스터 칩과 슬레이브 칩 간의 회로 연결 관계에 대해서는 도 6 부분에서 좀더 상세히 설명한다.
스트레스 버퍼층(400)은 기판(100)의 외곽 부분에 배치되고 다른 구성요소들에 비해 비교적 낮은 모듈러스(modulus)를 가질 수 있다. 여기서, 모듈러스는 영률(Young's Modulus)을 의미할 수 있다. 참고로, 모듈러스는 탄성계수를 나타내는 것으로서, 모듈러스가 작은 물질은 유연 또는 부드럽고, 큰 물질은 견고 또는 딱딱할 수 있다.
이러한 스트레스 버퍼층(400)은 기판(100)과 밀봉재(500)의 열팽창계수(CTE: Coefficient of Thermal Expansion)의 차이에 기인하여 기판(100)에 가해지는 스트레스를 완충시킬 수 있는 재질로 형성될 수 있다. 예컨대, 스트레스 버퍼층(400)은 낮은 모듈러스를 가지며 또한 기판(100)의 CTE를 향상시킬 수 있는 재질로 형성될 수 있다.
좀더 구체적으로 설명하면, 일반적으로 상온에서 반도체 칩의 모듈러스는 약 7GPa 정도이고, EMC의 모듈러스는 15 ~ 30GPa 정도이며, PCB, 특히 바디에 해당하는 PCB 코어의 모듈러스는 10 ~ 30GPa정도이며, DAF의 모듈러스는 300 ~ 1000MPa 정도일 수 있다. 또한, 열팽창계수(CTE)로 설명할 때, 상온에서 반도체 칩의 CTE는 3 ~ 4ppm 정도이고, EMC의 CTE는 3 ~ 30ppm 정도이며, PCB 코어의 CTE는 3 ~ 20ppm 정도이며, DAF의 CTE는 50 ~ 150ppm 정도일 수 있다. 한편, 고온으로 올라갈수록 모듈러스와 CTE는 떨어지는 경향이 있다.
상기와 같이 반도체 패키지(1000)를 구성하는 각 구성부분들의 모듈러스와 CTE 값이 서로 다르기 때문에, 주변 온도 변화에 따라 각 구성부분들이 팽창 및/또는 수축할 때 접착 부분에서 서로에게 스트레스를 인가할 수 있다. 예컨대, 기판(100)과 밀봉재(500)로 주로 사용되는 EMC 사이의 CTE 차이에 기인하여, 기판(100)으로 스트레스가 많이 인가되고 그에 따라 기판(100)의 외곽 부분이 휘어지는 불량이 종종 발생할 수 있다.
한편, EMC는 구성하는 재질이나 필러의 함유량에 따라 모듈러스나 CTE가 달라질 수 있고, 일반적으로 반도체 칩의 외곽을 밀봉하는 EMC의 경우는 기판(100)에 비하여 모듈러스가 높고 CTE가 낮은 경향이 있다. 그에 따라, 온도 증가에 의한 팽창 시에 기판(100)이 EMC에 비해 더 많이 증가하게 된다. 그러나 도시된 바와 같이 외곽 부분에서 기판(100)과 EMC가 서로 접착 고정되어 있으므로, EMC는 기판(100)의 팽창을 억제하는 스트레스로 작용하게 된다. 기판(100)에 가해지는 스트레스로 인해 기판(100)은 상방으로 휘어지게 되고, 기판(100)의 휘어짐은 하부에 배치되는 외부 연결 부재(600), 예컨대 솔더 볼의 접촉 불량, 크랙, 분리 등을 유발할 수 있다.
이러한 외부 연결 부재(600)의 불량은 기판(100)의 외곽 부분에서 특히 자주 발생할 수 있다. 이는 물체의 일반적인 물리적 특성에 따라, 기판(100)의 열팽창에 의한 증가는 외곽으로 갈수록 커지고, 또한 외곽 부분에서 EMC와 직접 결합 고정됨에 따라 외곽 부분에서의 스트레스가 가장 크게 발생하기 때문일 수 있다. 물론, 기판(100)의 중심 부분에서 제1 반도체 칩(200)과의 CTE 차이에 의한 스트레스도 기판(100)에 인가될 수 있다. 그러나 전술한 바와 같이 중심 부분에서의 열팽창에 의한 증가는 비교적 작고, 또한 제1 반도체 칩(200)은 비교적 모듈러스가 작고 CTE가 큰 접착 부재, 예컨대 DAF를 이용하여 기판(100)에 접착 고정되므로, DAF가 제1 반도체 칩(200)으로부터 기판(100)으로 가해지는 스트레스를 완충할 수 있다. 그에 따라, 기판(100)의 중심 부분에서 제1 반도체 칩(200)으로부터 받는 스트레스는 작을 수 있다.
지금까지, EMC의 CTE가 기판(100)의 비해 낮은 경우에 대해서 설명하였지만, 그 반대의 경우가 배제되는 것은 아니다. 예컨대, EMC의 재질에 따라 EMC의 CTE가 기판(100)보다 클 수 있고, 그러한 경우에 EMC의 팽창이 기판(100)에 의해 억제되고, 그에 따라 기판(100)은 하방으로 휘어질 수 있다. 이와 같이 기판(100)이 하방으로 휘어지는 경우에도 외부 연결 부재(600)의 불량이 발생할 수 있음은 물론이다.
덧붙여, 반도체 패키지(1000)가 외부 연결 부재(600)를 통해 메모리 모듈의 모듈 기판 등과 같은 보드에 실장 된다는 점을 고려할 때, 기판(100)과 외부 연결 부재(600)의 불량 발생은 결국 BLR(Board Level Reliability) 중 TC(Thermal Cycle)의 신뢰도를 매우 취약하게 하는 원인이 될 수 있다. 여기서, TC 신뢰도는 보드 레벨에서 주기적으로 온도를 높이고 낮추는 것을 반복하여, 소정 회수까지 신뢰성을 유지하는가를 검사하는 테스트이다. 예컨대, TC 신뢰도는 보드 레벨에서 30분 내지 45분 간격으로 0 내지 125℃ 온도 구간을 1 사이클로 하여, 1000회 이상 반복할 때, 성능을 그대로 유지하는가를 테스트할 수 있다.
본 실시예의 반도체 패키지에서, 스트레스 버퍼층(400)은 예컨대, 0.1 ~ 500 MPa 정도의 낮은 모듈러스를 가지며 또한, 100 ~ 1000 ppm 정도의 높은 CTE를 가질 수 있다. 이러한 스트레스 버퍼층(400)의 낮은 모듈러스 및/또는 높은 CTE에 기인하여 기판(100)으로 가해지는 스트레스를 완충할 수 있다. 즉, 스트레스 버퍼층(400)이 밀봉재(500)와 기판(100) 사이에 배치됨으로써, 기판(100)은 밀봉재(500)의 영향을 적게 받으면서 팽창 및/또는 수축이 될 수 있다.
참고로, 모듈러스가 낮으면 고무줄과 같이 연성이 크다는 것을 의미하고 또한 CTE가 높다는 것은 팽창 및 수축이 크다는 것을 의미한다. 따라서, 스트레스 버퍼층(400)이 밀봉재(500)와 기판(100) 사이에 배치되면, 기판(100)은 스트레스 버퍼층(400)으로 인해 팽창과 수축이 자유롭게 되고, 스트레스 버퍼층(400)이 배치되는 부분에서 밀봉재(500)의 영향을 받지 않을 수 있게 된다. 결과적으로, 스트레스 버퍼층(400)은 기판(100)의 모듈러스를 낮게 하고 CTE는 증가시키는 기능을 할 수 있다.
스트레스 버퍼층(400)은 예컨대, 실리콘(Silicone), 에폭시(Epoxy), 폴리이미드(Poly-imide), 실리콘+에폭시(Silicone+Epoxy) 혼합형태, 폴리이미드+에폭시(Poly-imide+Epoxy) 혼합형태 등으로 형성될 수 있다. 여기서, 에폭시에는 필러(filler)가 함유될 수 있는데, 필러 함유량에 따라 모듈러스와 CTE가 달라질 수 있다. 본 실시예의 스트레스 버퍼층(400)이 에폭시로 형성된 경우에 필러를 비교적 적게 함유하여 모듈러스는 작고 CTE는 크도록 할 수 있다. 한편, 스트레스 버퍼층(400)은 액상 타입으로 기판(100) 상에 도포하여 형성되거나 또는 필름 타입의 박막 형태로 기판(100) 상에 접착하여 형성될 수 있다.
스트레스 버퍼층(400)의 두께(D1)는 10 내지 100㎛ 일 수 있다. 두께(D1)가 커질수록 스트레스 완충 기능이 커질 수 있다. 그러나 스트레스 버퍼층(400)이 밀봉재(500)의 기능을 완전히 대신할 수 없다는 점을 고려하여 스트레스 버퍼층(400)은 적절한 두께로 형성될 수 있다. 예컨대, 본 실시예의 반도체 패키지(1000)에서 스트레스 버퍼층(400)은 40㎛ 정도의 두께로 형성될 수 있다. 한편, 스트레스 버퍼층(400)의 폭은 제1 길이(L1)를 가질 수 있고, 제1 길이(L1)는 제1 반도체 칩(200)과 기판(100)의 크기 차이 및 와이어 본딩 면적 확보 등을 고려하여 적절하게 정해질 수 있다. 또한, 스트레스 버퍼층(400)의 제2 방향(도 2a의 y 방향)의 길이는 기판(100)의 제2 방향의 길이와 같을 수 있다. 물론, 스트레스 버퍼층(400)의 제2 방향(도 2a의 y 방향)의 길이가 기판(100)의 제2 방향의 길이와 다를 수 있다.
밀봉재(500)는 제1 반도체 칩(200) 및 제2 반도체 칩(300)의 측면과 상면을 밀봉할 수 있다. 또한, 밀봉재(500)는 스트레스 버퍼층(400)을 덮을 수 있다. 다만, 도시된 바와 같이 스트레스 버퍼층(400)의 일 측면은 밀봉재(500)의 측면을 통해 노출될 수 있다. 이러한 밀봉재(500)는 예컨대, EMC로 형성될 수 있다. EMC는 전술한 바와 같이, 15 ~ 30 GPa 정도의 모듈러스, 그리고 3 ~ 30ppm 정도의 CTE를 가질 수 있다. 밀봉재(500)는 EMC에 한정되지 않고 다양한 물질, 예컨대, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형, 산무수물형, 암민형의 경화제와 아크릴폴리머의 첨가제를 포함할 수 있다. 또한, 밀봉재(500)는 에폭시로 형성되되, 필러를 비교적 많이 함유할 수 있다. 예컨대, 밀봉재(500)는 실리카 필러를 80% 정도 함유한 에폭시 계열 물질로 형성될 수 있다.
한편, 밀봉재(500)는 MUF 공정을 통해 형성될 수 있고, 그에 따라, 제1 반도체 칩(200) 및 제2 반도체 칩(300)의 외곽을 덮는 물질과, 제1 반도체 칩(200)과 제2 반도체 칩(300) 사이를 채우는 물질이 동일할 수 있다. 도시된 바와 같이 제1 반도체 칩(200)과 제2 반도체 칩(300) 사이에는 제1 범프(220) 및 제2 범프(320)가 배치가 배치될 수 있고, 그러한 제1 범프(220) 및 제2 범프(320)를 밀봉재(500)가 둘러쌀 수 있다.
외부 연결 부재(600)는 전체 반도체 패키지(1000)를 외부의 시스템 기판이나 모듈 기판에 실장시키는 기능을 할 수 있다. 예컨대, 본 실시예의 반도체 패키지(1000)는 외부 연결 부재(600)를 통해 메모리 모듈의 모듈 기판에 실장될 수 있다. 외부 연결 부재(600)는 외부 하부 패드(620) 및 접속 부재(630)를 포함할 수 있다. 외부 연결 부재(600)는 도시된 바와 같이 제1 범프(220) 또는 제2 범프(320)에 비해 사이즈가 클 수 있다. 참고로, 시스템 기판이나 모듈 기판에 형성된 배선은 규격화되어 있거나 모듈 기판의 물질적 특성에 기인하여 조밀화하기 어려운 한계가 있을 수 있다. 그에 따라, 시스템 기판이나 모듈 기판 상에 실장되는 반도체 패키지의 외부 연결 부재(600)의 간격과 사이즈는 반도체 패키지 내의 반도체 칩들 간의 연결 부재에 비해 클 수 있다.
외부 하부 패드(620)는 하부 보호층(120)으로부터 노출되고 바디층(110) 내의 배선 패턴에 전기적으로 연결될 수 있다. 외부 하부 패드(620)는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 외부 하부 패드(620)의 재질이나 형성 방법이 상기 재질이나 방법에 한정되는 것은 아니다.
접속 부재(630)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 접속 부재(630)의 재질이 그에 한정되는 것은 아니다. 한편, 접속 부재(630)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에, 접속 부재(630)는 제1 범프(220) 또는 제2 범프(320)와 같이 구리 필러 및 솔더를 포함할 수 있다. 단일층으로 형성되는 경우에 접속 부재(630)는 주석-은 솔더나 구리로 형성될 수 있다. 본 실시예에의 반도체 패키지(1000)에서, 접속 부재(360)는 솔더 볼일 수 있다.
본 실시예의 반도체 패키지(1000)는 기판(100)의 외곽 부분의 기판(100)과 밀봉재(500) 사이에 배치되고, 비교적 모듈러스가 낮고 CTE는 큰 스트레스 버퍼층(400)을 포함할 수 있다. 이러한 스트레스 버퍼층(400)의 존재로 인해 기판(100)과 밀봉재(500)의 CTE 차이로 인해 기판(100)에 가해지는 스트레스가 완충될 수 있다. 따라서, 기판(100)의 휘어짐이 방지되고 또한 기판(100) 하부에 배치되는 외부 연결 부재(600)의 접촉 불량, 크랙, 분리 등의 불량이 방지될 수 있다. 결과적으로, 반도체 패키지(1000)가 외부 연결 부재(600)를 통해 모듈 기판과 같은 보드에 실장 된다는 것을 고려할 때, BLR의 TC 신뢰도를 향상시킬 수 있다.
한편, 이하 도 2a 내지 2e 및 도 5b부분에서 설명하겠지만, 스트레스 버퍼층(400)은 기판(100)의 외곽 부분에 다양한 형태로 배치될 수 있다. 또한, 기판(100)의 외곽 부분에 한정되지 않고 기판(100) 전체에 배치될 수도 있다. 결과적으로 스트레스 버퍼층(400)은 기판(100)에 가해지는 스트레스를 최소화하고, 또한 그에 따라 기판의 하부에 배치되는 외부 연결 부재(600)의 불량을 최소화할 수 있는 부분에 다양한 형태로 배치될 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 평면도들로서, 이해의 편의를 위해 밀봉재 및 와이어가 생략된 모습을 보여주고 있다. 이하, 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 2a를 참조하면, 본 실시예의 반도체 패키지(1000)에서 스트레스 버퍼층(400)은 제2 반도체 칩(300)의 제1 방향(x 방향) 양쪽 측면으로 기판(100)의 외곽 부분에 배치될 수 있다. 스트레스 버퍼층(400)은 도시된 바와 같이 기판(100)의 양쪽 에지를 따라 제2 방향(y 방향)으로 길쭉한 직사각형 구조를 가질 수 있다. 그러나 스트레스 버퍼층(400)의 구조가 직사각형 구조에 한정되는 것은 아니다.
참고로, 도시되지는 않았지만 제2 반도체 칩(300)의 하부에는 제1 반도체 칩(200)이 배치된다(도 1 참조). 또한, 제2 반도체 칩(300)의 제1 방향 양쪽 측면에는 제1 반도체 칩(200)을 기판(100)으로 전기적으로 연결하는 다수의 와이어들(도 1 및 도 11b 참조)이 배치될 수 있다. 물론, 상기 와이어들은 제2 반도체 칩(300)을 기판(100)으로 전기적으로 연결하는 와이어들을 포함할 수 있다. 한편, 외부 연결 부재(600)가 기판(100), 제1 및 제2 반도체 칩(200, 300), 스트레스 버퍼층(400) 등에 의해 가려져 보이지 않는다는 점을 고려하여 다수의 점선의 원들로 표시하고 있다. 이러한 외부 연결 부재(600)의 개수는 기판의 배선 구조나 반도체 패키지 내에 포함되는 반도체 칩들의 종류나 개수 등에 의해 달라질 수 있다.
전술한 바와 같이, 기판(100)과 밀봉재(500)의 CTE 차이에 기인하여, 기판(100)에 가해지는 스트레스는 중앙 부분보다는 기판(100)의 외곽 부분에서 클 수 있다. 따라서, 본 실시예의 반도체 패키지(1000)와 같이 기판(100)의 제1 방향 양쪽 외곽 부분에 스트레스 버퍼층(400)을 배치함으로써, 기판(100)의 외곽 부분에 가해지는 스트레스를 완충할 수 있고, 그에 따라 기판(100)의 휘어짐 및 기판 하부에 배치되는 외부 연결 부재(600)의 불량을 최소화할 수 있다.
도 2b를 참조하면, 본 실시예의 반도체 패키지(1000a)는 도 2a의 반도체 패키지(1000)와는 달리 스트레스 버퍼층(400a)이 제2 반도체 칩(300)의 제2 방향(y 방향) 양쪽 측면으로 기판(100)의 외곽 부분에 배치될 수 있다. 스트레스 버퍼층(400a)의 구조는 기판(100)의 상하 에지를 따라 제1 방향(x 방향)으로 길쭉한 직사각형 구조를 가질 수 있다. 그러나 스트레스 버퍼층(400a)의 구조가 직사각형 구조에 한정되는 것은 아니다.
본 실시예의 반도체 패키지(1000a)에서, 기판(100)의 제1 방향(x 방향) 폭은 반도체 칩들(200, 300)에 비해 충분히 크지 않을 수 있다. 또한, 다수의 와이어들(미도시)이 제1 방향 좌우 에지 부분에 제2 방향을 따라 배치될 수 있다. 그에 따라, 제1 방향의 기판(100)의 좌우 에지 부분에 공간이 부족하여, 스트레스 버퍼층(400a)은 기판(100)의 제2 방향의 상하 에지 부분에 배치될 수 있다.
한편, 기판(100)에 가해지는 스트레스는 반도체 패키지(1000a)에 포함된 밀봉재의 구조에 따라 제2 방향의 상하 에지 부분에서 비교적 크게 발생할 수 있다. 즉, 도시된 반도체 패키지(1000a) 구조에서, 기판(100)의 제1 방향 좌우 에지 부분과 밀봉재(500)의 접촉 부분이 비교적 좁고, 기판(100)의 제2 방향 상하 에지 부분과 밀봉재(500)의 접촉 부분은 비교적 넓으므로, 기판(100)의 제2 방향 상하 에지 부분에 스트레스가 좀더 크게 인가될 수 있다.
그에 따라, 본 실시예의 반도체 패키지(1000a) 구조에서는 기판(100)의 제2 방향 상하 에지 부분에 스트레스 버퍼층(400a)을 배치함으로써, 제2 방향 상하 에지 부분에 가해지는 스트레스를 완충시킬 수 있다. 결과적으로 기판(100)의 휘어짐 및 기판 하부에 배치되는 외부 연결 부재(600)의 불량을 최소화할 수 있다. 다만, 도 2a의 반도체 패키지(1000)에서는 기판(100)의 제1 방향 양쪽 끝이 상방으로(지면에서 나오는 방향) 휘어지고, 그에 따라 하부에 배치되는 외부 연결 부재(600)의 불량이 예방되었으나, 본 실시예의 반도체 패키지(1000a)는 기판(100)의 제2 방향 양쪽 끝이 상방으로 휘어지고, 그 하부에 배치되는 외부 연결 부재(600)의 불량이 예방될 수 있다.
도 2c를 참조하면, 본 실시예의 반도체 패키지(1000b)는 도 2a 또는 도 2b의 반도체 패키지(1000 or 1000a)와 달리 스트레스 버퍼층(400b)이 제2 반도체 칩(300)의 4 측면으로 기판(100)의 외곽 부분에 배치될 수 있다. 스트레스 버퍼층(400b)은 기판(100)의 4 측면 에지 부분을 따라 소정 폭을 갖는 직사각형 링 구조를 가질 수 있다. 이러한 스트레스 버퍼층(400b)은 제2 반도체 칩(300)을 둘러싸는 구조로 일체형으로 형성될 수 있다. 한편, 스트레스 버퍼층(400b)의 구조가 직사각형 링 구조에 한정되는 것은 아니다. 예컨대, 스트레스 버퍼층(400b)은 제2 반도체 칩(300)을 둘러싸는 형태로 형성되되, 내측에 약간의 곡선 부분을 포함할 수도 있다.
또한, 스트레스 버퍼층(400b)은 직사각형 링 구조의 일체형에 한정되지 않고, 분리된 구조로 형성될 수 있다. 예컨대, 스트레스 버퍼층(400b)은 기판(100)의 4 측면 에지 부분 각각에 길쭉한 직사각형 구조로 형성될 수 있고, 서로 분리된 구조를 가질 수 있다. 구체적으로, 기판(100)의 좌우 에지 부분으로 2개의 좌우 스트레스 버퍼층이 배치되고, 그 사이의 기판(100)의 상하 에지 부분에 2개의 상하 스트레스 버퍼층이 배치될 수 있다. 여기서, 상기 좌우 스트레스 버퍼층은 기판(100)의 상하 에지 부분에까지 확장될 수 있으나, 상기 상하 스트레스 버퍼층은 상기 좌우 스트레스 버퍼층의 존재로 인해 기판(100)의 좌우 에지 부분까지는 확장할 수 없다.
경우에 따라, 기판(100)의 상하 에지 부분으로 2개의 상하 스트레스 버퍼층이 배치되고, 그 사이의 기판(100)의 좌우 에지 부분에 2개의 좌우 스트레스 버퍼층이 배치될 수 있다. 또한, 각각의 스트레스 버퍼층의 한쪽 끝 부분만이 기판(100)의 상하 에지 또는 좌우 에지로 확장하는 형태로 4개의 스트레스 버퍼층이 형성될 수도 있다.
본 실시예의 반도체 패키지(1000b)에서, 기판(100)의 제1 방향(x 방향)의 폭과 제2 방향(y 방향)의 폭은 제2 반도체 칩(300)에 비해 충분히 클 수 있다. 그에 따라, 스트레스 버퍼층(400b)은 기판(100)의 제1 방향의 좌우 에지 부분과 제2 방향의 상하 에지 부분 모두에 배치될 수 있다.
본 실시예의 반도체 패키지(1000b) 구조에서는 기판(100)의 제1 방향의 좌우 에지 부분과 밀봉재(500)의 접촉 부분이 비교적 넓고, 또한 기판(100)의 제2 방향의 상하 에지 부분과 밀봉재(500)의 접촉 부분도 비교적 넓다. 그에 따라, 만약 스트레스 버퍼층이 없는 경우, 기판(100)의 제1 방향의 좌우 에지 부분 및 제2 방향의 상하 에지 부분 모두에 스트레스가 비교적 크게 인가될 수 있다.
본 실시예의 반도체 패키지(1000b) 구조에서, 스트레스 버퍼층(400b)은 기판(100)의 제1 방향의 좌우 에지 부분과 제2 방향의 상하 에지 부분을 모두 포괄할 수 있도록, 제2 반도체 칩(300)을 둘러싸는 형태로 기판(100)의 4 측면 에지 부분에 배치될 수 있다. 따라서, 기판(100)의 제1 방향의 좌우 에지 부분과 제2 방향의 상하 에지 부분에 가해지는 스트레스를 완충시킬 수 있다. 결과적으로 제1 방향 및 제2 방향 양쪽 끝에서 상방으로 기판(100)이 휘어지는 불량 및 기판(100) 하부에 배치되는 외부 연결 부재(600)에 발생하는 불량이 최소화될 수 있다.
도 2d를 참조하면, 본 실시예의 반도체 패키지(1000c)에서, 스트레스 버퍼층(400c)은 도 2a와 도 2b의 반도체 패키지(1000, 1000a)의 스트레스 버퍼층(400, 400a)을 복합한 것과 비슷한 구조를 가질 수 있다. 즉, 스트레스 버퍼층(400c)은 기판(100)의 제1 방향의 좌우 에지 부분과 제2 방향의 상하 에지 부분에 형성될 수 있다. 다만, 도시된 바와 같이 기판(100)의 제2 방향의 상하 에지 부분에 형성된 스트레스 버퍼층(400c)은 에지 부분 전체에 형성되지 않고, 외부 연결 부재(600)가 배치된 부분으로만 형성될 수 있다. 즉, 기판(100)의 제2 방향의 상하 에지 부분 각각의 좌우 양끝에 2개씩 스트레스 버퍼층(400c)이 형성될 수 있다.
본 실시예의 반도체 패키지(1000c)에서, 기판(100)의 제1 방향(x 방향) 폭과 제2 방향(y 방향)의 폭은 제2 반도체 칩(300)에 비해 충분히 클 수 있다. 그에 따라, 스트레스 버퍼층(400c)은 기판(100)의 제1 방향의 좌우 에지 부분과 제2 방향의 상하 에지 부분 모두에 배치될 수 있다.
본 실시예의 반도체 패키지(1000c) 구조는 도 2c의 반도체 패키지(1000b) 구조와 유사하게 기판(100)의 제1 방향의 좌우 에지 부분과 밀봉재(500)의 접촉 부분이 비교적 넓고, 또한 기판(100)의 제2 방향의 상하 에지 부분과 밀봉재(500)의 접촉 부분도 비교적 넓을 수 있다. 그에 따라, 기판(100)의 제1 방향의 좌우 에지 부분 및 제2 방향의 상하 에지 부분 모두에 스트레스가 비교적 크게 인가될 수 있다.
한편, 도시된 바와 같이 외부 연결 부재(600)는 기판(100)의 제1 방향의 좌우 에지 부분에 인접하여 제2 방향을 따라 배치될 수 있고, 기판(100)의 제2 방향의 상하 에지 부분의 일부에는 배치되지 않을 수 있다. 즉, 기판(100)의 상하 에지 부분 각각의 양끝 부분을 제외한 중앙 부분에는 외부 연결 부재(600)가 배치되지 않을 수 있다. 기판(100)의 외곽 부분에 스트레스가 가해지게 되면, 기판(100)이 휘어지고, 그에 따라 기판 하부에 배치된 외부 연결 부재(600)의 불량이 발생함은 전술한 바와 같다. 그러나 외부 연결 부재(600)가 배치되지 않은 부분의 경우 기판(100)이 약간 휘어진다고 해도 외부 연결 부재(600)의 불량이 발생할 여지가 없다.
따라서, 본 실시예의 반도체 패키지(1000c) 구조에서는 기판(100)의 에지 부분 대부분에 스트레스 버퍼층(400c)을 형성하되 외부 연결 부재(600)가 배치되지 않은 부분의 에지 부분에는 스트레스 버퍼층(400c)이 형성되지 않을 수 있다. 예컨대, 외부 연결 부재(600)가 배치되지 않은 기판(100)의 상하 에지 부분의 중앙 부분에는 스트레스 버퍼층(400c)이 형성되지 않을 수 있다. 덧붙여, 기판(100)의 상하 에지 부분의 양끝 부분에는 스트레스 버퍼층(400c)이 형성되고, 그러한 스트레스 버퍼층(400c)에 기인하여 기판(100)의 상하 에지 부분의 중앙 부분에 가해지는 스트레스도 어느 정도 완화될 수 있음은 물론이다.
한편, 본 실시예의 반도체 패키지(1000c) 구조에서, 스트레스 버퍼층(400c)은 기판(100)의 외곽 부분에 배치되되, 외부 연결 부재(600)가 배치된 부분에 대응하여 배치될 수 있다. 또한, 스트레스 버퍼층(400c)은 각각이 기판(100)의 에지를 따라 소정 길이로 형성되어, 각각이 몇 개씩의 외부 연결 부재(600)를 포괄할 수 있도록 배치될 수 있다. 그러나 본 실시예의 반도체 패키지(1000c) 구조에서, 스트레스 버퍼층(400c)의 구조가 그러한 구조에 한정되는 것은 아니다. 예컨대, 스트레스 버퍼층(400c)은 기판(100)의 각각의 에지를 따라 다수 개 배치되고, 각각이 외부 연결 부재(600) 각각에 대응할 수 있다. 또한, 스트레스 버퍼층(400c)은 기판(100)의 에지 부분에 배치되되, 하부에 배치되는 복수의 외부 연결 부재(600) 중 적어도 하나에 대응하여 배치될 수도 있다.
본 실시예의 반도체 패키지(1000c) 구조에서, 스트레스 버퍼층(400c)은 기판(100)의 외곽 부분에 배치되되, 외부 연결 부재(600)가 배치된 부분에만 대응하여 배치됨으로써, 기판(100)의 휘어짐을 방지와 함께 기판(100) 하부에 배치된 외부 연결 부재(600)의 불량을 효율적으로 방지할 수 있다.
도 2e를 참조하면, 본 실시예의 반도체 패키지(1000d)에서, 스트레스 버퍼층(400)은 도 2a의 반도체 패키지(1000)의 스트레스 버퍼층(400)과 동일한 구조를 가질 수 있다. 다만, 도시된 바와 같이 본 실시예의 반도체 패키지(1000d)에서, 외부 연결 부재(600)는 기판(100) 하부 전면에 배치될 수 있다. 즉, 지금까지의 반도체 패키지(1000 내지 1000c)에서 외부 연결 부재(600)는 제1 방향의 좌우 에지 부분을 따라 배치되고, 중앙 부분에는 배치되지 않을 수 있다. 그러나 본 실시예의 반도체 패키지(1000d)에서는 중앙 부분과 에지 부분에 상관없이 기판(100) 하면 전체에 걸쳐 외부 연결 부재(600)가 배치될 수 있다.
참고로, 외부 연결 부재(600)의 배치는 반도체 패키지 종류, 특히 기판(100)의 내부 배선 패턴에 따라 다양하게 달라질 수 있다. 예컨대, 기판(100) 하면 전면에 배치되는 구조, 기판(100)의 양쪽 에지 부분을 따라 배치되는 구조, 기판(100)의 중앙 부분을 가로질러 배치되는 구조, 기판(100)의 중앙 부분에 배치되는 구조, 기판(100)의 4 측면 에지 부분을 둘러싸는 구조 등 외부 연결 부재(600)는 다양한 배치 구조를 가질 수 있다.
구체적으로, 기판(100) 내부에 하면 전제를 이용하도록 배선 패턴이 형성되고, 또한 기판(100)이 탑재되는 모듈 기판과 같은 보드에도 대응하는 배선 패턴이 형성되어 있는 경우, 외부 연결 부재(600)는 기판(100) 하면 전체에 배치될 수 있다. 한편, 보드의 배선 패턴이 어느 정도 규격화되어 있고, 그에 대응하여 기판(100)의 배선 패턴이 형성된 경우, 외부 연결 부재(600)는 기판(100)의 제1 방향의 좌우 에지 부분에 제2 방향을 따라서 배치될 수 있다. 한편, 도 17a 및 도 17b에서와 같이 기판(100)에 EMC 윈도우가 형성되고, 그러한 EMC 윈도우를 통해 EMC의 일부가 기판(100) 하면에 돌출되도록 형성되는 경우에도, EMC 윈도우 부분에는 외부 연결 부재(600)가 배치될 수 없는 바, 외부 연결 부재(600)는 기판(100)의 EMC 윈도우를 기준으로 양쪽 부분을 따라서 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 3을 참조하면, 본 실시예의 반도체 패키지(1000e)는 밀봉재(500a) 구조만을 제외하고 도 1의 반도체 패키지(1000)와 유사할 수 있다. 즉, 본 실시예의 반도체 패키지(1000e)에서 밀봉재(500a)는 제2 반도체 칩(300)의 비활성면(NACT)을 노출시킬 수 있다. 제2 반도체 칩(300)의 비활성면(NACT)은 노출되어도 제2 반도체 칩(300) 내부의 소자들에 아무런 영향을 끼치지 않을 수 있다.
본 실시예의 반도체 패키지(1000e) 구조에서, 밀봉재(500a)가 제2 반도체 칩(300)의 상면을 노출시키도록 형성됨으로써, 반도체 패키지(1000e)의 높이가 최소화될 수 있고, 그에 따라 반도체 패키지의 사이즈 축소 및 박막화에 기여할 수 있다. 물론, 본 실시예의 반도체 패키지(1000e)에서도 기판(100)의 에지 부분에 스트레스 버퍼층(400)이 배치됨으로써, 기판(100)에 가해지는 스트레스를 완충시킬 수 있고, 그에 따라 기판(100)이 휘어짐이 방지되고 기판(100)의 하부에 배치되는 외부 연결 부재(600)의 불량이 방지될 수 있다.
본 실시예의 반도체 패키지(1000e)와 같이, 최상부의 반도체 칩, 즉 제2 반도체 칩(300)의 상면을 노출시키는 밀봉재(500a) 구조는 e-MUF(exposed-MUF) 공정을 통해 형성될 수 있다. 참고로, e-MUF 공정은 언더필과 밀봉재를 함께 형성하는 MUF(Molded UnderFill) 공정 중, 최상단 반도체 칩의 상면이 밀봉재로부터 노출되도록 하는 공정을 의미할 수 있다. 즉, e-MUF 공정은 금형의 내부 높이를 거의 최상단 칩의 상면과 일치하도록 조절함으로써, 밀봉재가 주입될 때, 밀봉재가 최상단 칩의 상면에는 형성되지 않도록 하는 공정을 의미할 수 있다.
한편, 본 실시예의 반도체 패키지(1000e) 구조는 e-MUF 공정 이외에 그라인딩 공정을 통해 구현될 수도 있다. 예컨대, 도 1과 같이 최상단의 반도체 칩, 즉 제2 반도체 칩(300)의 상면을 덮도록 밀봉재(500)를 형성한 후, 그라인딩 공정을 통해 밀봉재(500)의 상부 부분을 제거하여 제2 반도체 칩(300)의 상면을 노출되도록 함으로써, 본 실시예의 반도체 패키지(1000e)를 구현할 수도 있다. 경우에 따라, 제2 반도체 칩(300)이 비교적 두꺼운 상태로 제1 반도체 칩(200) 상에 적층한 후, 그라인딩 공정에서 밀봉재(500)와 함께 박막화될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 4를 참조하면, 본 실시예의 반도체 패키지(1000f)는 스트레스 버퍼층(400d) 구조만을 제외하고 도 1의 반도체 패키지(1000)와 유사할 수 있다. 즉, 본 실시예의 반도체 패키지(1000f)에서 스트레스 버퍼층(400d)의 측면은 밀봉재(500)에 의해 둘러싸여 외부로 노출되지 않을 수 있다. 이와 같이, 스트레스 버퍼층(400d)이 밀봉재(500)를 통해 완전히 밀봉됨으로써, 밀봉재(500) 내부의 반도체 칩들(200, 300)이 외부의 물리적 화학적 손상으로부터 보다 안전하게 보호될 수 있다. 한편, 본 실시예의 반도체 패키지(1000f)의 사이즈가 도 1의 반도체 패키지(1000)와 동일한 경우, 밀봉재(500)에 의해 스트레스 버퍼층(400d) 전체가 덮이도록 하기 위하여 스트레스 버퍼층(400d)의 폭은 제2 길이(L2)를 가질 수 있고, 제2 길이(L2)는 도 1의 반도체 패키지(1000)에서의 제1 길이(L1)보다 작을 수 있다.
본 실시예의 반도체 패키지(1000f)에서, 스트레스 버퍼층(400d)은 밀봉재(500)에 의해 전체가 덮인다는 점을 제외하고는 도 2a에 예시된 바와 같이 기판(100)의 양쪽 에지 부분에 직사각형 구조로 형성될 수 있다. 또한, 스트레스 버퍼층(400d)은 도 2a의 구조에 한하지 않고, 도 2b 내지 도 2d에 예시된 바와 같이 다양한 구조로 기판(100)의 에지 부분에 배치 형성될 수 있다. 더 나아가, 스트레스 버퍼층(400d)은 기판(100) 하부에 배치되는 다수의 외부 연결 부재(600) 중 적어도 하나에 대응하여 기판(100)의 에지 부분에 형성될 수도 있다. 물론, 이러한 다양한 구조의 스트레스 버퍼층(400d)은 밀봉재(500)에 의해 전체가 덮이는 구조로 형성될 수 있다.
본 실시예의 반도체 패키지(1000f) 구조에서도 스트레스 버퍼층(400d)이 기판(100)의 에지 부분들에 배치됨으로써, 기판(100)에 가해지는 스트레스가 완충될 수 있고, 그에 따라 기판(100)의 휘어짐이 방지되고 기판(100)의 하부에 배치되는 외부 연결 부재(600)의 불량이 방지될 수 있음은 물론이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도 및 평면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 5a 및 도 5b를 참조하면, 본 실시예의 반도체 패키지(1000g)는 앞서 다른 실시예들과 달리 스트레스 버퍼층(400e)이 기판(100) 상면 전체에 형성될 수 있다. 그에 따라, 제1 반도체 칩(200)은 스트레스 버퍼층(400e) 상에 형성될 수 있다. 만약, 스트레스 버퍼층(400e)의 접착력을 갖는 물질로 형성된 경우, 제1 반도체 칩(200)은 별도의 접착 부재 없이 바로 스트레스 버퍼층(400e)에 접착 고정될 수 있다. 물론, 제1 반도체 칩(200)이 스트레스 버퍼층(400e) 상에 별도의 접착 부재, 예컨대 DAF를 통해 접착 고정될 수도 있다.
한편, 제1 반도체 칩(200)이 와이어(250)를 통해 기판(100)의 기판 패드(140)로 전기적으로 연결되므로, 스트레스 버퍼층(400e)에는 기판 패드(140)를 노출시키는 홀들(H1)이 형성될 수 있다. 홀들(H1)은 예컨대, 기판 패드(140) 각각을 노출시키는 형태로 형성될 수 있다. 홀들(H1)은 또한, 기판(100)의 양쪽 에지 부분에 2개만 형성되고, 각각이 해당 에지 부분에 배치된 기판 패드(140) 전체를 노출시키는 도랑 형태를 가지도록 형성될 수도 있다.
스트레스 버퍼층(400e)이 기판(100) 전면으로 형성됨으로써, 기판(100)은 밀봉재(500) 및/또는 반도체 칩들(200, 300)과의 CTE 차이로 발생하는 스트레스로부터 더욱 자유로울 수 있다. 즉, 기판(100) 전면에 배치된 스트레스 버퍼층(400e)은 기판(100)을 밀봉재(500) 및/또는 반도체 칩들(200, 300)로부터 자유롭게 함으로써, 기판(100)의 모듈러스 감소와 CTE 증가에 더욱 기여할 수 있다. 이러한 구조의 스트레스 버퍼층(400e)으로 인한 기판(100)의 모듈러스 감소와 CTE 증가는 기판(100)의 스트레스 감소에 기여하여 기판(100)의 휘어짐을 방지할 수 있다. 그에 따라, 기판(100)의 하부로 배치되는 외부 연결 부재(600)의 불량을 최소화할 수 있다.
도 6은 도 1의 반도체 패키지에서, 제1 반도체 칩과 제2 반도체 칩의 전기적 연결 관계를 보여주는 회로도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 6을 참조하면, 제1 반도체 칩(200)과 제2 반도체 칩(300)은 각각 제1 입출력 패드들(210)과 제2 입출력 패드들(310)을 구비하며, 이들은 각각 제1 입출력 버퍼 회로(280) 및 제2 입출력 버퍼 회로(380)에 연결될 수 있다. 또한, 제1 입출력 버퍼 회로(280) 및 제2 입출력 버퍼 회로(380)는 각각 제1 반도체 칩(200)의 내부 회로(205) 및 제2 반도체 칩(300)의 내부 회로(305)에 연결될 수 있다.
제1 반도체 칩(200)의 내부 회로(205)와 제1 입출력 패드(210) 사이에 제1 단자(290)가 구비되고, 제2 반도체 칩(300)의 내부 회로(305)와 제2 입출력 패드(310) 사이에 제2 단자(390)가 구비되며, 제1 단자(290)와 제2 단자(390)는 서로 전기적으로 연결될 수 있다. 여기서, 입력 리시버(Input Receiver) 앞의 블록은 외부와 연결 가능한 패드일 수 있다.
제2 입출력 패드들(310)이 기판(100)의 기판 패드(140)로부터 신호(DQ0)를 받으면 칩 선택 신호(CS)에 따라 제1 반도체 칩(200)의 내부 회로(205) 또는 제2 반도체 칩(300)의 내부 회로(305)로 이를 전달할 수 있다. 만일, 칩 선택 신호(CS)가 제2 반도체 칩(300)을 선택하는 경우, 제2 반도체 칩(300)은 제2 입출력 패드들(310) - 제2 입출력 버퍼 회로(380) - 제2 단자(390) - 내부 회로(305)의 경로를 따라 기판(100)과 데이터를 주고 받을 수 있다.
만일, 칩 선택 신호(CS)가 제1 반도체 칩(200)을 선택하는 경우 제1 반도체 칩(200)은 제2 입출력 패드들(310) - 제2 입출력 버퍼 회로(380) - 제2 단자(390) - 제1 단자(290) - 내부 회로(205)의 경로를 따라 기판(100)과 데이터를 주고 받을 수 있다. 따라서, 이 경우 제1 입출력 패드들(210) 및 제1 입출력 버퍼 회로(280)는 디스에이블(disable)된 상태일 수 있다.
이상에서 살펴본 바와 같이, 제1 반도체 칩(200)은 제2 반도체 칩(300)을 경유하여 기판(100)과 신호 및/또는 데이터를 주고받을 수 있다. 즉, 제1 반도체 칩(200) 내의 제1 입출력 패드들(210) 및 제1 입출력 버퍼 회로(280)의 이용 없이도 제1 반도체 칩(200)이 기판(100)과 신호 및/또는 데이터를 주고받을 수 있다.
참고로, 제2 반도체 칩(300)과 같이 자신의 입출력 패드들 및 입출력 버퍼 회로를 통해 데이터를 주고 받을 수 있는 반도체 칩을 마스터 칩(master chip)이라 하고, 제1 반도체 칩(200)과 같이 다른 반도체 칩의 입출력 패드들 및 입출력 버퍼 회로를 이용하여 신호 및/또는 데이터를 주고 받을 수 있는 반도체 칩을 슬레이브 칩(slave chip)이라 한다.
이하에서는 제1 반도체 칩(200)과 제2 반도체 칩(300)이 플립-칩 본딩을 통해 미러 형태로 적층된 MDP(Mirrored-Die Package) 구조에서의 배선 연결 관계에 대해 기술한다.
도 7a 및 도 7b는 도 6의 회로도를 기반으로 한 제1 반도체 칩과 제2 반도체 칩의 패드들과 범프들과의 연결 관계를 보여주는 평면도들이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 7a를 참조하면, 기판(100) 위에 제1 반도체 칩(200)이 배치될 수 있다. 제1 반도체 칩(200)의 활성면 위에는 제1 반도체 칩(200)의 센터 라인(C)에 인접하여 2열로 대칭 배열된 제1 입출력 패드들(210)이 배치될 수 있다. 물론, 제1 입출력 패드(210)는 1열 또는 3열 이상으로 배열될 수 있다. 또한, 제1 입출력 패드(210)가 짝수 열로 배열되는 경우에, 센터 라인(C)에 대하여 대칭으로 배치될 수 있다. 제1 입출력 패드(210)가 짝수 열로 배열되는 경우에도 비대칭으로 배열될 수 있다.
제1 반도체 칩(200)의 양쪽 에지를 따라 제1 재배선들(240)이 구비될 수 있다. 제1 재배선들(240)은 제1 범프(220)를 본딩 패드(230)로 전기적으로 연결할 수 있다. 참고로, 도 1, 및 도 3 내지 도 5b 등에서 본딩 패드(230)는 생략되어 도시되지 않고 있다. 또한, 제1 재배선(240)은 도 1, 및 도 3 내지 도 5b 등의 재배선(240)에 대응할 수 있다.
도시된 바와 같이 본딩 패드들(230)은 기판(100) 상의 대응되는 기판 패드들(140)에 전기적으로 연결될 수 있다. 예컨대, 본딩 패드들(230)은 와이어(250)를 통하여 기판 패드들(140)과 전기적으로 연결될 수 있다. 그러나 본딩 패드들(230)이 플립-칩 방식 등과 같은 다른 연결 방법을 통해 기판 패드들(140)에 연결되는 것이 배제되는 것은 아니다.
도시된 바와 같이, 제1 재배선들(240)은 제1 반도체 칩(200)의 중심 라인(C)을 가로지르지 않도록 연장되어 제1 범프들(220)과 본딩 패드들(230)을 서로 연결할 수 있다. 도면상 기판(100)과 제1 반도체 칩(200)을 연결하는 와이어들(250)이 8개 도시하고 있지만, 이는 이해의 편의를 위한 것이고 와이어들(250)의 개수 및 대응하는 제1 범프들(220)과 본딩 패드들(230)의 개수는 8개보다 많을 수 있음은 물론이다. 한편, 도 1 및 도 3 내지 도 5b 등에서 제1 재배선들(240)이 제1 반도체 칩(200) 상에 노출된 것으로 도시되고 있지만, 제1 재배선들(240)은 패시베이션층(미도시)에 의하여 덮여 노출되지 않을 수도 있다.
여기서, 260a는 제1 반도체 칩(200)의 내부 회로(205)에 전기적으로 연결된 범프들일 수 있다.
도 7b를 참조하면, 제2 반도체 칩(300)의 활성면 위에는 제2 반도체 칩(300)의 중심 라인(C)에 인접하여 2열로 대칭 배열된 제2 입출력 패드들(310)이 배치될 수 있다. 제2 입출력 패드(310) 역시 1열 또는 3열 이상으로 배열될 수 있음은 물론이다.
제2 입출력 패드들(310) 각각에 대하여 제2 재배선(340)이 제공될 수 있다. 이때, 제2 재배선(340)은 제2 반도체 칩(300)의 중심 라인(C)을 가로지르지 않도록 연장될 수 있다. 참고로, 도 1, 및 도 3 내지 도 5b 등에서 제2 입출력 패드(310)와 제2 재배선(340)은 생략되어 도시되지 않고 있다.
제2 재배선(340)은 제2 입출력 패드(310)로부터 양쪽 에지 부분에 배치된 제2 범프(320)까지 연장될 수 있다. 그에 따라, 제2 재배선(340)은 제2 입출력 패드(310)를 제2 범프(320)에 전기적으로 연결할 수 있다. 한편, 제2 범프(320)는 도 7a의 제1 반도체 칩(200) 상에 제공된 대응되는 제1 범프(220)와 물리적 전기적으로 연결될 수 있다. 따라서, 제1 범프(220) 및 제2 범프(320)는 이러한 점을 고려하여 제1 반도체 칩(200)과 제2 반도체 칩(300)의 활성면들이 서로 마주보도록 포개었을 때 동일한 위치에서 오버랩되도록 배치될 수 있다. 참고로, 제2 범프(320)는 도 1, 및 도 3 내지 도 5b 등에서 외곽 양쪽에 배치된 제2 범프(320)에 해당할 수 있다.
도 7a를 함께 참조하면, 제1 반도체 칩(200) 상에 제2 반도체 칩(300)이 플립-칩 방식으로 적층되어 제1 범프(220) 및 제2 범프(320)가 결합하는 경우에, 기판(100)의 기판 패드(140)로부터 제2 반도체 칩(300)의 제2 입출력 패드(310)까지의 입출력 경로는 제2 반도체 칩(300)의 중심 라인(C)을 가로지르지 않도록 구성될 수 있다.
한편, 제1 반도체 칩(200)은 자신의 내부 회로(105)와 전기적으로 연결된 복수의 제3 범프들(260a)을 포함할 수 있다. 이러한 제3 범프들(260a)은 도 1, 및 도 3 내지 도 5b 등에서 중심 부분에 배치된 제1 범프(220)에 대응할 수 있다. 또한, 제2 반도체 칩(300)은 자신의 내부 회로(205)와 전기적으로 연결된 복수의 제4 범프들(360a)을 포함할 수 있다. 이러한 제4 범프들(360a)은 도 1, 및 도 3 내지 도 5b 등에서 중심 부분에 배치된 제2 범프(320)에 대응할 수 있다.
복수의 제3 범프들(260a)과 그에 대응되는 복수의 제4 범프들(360a)은 제1 반도체 칩(200)과 제2 반도체 칩(300)의 활성면이 서로 마주보도록 포개었을 때, 서로 오버랩되어 결합할 수 있는 위치에 배치될 수 있다. 따라서, 복수의 제3 범프들(260a)과 그에 대응되는 복수의 제4 범프들(360a)은 전기적으로 서로 연결될 수 있다.
지금까지, 기판(100) 상의 제1 반도체 칩(200)이 슬레이브 칩으로 기능하고, 제1 반도체 칩(200) 위로 적층되는 제2 반도체 칩(300)이 마스터 칩으로 기능하는 미러형 적층 구조에서, 각각의 반도체 칩들 상의 패드들, 재배선들, 범프들의 위치 및 연결 관계에 대하여 설명하였다. 그러나 본 실시예의 반도체 패키지의 구조가 전술한 반도체 칩들 상의 패드들, 재배선들, 범프들의 위치 및 연결 관계에 한정되는 것은 아니다. 즉, 미러형 적층 구조를 갖는 반도체 패키지 구조에서, 반도체 칩들 상의 패드들, 재배선들, 범프들의 위치 및 연결 관계는 다양하게 변경될 수 있다. 참고로, 미러형 적층 구조라 함은 동일한 내부 회로를 구비한 2개의 반도체 칩을 활성면이 서로 마주보도록 플립-칩 방식으로 적층하되, 서로 거울상이 되도록 적층한 구조를 의미할 수 있다.
한편, 본 실시예의 반도체 패키지는 기판(100) 상의 제1 반도체 칩(200)이 마스터 칩으로 기능하고, 제1 반도체 칩(200) 위로 적층되는 제2 반도체 칩(300)이 슬레이브 칩으로 기능하는 미러형 적층 구조로 구현될 수도 있다. 그와 같이 제1 반도체 칩(200)이 마스터 칩이 되는 경우에는, 제1 반도체 칩(200) 상의 제1 입출력 패드(210)가 제1 재배선을 통해 본딩 패드로 연결될 수 있다. 다만, 미러형 적층 구조라는 제한 때문에, 상기 제1 재배선이 제1 반도체 칩(200)의 중심 라인(C)을 가로지르도록 형성될 수 있고, 그에 따라 구조가 조금 복잡해질 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 8을 참조하면, 본 실시예의 반도체 패키지(2000)는 기판(100) 상에 2쌍의 미러형 적층 구조(MS1, MS2)를 포함할 수 있다. 제1 미러형 적층 구조(MS1)는 제1 반도체 칩(200-1) 및 제2 반도체 칩(300-1)을 포함하고, 제2 미러형 적층 구조(MS2)는 제3 반도체 칩(200-2) 및 제4 반도체 칩(300-2)을 포함할 수 있다.
제1 미러형 적층 구조(MS1)는 제1 접착 부재(270-1)를 통해 기판(100) 상에 적층될 수 있다. 제1 미러형 적층 구조(MS1)는 도 1의 반도체 패키지(1000) 내의 제1 반도체 칩(200)과 제2 반도체 칩(300)으로 구성된 미러형 적층 구조와 동일하므로 그에 대한 상세한 설명은 생략한다.
제2 미러형 적층 구조(MS2)는 제2 접착 부재(270-2)를 통해 제1 미러형 적층 구조(MS1) 상에 적층될 수 있다. 좀더 구체적으로 제3 반도체 칩(200-2)이 제2 반도체 칩(300-1)의 비활성면 상에 제2 접착 부재(270-2)를 통해 적층되고, 제3 반도체 칩(200-2) 상에 제4 반도체 칩(300-2)이 플립-칩 방식으로 적층되어 상기 제2 미러형 적층 구조(MS2)가 구현될 수 있다. 제2 접착 부재(270-2)는 제1 접착 부재(270-1)와 동일할 수 있다. 예컨대, 제2 접착 부재(270-2)는 DAF일 수 있다.
제2 미러형 적층 구조(MS2)는 기판(100) 대신 제3 반도체 칩(200-2) 상에 적층된다. 그에 따라, 제2 미러형 적층 구조(MS2)와 기판 패드(140)를 연결하는 제2 와이어(250-2)가 제1 미러형 적층 구조(MS1)와 기판 패드(140)를 연결하는 제1 와이어(250-1)보다 길어질 수 있다. 그 외 제2 미러형 적층 구조(MS2)는 제1 미러형 적층 구조(MS1)와 거의 동일할 수 있다. 따라서, 그에 대한 구체적인 설명은 생략한다.
한편, 본 실시예의 반도체 패키지(2000)에서, 제1 미러형 적층 구조(MS1)의 제1 와이어(250-1)와 제2 미러형 적층 구조(MS2)의 제2 와이어(250-2)가 동일한 하나의 기판 패드(140)로 연결되는 관계를 가졌지만, 본 실시예의 반도체 패키지(2000)가 그러한 연결 관계에 한정되는 것은 아니다. 예컨대, 제1 미러형 적층 구조(MS1)의 제1 와이어(250-1)와 제2 미러형 적층 구조(MS2)의 제2 와이어(250-2)가 서로 다른 기판 패드로 연결될 수도 있다. 이러한 경우, 기판 패드는 기판(100)의 양쪽 에지 부분에 2열로 배열되고 안쪽 열의 기판 패드는 제1 미러형 적층 구조(MS1)의 제1 와이어(250-1)에 연결되고, 바깥쪽 열의 기판 패드는 제2 미러형 적층 구조(MS2)의 제2 와이어(250-2)에 연결될 수 있다. 이러한 연결 관계는 2개의 채널을 이용하여 데이터를 입출력하는 데에 이용할 수 있다. 예컨대, 제1 미러형 적층 구조(MS1)는 제1 채널을 통해 데이터를 입출력하고, 제2 미러형 적층 구조(MS2)는 제2 채널을 통해 데이터를 입출력할 수 있다.
본 실시예의 반도체 패키지(2000)는 4개의 반도체 칩을 포함함으로써, 고용량 및 고집적도의 반도체 패키지를 구현할 수 있도록 한다. 또한, 본 실시예의 반도체 패키지(2000) 구조에서도, 스트레스 버퍼층(400)이 기판(100)의 에지 부분들에 배치됨으로써, 기판(100)에 가해지는 스트레스를 완충시킬 수 있고, 그에 따라 기판(100)의 휘어짐 및 기판(100)의 하부에 배치된 외부 연결 부재(600)의 불량을 방지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 9를 참조하면, 본 실시예의 반도체 패키지(2000a)는 밀봉재(500a) 구조만을 제외하고 도 8의 반도체 패키지(2000)와 유사할 수 있다. 즉, 본 실시예의 반도체 패키지(2000a)에서 밀봉재(500a)는 제2 미러형 적층 구조(MS2)의 제4 반도체 칩(300-2)의 비활성면(NACT)을 노출시킬 수 있다. 제4 반도체 칩(300-2)의 비활성면(NACT)은 노출되어도 제4 반도체 칩(300-2) 내부의 소자들에 아무런 영향을 끼치지 않을 수 있다.
본 실시예의 반도체 패키지(2000a) 구조에서, 밀봉재(500a)가 제4 반도체 칩(300-2)의 상면을 노출시키도록 형성됨으로써, 반도체 패키지(2000a)의 높이가 최소화될 수 있고, 그에 따라 반도체 패키지의 사이즈 축소 및 박막화에 기여할 수 있다. 이와 같이 최상부의 반도체 칩, 즉 제4 반도체 칩(300-2)의 상면을 노출시키는 밀봉재(500a) 구조는 e-MUF 공정 또는 그라인딩 공정을 통해 구현될 수 있다.
본 실시예의 반도체 패키지(2000a)에서도 기판(100)의 에지 부분에 스트레스 버퍼층(400)이 배치됨으로써, 기판(100)에 가해지는 스트레스를 완충시킬 수 있고, 그에 따라 기판(100)의 휘어짐을 방지하고 기판(100)의 하부에 배치되는 외부 연결 부재(600)의 불량을 방지할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 10을 참조하면, 본 실시예의 반도체 패키지(3000)는 기판(100) 상에 n쌍의 미러형 적층 구조(MS1, ..., MSn)를 포함할 수 있다. 여기서, n은 3 이상의 정수일 수 있다. 예컨대, 본 실시예의 반도체 패키지(3000) 구조에서, 제1 미러형 적층 구조(MS1)는 제1 반도체 칩(200-1) 및 제2 반도체 칩(300-1)을 포함하고, 제2 미러형 적층 구조는 제3 반도체 칩(미도시) 및 제4 반도체 칩(미도시)을 포함하며, 제n 미러형 적층 구조(MSn)는 제2n-1 반도체 칩(200-n) 및 제2n 반도체 칩(300-n)을 포함할 수 있다.
제1 내지 제n 미러형 적층 구조(MS1, ..., MSn) 각각은 도 1의 반도체 패키지(1000) 내의 제1 반도체 칩(200)과 제2 반도체 칩(300)으로 구성된 미러형 적층 구조와 동일할 수 있다. 다만, 제2 미러형 적층 구조부터는 기판(100)이 아닌 하부에 배치된 미러형 적층 구조 상에 적층될 수 있다. 또한, 상부 쪽의 미러형 적층 구조일수록 기판(100)으로부터 멀어지므로, 상부 쪽의 미러형 적층 구조일수록 기판 패드(140)로 연결되는 해당 와이어가 길어질 수 있다. 그 외의 내용은 도 1의 반도체 패키지(1000) 부분에서 이미 설명하였으므로 여기에서는 생략한다.
본 실시예의 반도체 패키지(3000)는 6개 이상의 반도체 칩을 포함함으로써, 고용량 및 고집적도의 반도체 패키지를 구현할 수 있도록 한다. 또한, 본 실시예의 반도체 패키지(3000) 구조에서도, 스트레스 버퍼층(400)이 기판(100)의 에지 부분들에 배치됨으로써, 기판(100)에 가해지는 스트레스를 완충시킬 수 있고, 그에 따라 기판(100)의 휘어짐 및 기판(100)의 하부에 배치된 외부 연결 부재(600)의 불량을 방지할 수 있다.
도 11a 및 도 11b은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도 및 평면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 11a 및 도 11b을 참조하면, 본 실시예의 반도체 패키지(2000b)는 도 8의 반도체 패키지(2000)와 같이 2쌍의 미러형 적층 구조(MS1, MS2a)를 포함할 수 있다. 그러나 2쌍의 미러형 적층 구조(MS1, MS2a)의 적층 방법, 그리고 2쌍의 미러형 적층 구조(MS1, MS2a)와 기판(100)과의 연결 관계는 도 8의 반도체 패키지(2000)와 다를 수 있다.
즉, 도 8의 반도체 패키지(2000) 구조에서, 하부의 제1 미러형 적층 구조(MS1)와 상부의 제2 미러형 적층 구조(MS2)는 동일한 적층 구조를 가지며, 하나의 기판 패드(140)에 제1 미러형 적층 구조(MS1)로 연결되는 제1 와이어(250-1)와 제2 미러형 적층 구조(MS2)로 연결되는 제2 와이어(250-2)가 동시에 연결되는 구조를 가질 수 있다. 다시 말해서, 제1 반도체 칩(200-1)과 제3 반도체 칩(300-1)의 패드들, 재배선들, 및 범프들의 위치가 서로 동일하고, 또한 제2 반도체 칩(200-2)과 제4 반도체 칩(300-2)의 패드들, 재배선들, 및 범프들의 위치가 서로 동일할 수 있다.
이에 반해, 본 실시예의 반도체 패키지(2000b)에서는 제1 미러형 적층 구조(MS1)와 상부의 제2 미러형 적층 구조(MS2a)는 90°또는 270°서로 엇갈린 구조로 적층될 수 있다. 그에 따라, 제1 미러형 적층 구조(MS1)는 도 1의 반도체 패키지(1000)와 같이 기판(100)의 제1 기판 패드(140-1)와 제1 와이어(250-1)를 통해 연결될 수 있다. 그러나, 제2 미러형 적층 구조(MS2a)는 제1 미러형 적층 구조(MS1)와 90°또는 270°서로 엇갈려 있는바, 본딩 패드들(미도시)이 제2 방향(y 방향)의 상하 에지 부분에 제1 방향(x 방향)을 따라 배치될 수 있다. 또한, 기판(100) 상에 제2 기판 패드(140-2)가 기판(100)의 상하 에지 부분에 제1 방향을 따라 배치될 수 있다. 그에 따라, 본딩 패드와 제2 기판 패드(140-2)를 연결하는 제2 와이어(250-2a)가 기판(100)의 상하 에지 부분에 제1 방향을 따라 배치될 수 있다.
본 실시예의 반도체 패키지(2000b) 구조는 제1 미러형 적층 구조(MS1)와 제2 미러형 적층 구조(MS2a)가 서로 다른 채널을 이용하여 데이터를 입출력할 때 유리할 수 있다. 즉, 2채널에 대응하는 기판 패드가 기판(100)의 양쪽 에지 부분에만 배치되면 기판 패드의 배치 영역이 충분하게 확보되지 않을 수 있다. 또한, 기판(100)의 양쪽 에지 부분에 스트레스 버퍼층(400)이 배치된다는 점을 고려할 때, 2채널의 기판 패드를 위한 공간 확보는 더욱 어려울 수 있다. 그러나 본 실시예의 반도체 패키지(2000b)는 기판(100)의 4 측면의 에지 부분에 기판 패드를 형성함으로써, 2채널의 기판 패드를 위한 배치 영역을 충분히 확보할 수 있다.
한편, 도 11a의 본 실시예의 반도체 패키지(2000b)에서 제1 미러형 적층 구조(MS1)와 제2 미러형 적층 구조(MS2a)의 제1 방향(x 방향) 폭이 거의 동일한 것으로 도시되고 있다. 이는 반도체 칩들이 제1 방향 폭과 제2 방향 폭이 동일한 정사각형 구조를 갖는다고 가정한 것이다. 그러나 만약 반도체 칩들이 정사각형 구조가 아니라 직사각형 구조인 경우에는, 도 11a에서 본 실시예의 반도체 패키지(2000b)에서 제1 미러형 적층 구조(MS1) 및 제2 미러형 적층 구조(MS2a) 중 어느 하나의 반도체 칩들의 측면은 다른 하나의 반도체 칩들의 측면보다 돌출된 구조를 가질 수 있다.
본 실시예의 반도체 패키지(2000b)는 다채널을 이용하는 반도체 패키지 구조에서 기판 패드 확보에 유리할 수 있다. 또한, 스트레스 버퍼층(400)이 기판(100)의 에지 부분들에 배치됨으로써, 여전히 기판(100)에 가해지는 스트레스를 완충시킬 수 있고, 그에 따라 기판(100)의 휘어짐이 방지되고 기판(100)의 하부에 배치된 외부 연결 부재(600)의 불량이 방지될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 12를 참조하면, 본 실시예의 반도체 패키지(1000h)는 기판(100) 상에 하나의 반도체 칩(200)을 포함할 수 있다. 반도체 칩(200)은 접착 부재(270)를 통해 비활성면(NACT)이 기판(100)을 향하도록 기판(100) 상에 접착 고정될 수 있다. 반도체 칩(200)의 활성면(ACT)의 양쪽 에지에는 본딩 패드(230)가 배치될 수 있다. 반도체 칩(200)은 본딩 패드(230)와 와이어(250)를 통해 기판 패드(140)에 전기적으로 연결될 수 있다.
본 실시예의 반도체 패키지(1000h)에서도, 기판(100)의 양쪽 에지 부분에 스트레스 버퍼층(400)이 배치될 수 있다. 이러한 스트레스 버퍼층(400)은 도 2a의 구조로 배치될 수 있다. 그러나 그에 한정되지 않고, 도 2b 내지 도 2e, 및 도 5b 등과 같이 다양한 구조로 배치될 수 있음은 물론이다. 이러한 스트레스 버퍼층(400)의 존재로 인해 본 실시예의 반도체 패키지(1000h)는 기판(100)에 가해지는 스트레스가 완충될 수 있고, 기판(100)의 휘어짐 및 외부 연결 부재(600)의 불량이 방지될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 13을 참조하면, 본 실시예의 반도체 패키지(2000c)는 기판(100) 상에 적층된 4개 반도체 칩(200-1, 200-2, 200-3, 200-4)을 포함할 수 있다. 반도체 칩들(200-1, 200-2, 200-3, 200-4) 각각은 접착 부재(270)를 통해 비활성면(NACT)이 기판(100)을 향하도록 기판(100) 또는 하부에 배치된 반도체 칩의 활성면(ACT) 상에 접착 고정될 수 있다.
반도체 칩들(200-1, 200-2, 200-3, 200-4)은 도시된 바와 같이 지그재그 형태로 적층될 수 있다. 즉, 제1 및 제3 반도체 칩(200-1, 200-3)은 왼쪽으로 돌출되고, 제2 및 제4 반도체 칩(200-2, 200-4)은 오른쪽으로 돌출되도록 기판(100) 상에 적층될 수 있다. 이러한 지그재그 적층 구조에 기인하여, 반도체 칩들(200-1, 200-2, 200-3, 200-4) 각각의 본딩 패드는 노출된 어느 한쪽 에지 부분에만 배치될 수 있다. 예컨대, 제1 반도체 칩(200-1)의 제1 본딩 패드(230-1)와 제3 반도체 칩(200-3)의 제3 본딩 패드(230-3)는 왼쪽 에지 부분에 배치되고, 제2 반도체 칩(200-2)의 제2 본딩 패드(230-2)와 제4 반도체 칩(200-4)의 제4 본딩 패드(230-4)는 오른쪽 에지 부분에 배치될 수 있다.
반도체 칩들(200-1, 200-2, 200-3, 200-4) 각각은 해당 본딩 패드(230-1, 230-2, 230-3, 230-4) 및 와이어들(250-1, 250-2, 250-3, 250-4)을 통해 기판 패드(140)에 전기적으로 연결될 수 있다. 반도체 칩들(200-1, 200-2, 200-3, 200-4)은 하나의 채널을 이용하여 데이터를 입출력할 수도 있고, 2개의 채널을 통해 데이터를 입출력할 수도 있다. 예컨대, 2개의 채널을 이용하는 경우에, 제1 및 제3 반도체 칩(200-1, 200-3)이 1채널을 이용하고 제2 및 제4 반도체 칩(200-2, 200-4)이 제2 채널을 이용할 수 있다.
한편, 반도체 칩들(200-1, 200-2, 200-3, 200-4)은 지그재그가 아닌 계단형으로 적층될 수도 있다. 또한, 반도체 칩들(200-1, 200-2, 200-3, 200-4)은 4 방향으로 돌출되도록 적층될 수도 있다. 반도체 칩들(200-1, 200-2, 200-3, 200-4)이 4방향으로 돌출되는 경우에, 각각 돌출된 에지 부분에 본딩 패드들이 배치되고, 그에 대응하여 기판(100) 상에 4 측면 에지에 기판 패드들이 배치될 수 있다. 반도체 칩들(200-1, 200-2, 200-3, 200-4)이 4방향으로 돌출되는 경우에는 4개의 채널을 이용하여 데이터를 입출력할 수도 있다.
한편, 본 실시예의 반도체 패키지(2000c) 구조에서 4개의 반도체 칩들을 포함하는 구조를 예시하고 있지만, 본 실시예의 반도체 패키지의 구조가 그에 한정되는 것은 아니다. 즉, 본 실시예의 반도체 패키지 구조는 5개 이상의 반도체 칩을 포함할 수 있다. 예컨대, 본 실시예의 반도체 패키지 구조는 8개의 반도체 칩들을 포함할 수 있고, 8개의 반도체 칩들은 2개씩 4 측면으로 돌출되도록 적층될 수 있다.
본 실시예의 반도체 패키지(2000c)에서도, 기판(100)의 양쪽 에지 부분에 스트레스 버퍼층(400)이 배치될 수 있다. 이러한 스트레스 버퍼층(400)은 도 2a의 구조로 배치될 수 있다. 그러나 그에 한정되지 않고, 도 2b 내지 도 2e, 및 도 5b 등과 같이 다양한 구조로 배치될 수 있음은 물론이다. 이러한 스트레스 버퍼층(400)의 존재로 인해 본 실시예의 반도체 패키지(1000h)는 기판(100)에 가해지는 스트레스가 완충될 수 있고, 기판(100)의 휘어짐 및 외부 연결 부재(600)의 불량이 방지될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 14를 참조하면, 본 실시예의 반도체 패키지(1000i)는 기판(100) 상에 적층된 2개의 반도체 칩(200a, 300a)을 포함할 수 있다. 제1 반도체 칩(200a)은 플립-칩 본딩을 통해 기판(100) 상에 적층될 수 있다. 즉, 제1 반도체 칩(200a)은 활성면(ACT)이 기판(100)을 향하도록 적층되고, 제1 범프(220)를 통해 기판(100)의 제2 기판 패드(140-2)에 전기적으로 연결될 수 있다.
제2 반도체 칩(300a)은 제1 반도체 칩(200a) 상에 접착 부재(370), 예컨대 DAF를 통해 접착 고정될 수 있다. 제2 반도체 칩(300a)은 비활성면(NACT)이 제1 반도체 칩(200a)을 향하고 활성면(ACT)은 상방을 향할 수 있다. 제2 반도체 칩(300a)의 양쪽 에지 부분에는 본딩 패드(330)가 배치되고, 제2 반도체 칩(300a)은 본딩 패드(330) 및 와이어(350)를 통해 기판(100)의 제1 기판 패드(140)에 전기적으로 연결될 수 있다.
본 실시예의 반도체 패키지(1000i)에서, 기판(100)의 양쪽 에지 부분에 스트레스 버퍼층(400)이 배치될 수 있다. 이러한 스트레스 버퍼층(400)은 도 2a 내지 도 2e, 및 도 5b 등과 같이 다양한 구조로 배치될 수 있다. 이러한 스트레스 버퍼층(400)의 존재로 인해 본 실시예의 반도체 패키지(1000h) 역시 기판(100)에 가해지는 스트레스를 완충될 수 있고, 기판(100)의 휘어짐 및 외부 연결 부재(600)의 불량을 방지될 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 15를 참조하면, 본 실시예의 반도체 패키지(1000j)는 기판(100), 제1 반도체 칩(200b), 제2 반도체 칩(300), 스트레스 버퍼층(400), 밀봉재(500) 및 외부 연결 부재(600)를 포함할 수 있다.
제1 반도체 칩(200b)은 몸체부(211), 배선부(212), TSV(207, Through Silicon Via), 기판 연결 부재(150), 및 상부 보호층(214)을 포함할 수 있다. 이러한 제1 반도체 칩(200b)은 전술한 바와 같이 액티브 웨이퍼(active wafer)를 기반으로 형성될 수 있다. 몸체부(211) 및 배선부(212)는 도 1에서 설명한 바와 같다.
기판 연결 부재(150)는 제1 하부 패드(152) 및 제1 연결 부재(154)를 포함할 수 있다. 제1 하부 패드(152)는 배선부(212)의 하면 상에 도전성 물질로 형성되며, 배선부(212)의 다층 배선을 통해 TSV(207)에 전기적으로 연결될 수 있다. 경우에 따라, TSV(207)는 배선부(212)를 관통하여 형성될 수 있고, 그러한 경우에는 제1 하부 패드(152)는 TSV(207)에 바로 연결될 수도 있다.
제1 하부 패드(152)는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 제1 연결 부재(154)는 제1 하부 패드(152) 상에 형성될 수 있다. 제1 연결 부재(154)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 제1 하부 패드(152) 및 제1 연결 부재(154)의 재질이 상기 재질들에 한정되는 것은 아니다.
제1 연결 부재(154)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에, 제1 연결 부재(154)는 구리 필러(pillar) 및 솔더를 포함할 수 있다. 단일층으로 형성되는 경우에, 제1 연결 부재(154)는 주석-은 솔더나 구리로 형성될 수 있다.
TSV(207)는 몸체부(211)를 관통하여 제1 하부 패드(152)에 연결될 수 있다. 본 실시예에서, TSV(207)는 비아-미들(Via-middle) 구조로 형성되었지만, 이에 한하지 않고, TSV(207)는 비아-퍼스트(Via-first) 또는 비아-라스트(Via-last) 구조로 형성될 수 있음은 물론이다. 참고로, TSV는 비아-퍼스트, 비아-미들, 및 비아-라스트 구조로 나누어질 수 있다. 비아-퍼스트는 집적 회로층이 형성되기 전에 TSV가 형성되는 구조를 지칭하고, 비아-미들은 집적 회로층 형성 후 배선부(212)가 형성되기 전에 TSV가 형성되는 구조를 지칭하며, 비아-라스트는 배선부(212)가 형성된 후에 TSV가 형성되는 구조를 지칭한다. 본 실시예에서 TSV(207)는 배선부(212)가 형성된 후에 TSV가 형성되는 비아-미들 구조로 형성되며, 비아-미들 구조에 기인하여 TSV(207)는 몸체부(211)를 관통하여 배선부(212)까지 형성될 수 있다.
TSV(207)는 적어도 하나의 금속을 포함할 수 있다. 예를 들어, TSV(207)는 장벽 금속층(미도시) 및 배선 금속층(미도시)을 포함할 수 있다. 상기 장벽 금속층은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 상기 배선 금속층은 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 배선 금속층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 배선 금속층은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나, TSV(207)의 재질이 상기의 물질에 한정되는 것은 아니다. 상기 장벽 금속층 및 배선 금속층은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, TSV(207)는 및 몸체부(211) 사이에 상기 스페이서 절연층(미도시)이 개재될 수 있다. 상기 스페이서 절연층은 몸체부(211) 내의 회로 소자들과 TSV(207)가 직접 접촉되는 것을 막아줄 수 있다. 상기 스페이서 절연층은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이서 절연층을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 스페이서 절연층은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다. 이러한 상기 스페이서 절연층은 TSV(207)의 상면에는 형성되지 않을 수 있다.
상부 보호층(214)은 제1 반도체 칩(200b)을 보호하는 기능을 한다. 상부 보호층(214)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 상부 보호층(214)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성될 수 있다.
상부 보호층(214) 상으로는 상부 패드(132)가 배치될 수 있다. 상부 패드(132)는 상부 보호층(214)을 관통하는 TSV(207)에 전기적으로 연결될 수 있다. 상부 패드(132)는 TSV(207)의 형성 공정에서 형성될 수 있다. 한편, 상부 패드(132)는 TSV(207) 상에 바로 형성되지 않고 재배선(미도시)을 통해 TSV(207)와 연결되는 구조로 형성될 수도 있다.
제2 반도체 칩(300)은 몸체부(311), 배선부(312), 및 칩 연결 부재(320)를 포함할 수 있다. 몸체부(311) 및 배선부(312)는 제1 반도체 칩(200b)의 몸체부(211) 및 배선부(212)에 대해 설명한 바와 같다. 그에 따라, 그에 대한 상세한 설명은 생략한다. 제1 반도체 칩(200b)과 달리 제2 반도체 칩(300)의 몸체부(311)에는 TSV가 형성되지 않을 수 있다. 그러나 제2 반도체 칩(300)에 TSV가 포함되는 것을 전적으로 배제하는 것은 아니다.
칩 연결 부재(320)는 제2 하부 패드(322) 및 제2 연결 부재(324)를 포함할 수 있다. 제2 하부 패드(322)는 배선부(312)의 하면 상에 도전성 물질로 형성되며, 배선부(312)의 다층 배선을 통해 몸체부(311) 내의 집적 회로층(미도시)에 전기적으로 연결될 수 있다. 제2 하부 패드(322)의 재질이나 형성 방법은 제1 반도체 칩(200b)의 제1 하부 패드(152)에서 전술한 바와 같다. 제2 연결 부재(324)는 제2 하부 패드(322) 상에 형성될 수 있다. 제2 연결 부재(324)의 재질이나 형성 방법 역시 제1 반도체 칩(200b)의 제1 연결 부재(154)에서 전술한 바와 같다. 다만, 제2 연결 부재(324)는 제1 연결 부재(154)보다는 작은 사이즈 및 작은 간격을 가지고 형성될 수 있다. 물론, 제2 연결 부재(324)의 사이즈와 간격이 제1 연결 부재(154)와 실질적으로 동일할 수도 있다.
제2 연결 부재(324)가 제1 반도체 칩(200b)의 상부 패드(132)와 결합함으로써, 제2 반도체 칩(300) 내의 집적 회로들이 제1 반도체 칩(200b)의 TSV(207)를 거쳐 기판(100)의 외부 연결 부재(600)에 전기적으로 연결될 수 있다. 이와 같이 제2 연결 부재(324)가 제1 반도체 칩(200b)의 상부 패드(132)와 결합하기 때문에, 제2 연결 부재(324)의 배치 위치가 제1 반도체 칩(200b)의 TSV(207)의 배치 위치에 따라 결정될 수 있다. 물론, 상부 패드(132)가 TSV(207) 상에 바로 배치되지 않고 재배선을 통해 다른 부분에 배치되는 경우에는 제2 연결 부재(324)는 TSV(207)와는 다른 위치에 배치될 수 있다.
제1 반도체 칩(200b) 및 제2 반도체 칩(300)은 모두 메모리 소자 또는 비메모리 소자일 수 있고, 또는 어느 하나는 메모리 소자이고 다른 하나는 비메모리 소자일 수 있다. 예컨대, 제1 반도체 칩(200b)은 로직 소자이고 제2 반도체 칩(300)은 메모리 소자일 수 있다. 또한, 도시된 바와 같이 제1 반도체 칩(200b)의 사이즈가 제2 반도체 칩(300)의 사이즈보다 클 수 있다. 이는 비교적 사이즈가 큰 기판(100) 상에 제1 반도체 칩(200b)이 실장되는 구조에 기인할 수 있다. 예컨대, 제1 반도체 칩(200b)의 사이즈를 크게 하여 기판 연결 부재(150)를 크게, 그리고 큰 간격으로 배치함으로써, 제1 반도체 칩(200b)의 기판(100) 상으로의 실장 공정을 용이하게 진행할 수 있다. 물론, 제1 반도체 칩(200b)의 사이즈가 제2 반도체 칩(300)의 사이즈와 실질적으로 동일하게 형성되는 것을 배제하는 것은 아니다.
한편, 제1 반도체 칩(200b)과 제2 반도체 칩(300) 사이에 밀봉재(500)와 별도로 갭필부(미도시)가 채워질 수 있다. 물론, 별도의 갭필부 없이 밀봉재(500)가 제1 반도체 칩(200b)과 제2 반도체 칩(300) 사이를 채울 수도 있다. 상기 갭필부는 플럭싱(fluxing) 효과를 나타내는 비도전성 접착제 또는 비도전성 테이프로 형성될 수 있다. 여기서, "플럭싱 효과를 나타낸다"는 의미는 통상의 수지계 플럭스의 경우에서와 마찬가지로, 납땜 된 몸체의 금속표면을 피복하여 대기를 차단하도록 형성된 도포막이, 그의 활성성분에 기인하여, 솔더링 시에 금속표면 상의 산화금속을 환원시키고, 동시에, 도포막이 용융된 솔더에 의하여 밀려나며, 그에 의하여 용융된 솔더가 금속표면과 접촉하고 잔여 도포막이 회로소자의 사이에서 절연물질로서 기능하게 되는 현상을 의미할 수 있다.
그 외 기판(100), 스트레스 버퍼층(400), 밀봉재(500), 및 외부 연결 부재(600) 등은 도 1의 반도체 패키지(1000)에서 설명한 바와 같다. 따라서, 그에 대한 상세한 설명은 생략한다. 한편, 본 실시예의 반도체 패키지(1000j)에서도 패키지의 높이를 낮추기 위하여 제2 반도체 칩(300)의 상면이 노출되도록 밀봉재(500)가 형성될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 16을 참조하면, 본 실시예의 반도체 패키지(3000a)는 기판(100) 상에 적어도 3개의 반도체 칩을 포함할 수 있다. 예컨대, 반도체 패키지(3000a)는 제1 반도체 칩(200-1), 제2 반도체 칩(200-2), ..., 제N-1 반도체 칩(200-(N-1)) 및 제N 반도체 칩(200-N)을 포함할 수 있다. 여기서, N은 3 이상의 정수일 수 있다.
제1 반도체 칩(200-1), 제2 반도체 칩(200-2), ..., 제N-1 반도체 칩(200-(N-1))은 모두 TSV를 포함하는 반도체 칩일 수 있다. 또한, 제N 반도체 칩(200-N)은 최상단 칩으로서 TSV를 포함하지 않는 반도체 칩일 수 있다.
한편, 제3 반도체 칩(200-3) 상면에 상부 패드(132)만 도시되어 있지만, 이는 편의상 칩 단위로 도면을 도시한 것이고, 실제로는 제3 반도체 칩(200-3)의 상부 패드(132)와 그 상부에 배치된 반도체 칩의 칩 연결 부재가 서로 연결될 수 있다. 또한, 제N-1 반도체 칩(200-(N-1))의 하면 부분에도 동일한 개념이 적용될 수 있다.
본 실시예의 반도체 패키지(3000a)에서도 패키지의 높이를 낮추기 위하여 최상단 반도체 칩, 예컨대, 제N 반도체 칩(200-N)의 상면이 노출되도록 밀봉재(500)가 형성될 수 있다. 본 실시예의 반도체 패키지(3000a)는 반도체 칩을 3개 이상 포함한다는 점을 제외하고 도 15의 반도체 패키지(1000j)와 거의 동일할 수 있다. 따라서, 더 이상의 상세한 설명은 생략한다.
도 17a 및 17b는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도 및 평면도이다. 여기서, 도 17a는 도 17b의 Ⅱ-Ⅱ을 절단한 부분에 대응할 수 있다. 설명의 편의를 위해 앞 부분에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 17a 및 17b를 참조하면, 본 실시예의 반도체 패키지(1000k)는 기판(100a) 및 밀봉재(500b)를 제외하고 도 1의 반도체 패키지(1000)와 거의 유사할 수 있다. 즉, 기판(100a)의 중심 부분에 윈도우(W)가 형성될 수 있다. 윈도우(W)는 밀봉재(500b)로 반도체 칩들을 밀봉하는 몰딩 공정에서, 액상의 밀봉재의 흐름을 원활하게 하기 위하여 기판(100a)의 중심 부분에 길쭉한 도랑 형태로 형성된 관통 홀일 수 있다. 한편, 일반적으로 EMC가 밀봉재로 자주 사용되기 때문에, 윈도우(W)는 EMC 윈도우로 불리기도 한다.
몰딩 공정에서 윈도우(W)를 통해 액상의 밀봉재가 흘러 들어가서 경화됨으로써, 도 17A에 도시된 바와 같이 밀봉재 돌출부(520)가 형성될 수 있다. 이러한 밀봉재 돌출부(520)는 리벳의 머리와 같은 구조로 형성됨으로써, 기판(100a)을 밀봉재(500b) 및/반도체 칩들(200, 300)에 견고하게 결합시키는 기능을 할 수 있다.
도 18a 및 도 18b는 각각 메모리 모듈에 대한 상면도 및 하면도이고, 도 18c는 도 18a의 Ⅲ-Ⅲ'을 절단한 부분을 보여주는 단면도이다.
도 18a 내지 도 18c를 참조하면, 메모리 모듈(10000)은 모듈 기판(1500), 반도체 패키지(1000), 및 버퍼 칩(5000)을 포함할 수 있다.
모듈 기판(1500)은 도 1의 반도체 패키지(1000)의 기판(100)과 유사할 수 있다. 그러나 기판(100)보다는 두께가 두껍고 배선층의 수가 많을 수 있다. 예컨대, 모듈 기판(1500)은 페놀 또는 에폭시글래스(또는 FR-4) 수지 등을 일정 두께로 압축한 판 위에 동박(Cu foil)을 입힌 후, 동박을 패터닝하여 회로 배선을 형성함으로써, 구현될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3층 이상으로 형성할 수 있고, 동박의 층수에 따라, 3개 이상의 배선층이 포함되도록 할 수도 있다.
모듈 기판(1500)은 한쪽 면에만 배선을 형성한 단면 PCB(Single layer PCB), 그리고 양쪽 면에 배선을 형성한 양면 PCB(Double layer PCB)로 구별될 수 있다. 본 실시예에의 메모리 모듈(10000)에서, 모듈 기판(1500)은 양면 PCB일 수 있다. 모듈 기판(1500)의 양면 상에는 도시된 바와 같이 다수의 반도체 패키지(1000) 및 버퍼 칩(5000)이 솔더 볼과 같은 연결 부재를 통해 실장될 수 있다. 예컨대, 서버향의 메모리 모듈의 경우 하나의 모듈 기판(1500)에 36개의 반도체 패키지(1000)가 실장될 수 있다.
반도체 패키지(1000)는 도 1의 반도체 패키지(1000)일 수 있다. 그러나 그에 한하지 않고, 도 1 내지 도 17b에서 예시한 다양한 반도체 패키지가 모듈 기판(1500) 상에 실장될 수 있음은 물론이다. 한편, 반도체 패키지(1000)는 도 18c에서 볼 수 있듯이 외부 연결 부재(600)를 통해 모듈 기판(1500) 상에 실장될 수 있다.
전술한 바와 같이, 기존 반도체 패키지의 경우 기판(100)과 밀봉재(500)의 CTE 차이로 인한 기판(100)에 가해지는 스트레스 때문에, 기판(100)이 휘어지고 그에 따라 외부 연결 부재(60)의 접속 불량, 크랙, 분리 등의 불량이 발생하여 BLR의 TC 신뢰도가 취약해지는 문제가 있다. 그러나 본 실시예의 반도체 패키지(1000)는 기판(100)의 에지 부분에 스트레스 버퍼층(400)이 배치되고, 그러한 스트레스 버퍼층(400)에 존재로 인하여 기판(100)의 휘어짐 및 외부 연결 부재(600)의 불량이 방지될 수 있다. 그에 따라, 반도체 패키지들(1000)이 모듈 기판(1500) 상에 견고하게 고정 및 유지되어 BLR의 TC 신뢰도 향상에 기여할 수 있다.
버퍼 칩(5000)은 디램과 메모리 컨트롤러 사이에 배치되어 데이터 전송을 중계하는 기능을 한다. 예컨대, 버퍼 칩(5000)은 AMB(Advanced Memory Buffer)일 수 있고, 이러한 AMB은 메모리 모듈에 장착된 모든 디램과 연결되어 메모리 컨트롤러로부터 전달된 데이터를 디램에 저장하고 요청된 데이터를 디램으로부터 읽어 들여 메모리 컨트롤러로 전송할 뿐만 아니라, 다음 슬롯에 장착된 메모리 모듈의 AMB로 메모리 컨트롤러의 데이터 저장 및 요청을 전달할 수도 있다. 이러한 버퍼 칩(5000)이 구비됨으로써, 높은 전송 대역폭 및 고용량의 메모리 모듈의 구현을 가능케 한다. 경우에 따라, 본 실시예의 메모리 모듈(10000)에서 버퍼 칩(5000)은 생략될 수도 있다.
여기서, 1520는 모듈 기판(1500)의 단자 핀들을 지칭하며, 이러한 단자 핀들이 모듈 기판(1500) 한쪽 면에만 형성되는 경우 메모리 모듈은 SIMM(Single In-line Memory Module)이 되며, 모듈 기판(1500)의 양쪽 면으로 형성되는 경우 메모리 모듈은 DIMM(Dual In-line Memory Module)이 된다. 모듈 기판(1500)은 노트북, 스마트 폰, 서버 컴퓨터 등에서 메인 보드의 소켓에 삽입되고, 단자 핀들(1520)을 통해 모듈 기판(1500)과 메인 보드 간의 전기적인 접촉이 이루어질 수 있다.
도 19a 내지 도 19f는 반도체 패키지에 대한 제조 과정을 보여주는 단면도들이다.
도 19a를 참조하면, 기판(100) 상에 스트레스 버퍼층(400)을 형성한다.
기판(100)은 바디층(110), 하부 보호층(120), 및 상부 보호층(130)을 포함할 수 있다. 기판(100)의 상면에는 기판 패드(140)가 배치되고, 하면에는 외부 하부 패드(620)가 배치될 수 있다. 한편, 기판(100)은 MUF용 PCB로서, 다수의 제1 반도체 칩들이 수평적으로 적층될 수 있는 길쭉한 직사각형 형태의 스트립(strip) 기판일 수 있다.
스트레스 버퍼층(400)은 반도체 패키지의 다른 구성요소들에 비해 비교적 낮은 모듈러스를 가질 수 있다. 예컨대, 스트레스 버퍼층(400)은 0.1 ~ 500 MPa 정도의 낮은 모듈러스를 가지며 또한, 100 ~ 1000 ppm 정도의 높은 CTE를 가질 수 있다. 스트레스 버퍼층(400)은 액상 타입의 물질을 기판(100) 상에 프린팅, 또는 증착 방법을 통해 도포하여 형성하거나, 또는 필름 타입의 박막을 기판(100) 상에 필름 라미네이션(film lamination) 등을 통해 접착하여 형성할 수 있다. 여기서, 프린팅은 스탬프(stamp)를 이용한 프린팅, 레이저 프린팅, 스크린 프린팅, 스텐실 프린팅, 잉크젯 프린팅, 롤프린팅 등 다양한 프린팅 방법을 포함할 수 있다.
이러한 스트레스 버퍼층(400)은 기판(100) 상에 원하는 형태로 다양하게 형성될 수 있다. 예컨대, 도 2a 내지 도 2e 및 도 5b 등에 예시된 바와 같은 다양한 형태로 스트레스 버퍼층(400)이 기판(100) 상에 형성될 수 있다.
도 19b를 참조하면, 기판(100) 상에 제1 반도체 칩(200)을 실장 한다. 즉, 제1 반도체 칩(200)은 접착 부재(270)를 이용하여 제1 반도체 칩(200)의 비활성면(NACT)이 기판(100)을 향하도록 접착 고정하고, 와이어(250)로 제1 반도체 칩(200)의 본딩 패드(미도시)와 기판(100)의 기판 패드(140)를 전기적으로 연결함으로써, 제1 반도체 칩(200)을 기판(100) 상에 실장 한다.
참고로, 제1 반도체 칩(200)은 미러형 적층 구조를 형성하기 위해 제1 반도체 칩(200)의 활성면(ACT)에는 도 7a에 예시된 바와 같은 패드들, 재배선들, 범프들이 배치될 수 있다. 도 19b에서는 편의상 범프 패드(225), 재배선(240) 및 제1 범프(220)만이 도시되고 있다.
도 19c를 참조하면, 제1 반도체 칩(200) 상에 제2 반도체 칩(300)을 플립-칩 방식으로 실장 한다. 즉, 제2 반도체 칩(300)의 제2 범프(320)와 제1 반도체 칩(200)의 제1 범프(220)가 물리적 전기적 결합하도록 제2 반도체 칩(300)을 제1 반도체 칩(200) 상에 적층 한다. 한편, 미러형 적층 구조를 형성하기 위해 제2 반도체 칩(300)의 활성면(ACT) 상에는 도 7b에 예시된 바와 같은 패드들, 재배선들, 범프들이 배치될 수 있다. 도 19c에서는 편의상 제2 범프(320)만이 도시되고 있다.
도 19d를 참조하면, 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 밀봉재(500)로 밀봉한다. 밀봉재(500)는 MUF 공정 또는 e-MUF 공정을 통해 형성될 수 있다. e-MUF 공정으로 밀봉재(500)가 형성된 경우에는 제2 반도체 칩(300)의 상면, 즉 비활성면(NACT)이 밀봉재(5000로부터 노출될 수 있다. 한편, 도시된 바와 같이 밀봉재(500)는 스트레스 버퍼층(400)도 함께 밀봉할 수 있다.
도 19e를 참조하면, 기판(100) 하면의 외부 하부 패드(620) 상에 접속 부재(630), 예컨대 솔더 볼을 배치하여 외부 연결 부재(600)를 완성한다. 이러한 외부 연결 부재(600)는 반도체 패키지를 모듈 기판에 실장시키기 위한 접속 단자들일 수 있다.
도 19f를 참조하면, 화살표(S)로 표시된 방향으로 소잉과 같은 싱귤레이션 공정을 통해 각각 미러형 적층 구조를 포함한 반도체 패키지(1000)로 개별화한다. 한편, 반도체 패키지(1000)는 도시된 바와 같이 밀봉재(500) 측면으로 스트레스 버퍼층(400)의 측면이 노출될 수 있다. 그러나 소잉이 될 부분에는 스트레스 버퍼층(400)을 형성하지 않음으로써, 도 4에 예시된 바와 같이 스트레스 버퍼층(400)의 측면이 밀봉재(500)로부터 노출되지 않도록 할 수도 있다.
도 20은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 20을 참조하면, 메모리 카드(7000) 내에서 제어기(7100)와 메모리(7200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(7100)에서 명령을 내리면, 메모리(7200)는 데이터를 전송할 수 있다. 제어기(7100) 및/또는 메모리(7200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(7200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(7000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi-media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 21은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 21을 참조하면, 전자시스템(8000)은 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)를 포함할 수 있다. 전자시스템(8000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(8100)는 프로그램을 실행하고, 전자시스템(8000)을 제어하는 역할을 할 수 있다. 제어기(8100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(8200)는 전자시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(8000)은 입/출력 장치(8200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(8200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(8100)에서 처리된 데이터를 저장할 수 있다. 제어기(8100) 및 메모리(8300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(8400)는 상기 전자시스템(8000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)는 버스(8500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(8000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 22는 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 22는 도 21의 전자 시스템(8000)이 모바일 폰(9000)에 적용되는 예를 보여주고 있다. 그밖에, 전자시스템(8000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a: 기판, 105: 내부 회로, 110: 바디층, 120: 하부 보호층, 130: 상부 보호층, 132: 상부 패드, 140: 기판 패드, 150: 기판 연결 부재, 152: 제1 하부 패드, 154: 제1 연결 부재, 200, 200a, 200b: 반도체 칩, 207: TSV, 210: 몸체부, 212: 배선부, 214: 상부 보호층, 220: 제1 범프, 225: 범프 패드, 230: 본딩 패드, 240: 재배선, 250: 와이어, 270: 접착 부재, 280: 입출력 버퍼 회로, 290: 제1 단자, 300, 300a: 제2 반도체 칩, 305: 내부 회로, 310: 제2 입출력 패드들, 312: 배선부, 320: 범프, 322: 제2 하부 패드, 324: 제2 연결 부재, 330: 본딩 패드, 340: 제2 재배선, 350: 와이어, 360: 접속 부재, 370: 접착 부재, 380: 제2 입출력 버퍼 회로, 390: 제2 단자, 400, 400a, 400b, 400c, 400d: 스트레스 버퍼층, 500, 500a, 500b: 밀봉재, 520: 밀봉재 돌출부, 600: 외부 연결 부재, 620: 외부 하부 패드, 630: 접속 부재, 1000a, 1000b, 1000c, 1000d, 1000e, 1000f, 1000g, 1000h, 1000i, 1000j, 1000k, 2000, 2000a, 2000b, 2000c, 3000, 3000a: 반도체 패키지, 1500: 기판, 1520: 단자 핀, 5000: 버퍼 칩, 7000: 카드, 7100: 제어기, 7200: 메모리, 8000: 전자시스템, 8100: 제어기, 8200: 입/출력 장치, 8300: 메모리, 8400: 인터페이스, 8500: 버스, 9000: 모바일 폰, 10000: 메모리 모듈

Claims (20)

  1. 기판;
    상기 기판의 제1 면 상에 배치된 적어도 하나의 반도체 칩;
    상기 제1 면에 반대되는 상기 기판의 제2 면 상에 배치된 다수의 외부 연결 부재;
    상기 다수의 외부 연결 부재 중 적어도 하나의 외부 연결 부재에 대응하여 상기 기판의 제1 면 상에 형성된 스트레스 버퍼층; 및
    상기 적어도 하나의 반도체 칩 및 스트레스 버퍼층을 덮는 밀봉재;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 스트레스 버퍼층은 상기 기판과 밀봉재의 열팽창계수(CTE: Coefficient of Thermal Expansion)의 차이에 따른 스트레스를 완충하는 모듈러스(modulus)를 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 스트레스 버퍼층은 상기 기판보다 낮은 모듈러스를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 스트레스 버퍼층은 상기 기판의 제1 면 상의 상기 적어도 하나의 반도체 칩이 배치된 부분 이외의 부분에 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 스트레스 버퍼층은 상기 적어도 하나의 반도체 칩을 기준으로 상기 기판의 제1 면 상에 대칭 형태로 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 스트레스 버퍼층은 상기 적어도 하나의 반도체 칩의 양측의 상기 기판의 제1 면 상에 형성되거나 또는 상기 적어도 하나의 반도체 칩의 4 측면의 상기 기판의 제1 면 상에 형성된 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 스트레스 버퍼층은 상기 기판의 제1 면 전체에 형성되고,
    상기 적어도 하나의 반도체 칩은 상기 스트레스 버퍼층 상에 배치되는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 적어도 하나의 반도체 칩은 제1 및 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩은 비활성 면이 상기 기판의 제1 면을 향하도록 상기 기판 상에 배치되고, 와이어를 통해 상기 기판에 전기적으로 연결되며,
    상기 제2 반도체 칩은 활성 면이 상기 제1 반도체 칩의 활성 면과 마주보도록 범프를 통해 상기 제1 반도체 칩 상에 적층되고, 상기 범프, 상기 제1 반도체 칩의 재배선, 및 상기 와이어를 통해 상기 기판에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 적어도 하나의 반도체 칩은 제1 내지 제4 반도체 칩을 포함하고,
    상기 제1 반도체 칩은 비활성 면이 상기 기판의 제1 면을 향하도록 상기 기판 상에 배치되고, 제1 와이어를 통해 상기 기판에 전기적으로 연결되며,
    상기 제2 반도체 칩은 활성 면이 상기 제1 반도체 칩의 활성 면과 마주보도록 제1 범프를 통해 상기 제1 반도체 칩 상에 적층되고, 상기 제1 범프, 상기 제1 반도체 칩의 재배선, 및 상기 제1 와이어를 통해 상기 기판에 전기적으로 연결되며,
    상기 제3 반도체 칩은 비활성 면이 상기 기판의 제1 면을 향하도록 상기 제2 반도체 칩 상에 배치되고, 제2 와이어를 통해 상기 기판에 전기적으로 연결되며,
    상기 제4 반도체 칩은 활성 면이 상기 제3 반도체 칩의 활성 면과 마주보도록 제2 범프를 통해 상기 제3 반도체 칩 상에 적층되고, 상기 제2 범프, 상기 제3 반도체 칩의 재배선, 및 상기 제3 와이어를 통해 상기 기판에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 적어도 하나의 반도체 칩은 2개 이상이고, 각각은 와이어 또는 범프를 통해 상기 기판에 전기적으로 연결되고,
    상기 범프를 통해 연결되는 경우에, 상기 기판으로부터 두 번째 이상의 반도체 칩은 관통 전극(Through Silicon Via: TSV)을 통해 상기 기판에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  11. 기판;
    상기 기판의 제1 면 상에 배치되되, 2개씩 활성 면이 서로 마주보도록 미러 형태로 적층된 2n개(n은 1 이상의 정수)의 반도체 칩;
    상기 제1 면에 반대되는 상기 기판의 제2 면 상에 배치된 다수의 외부 연결 부재;
    상기 기판의 제1 면 상의 상기 2n개의 반도체 칩이 배치되지 않은 외곽 부분에 형성된 스트레스 버퍼층; 및
    상기 2n개의 반도체 칩 및 스트레스 버퍼층을 덮는 밀봉재;를 포함하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 스트레스 버퍼층은 상기 기판과 상기 밀봉재 사이에 개재되어 상기 기판이 수축 또는 팽창할 시에 상기 밀봉재로부터의 영향을 감소시키는 모듈러스를 갖는 것을 특징으로 하는 반도체 패키지.
  13. 제11 항에 있어서,
    2개씩의 반도체 칩 중 어느 하나는 마스터 칩이고 다른 하나는 슬레이브 칩인 것을 특징으로 하는 반도체 패키지.
  14. 모듈 기판;
    상기 모듈 기판의 2개의 면 중 적어도 일면 상에 실장된 복수 개의 청구항 1의 반도체 패키지; 및
    상기 모듈 기판의 상기 적어도 일면 상에 실장되어 상기 반도체 패키지에 걸리는 데이터 전송 부하(load)를 감소시키는 버퍼 칩;를 포함하는 메모리 모듈.
  15. 기판의 제1 면 상에 스트레스 버퍼층을 형성하는 단계;
    상기 기판의 제1 면 상에 적어도 하나의 반도체 칩을 배치하는 단계;
    상기 적어도 하나의 반도체 칩 및 스트레스 버퍼층을 덮는 밀봉재를 형성하는 단계; 및
    상기 제1 면에 반대되는 상기 기판의 제2 면 상에 외부 접속 부재를 형성하는 단계;를 포함하는 반도체 패키지 제조방법.
  16. 제15 항에 있어서,
    상기 스트레스 버퍼층은 상기 기판 상에 액상 타입의 물질을 프린팅, 또는 증착 방법을 통해 도포하여 형성하거나, 또는 상기 기판 상에 필름 타입의 박막을 접착하여 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  17. 제15 항에 있어서,
    상기 스트레스 버퍼층은 상기 기판의 제1 면 상의 상기 적어도 하나의 반도체 칩이 배치되지 않은 부분에 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  18. 제15 항에 있어서,
    상기 스트레스 버퍼층은 상기 기판의 제1 면 전체에 형성되고,
    상기 적어도 하나의 반도체 칩을 상기 스트레스 버퍼층 상에 배치하는 것을 특징으로 하는 반도체 패키지 제조방법.
  19. 제15 항에 있어서,
    상기 적어도 하나의 반도체 칩을 배치하는 단계에서,
    상기 기판 상에 다수의 적층 구조체를 형성하고,
    상기 외부 접속 부재를 형성하는 단계 이후에, 각각의 상기 적층 구조체를 포함한 개별 반도체 패키지로 싱귤레이션하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  20. 기판의 제1 면의 외곽 부분 상에 스트레스 버퍼층을 형성하는 단계;
    상기 기판의 제1 면의 중심 부분 상에 2개씩 활성 면이 서로 마주보도록 미러 형태로 2n개(n은 1 이상의 정수)의 반도체 칩을 적층하는 단계;
    상기 2n개의 반도체 칩 및 스트레스 버퍼층을 덮는 밀봉재를 형성하는 단계; 및
    상기 기판의 제2 면 상에 외부 접속 부재를 배치하는 단계;를 포함하고,
    상기 스트레스 버퍼층은 상기 기판과 상기 밀봉재 사이에 개재되어 상기 기판이 수축 또는 팽창할 시에 상기 밀봉재로부터의 영향을 감소시키는 모듈러스를 갖는 반도체 패키지 제조방법.
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