KR102373809B1 - 패키지 구조체 및 그 제조 방법 - Google Patents

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Abstract

패키지 구조체 및 그 제조 방법이 개시된다. 본 발명의 일 측면에 따른 패키지 구조체는 스티프너 기판, 스티프너 기판 상에 적층된 절연층과 회로패턴층, 회로패턴층을 보호하도록 절연층 상에 적층되는 보호층, 회로패턴층으로부터 보호층을 관통하여 돌출 형성되는 제1 전극포스트 및 보호층 중 제1 전극포스트가 돌출되는 방향의 면에 형성되는 칩안착부를 포함한다.

Description

패키지 구조체 및 그 제조 방법{PACKAGE STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 발명은 패키지 구조체 및 그 제조 방법에 관한 것이다.
메모리 패키지용 기판 등에 주로 사용되는 패키지 기판의 경우 소형화, 고속화, 고기능화라는 전자 기기의 요구에 대응하기 위해, 새로운 형태가 계속해서 개발되고 그 종류가 다양해 지고 있는 실정이다.
특히, 패키지 기판의 소형화 및 박형화는 중요한 과제가 되고 있으며, 대용량의 메모리를 고밀도로 패키징하기 위한 연구가 활발히 진행되고 있다.
하지만, 메모리 패키지용 기판의 경우 그 제조 과정에서 기판이 충분한 강성을 가지고 버텨 주지 못하면 휨이 발생하게 되고, 소형화 및 박형화에 따라 기판 두께가 얇아질수록 이와 같은 휨은 더욱 커질 수 있다.
이로 인해, 패키지 온 패키지(Package on Package) 제품의 제조 시 수율 저하의 주요 원인이 될 수 있다는 점에서, 생산성을 보다 향상시킬 수 있는 패키지 구조에 대한 연구가 필요한 실정이다.
한국공개특허 제10-2001-0056778호 (2001. 07. 04. 공개)
본 발명의 실시예는, 휨을 방지하여 수율을 보다 향상시킬 수 있는 패키지 구조체 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 일 측면에 따르면, 스티프너 기판, 스티프너 기판 상에 적층된 절연층과 회로패턴층, 회로패턴층을 보호하도록 절연층 상에 적층되는 보호층, 회로패턴층으로부터 보호층을 관통하여 돌출 형성되는 제1 전극포스트 및 보호층 중 제1 전극포스트가 돌출되는 방향의 면에 형성되는 칩안착부를 포함하는 패키지 구조체가 제공된다.
여기서, 패키지 구조체는 칩안착부 상에 실장되는 제1 칩 및 제1 칩을 커버하고 제1 전극포스트에 의해 관통되도록 보호층 상에 적층되는 봉지층을 더 포함할 수 있다.
스티프너 기판은 인바(invar)를 함유한 금속 재질로 형성될 수 있다.
그리고, 패키지 구조체는 제2 칩이 실장되고, 돌출 형성되는 제2 전극포스트가 제1 전극포스트와 결합되는 패키지기판을 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 스티프너 기판 상에 절연층과 회로패턴층을 적층하는 단계, 회로패턴층을 보호하도록 절연층 상에 보호층을 적층하는 단계, 회로패턴층으로부터 보호층을 관통하여 돌출되는 제1 전극포스트를 형성하는 단계 및 보호층 중 제1 전극포스트가 돌출되는 방향의 면에 칩안착부를 형성하는 단계를 포함하는 패키지 구조체의 제조 방법이 제공된다.
여기서, 패키지 구조체의 제조 방법은 칩안착부 상에 제1 칩을 실장하는 단계 및 제1 칩을 커버하고 제1 전극포스트에 의해 관통되도록 보호층 상에 봉지층을 적층하는 단계를 더 포함할 수 있다.
스티프너 기판은 인바(invar)를 함유한 금속 재질로 형성될 수 있다.
그리고, 패키지 구조체의 제조 방법은 제2 칩이 실장되고, 제2 전극포스트가 돌출 형성되는 패키지기판의 제2 전극포스트를 제1 전극포스트와 결합하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 스티프너 기판 상에 빌드업층이 형성되므로, 패키지 구조체의 휨을 방지하여 수율을 보다 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 패키지 구조체의 일부분을 나타내는 사시도.
도 2는 본 발명의 일 실시예에 따른 패키지 구조체의 일부분을 나타내는 단면도.
도 3은 본 발명의 일 실시예에 따른 패키지 구조체를 통해 패키지 온 패키지 된 상태의 일례를 나타내는 도면.
도 4는 본 발명의 일 실시예에 따른 패키지 구조체의 제조 방법을 나타내는 순서도.
본 발명에 따른 패키지 구조체 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1은 본 발명의 일 실시예에 따른 패키지 구조체의 일부분을 나타내는 사시도이다. 도 2는 본 발명의 일 실시예에 따른 패키지 구조체의 일부분을 나타내는 단면도이다. 도 3은 본 발명의 일 실시예에 따른 패키지 구조체를 통해 패키지 온 패키지 된 상태의 일례를 나타내는 도면이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 패키지 구조체(1000)는 스티프너 기판(100), 절연층(210, 220), 회로패턴층(310, 320), 보호층(400), 제1 전극포스트(500) 및 칩안착부(600)를 포함하고, 제1 칩(700), 봉지층(800) 및 패키지기판(900)을 더 포함할 수 있다.
스티프너 기판(100)은 소정의 강성을 갖는 부재로서, 본 실시예에 따른 패키지 구조체(1000)의 일면을 지지하여 휨을 방지할 수 있다. 이러한 스티프너 기판(100)은 패키지 구조체(1000)의 형상에 따라 미리 설정된 면적 또는 두께로 형성될 수 있다.
절연층(210, 220)과 회로패턴층(310, 320)은 스티프너 기판(100) 상에 적층되는 부분으로, 도 1 내지 도 3에 도시된 바와 같이 스티프너 기판(100) 상에 절연층(210, 220)과 회로패턴층(310, 320)이 순차적으로 적층되어 소정의 기능을 수행하기 위한 전기회로 및 그에 대한 절연피복 구조가 형성될 수 있다.
이 경우, 각각의 회로패턴층(310, 320)은 포토리소그래피를 이용한 에칭법이나 에디티브법(도금법)을 통해 형성될 수 있고, 절연층(220)을 관통하는 비아(via) 등을 통해 각각의 회로패턴층(310, 320)이 서로 연결될 수 있으나, 반드시 이에 한정되는 것은 아니고 필요에 따라 다양하게 변형될 수 있다.
보호층(400)은 회로패턴층(320)을 보호하도록 절연층(220) 상에 적층되는 부분으로, 도 1 내지 도 3에 도시된 바와 같이 최상부의 회로패턴층(320)을 커버하여 회로패턴층(320)이 노출되는 것을 방지할 수 있다.
이 경우, 보호층(400)은 솔더 레지스트 등으로 형성되어 노광 및 현상 공정으로 통해 일부분이 제거됨으로써, 회로패턴층(320)의 일부분이 노출될 수 있다.
제1 전극포스트(500)는 회로패턴층(310, 320)으로부터 보호층(400)을 관통하여 돌출 형성되는 부분으로, 회로패턴층(310, 320)을 외부의 특정 부분과 전기적으로 연결하기 위한 접속 부재일 수 있다.
즉, 도 3에 도시된 바와 같이, 제1 전극포스트(500)의 일단은 회로패턴층(310, 320)과 전기적으로 연결되고, 타단은 후술할 제2 전극포스토(920)와 전기적으로 연결되는 등, 회로패턴층(310, 320)을 외부의 특정 부분과 전기적으로 연결할 수 있다.
이 경우, 필요에 따라 제1 전극포스트(500)의 외부면은 OSP(Organic Solderability Preservative)와 같은 코팅층(510)이 형성되도록 표면 처리할 수 있다.
칩안착부(600)는 보호층(400) 중 제1 전극포스트(500)가 돌출되는 방향의 면에 형성되는 부분으로, 도 1 내지 도 3에 도시된 바와 같이, 본 실시예에 따른 패키지 구조체(1000)에서는 칩안착부(600)와 제1 전극포스트(500)가 같은 면에 형성될 수 있다.
이 경우, 칩안착부(600)는 후술할 제1 칩(700)이 실장되는 부분으로서, 보호층(400)의 일부를 제거하여 노출시킨 본딩패드(610)나, 제1 칩(700)이 부착되는 접착부재 등을 포함하여 구성될 수 있다.
이상과 같이, 본 실시예에 따른 따른 패키지 구조체(1000)는 스티프너 기판(100) 상에 빌드업층이 형성되므로, 패키지 구조체(1000)의 휨을 방지하여 수율을 보다 향상시킬 수 있다. 특히, 휨에 대한 강성을 유지할 수 있는 스티프너 기판(100)을 제거하지 않고 영구적으로 사용함에 따라, 보다 얇은 절연층을 사용하더라도 변형(warpage)를 저감시킬 수 있다.
제1 칩(700)은 칩안착부(600) 상에 실장되는 부분으로, 반도체칩 등의 전자소자를 포함하여 기능 및 용도에 따라 다양하게 구성될 수 있다. 이 경우, 도 3에 도시된 바와 같이, 제1 칩(700)은 본딩와이어(710)를 통해 본딩패드(610)와 전기적으로 연결될 수 있으나, 반드시 이에 한정되는 것은 아니고, 플립칩(flip chip) 방법으로 실장되는 등 다양하게 구성될 수 있다.
봉지층(800)은 제1 칩(700)을 커버하고 제1 전극포스트(500)에 의해 관통되도록 보호층(400) 상에 적층되는 부분으로, 제1 칩(700)을 밀봉하여 제1 칩(700)을 고정 및 보호할 수 있다.
특히, 봉지층(800)을 관통하여 제1 전극포스트(500)의 단부가 외부로 노출되므로, 본 실시예에 따른 패키지 구조체(1000)에서 제1 칩(700)과 제1 전극포스트(500)가 같은 면에 형성될 수 있다.
이와 같이, 본 실시예에 따른 패키지 구조체(1000)는 제1 칩(700)과 제1 전극포스트(500)가 같은 면에 형성됨에 따라, 도 3에 도시된 바와 같이 패티지 온 패키지 제품의 제조 시, 제1 칩(700)이 패티지 온 패키지 제품의 내부에 배치되도록 할 수 있다.
한편, 상기의 스티프너 기판(100), 절연층(210, 220), 회로패턴층(310, 320), 보호층(400), 제1 전극포스트(500), 칩안착부(600), 제1 칩(700) 및 봉지층(800)을 포함하는 패키기 구조체(1000)는, 도 3에 도시된 바와 같은 패키지 온 패키지 제품을 구성하는 하나의 패키지일 수 있다.
본 실시예에 따른 패키지 구조체(1000)에서, 스티프너 기판(100)은 인바(invar)를 함유한 금속 재질로 형성될 수 있다. 여기서, 인바는 철 63.5%에 니켈 36.5%를 첨가한 합금으로서, 열팽창계수가 상대적으로 매우 작은 특성을 가질 수 있다.
스티프너 기판(100)이 휨을 효과적으로 방지하기 위해서는 온도의 변화에도 체적 변화가 거의 없도록 낮은 열팽창계수를 갖는 것이 바람직할 수 있다.
따라서, 본 실시예에 따른 패키지 구조체(1000)는 인바를 함유한 재질의 스티프너 기판(100)을 사용함으로써, 보다 효과적으로 패키지 구조체(1000)의 휨을 방지할 수 있다.
패키지기판(900)은 제2 칩(910)이 실장되고, 돌출 형성되는 제2 전극포스트(920)가 제1 전극포스트(500)와 결합되는 부분으로, 도 3에 도시된 바와 같이 패키지 온 패키지 제품을 구성하는 다른 하나의 패키지일 수 있다.
즉, 제2 칩(910)은 제1 칩(700)과 유사하게 반도체칩 등의 전자소자로 이루어져 패키지기판(900)에 실장될 수 있다. 또한, 패키지기판(900)에도 별도의 절연층, 회로패턴층, 보호층 등이 형성될 수 있으며, 제2 전극포스트(920) 역시 제1 전극포스트(500)와 유사하게 패키지기판(900)의 회로패턴층으로부터 보호층을 관통하여 돌출 형성될 수 있다.
그리고, 이와 같은 제2 전극포스트(920)와 제1 전극포스트(910)가 결합됨으로써, 패키지 온 패키지 제품을 형성할 수 있다.
이와 같이, 본 실시예에 따른 패키지 구조체(1000)는 별도의 솔더볼(solder ball)을 사용하지 않고, 제1 전극포스트(500) 및 제2 전극포스트(920)를 사용하여 패키지가 서로 접속되므로, 전기적 접속이 보다 용이하고 정밀할 수 있다.
도 4는 본 발명의 일 실시예에 따른 패키지 구조체의 제조 방법을 나타내는 순서도이다. 이 경우, 설명의 편의를 위하여 본 발명의 일 실시예에 따른 패키지 구조체의 제조 방법에 표현된 각 구성은 도 1 내지 도 3을 참조하여 설명하도록 한다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 패키지 구조체의 제조 방법은 스티프너 기판(100) 상에 절연층(210, 220)과 회로패턴층(310, 320)을 적층하는 단계(S100)로부터 시작된다.
즉, 스티프너 기판(100) 상에 절연층(210, 220)과 회로패턴층(310, 320)이 순차적으로 적층되어 소정의 기능을 수행하기 위한 전기회로 및 그에 대한 절연피복 구조가 형성될 수 있다.
다음으로, 회로패턴층(320)을 보호하도록 절연층(220) 상에 보호층(400)을 적층할 수 있다(S200). 이 경우, 보호층(400)은 솔더 레지스트 등으로 형성되어 노광 및 현상 공정으로 통해 일부분이 제거됨으로써, 회로패턴층(320)의 일부분이 노출될 수 있다.
다음으로, 회로패턴층(320)으로부터 보호층(400)을 관통하여 돌출되는 제1 전극포스트(500)를 형성할 수 있다(S300). 즉, 제1 전극포스트(500)의 일단은 회로패턴층(310, 320)과 전기적으로 연결되고, 타단은 외부의 특정 부분과 전기적으로 연결되도록 노출 형성할 수 있다.
다음으로, 보호층(400) 중 제1 전극포스트(500)가 돌출되는 방향의 면에 칩안착부(600)를 형성할 수 있다(S400). 이 경우, 칩안착부(600)는 후술할 제1 칩(700)이 실장되는 부분으로서, 보호층(400)의 일부를 제거하여 노출시킨 본딩패드(610)나, 제1 칩(700)이 부착되는 접착부재 등을 포함하여 구성될 수 있다.
이상과 같이, 본 실시예에 따른 패키지 구조체의 제조 방법은, 스티프너 기판(100) 상에 빌드업층이 형성되므로, 패키지 구조체(1000)의 휨을 방지하여 수율을 보다 향상시킬 수 있다. 특히, 휨에 대한 강성을 유지할 수 있는 스티프너 기판(100)을 제거하지 않고 영구적으로 사용함에 따라, 보다 얇은 절연층을 사용하더라도 변형(warpage)를 저감시킬 수 있다.
본 실시예에 따른 패키지 구조체의 제조 방법은, 칩안착부(600) 상에 제1 칩(700)을 실장하는 단계(S500)를 더 포함할 수 있다. 이 경우, 제1 칩(700)은 본딩와이어(710)를 통해 본딩패드(610)와 전기적으로 연결될 수 있으나, 반드시 이에 한정되는 것은 아니고, 플립칩(flip chip) 방법으로 실장되는 등 다양하게 구성될 수 있다.
다음으로, 제1 칩(700)을 커버하고 제1 전극포스트(500)에 의해 관통되도록 보호층(400) 상에 봉지층(800)을 형성할 수 있다(S600). 즉, 봉지층(800)을 관통하여 제1 전극포스트(500)의 단부가 외부로 노출되므로, 패키지 구조체(1000)에서 제1 칩(700)과 제1 전극포스트(500)가 같은 면에 형성될 수 있다.
이와 같이, 본 실시예에 따른 패키지 구조체의 제조 방법은, 제1 칩(700)과 제1 전극포스트(500)가 같은 면에 형성됨에 따라, 패티지 온 패키지 제품의 제조 시, 제1 칩(700)이 패티지 온 패키지 제품의 내부에 배치되도록 할 수 있다.
본 실시예에 따른 패키지 구조체의 제조 방법에서, 스티프너 기판(100)은 인바(invar)를 함유한 금속 재질로 형성될 수 있다.
따라서, 본 실시예에 따른 패키지 구조체의 제조 방법은, 인바를 함유한 재질의 스티프너 기판(100)을 사용함으로써, 보다 효과적으로 패키지 구조체(1000)의 휨을 방지할 수 있다.
본 실시예에 따른 패키지 구조체의 제조 방법은, 제2 칩(910)이 실장되고, 제2 전극포스트(920)이 돌출 형성되는 패키지기판(900)의 제2 전극포스트(920)를 제1 전극포스트(500)와 결합하는 단계(S700)를 더 포함할 수 있다. 즉, 제2 전극포스트(920)와 제1 전극포스트(910)가 결합됨으로써, 패키지 온 패키지 제품을 형성할 수 있다.
이로 인해, 본 실시예에 따른 패키지 구조체의 제조 방법은, 별도의 솔더볼(solder ball)을 사용하지 않고, 제1 전극포스트(500) 및 제2 전극포스트(920)를 사용하여 패키지가 서로 접속되므로, 전기적 접속이 보다 용이하고 정밀할 수 있다.
한편, 본 발명의 일 실시예에 따른 패키지 구조체의 제조 방법과 관련된 각 구성에 대하여는, 본 발명의 일 실시예에 따른 패키지 구조체(1000)에서 상세히 설명하였으므로, 중복되는 내용에 대하여는 생략하도록 한다.
이상, 본 발명의 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
100: 스티프너 기판
210, 220: 절연층
310, 320: 회로패턴층
400: 보호층
500: 제1 전극포스트
510: 코팅층
600: 칩안착부
610: 본딩패드
700: 제1 칩
710: 본딩와이어
800: 봉지층
900: 패키지기판
910: 제2 칩
920: 제2 전극포스트
1000: 패키지 구조체

Claims (8)

  1. 스티프너 기판;
    일면이 상기 스티프너 기판의 일면과 대향하는 패키지 기판;
    상기 스티프너 기판 일면에 적층된 절연층과 회로패턴층;
    상기 회로패턴층을 보호하도록 상기 절연층 일면에 적층되는 보호층;
    상기 보호층 일면에 배치되는 봉지층;
    상기 회로패턴층으로부터 상기 보호층 및 봉지층 각각을 관통하여 돌출 형성되며, 외부면에 코팅층을 포함하는 제1 전극포스트;
    상기 스티프너 기판 일면에 배치되어, 상기 봉지층에 의해 커버되는 제1 칩;
    상기 패키지 기판의 일면에 배치되어, 상기 제1 전극포스트와 연결되는 제2 전극포스트; 및
    상기 패키지 기판의 일면에 배치되는 제2 칩;
    를 포함하는 패키지 구조체.
  2. 삭제
  3. 제1항에 있어서,
    상기 스티프너 기판은 인바(invar)를 함유한 금속 재질로 형성되는 것을 특징으로 하는 패키지 구조체.
  4. 삭제
  5. 스티프너 기판과, 일면이 상기 스티프너 기판과 대향하는 패키지 기판을 준비하는 단계;
    상기 스티프너 기판 상에 절연층과 회로패턴층을 적층하는 단계;
    상기 회로패턴층을 보호하도록 상기 절연층 상에 보호층을 적층하는 단계;
    상기 보호층 상에 봉지층을 적층하는 단계;
    상기 회로패턴층으로부터 상기 보호층을 관통하여 돌출되는 제1 전극포스트를 배치하는 단계;
    상기 제1 전극포스트의 외부면에 코팅층을 배치하는 단계;
    상기 스티프너 기판 일면에 제1 칩을 배치하는 단계;
    상기 제1 전극포스트, 코팅층 및 제1 칩 각각을 감싸는 봉지층을 배치하는 단계;
    상기 패키지 기판 일면에 상기 제1 전극포스트와 연결되는 제2 전극포스트를 배치하는 단계; 및
    상기 패키지 기판 일면에 제2 칩을 배치하는 단계;
    를 포함하는 패키지 구조체의 제조 방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 스티프너 기판은 인바(invar)를 함유한 금속 재질로 형성되는 것을 특징으로 하는 패키지 구조체의 제조 방법.
  8. 삭제
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