KR101036336B1 - 반도체 패키징 방법 - Google Patents

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Abstract

본 발명은 플립칩 반도체 패키징 공정 및 이에 이용되는 언더필 수지 조성에 관한 것이다.
본 발명에 따르면, 플립칩(flip-chip)에 의한 반도체를 패키징하는 방법으로서, (a) 강유전성(ferro-electric) 물질이 코팅된 필러(filler)가 포함된 언더필 수지를 기판에 도포하는 단계; (b) 범프 전극이 형성된 반도체 칩을 상기 기판 위에 정렬하여 범프 전극과 기판의 전극 패드가 접촉하도록 가압착하는 단계; (c) 상기 반도체 칩의 패턴 및 상기 기판에 대응하는 패턴의 전극이 형성된 지그에 상기 가압착된 기판과 반도체 칩을 개재시키고 전류를 인가하는 단계; 및 (d) 열과 압력을 가하여 상기 언더필 수지를 경화시키는 본압착 단계;를 포함하는 반도체 패키징 방법이 개시된다.
언더필, 플립칩, 강유전성, 필러

Description

반도체 패키징 방법{method of packaging semiconductor}
본 발명은 반도체 디바이스의 실장 기술에 관한 것으로서, 보다 상세하게는 강유전성 필러가 첨가된 언더필 수지 조성물을 이용한 반도체 패키지와 반도체 패키징 방법에 관한 것이다.
반도체 소자의 집적화 및 집접화된 소자들의 소량화, 경량화에 대한 요구가 정보통신의 발달 및 장비의 복잡성에 대한 효과적인 극복의 차원에서 점차 증대되어 가고 있으며 이에 따라 단일 공간에 복수개의 칩이 실장되는 즉, 패키징된 반도체가 일반적으로 이용되고 있다.
패키징(Packaging)은 외부단자가 형성된 기판에 칩(Chip)이 실장되고 추가적으로 Molding작업을 통하여 완성하게 된다. 여기에서 외부단자란 기판과 칩을 전기적으로 연결하는 기판에 형성된 단자를 말하며, 이 외부단자와 칩의 연결형태에 따라 Wire Bonding, Flip Chip Bonding 등으로 분류될 수 있다.
개괄적인 설명을 부연하면, Wire Bonding 방식은 리드가 형성된 기판에 칩을 올려두고 미세 Wire를 이용해 외부단자와 반도체 칩의 전극패턴을 연결하는 방식이 며, Flip Chip Bonding방식은 전극패턴에 Sn/Pb 등의 소재로 이루어진 솔더볼(Solder Ball)이라는 돌출부를 형성하고 이를 통하여 기판에 칩을 실장할 때 전기적으로 연결 되도록 하는 방식을 의미한다.
와이어 본딩에 의한 방식은 도 1에서 도시된 바와 같이, 상부에 접착되는 다이(10), 하부기판(20), 본딩 와이어(30) 및 몰드소재(40) 등으로 이루어진다.
도 1에서와 같이 상기 다이(10)와 하부기판(20)은 본딩 와이어(30)에 의하여 전기적으로 연결되게 된다.
상기와 같은 와이어에 의한 방식은 본딩 와이어가 점유하여야 할 추가적인 공간이 필요하므로 그 만큼의 물리적 크기의 손실이 발생되며, 와이어 접속에 따른 물리적인 문제점이 발생할 수 있다.
이러한 문제의식의 대안으로 등장한 플립칩 형태의 패키징 방법은 기존의 Wire bonding과는 반대로 솔더볼 또는 범프(Bump)가 형성된 칩을 뒤집어 플립(Flip)표면이 기판방향을 향하도록 실장하는 방식이며, 반도체 패키징 중에서 가장 작은 형태를 구현할 수 있는 기술이다.
즉, 반도체 소자의 입출력 단자 전극에 어떠한 도전성 bump(극소 Pb ball)를 형성하고 배선 판 위의 전극단자인 도체 Pad와 전기적 접속을 형성하게 되는데, 상기의 과정에서 솔더볼(bump)과 패드와의 접착신뢰성 등이 약해지는 문제점이 발생하게 된다.
이러한 문제점을 개선하고 솔더볼의 접착력을 보강하기 위하여 솔더볼과 패드사이의 공간에 에폭시 수지 등을 도포하게 되는데 이것을 언더필(underfill)이라 고 한다.
상기에 상술한 바와 같은 Flip Chip Bonding방식은 Wire Bonding 만큼의 공간을 절약할 수 있어 작은 Package의 제조가 가능하게 된다.
이러한 플립칩방식의 대표적인 방식으로 도 2와 도 3에서 도시한 바와 같이 CUF, NUF 방식을 들 수 있다.
CUF(Capillary UnderFill)방식은 도 2에 도시된 바와 같이 솔더볼이 형성된 칩과 패드가 형성된 기판을 정렬하는 단계(a), flux 도포단계(b)를 거쳐, solder reflow 단계(c)를 통해 융착시키게 접착하게 된다.
그 후, flux 세척단계(d)를 거친 후, 표면장력에 의한 모세관 현상을 이용한 방식으로 underfill을 도포(e)하고 최종적으로 underfill cure단계(f)를 수행하게 된다.
또한, 도 3에 개략적으로 도시된 바와 같이 NUF방식은 우선 NUF를 패드가 형성된 하부기판에 도포하는 단계(a)를 수행한 후, 솔더볼이 형성된 상부칩과의 정렬, fluxing 및 solder reflow과정(b)을 동시에 거치게 되며, 그 후 UF cure 공정(c)를 거치게 된다.
상기에 제시되어 있는 방법 중 capillary type의 underfill의 경우 추가적인 공정을 수행하게 되므로 공정수행시간이 늘어나게 되며, 또한, 범프 밀도간격(bump pitch)과 범프 자체의 크기가 작아지고 있으며, 칩의 두께 또한 얇아지고 넓어짐에 따라 보이드(void)가 발생할 우려가 높아 결과적으로 불량에 의한 수율이 감소된다는 문제점이 있다.
이에 반해, NUF 방식은 언더필 수지의 점도와 반도체 패키지 크기의 제한이 없고, 기존 방식에 비해 공정의 높은 생산성과 효율성을 지닌 기술이다. 도 4는 이러한 저흐름성 언더필(NUF) 기술을 이용하여 제작한 반도체 패키지를 나타낸다. 도 4에서와 같이, 반도체 칩(1)과 기판(3)이 언더필 수지(4)에 의해 본딩되어 있다. 반도체 칩(1)과 기판(3)은 솔더범프(2)에 의해 전지적으로 접속된다. 이때, 언더필 수지(4)는 에폭시 수지의 큰 열팽창 계수로 인해 성형품에 열응력이 발생하게 되어 변형, 이형, 균열 등의 기계적 결함이 발생하기 쉬운 문제가 있다.
이러한 문제를 개선하기 위하여 언더필 수지에 실리카 필러를 함유하여 기계적 특성을 향상시키는 방법이 이용되었다. 도 5는 이와 같은 실리카 필러가 함유된 언더필 수지를 이용한 반도체 패키지를 나타낸 도면이다. 도 5를 살펴보면, 솔더범프(2)가 형성된 반도체 칩(1)과 기판(3) 사이에 실리카 필러(5)가 함유된 언더필 수지(4)를 이용하여 접합하였다. 이러한, 실리카 필러(5)로 인해서 언더필 수지(4)의 기계적 특성이 보안되어 변형, 이형 등의 기계적 결함을 줄일 수 있다.
그러나, 이와 같은 방법은 실리카 필러(5)로 인해서 언더필 수지(4)의 기계적 특성은 향상시킬 수 있으나, 접착시 실리카 필러(5)가 솔더범프(2)와 기판(3)의 접속 부위(6)에 적층되는 현상(filler entrapment)이 발생하는 문제가 있다. 이러한 기판(3)과 솔더범프(2)의 접속 부위(6)에 실리카 필러(5)가 적층됨으로 인해 반도체 패키지의 전기적 특성이 저하되고, 이는 결국 조립품 수율이 하락하는 문제로 이어지게 된다.
본 발명은 상기와 같은 문제를 해결하기 위해 창안한 것으로서, 필러가 포함된 언더필 수지를 이용하여 반도체 디바이스를 접합하여도 필러가 전극에 적층되는 현상을 방지할 수 있는 반도체 패키징 방법을 제공하는 데 그 목적이 있다.
또한, 저흐름성 언더필 또는 웨이퍼 레벨 언더필 기술을 이용하여 반도체 패키지를 제작할 시 공정을 최소화하면서도 접속 전극의 전기적 특성과 접합부의 기계적 특성을 모두 만족시킬 수 있는 방법을 제공하는 데 다른 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 첨부된 특허 청구 범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 패키징 방법은, 플립칩(flip-chip)에 의한 반도체를 패키징하는 방법으로서, (a) 강유전성(ferro-electric) 물질이 코팅된 필러(filler)가 포함된 언더필 수지를 기판에 도포하는 단계; (b) 범프 전극이 형성된 반도체 칩을 상기 기판 위에 정렬하여 범프 전극과 기판의 전극 패드가 접촉하도록 가압착하는 단계; (c) 상기 반도체 칩의 패턴 및 상기 기판에 대응하는 패턴의 전극이 형성된 지그에 상기 가압착된 기판과 반도체 칩을 개재시키고 전류를 인가하는 단계; 및 (d) 열과 압력을 가하여 상기 언더필 수지를 경화시키는 본압착 단계;를 포함한다.
바람직하게, 상기 단계 (c)는, 전류를 인가하여 상기 언더필 수지 내에 포함된 강유전체 물질이 코팅된 필러가 상기 지그에 형성된 패턴 전극으로 인해 범프 전극과 패드의 접촉면 이외의 영역으로 이동하도록 유도하는 단계;를 포함한다.
상기 언더필 수지 내에 포함된 필러는, 실리카(silica)의 외곽에 자발 분극성을 갖는 강유전성 물질을 코어 쉘(core-shell) 구조로 코팅하여 형성하건, 실리카(silica)의 외곽에 자발 분극성을 갖는 강유전성 물질을 졸 겔(sol-gel) 법으로 코팅하여 형성하는 것이 바람직하다.
또한, 상기 언더필 수지에는 플럭스(flux)제가 포함되고, 상기 범프 전극은 솔더 볼(solder ball)인 것이 바람직하다.
나아가, 상기 단계 (b)는, 지그를 이용하여 3kgf/㎠ 이하의 경압, 80℃ 이하의 저온, 3초 이하의 시간 조건에서 비 스테이징(B-staging) 공정으로 압착하고, 상기 단계 (d)는, 170℃ 이하의 온도와 4kgf/㎠ 이하의 압력을 일정 시간 동안 가하여 상기 언더필 수지를 경화시키는 것이 바람직하다.
본 발명의 다른 측면에 따른 반도체 패키지의 구조는, 반도체 칩의 범프전극과 기판의 전극 패드 사이에 도포되는 언더필(underfill) 수지; 및 상기 언더필 수지에 첨가되는 강유전성(ferro-electric) 물질이 코팅된 필러(filler)를 포함하되, 상기 필러는 상기 범프전극과 전극 패드의 접촉면 이외의 영역에 배열된 것을 특징으로 한다.
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본 발명에 따른 강유전성 필러가 첨가된 언더필 수지 조성물 및 이를 이용한 반도체 패키지와 반도체 패키징 방법은, 범프 전극과 기판이 접착되는 부위에 적층되는 필러에 의한 통전성의 약화현상을 언더필 조성물과 패키징 공정에서의 물리적 특성을 이용하여 극복할 수 있으며, 또한, 본 발명의 언더필 수지 조성물이나 패키징 방법은 공정 단순화 및 시간, 비용 절감을 위한 웨이퍼 레벨 언더필 방식에 적용할 수 있는 효과를 제공한다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
본 발명의 일 실시예에 따른 플립칩(flip-chip) 패키징용 페이스트 타입 언더필(underfill) 수지 조성물의 구성은, 반도체 칩의 솔더 볼(solder ball)과 기판의 전극 패드 사이에 도포되는 언더필 수지 페이스트 혼합물과, 이에 첨가되는 강유전성(ferro-electric) 물질이 코팅된 필러(filler)를 포함한다.
상기 언더필 수지 페이스트 혼합물의 구성은, 에폭시 10 내지 50 중량퍼센트, 아크릴레이트 3 내지 10 중량퍼센트, 가요제 10 내지 30 중량퍼센트, 열개시제 2 내지 7 중량부, 유기성 충진제, 경화제, 전체 중량 대비 30 내지 40 퍼센트의 용매 및 플럭스(flux)제를 포함한다. 여기서, 상기 유기성 충진제는 유기성 충진제를 제외한 상태의 전체 중량 대비 15 내지 30 퍼센트 함량으로 포함되는 것이 바람직하다.
상기 유기성 충진제는 분자량 50,000 이상의 액상 폴리부타디엔, 아클리로니트릴부타디엔, 글리시딜 아크릴레이트, 스티렌 부타디엔 고무 등을 사용할 수 있으며, 상기 고무들의 함량을 조절함으로써, 페이스트의 점도를 조절할 수 있다.
상기 가요제는 에폭시 말단 부타디엔 고무(epoxy-terminated butadiene rubber, ETBN) 또는 카르복실 말단 부타디엔 고무(carboxyl-terminated butadiene rubber, CTBN) 등을 사용할 수 있다. 상기 가요제는 고무와 에폭시의 상용성을 향상시키는 역할을 수행한다. 그러나 상기 가요제가 과다하게 함유될 경우 MRT(Moisture Resistance Test) 신뢰성의 감소를 유발할 수 있다.
상기 열개시제는 퍼옥사이드, 하이드로퍼옥사이드, 퍼옥사이디카보네이트 및 퍼옥시에테르 계 중 90 ~ 130℃ 기준 반감기가 30 ~ 60min 인 것이 바람직하다. 상기 열개시제가 과다하게 함유될 경우 끈적임(Tack) 값이 감소하여 칩 접착이 용이하지 않을 수 있다.
상기 에폭시는 비스페놀 A계, 비스페놀 F계, 크레졸 노볼락계 및 페녹시 계열의 에폭시 수지가 바람직하며, 취급성을 위한 Tack 특성의 조절과 가요성을 위해 고상과 액상의 비율은 1.0 ~ 3.0 인 것이 바람직하다.
상기 아크릴레이트는 TPGDA, DPGDA, TREGDMA, TMPTA, HDDA 및 CDA 등을 사용할 수 있다. 상기 아크릴레이트가 과다하게 함유될 경우 Tack 값이 감소하여 칩 접착이 용이하지 않을 수 있다.
상기 경화제는 잠재성 경화제로, 에폭시 전체 중량 대비 1 ~ 5 phr 정도의 아민계, 퍼옥사이드계, 페놀계 등을 사용할 수 있다. 상기 경화제가 과다하게 함유될 경우 보관성 저하 및 분자량 감소를 유발할 수 있다.
상기 용매는 반응성 용매로, 메틸 카르비톨, 에톡시트리글리콜, 메틸 프로파솔, 프로필 디프로파솔 및 부틸 카르비톨 등을 사용할 수 있다. 상기 용매들의 함 량을 조절함으로써, 비-스테이징 경화율 및 페이스트 점도를 조절할 수 있다.
상기 플럭스제는 알코올, 카르복실산 및 알리파틱 알코올 등을 사용할 수 있다. 상기 플럭스제를 함유하여 반도체 패키징 공정에서 별도의 플럭스 공정을 생략할 수 있다.
상기 필러는 무기 필러인 실리카 외곽에 자발분극성 강유전성 물질을 코팅하여 형성한다. 이러한 상기 필러의 전처리 공정은 여러가지 방법으로 이루어질 수 있는데, 그 중 한 예로는 실리카의 외곽에 강유전성 물질을 코어 쉘(core-shell) 구조로 코팅하는 방법이 있다.(참조 논문, A facile method to prepare a series of SIO2@Au core/shell structured nanoparticles. Junguo Xue. 2007) 그리고, 다른 예로는 상기 실리카의 외곽을 졸 겔(sol-gel)법을 통해 코팅을 하는 방법이 있다.(참조 논문, Coatings produced by electrophoretic deposition from nano-particulate silica sol-gel suspensions. Y. Castro , B. Ferrari. 2003)
상기 강유전성 물질이 코팅된 실리카 필러는 반도체 패키징시에 전류를 인가하면 언더필 수지 내에서의 이동성이 발생하게 된다. 이러한 현상을 이용하여 언더필 수지 내에서 필러의 위치 및 이동을 제어할 수 있다.
도 6은 코어-쉘 코팅 구조의 필러를 나타내는 도면이고, 도 7은 졸-겔법을 이용하여 코팅한 필러를 나타내는 도면이다.
도 6을 살펴보면, 코어-쉘 구조의 코팅 방식에 따라 실리카의 외곽에 다수의 강유전성 고분자 입자가 코팅되어 있다. 또한, 도 7을 살펴보면, 실리카 졸-겔법이 적용되어 실리카(1)의 외곽을 강유전성 물질(2)이 둘러싸서 코팅된 형태가 나타난 다.
그러면, 본 발명에 따른 언더필 수지 조성물을 이용한 플립칩 반도체 패키징 방법 및 공정을 도 8 내지 도 12를 통하여 설명하기로 한다.
도 8 내지 도 12 는 본 발명의 일 실시예에 따른 플립칩 반도체 패키징 방법의 각 공정의 상태를 나타낸 도면이다.
본 발명의 일 실시예에 따른 플립칩 반도체 패키징 방법은, 먼저 도 8에서와 같이, 기판(200)에 강유전성 물질이 코팅된 필러(110)가 첨가된 언더필 수지(100)를 도포한다. 이때, 도포되는 언더필 수지(100)는 상술한 본 발명의 일 실시예에 따른 플립칩 패키징용 페이스트 타입 언더필 수지 조성물이다. 본 공정에서는 기판(200)에 언더필 수지(100)를 도포할 때 스크린 프린팅 기법을 이용한다. 또한, 스텐실, 스핀 코팅, 디스펜싱 기법 등으로 언더필 수지(100)를 도포할 수 있다.
다음은 도 9에서와 같이, 범프 전극(310)이 형성된 반도체 칩(300)을 위 공정에서 준비된 언더필 수지(100)가 도포된 기판(200)에 정렬한다. 이때에는 기판(200)의 전극 패드(210)가 형성된 면과, 반도체 칩(300)의 범프 전극(310)이 형성된 면이 마주보도록 한다. 또한, 범프 전극(310)과 전극 패드(210)의 위치가 수직방향으로 일치하도록 위치를 조절하여 정렬한다. 여기서 상기 범프 전극(310)은 구 형상의 솔더볼(solder ball) 또는 솔더범프(solder bump)인 것이 바람직하다. 나아가 상기 범프 전극(310)은 금(Au), 크롬(Cr), 알루미늄(Al), 주석(Sn) 등의 물질로 이루어진다.
이렇게 기판(200)과 반도체 칩(300)이 정렬하게 되면, 도 10에서와 같이, 범 프 전극(310)과 전극 패드(210)가 접촉하도록 압착하는 절차를 진행한다. 이 단계는 가압착하는 단계로 완전하게 본딩이 완료되는 것은 아니다. 이때에는 S 부분과 같이 범프 전극(310)과 전극 패드(210)가 접촉하는 부위에 언더필 수지(100)에 포함된 필러(110)가 적층되는 현상이 발생할 수 있다. 이 가압착 공정은 적당한 지그를 이용하여 경압, 저온 그리고 단시간에 기판(200)과 반도체 칩(300)을 비-스테이징(B-staging)을 이용하여 압착한다. 보다 상세한 가압착 공정의 조건은 3kgf/㎠ 이하의 경압, 80℃ 이하의 저온, 3초 이하의 시간 내에서 이루어지는 것이 바람직하다.
다음으로, 도 11에서와 같이, 가압착과 함께 언더필 수지(100) 내에 포함된 필러(110)를 이동시키는 공정을 진행한다. 이렇게 필러(110)를 이동시키기 위해서, 반도체 칩(300) 및 기판(200)에 형성된 전극의 패턴에 대응하여 패턴이 형성된 패턴 전극 지그(400)에 가압착된 기판(200)과 반도체 칩(300)을 개재시키고 패턴 전극 지그(400)에 전류를 인가하는 절차를 진행한다. 이때, 언더필 수지(100)에 포함된 필러(110)는 실리카 입자(1110)에 자발분극성을 갖는 강유전성 물질(112)이 코팅되어 있는 구조로 인해 지그(400)에 전류를 인가하면 필러(110)에 전자기장으로 인한 인력 및 척력이 작용하게되고, 패턴이 형성된 전극 지그(400) 측으로 이동을 유도할 수 있다. 이를 통해 도 10에서 S 부분과 같이 접촉부위(S)에 적층된(entrapped) 필러(110)를 접촉부위(S) 이외의 영역으로 이동하도록 유도할 수 있다. 따라서, 전극 접속 부분(S)에 필러(110)가 적층되어 통전성을 약화시키는 현상을 회피할 수 있다.
또한, 이때에 패턴 전극 지그(400)에 인가하는 전류는 반도체 디바이스에 영향을 주지 않을 정도이고, 자발분극된 강유전체 입자인 필러(110)를 구동시킬 수 있을 정도의 범위로 한다.
이와 같이 필러의 이동을 유도한 이후에는 도 12에서와 같이, 열과 압력을 가하여 범프 전극(310)이 전극 패드(210)에서 눌려 결합부위의 면적을 확보하고, 언더필 수지(100)를 완전 경화시키는 압착공정을 진행한다. 이 압착 공정으로 반도체 패키징 공정은 완료하게 된다. 또한, 이 본압착 공정으로 인해 전극 사이의 접속면이 확보되어 통전을 보다 원활하게 하고, 언더필 수지에 포함된 필러로 인해 완전 경화시에 열팽창 계수 차이(CTE mismatch)에 의한 변형 및 불량도 방지할 수 있다.
이 본압착 공정은 보다 상세하게, 170℃ 이하의 온도와 4kgf/㎠ 이하의 압력을 일정 시간 동안 가하여 상기 언더필 수지를 경화시켜 두 디바이스를 본딩한다. 아울러, 언더필 수지에 포함된 플럭스제로 인해서 별도의 플럭싱 공정은 생략될 수 있다.
상기에서 설명한 플립칩 패키징용 페이스트 타입 언더필 수지 조성물은 반도체 패키징 방법에 이용될 수 있으며, 상기 방법을 통하여 패키지 반도체를 제조할 수 있다.
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내 에서 다양한 수정 및 변형이 가능함은 물론이다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술된 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 종래의 와이어 본딩에 의한 반도체 패키지를 나타낸 단면도이다.
도 2는 종래의 CUF에 의한 패키징 공정을 개략적으로 나타내는 공정 개략도이다.
도 3은 종래의 NUF에 의한 패키징 공정을 개략적으로 나타내는 공정 개략도이다.
도 4는 종래의 저흐름성 언더필(NUF) 기술을 이용하여 제작한 반도체 패키지를 나타낸 도면이다.
도 5는 종래의 필러가 함유된 언더필 수지를 이용한 반도체 패키지를 나타낸 도면이다.
도 6은 코어-쉘 코팅 구조의 필러를 나타내는 도면이다.
도 7은 졸-겔법을 이용하여 코팅한 필러를 나타내는 도면이다.
도 8 내지 도 12 는 본 발명의 일 실시예에 따른 플립칩 반도체 패키징 방법의 각 공정의 상태를 나타낸 도면이다.
<도면의 주요 참조 부호에 대한 설명>
100 : 언더필 수지 110 : 필러
111 : 실리카 112 : 강유전성 물질
200 : 기판 210 : 전극 패드
300 : 반도체 칩 310 : 범프 전극
400 : 패턴 전극 지그

Claims (27)

  1. 플립칩(flip-chip)에 의한 반도체를 패키징하는 방법으로서,
    (a) 강유전성(ferro-electric) 물질이 코팅된 필러(filler)가 포함된 언더필 수지를 기판에 도포하는 단계;
    (b) 범프 전극이 형성된 반도체 칩을 상기 기판 위에 정렬하여 범프 전극과 기판의 전극 패드가 접촉하도록 가압착하는 단계;
    (c) 상기 반도체 칩의 패턴 및 상기 기판에 대응하는 패턴의 전극이 형성된 지그에 상기 가압착된 기판과 반도체 칩을 개재시키고 전류를 인가하는 단계; 및
    (d) 열과 압력을 가하여 상기 언더필 수지를 경화시키는 본압착 단계;를 포함하는 반도체 패키징 방법.
  2. 제 1 항에 있어서,
    상기 단계 (c)는,
    전류를 인가하여 상기 언더필 수지 내에 포함된 강유전체 물질이 코팅된 필러가 이동하도록 유도하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키징 방법.
  3. 플립칩(flip-chip)에 의한 반도체를 패키징하는 방법으로서,
    (a) 강유전성(ferro-electric) 물질이 코팅된 필러(filler)가 포함된 언더필 수지를 기판에 도포하는 단계;
    (b) 범프 전극이 형성된 반도체 칩을 상기 기판 위에 정렬하여 범프 전극과 기판의 전극 패드가 접촉하도록 가압착하는 단계;
    (c) 상기 반도체 칩의 패턴 및 상기 기판에 대응하는 패턴의 전극이 형성된 지그에 상기 가압착된 기판과 반도체 칩을 개재시키고 전류를 인가하여, 상기 지그에 형성된 패턴 전극으로 인해 상기 언더필 수지 내에 포함된 강유전체 물질이 코팅된 필러가 상기 범프 전극과 패드의 접촉면 이외의 영역으로 이동하도록 유도하는 단계; 및
    (d) 열과 압력을 가하여 상기 언더필 수지를 경화시키는 본압착 단계;를 포함하는 반도체 패키징 방법.
  4. 제 1 항에 있어서,
    상기 언더필 수지 내에 포함된 필러는,
    실리카(silica)의 외곽에 자발 분극성을 갖는 강유전성 물질을 코어 쉘(core-shell) 구조로 코팅하여 형성하는 것을 특징으로 하는 반도체 패키징 방법.
  5. 제 1 항에 있어서,
    상기 언더필 수지 내에 포함된 필러는,
    실리카(silica)의 외곽에 자발 분극성을 갖는 강유전성 물질을 졸 겔(sol-gel) 법으로 코팅하여 형성하는 것을 특징으로 하는 반도체 패키징 방법.
  6. 제 1 항에 있어서,
    상기 언더필 수지에는 플럭스(flux)제가 포함된 것을 특징으로 하는 반도체 패키징 방법.
  7. 제 1 항에 있어서,
    상기 범프 전극은 솔더 볼(solder ball)인 것을 특징으로 하는 반도체 패키징 방법.
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  10. 제 1 항에 있어서,
    상기 언더필 수지는,
    에폭시 10 내지 50 중량퍼센트;
    아크릴레이트 3 내지 10 중량퍼센트;
    가요제 10 내지 30 중량퍼센트; 및
    열개시제, 유기성 충진제 및 경화제 2 내지 7 중량부;를 포함하는 페이스트 조성물인 것을 특징으로 하는 반도체 패키징 방법.
  11. 제 10 항에 있어서,
    상기 유기성 충진제는 상기 유기성 충진제를 제외한 상태의 전체 중량 대비 15 내지 30 퍼센트 함량으로 포함된 것을 특징으로 하는 반도체 패키징 방법.
  12. 제 10 항에 있어서,
    상기 언더필 수지는,
    전체 중량 대비 30 내지 40 퍼센트 함량의 용매를 더 포함하는 것을 특징으로 하는 반도체 패키징 방법.
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CN114051647B (zh) * 2020-01-29 2023-02-03 株式会社村田制作所 带电极的无源部件和带电极的无源部件的集合体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221125A (ja) * 1994-01-27 1995-08-18 Toyota Autom Loom Works Ltd 半導体部品の実装構造及び絶縁性接着剤
JP2003086738A (ja) 2001-09-12 2003-03-20 Ngk Spark Plug Co Ltd 電子部品搭載型配線基板
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221125A (ja) * 1994-01-27 1995-08-18 Toyota Autom Loom Works Ltd 半導体部品の実装構造及び絶縁性接着剤
JP2003086738A (ja) 2001-09-12 2003-03-20 Ngk Spark Plug Co Ltd 電子部品搭載型配線基板
KR100733208B1 (ko) 2004-10-11 2007-06-27 삼성전기주식회사 플립칩 실장 기술을 이용한 반도체 패키지
KR20080074589A (ko) * 2007-02-09 2008-08-13 주식회사 엘에스 전자기장을 이용한 반도체 패키징 방법 및 이 방법에 의한반도체 패키지

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