KR20090015357A - 필름타입 언더필 및 이를 이용한 패키지 반도체와 반도체패키징 방법 - Google Patents

필름타입 언더필 및 이를 이용한 패키지 반도체와 반도체패키징 방법 Download PDF

Info

Publication number
KR20090015357A
KR20090015357A KR1020070079626A KR20070079626A KR20090015357A KR 20090015357 A KR20090015357 A KR 20090015357A KR 1020070079626 A KR1020070079626 A KR 1020070079626A KR 20070079626 A KR20070079626 A KR 20070079626A KR 20090015357 A KR20090015357 A KR 20090015357A
Authority
KR
South Korea
Prior art keywords
film type
underfill
type underfill
flip chip
chip packaging
Prior art date
Application number
KR1020070079626A
Other languages
English (en)
Inventor
현순영
강병언
서준모
김재훈
성충현
노준
김지은
이준우
Original Assignee
엘에스엠트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘에스엠트론 주식회사 filed Critical 엘에스엠트론 주식회사
Priority to KR1020070079626A priority Critical patent/KR20090015357A/ko
Publication of KR20090015357A publication Critical patent/KR20090015357A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731Location prior to the connecting process
    • H01L2224/73101Location prior to the connecting process on the same surface
    • H01L2224/73103Bump and layer connectors
    • H01L2224/73104Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명에 따른 필름타입 언더필에 의한 플립칩 패키징 방법은, 반도체 웨이퍼(Wafer)상에 구비된 각각의 솔더볼(Solder Ball)과 대응되는 위치에 상기 각각의 솔더볼을 수용하는 홀(Hole)을 코팅된 필름타입 언더필에 형성하는 펀칭단계; 상기 솔더볼이 구비된 웨이퍼에 상기 언더필을 부착하는 제1부착단계; 상기 언더필이 부착된 반도체 웨이퍼를 칩 단위로 다이싱(Dicing)하는 다이싱단계; 상기 다이싱에 의해 분리된 상기 칩을 인쇄회로기판에 부착하는 제2부착단계; 및 상기 언더필의 경화 및 솔더볼 웨팅(Wetting)이 동시에 수행되는 리플로(Reflow)단계를 포함하는 것을 특징으로 한다.
상기 본 발명에 의하면, 리플로(Reflow) 공정에서의 Silica entrapment에 의하여 유발되는 전기적 또는 기계적 물성 저하 현상을 효과적으로 극복할 수 있고, 패키징 공정의 시간 및 비용을 절감할 수 있는 효과가 있다.
언더필, underfill, 플립칩, 솔더볼, 웨이퍼

Description

필름타입 언더필 및 이를 이용한 패키지 반도체와 반도체 패키징 방법{Film type underfill and Package-Semiconductor and Method of packaging semiconductor using it}
본 발명은 플립칩 공정에 의한 반도체 패키징에 이용되는 언더필에 관한 것으로서, 더욱 구체적으로는 필름타입 언더필을 이용하여 Silica entrapment에 의하여 유발되는 전기적 또는 기계적 물성 저하 현상을 효과적으로 극복할 수 있는 필름타입 언더필 및 이를 이용한 패키지 반도체와 반도체 패키징 방법에 관한 것이다.
반도체 소자의 집적화 및 집접화된 소자들의 소량화, 경량화에 대한 요구가 정보통신의 발달 및 장비의 복잡성에 대한 효과적인 극복의 차원에서 점차 증대되어 가고 있으며 이에 따라 단일 공간에 복수개의 칩이 실장되는 즉, 패키징된 반도체가 일반적으로 이용되고 있다.
패키징(Packaging)은 외부단자가 형성된 기판에 칩(Chip)이 실장되고 추가적으로 Molding작업을 통하여 완성하게 된다. 여기에서 외부단자란 기판과 칩을 전기적으로 연결하는 기판에 형성된 단자를 말하며, 이 외부단자와 칩의 연결형태에 따 라 Wire Bonding, Flip Chip Bonding 등으로 분류될 수 있다.
개괄적인 설명을 부연하면, Wire Bonding 방식은 리드가 형성된 기판에 칩을 올려두고 미세 Wire를 이용해 외부단자와 반도체 칩의 전극패턴을 연결하는 방식이며, Flip Chip Bonding방식은 전극패턴에 Sn/Pb 등의 소재로 이루어진 솔더볼(Solder Ball)이라는 돌출부를 형성하고 이를 통하여 기판에 칩을 실장할 때 전기적으로 연결 되도록 하는 방식을 의미한다.
와이어 본딩에 의한 방식은 도 1에서 도시된 바와 같이, 상부에 접착되는 다이(100), 하부기판(110), 본딩 와이어(120) 및 몰드소재(130) 등으로 이루어진다.
도 1에서와 같이 상기 다이(100)와 하부기판(110)은 본딩 와이어(120)에 의하여 전기적으로 연결되게 된다.
상기와 같은 와이어에 의한 방식은 본딩 와이어가 점유하여야 할 추가적인 공간이 필요하므로 그 만큼의 물리적 크기의 손실이 발생되며, 와이어 접속에 따른 물리적인 문제점이 발생할 수 있다.
이러한 문제의식의 대안으로 등장한 플립칩 형태의 패키징 방법은 기존의 Wire bonding과는 반대로 솔더볼 또는 범프(Bump)가 형성된 칩을 뒤집어 플립(Flip)표면이 기판방향을 향하도록 실장하는 방식이며, 반도체 패키징 중에서 가장 작은 형태를 구현할 수 있는 기술이다.
즉, 반도체 소자의 입출력 단자 전극에 어떠한 도전성 Bump(극소 Pb ball)를 형성하고 배선 판 위의 전극단자인 도체 Pad와 전기적 접속을 형성하게 되는데, 상기의 과정에서 솔더볼(Bump)과 패드와의 접착신뢰성 등이 약해지는 문제점이 발생 하게 된다.
이러한 문제점을 개선하고 솔더볼의 접착력을 보강하기 위하여 솔더볼과 패드사이의 공간에 에폭시 수지 등을 도포하게 되는데 이것을 언더필(Underfill)이라고 한다.
상기에 상술한 바와 같은 Flip Chip Bonding방식은 Wire Bonding 만큼의 공간을 절약할 수 있어 작은 Package의 제조가 가능하게 된다.
이러한 플립칩방식의 대표적인 방식으로 도 2와 도 3에서 도시한 바와 같이 CUF, NUF 방식을 들 수 있다.
CUF(Capillary UnderFill)방식은 도 2에 도시된 바와 같이 솔더볼이 형성된 칩과 패드가 형성된 기판을 정렬하는 단계(a), Flux 도포단계(b)를 거쳐, Solder reflow 단계(c)를 통해 융착시키게 접착하게 된다.
그 후, Flux 세척단계(d)를 거친 후, 표면장력에 의한 모세관 현상을 이용한 방식으로 언더필을 도포(e)하고 최종적으로 언더필 Cure단계(f)를 수행하게 된다.
이러한 CUF방식에 의하는 경우 추가적인 공정을 수행하게 되므로 공정수행시간이 늘어나게 되며, 넓은 다이에 적용하게 되는 경우 보이드(Void)가 발생할 우려가 높아 결과적으로 상기 불량에 의하여 수율이 감소된다는 문제점이 있다.
한편, NUF(N0 flow UuderFill)의 방식은 상기와 같은 문제점을 개선하기 위하여 언더필 재료를 Disensing 또는 Printing을 하여 직접 지지부재에 도포하는 방식을 적용하여 운용하고 있다.
도 3을 통하여 NUF방식을 추가적으로 설명하면, 우선 NUF를 패드가 형성된 하부기판에 도포하는 단계(a)를 수행한 후, 솔더볼이 형성된 상부칩과의 정렬, Fluxing 및 Solder reflow과정(b)을 동시에 거치게 되며, 그 후 UF care 공정(c)를 거치게 된다.
그러나, 이러한 NUF방식의 경우에 Reflow공정에서 솔더볼 웨팅(Wetting)시 Silica가 솔더볼과 PCB 패드 사이에 트랩(Trap)되어 전기적/기계적 물성을 저하시키는 현상이 발생하게 되어 패키지의 신뢰성이 저하되는 문제가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 보이드 발생이나 트랩현상에 의한 전기적/기계적 물성 저하 현상을 극복하고 패키지의 신뢰도를 향상시킬 수 있는 방법 및 이에 이용되는 언더필을 제공하는 데 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허청구범위에 나타난 구성과 구성의 조합에 의해 실현될 수 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 필름타입 언더필에 의한 플립칩 패키징 방법은, 반도체 웨이퍼(Wafer)상에 구비된 각각의 솔더볼(Solder Ball)과 대응되는 위치에 상기 각각의 솔더볼을 수용하는 홀(Hole)을 코팅된 필름타입 언더필(Underfill)에 형성하는 펀칭(Punching)단계; 상기 솔더볼이 구비된 웨이퍼에 상기 언더필을 부착하는 제1부착단계; 상기 언더필이 부착된 반도체 웨이퍼를 칩 단위로 다이싱(Dicing)하는 다이싱단계; 상기 다이싱에 의해 분리된 상기 칩을 인쇄회로기판에 부착하는 제2부착단계; 및 상기 언더필의 경화 및 솔더볼 웨팅(Wetting)이 동시에 수행되는 리플로(Reflow)단계를 포함한다.
본 발명에 따른 필름타입 언더필에 의한 플립칩 패키징 방법의 상기 제1부착단계는 60℃ 내지 90℃에서 1초 내지 5초 동안 2㎏/㎠ 내지 5㎏/㎠으로 수행되는 것이 바람직하다.
또한, 상기 리플로단계는 120℃ 내지 150℃에서 0.5초 내지 10초 동안 3㎏/㎠ 내지 15㎏/㎠으로 수행되는 것이 바람직하다.
아울러, 상기 필름타입 언더필은 분자량 5만 이상의 Rubber가 15 내지 30%, Rubber modified epoxy가 10 내지 30%, 범용 고상 및 액상 에폭시가 10 내지 50%, 경화제가 1 내지 5%로 이루어지는 것이 바람직하다.
한편, 상기 분자량 5만 이상의 Rubber는 아클리로니트릴부타디엔, 글리시딜 아크릴레이트, 스타이렌 부타디엔 중 선택된 하나 이상의 재질로 구성되는 것이 바람직하며, 상기 아클리로니트릴부타디엔 Rubber는 수소화된 상태인 것이 바람직하다.
또한, 상기 Rubber modified epoxy는 ETBN(Epoxy terminated butadien rubber), CTBN(Carboxyl terminated butadien rubber) 중 선택된 하나 이상의 재질로 구성되는 것이 바람직하다.
더욱이, 상기 범용 고상 및 액상 에폭시는 비스페놀A, 비스페놀F, 크레졸 노볼락, 페녹시 계열 중 선택된 하나 이상의 재질로 구성되는 것이 바람직하다.
아울러, 상기 필름타입 언더필은 알코올, 카르복실산, 알리파틱 알콜 중 선택된 하나 이상의 재질로 구성되는 플럭스(Flux)를 포함하는 것이 바람직하다.
한편, 본 발명에 따른 플립칩 패키징용 필름타입 언더필은, 부착되는 상기 반도체 웨이퍼상에 구비된 하나 이상의 솔더볼과 대응되는 위치에 하나 이상의 상기 솔더볼을 수용하는 홀이 구비된 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 필름타입 언더필 및 필름타입 언더필에 의한 플립칩 패키징 방법은 요구되는 충진효과를 만족함과 동시에 silica의 entrapment 현상에 의한 전기적 또는 기계적 물성을 저하하는 현상을 효과적으로 억제할 수 있으며, 또한, chip attach 시 underfill 내 void 발생을 효과적으로 억제하여 패키지 신뢰성을 향상시킬 수 있게 되어 언더필에 의한 플립칩 패키징에 공정에 있어서 우수한 전기적특성과 신뢰성을 구현할 수 있다.
또한, Wafer Level에 적용가능한 필름타입을 제공함으로써, 공정을 단순화 시킬수 있고 시간 및 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 4는 본 발명의 필름타입 언더필에 의한 플립칩 패키징 방법의 바람직한 일실시예를 나타내는 흐름도이며, 도 5는 본 발명의 필름타입 언더필에 의한 플립칩 패키징 방법의 바람직한 일실시예를 단계별로 도시하는 공정도이다.
도 4에 도시된 바와 같이 본 발명에 의한 필름타입 언더필을 이용한 플립칩 패키징 방법은 코팅 및 경화단계(S400), 펀칭단계(S410), 제1부착단계(S420), 다이싱단계(S430), 제2부착단계(S440), 리플로단계(S450)를 포함한다.
본 발명의 의한 필름타입 언더필에 의한 플립칩 패키징 방법은 먼저, 언더필을 코팅(Coating)하고 건조단을 거쳐 경화공정(S400)을 수행하게 되며 도 5a에 도시되어 있다.
다음으로, 도 5b에 도시된 바와 같이 반도체 웨이퍼상(510)에 구비된 각각의 솔더볼(512)과 대응되는 위치에 상기 각각의 솔더볼(512)을 수용하는 홀(502)을 코팅된 필름타입 언더필(500)에 형성하는 즉, 솔더볼(512)의 위치와 동일한 부분에 홀(502)을 뚫어 범핑(Bumping)된 반도체 웨이퍼(510)와 어레이(Array)할 수 있도록 하는 펀칭(Punching)공정(S410)을 수행하게 된다.
이어서, 도 5c에 도시된 바와 같이 솔더볼(512)이 범핑된 반도체 웨이퍼(510)와 상기 펀칭된 필름타입 언더필(500)을 상기 솔더볼(512)이 손상되지 않도록 맞추어 올리고, 적당한 지그(미도시)를 사용하여 적당한 온도와 압력을 가하여 부착하는 제1부착단계(S420)를 수행하게 된다.
다음으로, 도 5d와 같이 상기 필름타입 언더필(500)이 부착된 반도체 웨이퍼(510)를 칩 단위로 다이싱(Dicing)하여 칩들을 분리하는 공정이 진행되며(S430), 도 5e에 도시된 바와 같이 상기 다이싱에 의해 칩 단위로 분리된 상기 반도체 웨이 퍼(510) 칩을 인쇄회로기판(520)에 부착하는 공정(S440)이 수행된다.
그리고 나서, 적당한 온도와 압력을 통해 상기 필름타입 언더필(500)의 경화 및 솔더볼 웨팅(Wetting)이 동시에 수행되는 리플로단계(S450)를 수행하게 된다.
여기서, 상기 필름타입 언더필(500)을 구성하는 조성물은 분자량 5만 이상의 Rubber가 15 내지 30%, Rubber modified epoxy가 10 내지 30%, 범용 고상 및 액상 에폭시가 10 내지 50%, 경화제가 1 내지 5%로 구성되는 것이 바람직하다.
상기 분자량이 5만 이상인 Rubber는 분자량과 관련하여 하한에 미달하면 내습성, 신뢰성의 달성이 어려워 바람직하지 못하다. 상기 고무의 함량비와 관련하여 하한에 미달하면 제품 신뢰성이 확보될 수 없어 바람직하지 못하며, 상한을 초과하면 채움성 저하가 발생하여 바람직하지 못하다. 상기 분자량 5만 이상인 Rubber는, 아크릴로니트릴부타디엔 Rubber, 글리시딜아크릴레이트 Rubber 및 스티렌부타디엔 Rubber 중 선택된 하나 이상의 재질이면 바람직하다. 이때, 상기 아크릴로니트릴부타디엔 Rubber는 수소화된 상태인 수소화된 아크로니트릴부타디엔 Rubber이면 더욱 바람직하며, 상기 고무들의 함량을 조절함으로써, 언더필의 점도를 조절하게 된다.
상기 Rubber modified epoxy는 함량에 대한 수치 범위와 관련하여, 하한에 미달하면 첨가 목적인 고무와 에폭시간의 상용성 증가의 목적을 달성할 수 없어 바람직하지 못하며, 상한을 초과하면 내습성 테스트(Moisture resistance test, MRT) 신뢰성이 감소되어 바람직하지 못하다. 상기 rubber modified epoxy는, 에폭시기가 말단에 결합된 부타디엔 고무(Epoxy terminated butadien rubber, ETBN) 및 카복실기가 말단에 결합된 부타디엔 고무(Carboxyl terminated butadien rubber, CTBN) 중 선택된 하나 이상의 재질이면 바람직하다.
상기 범용 고상 및 액상 에폭시 물질은 함량에 대한 수치 범위와 관련하여, 하한에 미달하면 채움성이 부족하여 바람직하지 못하며, 상한을 초과하면 접착력 감소 및 내습성이 저하되어 바람직하지 못하다. 상기 범용 고상 및 액상 에폭시 물질은, 비스페놀A계, 비스페놀F계, 크레졸 노볼락, 및 페녹시 계열 중 선택된 하나 이상의 재질이면 바람직하다. 이때, 상기 범용 에폭시계로 선택된 물질은, 고상과 액상의 비율이 1:1 내지 3:1이면 바람직하다. 상기 범용 에폭시 물질의 고상과 액상의 비율과 관련하여, 하한에 미달하거나 상한을 초과하면 취급성이 택성 조절 및 가용성 유지에 바람직하지 못하다.
한편, 상기 필름타입 언더필(500)은 알코올, 카르복실산, 알리파틱 알콜 중 선택된 하나 이상의 재질로 구성되는 플럭스(Flux)를 포함하는 것이 바람직하다. 상기 플럭스를 포함함으로써, 상기 반도체 웨이퍼의 Bumping 이후 발생하는 산화막을 제거해주는 Fiuxing 및 세정공정을 생략할 수 있다.
상기와 같은 재질로 구성함으로써, 앞서 설명한 바와 같은 No flow underfill 공정 진행시 솔더볼(512)과 패드(522) 사이에서 발생할 수 있는 Silica entrapment를 개선할 수 있게 된다.
이와 함께 Chip attach시 언더필(500)과 인쇄회로기판(520) 계면에서의 보이드(Void) 불량이 없게 되며 Fillet형성이 용이하게 되는 효과를 창출할 수 있게 된다.
도 6은 본 발명의 필름타입 언더필에 의한 플립칩 패키징 방법의 제1부착단 계를 설명하는 상세도이다.
도 6을 참조하면, 도 6a에 도시된 바와 같이 반도체 웨이퍼(510)상에 구비된 솔더볼(512)과 상기 필름타입 언더필의 홀(502)이 대응되도록 정렬한다.
이어서, 상기와 같이 정렬된 상기 반도체 웨이퍼(510)와 상기 펀칭된 필름타입 언더필(500)을 상기 솔더볼(512)이 손상되지 않도록 맞추어 도 6b에 도시된 바와 같이 올린다.
다음으로, 적당한 지그(미도시)를 사용하여 60℃ 내지 90℃의 온도범위에서 2㎏/㎠ 내지 5㎏/㎠의 압력으로 1초 내지 5초의 범위에서 부착이 수행되는 것이 바람직하다.
상기 과정을 통하여 상기 반도체 웨이퍼(510)와 상기 필름타입 언더필(500)의 빈공간을 채우게 되며 상기 제1부착단계가 완료된 상기 반도체 웨이퍼(510)를 도 6c에 도시하고 있다.
도 7은 본 발명의 필름타입 언더필에 의한 플립칩 패키징 방법의 리플로단계를 설명하는 상세도이다.
도 7을 참조하면, 도 7a에 도시된 바와 같이 반도체 웨이퍼(510)에 형성된 필름타입 언더필(500)의 표면이 기판(520) 표면을 향하도록 상기 기판(520) 위에 정렬한다.
이어서, 반도체 웨이퍼(510) 칩의 솔더볼(512)이 기판(520)의 패드(522)와 접촉하도록 도 7b에 도시된 바와 같이 수행된다.
다음으로, 120℃ 내지 150℃의 온도범위에서 3㎏/㎠ 내지 15㎏/㎠의 압력으 로 0.5초 내지 10초의 범위에서 리플로단계(S450)가 수행되는 것이 바람직하다. 상기 리플로단계(S450)는 도 7c에 도시되어 있으며, 상기 공정에서 언더필(500)의 경화 및 솔더볼(512) 웨팅이 동시에 이루어지도록 구성된다.
이하에서는 상기 본 발명에 따른 필름타입 언더필에 의한 플립칩 패키징 방법에 대한 실험결과를 통하여 본 발명의 작용 및 효과를 상세히 설명하도록 한다.
접착제 조성 비교예1 비교예2 실시예1 실시예2
Underfill type Capillary (액상) No-flow (액상) Film type (고상) Film type (고상)
AN Rubber(%) 3 7 23 29
Rubber modified epoxy(%) 11 15 24 27
페녹시(%) 21 21 21 29
Flux(%) 5 미만 5 미만 5 미만 5 미만
Epoxy(%) 12 25 33 42
아민계 경화제(%) 3 4 3 2
Peroxide계 경화제(%) 2 1 2 5
Void 여부
MRT(Lv2) Fail Pass Pass Pass
채움 특성 ×
통전성 통전 통전 안됨 통전 통전
Flux 세정 효과
상기 표 1에 나타난 결과를 통해 알 수 있는 바와 같이, MRT 평가의 결과에 따르면 실시예 1 및 2는 합격(pass)한 것과는 달리 비교예 1에서 Void 발생으로 불합격(fail)된 것을 알 수 있다. 또한, 통전성 테스트 결과에 따르면 실시예 1 및 2는 통전이 되었지만 비교예 2에서 통전이 되지 않은 것을 알 수 있다.
한편, 경화제(아민계 및 Peroxide계)의 함량이 5%를 초과하게 되면 실시예 2와 같이, 채움 특성을 만족하지 못하기 때문에 상기 경화제의 함량은 5%를 초과하지 않는 것이 바람직하다.
이로부터 본 발명에 따른 필름타입 언더필을 이용하면 chip attach 시 underfill 내 Void 발생을 효과적으로 억제하여 패키지 신뢰성을 향상시킬 수 있으며, 전기적특성이 우수하다는 것을 알 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나,본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술된 발명의 상세한 설명과 함께 본 발명의 기술 사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 와이어 본딩에 의한 패키지의 단면도,
도 2는 CUF에 의한 패키징 공정을 개략적으로 나타내는 공정 개략도,
도 3은 NUF에 의한 패키징 공정을 개략적으로 나타내는 공정 개략도,
도 4는 본 발명의 필름타입 언더필에 의한 플립칩 패키징 방법의 바람직한 일실시예를 나타내는 흐름도,
도 5는 본 발명의 필름타입 언더필에 의한 플립칩 패키징 방법의 바람직한 일실시예를 단계별로 도시하는 공정도,
도 6은 본 발명의 필름타입 언더필에 의한 플립칩 패키징 방법의 제1부착단계를 설명하는 상세도,
도 7은 본 발명의 필름타입 언더필에 의한 플립칩 패키징 방법의 리플로단계를 설명하는 상세도이다.
<도면의 주요 참조부호에 대한 설명>
100 : 다이(Die) 110 : 기판(Substrate)
120 : 본딩 와이어 130 : 몰드 소재(Mold Compound)
500 : 필름타입 언더필 502 : 홀(Hole)
510 : 반도체 웨이퍼 512 : 솔더볼(Solder Ball)
520 : 인쇄회로기판(PCB) 522 : 패드(Pad)

Claims (17)

  1. 반도체 웨이퍼(Wafer)상에 구비된 각각의 솔더볼(Solder Ball)과 대응되는 위치에 상기 각각의 솔더볼을 수용하는 홀(Hole)을 코팅된 필름타입 언더필(Underfill)에 형성하는 펀칭(Punching)단계;
    상기 솔더볼이 구비된 웨이퍼에 상기 언더필을 부착하는 제1부착단계;
    상기 언더필이 부착된 반도체 웨이퍼를 칩 단위로 다이싱(Dicing)하는 다이싱단계;
    상기 다이싱에 의해 분리된 상기 칩을 인쇄회로기판에 부착하는 제2부착단계; 및
    상기 언더필의 경화 및 솔더볼 웨팅(Wetting)이 동시에 수행되는 리플로(Reflow)단계를 포함하는 것을 특징으로 하는 필름타입 언더필에 의한 플립칩 패키징 방법.
  2. 제 1항에 있어서, 상기 제1부착단계는,
    60℃ 내지 90℃에서 1초 내지 5초 동안 2㎏/㎠ 내지 5㎏/㎠으로 수행되는 것을 특징으로 하는 필름타입 언더필에 의한 플립칩 패키징 방법.
  3. 제 1항에 있어서, 상기 리플로단계는,
    120℃ 내지 150℃에서 0.5초 내지 10초 동안 3㎏/㎠ 내지 15㎏/㎠으로 수행 되는 것을 특징으로 하는 필름타입 언더필에 의한 플립칩 패키징 방법.
  4. 제 1항에 있어서, 상기 필름타입 언더필은,
    분자량 5만 이상의 Rubber가 15 내지 30%, Rubber modified epoxy가 10 내지 30%, 범용 고상 및 액상 에폭시가 10 내지 50%, 경화제가 1 내지 5%로 이루어지는 것을 특징으로 하는 필름타입 언더필에 의한 플립칩 패키징 방법.
  5. 제 4항에 있어서, 상기 분자량 5만 이상의 Rubber는,
    아클리로니트릴부타디엔, 글리시딜 아크릴레이트, 스타이렌 부타디엔 중 선택된 하나 이상의 재질로 구성되는 것을 특징으로 하는 필름타입 언더필에 의한 플립칩 패키징 방법.
  6. 제 5항에 있어서, 상기 아클리로니트릴부타디엔 Rubber는,
    수소화된 상태인 것을 특징으로 하는 필름타입 언더필에 의한 플립칩 패키징 방법.
  7. 제 4항에 있어서, 상기 Rubber modified epoxy는,
    ETBN(Epoxy terminated butadien rubber), CTBN(Carboxyl terminated butadien rubber) 중 선택된 하나 이상의 재질로 구성되는 것을 특징으로 하는 필름타입 언더필에 의한 플립칩 패키징 방법.
  8. 제 4항에 있어서, 상기 범용 고상 및 액상 에폭시는,
    비스페놀A, 비스페놀F, 크레졸 노볼락, 페녹시 계열 중 선택된 하나 이상의 재질로 구성되는 것을 특징으로 하는 필름타입 언더필에 의한 플립칩 패키징 방법.
  9. 제 1항에 있어서, 상기 필름타입 언더필은,
    알코올, 카르복실산, 알리파틱 알콜 중 선택된 하나 이상의 재질로 구성되는 플럭스(flux)를 포함하는 것을 특징으로 하는 플립칩 패키징용 필름타입 언더필에 의한 플립칩 패키징 방법.
  10. 제 1항 내지 제 9항 어느 한 항에 기재된 플립칩 패키징 방법에 의하여 제조되는 반도체 패키지.
  11. 반도체 웨이퍼에 부착되는 필름타입 언더필에 있어서,
    상기 필름타입 언더필은,
    부착되는 상기 반도체 웨이퍼상에 구비된 하나 이상의 솔더볼과 대응되는 위치에 하나 이상의 상기 솔더볼을 수용하는 홀이 구비된 것을 특징으로 하는 플립칩 패키징용 필름타입 언더필.
  12. 제 11항에 있어서, 상기 필름타입 언더필은,
    분자량 5만 이상의 Rubber가 15 내지 30%, Rubber modified epoxy가 10 내지 30%, 범용 고상 및 액상 에폭시가 10 내지 50%, 경화제가 1 내지 5%로 이루어지는 것을 특징으로 하는 플립칩 패키징용 필름타입 언더필.
  13. 제 12항에 있어서, 상기 분자량 5만 이상의 Rubber는,
    아클리로니트릴부타디엔, 글리시딜 아크릴레이트, 스타이렌 부타디엔 중 선택된 하나 이상의 재질로 구성되는 것을 특징으로 하는 플립칩 패키징용 필름타입 언더필.
  14. 제 13항에 있어서, 상기 아클리로니트릴부타디엔 Rubber는,
    수소화된 상태인 것을 특징으로 하는 플립칩 패키징용 필름타입 언더필.
  15. 제 12항에 있어서, 상기 Rubber modified epoxy는,
    ETBN(Epoxy terminated butadien rubber), CTBN(Carboxyl terminated butadien rubber) 중 선택된 하나 이상의 재질로 구성되는 것을 특징으로 하는 플립칩 패키징용 필름타입 언더필.
  16. 제 12항에 있어서, 상기 범용 고상 및 액상 에폭시는,
    비스페놀A, 비스페놀F, 크레졸 노볼락, 페녹시 계열 중 선택된 하나 이상의 재질로 구성되는 것을 특징으로 하는 플립칩 패키징용 필름타입 언더필.
  17. 제 11항에 있어서, 상기 필름타입 언더필은,
    알코올, 카르복실산, 알리파틱 알콜 중 선택된 하나 이상의 재질로 구성되는 플럭스(Flux)를 포함하는 것을 특징으로 하는 플립칩 패키징용 필름타입 언더필.
KR1020070079626A 2007-08-08 2007-08-08 필름타입 언더필 및 이를 이용한 패키지 반도체와 반도체패키징 방법 KR20090015357A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070079626A KR20090015357A (ko) 2007-08-08 2007-08-08 필름타입 언더필 및 이를 이용한 패키지 반도체와 반도체패키징 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070079626A KR20090015357A (ko) 2007-08-08 2007-08-08 필름타입 언더필 및 이를 이용한 패키지 반도체와 반도체패키징 방법

Publications (1)

Publication Number Publication Date
KR20090015357A true KR20090015357A (ko) 2009-02-12

Family

ID=40684932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070079626A KR20090015357A (ko) 2007-08-08 2007-08-08 필름타입 언더필 및 이를 이용한 패키지 반도체와 반도체패키징 방법

Country Status (1)

Country Link
KR (1) KR20090015357A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754804B2 (en) 2015-12-01 2017-09-05 Samsung Display Co., Ltd. Method of mounting electronic device and under-fill film used thereto
US12061399B2 (en) 2019-10-11 2024-08-13 Samsung Display Co., Ltd. Adhesive member and display device comprising adhesive member and method for manufacturing

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754804B2 (en) 2015-12-01 2017-09-05 Samsung Display Co., Ltd. Method of mounting electronic device and under-fill film used thereto
US12061399B2 (en) 2019-10-11 2024-08-13 Samsung Display Co., Ltd. Adhesive member and display device comprising adhesive member and method for manufacturing

Similar Documents

Publication Publication Date Title
US6546620B1 (en) Flip chip integrated circuit and passive chip component package fabrication method
US7148560B2 (en) IC chip package structure and underfill process
US6553660B2 (en) Electronic device and a method of manufacturing the same
JP3622435B2 (ja) 半導体装置とその製造方法
KR19990082715A (ko) 반도체장치
JP2001094003A (ja) 半導体装置及びその製造方法
US20060214308A1 (en) Flip-chip semiconductor package and method for fabricating the same
KR20020044577A (ko) 개선된 플립-칩 결합 패키지
US20010025874A1 (en) Method of forming solder bumps, method of mounting flip chips, and a mounting structure
KR20190136459A (ko) 반도체 다이들을 스택하는 방법 및 반도체 패키지
KR20090015357A (ko) 필름타입 언더필 및 이를 이용한 패키지 반도체와 반도체패키징 방법
JP2000208675A (ja) 半導体装置およびその製造方法
JP2003086626A (ja) 電子部品、その製造方法、電子部品の実装体および実装方法
KR101804568B1 (ko) 반도체 패키지 및 그 제조방법
KR101036336B1 (ko) 반도체 패키징 방법
JPH11168116A (ja) 半導体チップ用電極バンプ
Zhang et al. Design, process, and reliability of wafer level packaging
KR20110014261A (ko) 반도체 패키지
KR20100039324A (ko) 강유전성 필러가 첨가된 언더필 수지 조성물
KR20090107271A (ko) 도전성 입자가 첨가된 언더필 수지 및 이를 이용한 반도체패키징 방법과 반도체 패키지
US20130069226A1 (en) Semiconductor package having interposer
JP5230580B2 (ja) 半導体装置およびその実装方法
KR100762909B1 (ko) 플립 칩 패키지의 제조 방법
JP2003297977A (ja) 電子部品の製造方法
JP4473668B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application