KR20190136459A - 반도체 다이들을 스택하는 방법 및 반도체 패키지 - Google Patents

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Abstract

반도체 다이들을 스택하는 방법 및 반도체 패키지 구조를 제시한다. 베이스 기판(base substrate)에 비전도 필름(NCF)층을 이용하여 하단 반도체 다이를 본딩(bonding)하고, 하단 반도체 다이 상에 중단 반도체 다이(middle semiconductor die) 및 상단 반도체 다이(upper semiconductor die)를 스택(stack)한다. 하단, 중단 및 상단 반도체 다이들 사이를 채우는 언더필(underfill) 물질층을 형성한다.

Description

반도체 다이들을 스택하는 방법 및 반도체 패키지{Method of stacking multiple semiconductor dies and semiconductor package including stacked dies}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 복수의 반도체 다이들을 스택(stack)하는 방법 및 반도체 다이들이 스택된 반도체 패키지에 관한 것이다.
다양한 전자 제품에서 높은 신호 대역을 제공하며, 고용량을 제공하는 반도체 패키지가 요구되고 있다. 보다 많은 수의 반도체 다이(die)들을 하나의 반도체 패키지 내에 내장하기 위해서, 반도체 다이들을 실질적으로 수직하게 스택(stack)하는 기술이 요구되고 있다. 반도체 다이들을 수직하게 스택하기 위해서, 반도체 다이들을 서로 본딩(bonding)하는 기술이 요구되고 있다.
본 출원은 복수의 반도체 다이들을 실질적으로 수직하게 스택(stack)하는 방법을 제시하고자 한다.
또한, 반도체 다이들이 수직하게 스택된 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 베이스 기판(base substrate)에 비전도 필름(NCF)층을 이용하여 하단 반도체 다이를 본딩(bonding)시키는 단계; 상기 하단 반도체 다이 상에 중단 반도체 다이(middle semiconductor die) 및 상단 반도체 다이(upper semiconductor die)를 스택(stack)하는 단계; 상기 하단, 중단 및 상단 반도체 다이들 사이를 채우는 언더필(underfill) 부분과 상기 언더필 부분으로부터 상기 하단, 중단 및 상단 반도체 다이들 측면을 덮도록 연장되는 필릿(fillet) 부분을 포함하는 언더필 물질층을 형성하는 단계; 및 상기 언더필 물질층의 측면을 덮는 몰딩층(molding layer)을 형성하는 단계; 를 포함하는 반도체 다이들을 스택하는 방법을 제시한다.
본 출원의 일 관점은, 제1본딩 단자(bonding terminal)들을 가지는 베이스 기판, 제2본딩 단자들 및 반대측에 위치하는 제3본딩 단자들을 가지는 하단 반도체 다이, 제4본딩 단자들 및 반대측에 위치하는 제5본딩 단자들을 가지는 중단 반도체 다이, 및 제6본딩 단자들을 가지는 상단 반도체 다이를 제공하는 단계; 비전도 필름층을 이용하여 상기 하단 반도체 다이를 상기 베이스 기판에 부착시키는 단계; 상기 하단 반도체 다이를 가압 및 가열하는 열압착 본딩을 수행하여 상기 제2본딩 단자들을 상기 제1본딩 단자들에 본딩시키는 단계; 상기 제3본딩 단자들에 상기 제4본딩 단자들이 접촉하도록 상기 하단 반도체 다이 상에 상기 중단 반도체 다이를 정렬시키고, 상기 제5본딩 단자들에 상기 제6본딩 단자들이 접촉하도록 상기 중단 반도체 다이 상에 상기 상단 반도체 다이를 정렬시키는 단계; 상기 상단 반도체 다이를 가압 및 가열하여 상기 제3본딩 단자들을 상기 제4본딩 단자들에 본딩시키고, 상기 제6본딩 단자들을 상기 제5본딩 단자들에 본딩시키는 매스 리플로우 본딩을 수행하는 단계; 상기 하단, 중단 및 상단 반도체 다이들 사이를 채우는 언더필(underfill) 부분과 상기 언더필 부분으로부터 상기 하단, 중단 및 상단 반도체 다이들 측면을 덮도록 연장되는 필릿 부분을 포함하는 언더필 물질층을 형성하는 단계; 및 상기 언더필 물질층의 측면을 덮는 몰딩층(molding layer)을 형성하는 단계; 를 포함하는 반도체 다이들을 스택하는 방법을 제시한다.
본 출원의 일 관점은, 베이스 기판에 스택된 하단 반도체 다이; 상기 하단 반도체 다이 상에 순차적으로 스택된 중단 및 상단 반도체 다이들; 상기 베이스 기판과 상기 하단 반도체 다이 사이에 위치하고 상기 베이스 기판에 상기 하단 반도체 다이를 부착시키는 비전도 필름층; 상기 하단, 중단 및 상단 반도체 다이들 사이를 채우는 언더필 부분과 상기 언더필 부분으로부터 상기 하단, 중단 및 상단 반도체 다이들 측면을 덮도록 연장되는 필릿 부분을 포함하는 언더필 물질층; 및 상기 필릿 부분의 측면을 덮는 몰딩층(molding layer);을 포함하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 복수의 반도체 다이들을 실질적으로 수직하게 스택하는 방법을 제시할 수 있다. 반도체 다이들이 수직하게 스택된 반도체 패키지 구조를 제시할 수 있다.
도 1 내지 도 9는 일 예에 따른 반도체 다이들을 스택하는 방법을 보여주는 도면들이다.
도 10은 일 예에 따른 반도체 다이들이 스택된 반도체 패키지를 보여주는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)" 및 "하부(bottom or lower)", "상단(upper)" 및 "하단(lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
본 출원은 반도체 다이들이 실질적으로 수직하게 스택(stack)된 반도체 패키지 구조를 예시하여 설명된다. 반도체 다이들은 관통 실리콘 비아(TSV: Through Silicon Via) 구조를 가질 수 있다. 관통 실리콘 비아 구조는 반도체 다이를 실질적으로 상하로 관통하는 관통 전극 또는 관통 비아 등을 포함하는 신호 배선 구조를 의미할 수 있다. 범프(bump)를 이용한 체결 구조에 의해서 반도체 다이들은 서로 전기적으로 연결될 수 있다. 범프는 관통 실리콘 비아 구조에 접속되는 연결 부재일 수 있다.
본 출원은 광대역 메모리(HBM: High Bandwidth Memory) 패키지 구조를 예시하여 설명할 수 있다. 광대역 메모리(HBM) 패키지는 프로세서 칩(processor chip)과 보다 빠른 데이터 교환을 위한 광대역 인터페이스(interface)를 구현하는 하나의 형태이다. 광대역 메모리(HBM) 패키지는 관통 실리콘 비아 구조를 채용하여, 상대적으로 더 많은 수의 인풋 아웃풋(I/O) 단자들을 구현하고 있다. HBM 패키지의 지원을 요구하는 프로세서 칩은, 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit), 마이크로 프로세서(microprocessor)나 마이크로 컨트롤러나(microcontroller), 어플리케이션 프로세서(AP), 디지털 신호 처리 코어(digital signal processing core) 및 신호 교환을 위한 인터페이스(interface)를 포함하는 주문형 집적회로(ASIC) 칩일 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 도 9는 일 예에 따른 반도체 다이들을 스택하는 방법을 보여주는 도면들이다.
도 1을 참조하면, 베이스 기판(base substrate: 110) 및 하단 반도체 다이(lower semiconductor die: 120)이 제공된다. 하단 반도체 다이(120)는 베이스 기판(110)에 스택(stack)되기 위해서, 베이스 기판(110) 상에 도입될 수 있다. 설명의 편의를 위해서 베이스 기판(110)에 스택될 복수의 반도체 다이들 중에서 제1단의 반도체 다이를 하단 반도체 다이(120)로 지칭한다.
베이스 기판(110)은 웨이퍼(wafer) 형상을 가질 수 있다. 베이스 기판(110)은 집적회로(IC: Integrated Circuit) 소자들이 집적된 실리콘 웨이퍼일 수 있다. 다른 실시예에서 베이스 기판(110)은 하단 반도체 다이(120)들이 실장(mounting)되는 전기적 연결배선구조(electrical interconnection structure)일 수 있다. 예컨대, 베이스 기판(110)은 패키지 기판 구조나 또는 인터포저(interposer) 구조로 도입될 수 있다.
베이스 기판(110)은 제1표면(111)에 하단 반도체 다이(120)와 전기적으로 상호 연결될 제1본딩 단자(bonding terminal: 114)들을 가질 수 있다. 제1본딩 단자(114)들 각각은 도전성 접속 범프(bump) 형상을 가질 수 있다. 다른 일 실시예에서 제1본딩 단자(114)들은 언더범프금속층(UBM: Under Bump Metallization) 형상을 가질 수 있다. 베이스 기판(110)은 제1본딩 단자(114)들 각각에 전기적으로 연결되는 제1관통 비아(113)들을 구비할 수 있다. 제1관통 비아(113)들은 실리콘 관통 비아(TSV) 구조로 도입될 수 있다. 베이스 기판(110)의 제1관통 비아(113)들은 제1본딩 단자(114)들 각각에 일단부가 연결되고, 베이스 기판(110) 내로 연장될 수 있다. 제1관통 비아(113)들의 다른 단부에 제7본딩 단자(115)가 전기적으로 연결될 수 있다. 제7본딩 단자(115)들은 제1표면(111)에 반대되는 제2표면(112)에 구비될 수 있다.
베이스 기판(110)은 제1영역(117)를 구비하고, 제1영역(117)과 이격되고 이웃하는 영역으로 제2영역(118)을 구비할 수 있다. 제1영역(117)과 제2영역(118) 사이에 연결 영역(116)이 구비된다. 연결 영역(116)은 스크라이브레인(scribe lane) 영역을 제공한다. 후속 과정에서 연결 영역(116)을 제거함으로써, 베이스 기판(110)의 제1 및 제2영역들(117, 118)은 각각 베이스 다이(base die)들로 분리된다. 제1 및 제2영역들(117, 118)은 집적회로(IC) 소자들이 집적된 영역일 수 있다. 제1 및 제2영역들(117, 118)은 베이스 기판(110) 상에 스택되는 반도체 다이들을 제어하는 콘트롤러(controller)를 제공할 수 있다.
도 1을 참조하면, 하단 반도체 다이(120)는 집적회로 소자가 집적된 반도체 다이일 수 있다. 하단 반도체 다이(120)는 베이스 기판(110)의 제1표면(111)에 마주보는 제3표면(121)과, 제3표면(121)에 반대되는 제4표면(122)를 가지는 반도체 다이이다. 하단 반도체 다이(120)는 하단 반도체 다이(120)를 실질적으로 관통하는 제2관통 비아(123)들을 구비할 수 있다. 제2관통 비아(123)는 하단 반도체 다이(120)의 제3표면(121)으로부터 제4표면(122)까지 실질적으로 연장되고 전기적으로 연장되는 TSV일 수 있다. 제2관통 비아(123)들 각각의 일 단부에는 제2본딩 단자(125)가 연결되고, 반대측의 타단 단부에는 제3본딩 단자(127)가 연결된다.
제2본딩 단자(126)는 하단 반도체 다이(120)를 베이스 기판(110)에 전기적으로 연결시키는 접속 부재로 구비된다. 제2본딩 단자(126)는 제2관통 비아(123)에 연결되는 제1접속 범프(connecting bump: 124)와 제1접속 범프(124)의 단부를 덮는 제1솔더층(solder layer: 125)을 포함한 구조일 수 있다. 제1접속 범프(124)는 구리(Cu) 범프와 같은 금속 범프일 수 있다. 제1솔더층(125)은 주석-은(Sn-Ag) 합금층을 포함할 수 있다. 제1솔더층(125)과 구리 범프 사이에 니켈(Ni)층과 같은 배리어층(barrier layer)이 더 구비될 수 있다. 제3본딩 단자(127)는 도전성 접속 범프 형상을 가질 수 있다. 다른 일 실시예에서 제3본딩 단자(127)들을 언더범프금속층(UBM) 형상을 가질 수 있다.
도 1을 참조하면, 하단 반도체 다이(120)에 비전도 필름층(NCF: Non Conductive Film: 130)을 부착한다. 비전도 필름층(130)은 하단 반도체 다이(120)의 제3표면(121)에 라미네이션(lamination)될 수 있다. 비전도 필름층(130)은 하단 반도체 다이(120)의 베이스 기판(111)의 제1표면(111)을 마주보는 제3표면(121)에 부착된다. 비전도 필름층(130)은 하단 반도체 다이(120)의 제3표면(121)에 위치하는 제2본딩 단자(126)들을 덮도록 부착된다. 제2본딩 단자(126)들은 비전도 필름층(130) 내에 함침될 수 있다.
비전도 필름층(130)은 반도체 다이와 다른 반도체 다이 또는 반도체 다이와 기판 사이의 갭(gap)을 채워 범프와 솔더층을 보호하는 역할을 한다. 비전도 필름층(130)은 유기 탄성 필러(organic elastic filler)와 열적으로 큐어링 가능한 에폭시 레진(heat curable epoxy resin), 큐어링제(curing agent)를 포함하는 물질로 구성되어 있다. 비전도 필름층(130)은 본딩 단자들이 본딩되기 이전에 반도체 다이 또는 기판 표면에 먼저 부착되는 사전 도포 재료(pre-applied material)이다.
비전도 필름층(130)에 대비되는 갭 채움(gap fill) 물질로 언더필 물질(underfill material)이 있다. 언더필 물질의 층은 본딩 단자들이 본딩된 이후에 형성된다. 반도체 다이들 사이 또는 반도체 다이와 기판 사이의 갭을 채우도록 언더필 물질을 분배(dispense)한 후, 큐어링하여 언더필 물질층이 형성될 수 있다. 언더필 물질은 사후 적용 물질(post applied material)이다. 따라서, 비전도 필름층(130)이 적용되는 스택 과정과 언더필 물질이 적용되는 스택 과정은 서로 다른 공정 단계들로 진행된다. 비전도 필름층(130)은 언더필 물질과는 서로 다른 특성을 가질 수 있다. 예컨대, 비전도 필름층(130)은 언더필 물질의 층 보다 더 높은 접착력을 제공할 수 있다.
도 2를 참조하면, 비전도 필름층(130)을 이용하여 베이스 기판(110)에 하단 반도체 다이(130)를 본딩시킨다.
비전도 필름층(130)이 부착된 하단 반도체 다이(120)를 다이 어태치 툴(die attach tool: 도시되지 않음)을 이용하여 픽업(pick up)하고, 베이스 기판(110)의 제1영역(117) 상에 도 1에 도시된 것과 같이 정렬시킬 수 있다. 이어서, 하단 반도체 다이(120)를 베이스 기판(110)에 올려놓는다(placing). 비전도 필름층(130)이 베이스 기판(110)의 제1표면(111)에 접촉되도록, 하단 반도체 다이(120)를 베이스 기판(110)에 올려진다. 비전도 필름층(130)이 하단 반도체 다이(120)를 베이스 기판(110)의 표면(111)에 부착(attach)시키는 매질로 역할한다. 또 다른 하단 반도체 다이(120)가 베이스 기판(110)의 제2영역(118)에 또 다른 비전도 필름층(130)에 의해 부착될 수 있다. 하단 반도체 다이(120)의 제2본딩 단자(126)들이 베이스 기판(110)의 제1본딩 단자(114)들 각각에 정렬되도록, 하단 반도체 다이(120)가 베이스 기판(110)에 부착된다.
하단 반도체 다이(120)를 가압 및 가열하는 열압착 본딩(thermal compression bonding)을 수행한다. 나란히 부착된 복수의 하단 반도체 다이(120)들에 동시에 열과 압력이 인가되도록 열압착 본딩이 수행될 수 있다. 열압착 본딩은 제2본딩 단자(126)를 제1본딩 단자(114)를 본딩시킨다. 이에 따라, 하단 반도체 다이(120)는 베이스 기판(110)에 전기적으로 연결된다.
하단 반도체 다이(120)에 인가되는 압력에 의해서 제2본딩 단자(126)가 비전도 필름층(130)을 관통하여 제1본딩 단자(114)에 접촉될 수 있다. 하단 반도체 다이(120)에 인가되는 열에 의해서 제2본딩 단자(126)의 제1솔더층(125)가 용착(welding)되거나 변형되거나 또는 상호 확산(inter-diffusion)되어, 제2본딩 단자(126)를 제1본딩 단자(114)에 본딩시킨다. 제2본딩 단자(126)와 제1본딩 단자(114)가 제1솔더층(125)에 의해서 서로 연결되어 실질적으로 범프 본딩 구조(bump bonding structure)가 형성된다.
하단 반도체 다이(120)에 열이 인가되기 이전에는, 비전도 필름층(130)은 큐어링되지 않은 상태로 하단 반도체 다이(120)와 베이스 기판(110) 사이에 위치한다. 하단 반도체 다이(120)을 통해서 비전도 필름층(130)에 열이 전달되고, 전달된 열에 의해서 비전도 필름층(130)은 큐어링된다. 큐어링된 비전도 필름층(130)은 상대적으로 높은 모듈러스(modulus)를 제공할 수 있다. 예컨대, 비전도 필름층(130)은 상온인 25℃에서 3GPa 내지 10GPa 의 모듈러스 값을 제공할 수 있다. 비전도 필름층(130)은 100℃ 내지 200℃의 온도 범위 내에 속하는 유리전이 온도(Tg)를 가질 수 있다. 비전도 필름층(130)은 유리전이 온도 이하에서의 열팽창계수(a1 of CTE)가 20 내지 90(part per million meter(ppm)/℃)의 범위 내에 속하는 값을 가지고, 유리전이 온도 이상에서의 열팽창계수(a2)가 100 내지 280(ppm/℃)의 범위 내에 속하는 값을 가질 수 있다.
비전도 필름층(130)은 상대적으로 높은 접착 신뢰성을 제공할 수 있다. 비전도 필름층(130)은 알려진 언더필 물질 보다는 상대적으로 높은 접착력으로 하단 반도체 다이(120)를 베이스 기판(110)에 결합시킬 수 있다. 이에 따라, 비전도 필름층(130)은 비전도 필름층(130)과 베이스 기판(110) 사이에 들뜸(delamination) 현상을 억제하는 데 언더필 물질보다 상대적으로 더 효과적이다.
비전도 필름층(130)은 상대적으로 높은 모듈러스를 가지는 필름층으로 도입될 수 있다. 비전도 필름층(130)은 상대적으로 높은 모듈러스를 가지면서도 상대적으로 높은 접착력을 제공할 수 있다. 비전도 필름층(130)은 상대적으로 높은 모듈러스를 가지고 있어, 워피지(warpage) 현상에 저항하는 저항력이 상대적으로 높을 수 있다. 이에 따라, 비전도 필름층(130)은 워피지 현상을 억제하는 도움을 주어 공정 작업성 및 공정 신뢰성을 개선할 수 있다.
언더필 물질층이 비전도 필름층(130)을 대체한 경우를 고려할 수 있다. 이때, 언더필 물질층은 비전도 필름층(130)에 비해 상대적으로 낮은 접착력을 나타낼 수 있다. 들뜸 현상을 억제하기 위해서 상대적으로 낮은 모듈러스를 제공하는 언더필 물질층을 적용하는 것을 고려할 수 있다. 그렇지만, 언더필 물질에서 열팽창계수와 모듈러스는 트레이드 오프(trade off)한 특성들이다. 상대적으로 낮은 모듈러스를 가지는 언더필 물질로 비전도 필름층(130)을 대체할 때, 언더필 물질층은 상대적으로 높은 열팽창계수를 제공할 수 있다. 상대적으로 높은 열팽창계수를 가지는 언더필 물질층은, 반도체 패키지에 워피지 현상을 유발시키는 요인으로 작용할 수 있다. 상대적으로 높은 모듈러스를 가지는 언더필 물질층으로 비전도 필름층(130)을 대체할 경우, 언더필 물질층과 베이스 기판(110) 제1표면(111) 사이 부분에 집중되는 스트레스(stress)를 완화시키기 어렵다. 이에 따라, 이러한 계면에 언더필 물질층이 들뜨는 현상이 유발될 수 있다.
상대적으로 높은 열팽창계수를 가지는 언더필 물질층은 25℃에서 1MPa 내지 5GPa 의 모듈러스를 가질 수 있다. 언더필 물질층은 0℃ 내지 100℃의 온도 범위 내에 속하는 유리전이 온도(Tg)를 가지고, 20 내지 90(ppm/℃)의 유리전이 온도 이하에서의 열팽창계수(a1)를 가지고, 100 내지 200(ppm/℃)의 유리전이 온도 이상에서의 열팽창계수(a2)를 가질 수 있다. 상대적으로 낮은 열팽창계수를 가지는 언더필 물질층은 25℃에서 5GPa 내지 15GPa 의 모듈러스를 가질 수 있다. 언더필 물질층은 100℃ 내지 200℃의 온도 범위 내에 속하는 유리전이 온도(Tg)를 가지고, 20 내지 50(ppm/℃)의 유리전이 온도 이하에서의 열팽창계수(a1)를 가지고, 70 내지 100(ppm/℃)의 유리전이 온도 이상에서의 열팽창계수(a2)를 가질 수 있다.
도 3을 참조하면, 하단 반도체 다이(120)에 중단 반도체 다이(middle semiconductor die: 140)를 정렬시킨다. 중단 반도체 다이(140)는 하단 반도체 다이(120)와 실질적으로 동일한 형태의 반도체 다이일 수 있다. 중단 반도체 다이(140)는 중단 반도체 다이(140)를 실질적으로 관통하는 제3관통 비아(143)들을 구비한다. 중단 반도체 다이(140)는 제3관통 비아(143)의 양 단부들에 각각 연결되는 제4본딩 단자(146)와 제5본딩 단자(147)를 구비하도록 제공된다. 제4본딩 단자(146)와 제5본딩 단자(147)은 서로 반대측에 위치한다. 중단 반도체 다이(140)의 제4본딩 단자(146)는 제2접속 범프(144)와 제2솔더층(145)를 포함하여 구비된다.
중단 반도체 다이(140)에 제1플럭스 물질(flux material: 151)이 제공될 수 있다. 제1플럭스 물질(151)은 중단 반도체 다이(140)의 제4본딩 단자(146)들을 덮어 웨팅(wetting)하도록 도입될 수 있다.
도 4를 참조하면, 하단 반도체 다이(120)에 중단 반도체 다이(140)를 올려놓는다. 하단 반도체 다이(120)의 제3본딩 단자(127)들에 중단 반도체 다이(140)의 제4본딩 단자(146)들이 접촉하도록, 하단 반도체 다이(120)에 중단 반도체 다이(140)를 위치시킨다. 제1플럭스 물질(151)은 제3본딩 단자(126)들을 더 웨팅하도록 흘러 확장될 수 있다. 제1플럭스 물질(151)은 제3본딩 단자(127)들이 제4본딩 단자(146)들에 접촉된 상태로 프리 본딩(pre-bonding) 또는 가접합시킬 수 있다. 이때, 제4본딩 단자(146)의 제2솔더층(145)은 제3본딩 단자(127)에 접촉한 상태로 유지된다.
일 표면에 제6본딩 단자(156)들을 구비한 상단 반도체 다이(150)를 제공한다. 중단 반도체 다이(140) 상에 상단 반도체 다이(150)를 정렬시킨다. 상단 반도체 다이(150)는 하단 반도체 다이(120) 또는 중단 반도체 다이(140)와 실질적으로 기능을 수행하는 반도체 다이일 수 있다. 상단 반도체 다이(150)는 관통 비아가 없는 반도체 다이 형태를 가질 수 있다. 다른 일 실시예에서 상단 반도체 다이(150)는 관통 비아를 구비한 형태를 가질 수도 있다. 상단 반도체 다이(150)의 제6본딩 단자(156)는 제3접속 범프(154)와 제3솔더층(155)를 포함하여 구비된다. 상단 반도체 다이(150)에 제2플럭스 물질(152)이 제공될 수 있다.
중단 반도체 다이(140)에 상단 반도체 다이(150)를 올려놓는다. 중단 반도체 다이(140)의 제5본딩 단자(147)들에 상단 반도체 다이(150)의 제6본딩 단자(156)들이 접촉하도록, 중단 반도체 다이(140)에 상단 반도체 다이(150)를 올려놓는다. 제2플럭스 물질(152)은 제5본딩 단자(147)들을 웨팅하도록 확장될 수 있다. 제2플럭스 물질(152)은 제5본딩 단자(147)들이 제6본딩 단자(156)들에 접촉된 상태로 프리 본딩시킬 수 있다. 이때, 제6본딩 단자(156)의 제3솔더층(155)은 제5본딩 단자(147)에 접촉한 상태로 유지된다.
중단 반도체 다이(140)와 상단 반도체 다이(150) 사이에 또 다른 중단 반도체 다이들이 더 도입될 수도 있다.
도 5를 참조하면, 하단 반도체 다이(120)에 중단 반도체 다이(140)를 본딩하면서, 중단 반도체 다이(140)에 상단 반도체 다이(150)를 본딩시키는 매스 리플로우 본딩(mass reflow bonding)을 수행한다. 이에 따라, 하단 반도체 다이(120) 상에 중단 반도체 다이(140) 및 상단 반도체 다이(150)가 스택(stack)된다.
매스 리플로우 본딩은 상단 반도체 다이(150)를 가압 및 가열하는 과정으로 수행된다. 인가된 압력 및 열은 제6본딩 단자(156)에 전달되고, 제3솔더층(155)가 제6본딩 단자(156)를 제5본딩 단자(147)에 본딩시킨다. 인가된 압력 및 열은 제4본딩 단자(146)에 전달되고, 제2솔더층(145)가 제4본딩 단자(146)를 제3본딩 단자(127)에 본딩시킨다. 제6본딩 단자(156)가 제5본딩 단자(147)에 연결된 범프 본딩 구조와 제4본딩 단자(146)가 제3본딩 단자(127)에 연결된 범프 본딩 구조가 형성된다. 하단 반도체 다이(120)에 중단 반도체 다이(140)가 본딩되면서, 중단 반도체 다이(140)에 상단 반도체 다이(150)가 본딩된다. 매스 리플로우 본딩 공정은 복수의 중단 반도체 다이(140)들 및 복수의 상단 반도체 다이(150)들을 한번에 함께 본딩시킬 수 있어, 생산성의 증대에 유리하다.
매스 리플로우 본딩을 수행한 이후에, 제1 및 제2플럭스 물질들(151, 152)을 제거한다.
도 6을 참조하면, 하단 반도체 다이(120)와 중단 반도체 다이(140) 사이 그리고 중단 반도체 다이(140)와 상단 반도체 다이(150) 사이를 채우도록 언더필 물질층(160)을 형성한다. 언더필 물질을 분배하고, 분배된 언더필 물질이 모세관 현상으로 하단, 중단 및 상단 반도체 다이들(120, 140, 150)의 사이 부분들로 유입되도록 한다. 언더필 물질층(160)은 모세관 현상을 이용한 캐필러리 언더필(capillary underfill) 공정으로 형성된다. 언더필 물질의 흐름성을 이용하여 언더필 물질층(160)의 언더필 부분(161)이 하단, 중단 및 상단 반도체 다이들(120, 140, 150) 사이 부분들을 채운다.
언더필 물질층(160)은 하단, 중단 및 상단 반도체 다이들(120, 140, 150)의 사이 부분들을 채우는 언더필 부분(161)과 언더필 부분(161)으로부터 연장된 필릿 부분(fillet portion: 162)로 구성될 수 있다. 필릿 부분(162)은 하단, 중단 및 상단 반도체 다이들(120, 140, 150)의 측면(165)들 바깥으로 연장된 언더필 물질층(160)의 일부 부분이다. 필릿 부분(162)은 하단, 중단 및 상단 반도체 다이들(120, 140, 150)의 측면(165)들을 덮도록 연장된 언더필 물질층(160)의 일부 부분이다.
도 7을 참조하면, 언더필 물질층(160)은 언더필 물질의 흐름성을 이용하여 형성되므로, 언더필 물질이 흘러 필릿 부분(162) 형성되는 것을 제한하기는 어렵다. 언더필 물질층(160)의 필릿 부분(162)은 반도체 패키지 내에서 언더필 물질층(160)이 차지하는 부피 비율을 증가시킨다. 언더필 물질층(160)은 하단, 중단 및 상단 반도체 다이들(120, 140, 150)이나 베이스 기판(110)에 비해 상대적으로 높은 열팽창 계수를 가지므로, 반도체 패키지에 워피지를 유발하는 하나의 요인으로 작용할 수 있다. 언더필 물질층(160)의 부피 비율을 줄이는 것이 워피지를 억제하는 데 유리하다.
언더필 물질층(160)의 필릿 부분(162)의 일부 부분(162R)을 제거한다. 블레이드(blade)를 이용하는 컷팅(cutting) 공정으로, 언더필 물질층(160)의 필릿 부분(162)의 일부 부분(162R)을 제거한다. 일부 부분(162R)이 제거된 필릿 부분(162C)은 블레이드 컷팅에 의해서 실질적으로 수직한 측면(166)를 가진다. 하단, 중단 및 상단 반도체 다이들(120, 140, 150)의 측면(165)들과 컷팅된 필릿 부분(162C)의 수직한 측면(166) 사이의 폭(D)은 상대적으로 작은 크기로 제한된다. 언더필 물질층(160)의 필릿 부분(162)의 일부 부분(162R)이 제거되므로, 반도체 패키지 내에서 언더필 물질층(160)의 부피 비율은 줄어든다. 이에 따라, 반도체 패키지에 워피지가 발생되는 것을 보다 효과적으로 억제할 수 있다.
도 6을 다시 참조하면, 워피지 현상을 보다 더 억제하기 위해서, 언더필 물질층(160)은 상대적으로 낮은 열팽창계수를 가지는 언더필 물질로 형성될 수 있다. 언더필 물질층(160)은 100℃ 내지 200℃의 온도 범위 내에 속하는 유리전이 온도(Tg)를 가지고, 유리전이 온도 이하에서의 열팽창계수(a1)는 20 내지 50(ppm/℃)의 값을 가지고, 유리전이 온도 이상에서의 열팽창계수(a2)는 70 내지 100(ppm/℃)의 값을 가질 수 있다.
도 8을 참조하면, 언더필 물질층(160)의 측면(166)을 덮는 몰딩층(molding layer: 170)을 형성한다. 몰딩층(170)을 에폭시 몰딩 화화물(epoxy molding compound)와 같은 봉지 물질(encapsulant material)을 이용한 몰딩 공정으로 형성될 수 있다. 몰딩층(170)은 상단 반도체 다이(150)의 상측 표면(159)을 덮는 부분(171)을 가지도록 몰딩될 수 있다. 이때, 몰딩층(170)의 상단 반도체 다이(150)의 상측 표면(159)을 덮는 부분(171)을 제거한다. 몰딩층(170)의 상단 반도체 다이(150)의 상측 표면(159)을 덮는 부분(171)을 그라인딩(grindgin)으로 제거할 수 있다. 상단 반도체 다이(150)의 상측 표면(159)이 몰딩층(170)에 덮이지 않고 노출된 구조는, 하단, 중단 및 상단 반도체 다이들(120, 140, 150)의 동작 시 발생되는 열을 외부로 배출하여 방열하는 데 유리하다.
도 9를 참조하면, 몰딩층(170)의 일부 부분을 제거하여 좌측의 반도체 패키지(11) 및 우측의 반도체 패키지(12)로 분리한다. 분리 과정은 소잉(sawing) 공정으로 수행될 수 있다. 베이스 기판(110)의 연결 영역(116)이 선택적으로 제거되며, 베이스 기판(110)의 제1영역(117) 및 제2영역(118)은 각각 베이스 다이(base die: 110D)들로 분리된다.
도 10은 일 예에 따른 반도체 다이들(120, 140, 150)이 베이스 다이(110D)에 스택된 반도체 패키지(11)를 보여준다. 도 10에 묘사된 반도체 패키지(11)는 도 1 내지 도 9를 인용하여 설명한 공정 과정에 의해 제조될 수 있다. 도 10에 묘사된 반도체 패키지(11)를 구성하는 요소들은 도 1 내지 도 9에 묘사된 요소들과 실질적으로 동일한 것으로 이해될 수 있다.
도 10을 참조하면, 반도체 패키지(11)는 베이스 다이(110D)로 분리된 베이스 기판(110)을 포함한다. 베이스 기판(110)에 하단 반도체 다이(120)가 스택된다. 하단 반도체 다이(110) 상에 순차적으로 중단 및 상단 반도체 다이들(140, 150)이 스택된다. 베이스 기판(110), 하단, 중단 및 상단 반도체 다이들(120, 140, 150)은 범프 본딩 구조(180)들에 의해서 상호간에 전기적으로 및 기계적으로 본딩된다. 베이스 기판(110)과 하단 반도체 다이(120) 사이에 비전도 필름층(130)이 위치한다. 비전도 필름층(130)은 베이스 기판(110)에 하단 반도체 다이(120)를 접착시킨다.
언더필 물질층(160)이 도입된다. 언더필 물질층(160)의 언더필 부분(161)은 하단 반도체 다이(120)와 중단 반도체 다이(140)의 사이 부분과, 중단 반도체 다이(140)와 상단 반도체 다이(150)의 사이 부분을 채운다. 언더필 물질층(160)은 언더필 부분(161)으로부터 하단, 중단 및 상단 반도체 다이들(120, 140, 150)의 측면(165)을 덮도록 연장된 필릿 부분(162C)을 포함한다. 언더필 물질층(160)은 유리전이 온도 이상에서의 열팽창계수(a2 of CTE)가 비전도 필름층(130) 보다 낮은 언더필 물질을 포함한다.
몰딩층(170)은 언더필 물질층(160)의 필릿 부분(162C)의 수직한 측면(166)을 덮도록 형성된다. 몰딩층(170)은 상단 반도체 다이(150)의 상측 표면(159)을 노출한다. 하단, 중단 및 상단 반도체 다이들(120, 140, 150)의 측면(165)과 필릿 부분(162C)의 수직한 측면(166) 사이의 폭(D)은 실질적으로 일정하게 제한된다. 언더필 물질층(160)의 필릿 부분(162C)은 비전도 필름층(130)의 측면(130S)을 덮도록 연장된다. 언더필 물질층(160)의 필릿 부분(162C)은 베이스 기판(110)에 접촉하도록 연장된다.
반도체 패키지(11)의 구조에서 베이스 기판(110)과 비전도 필름층(130)이 접하는 계면의 에지 부분(edge portion: E)이 스트레스(stress)가 상대적으로 집중되는 부분이다. 이러한 에지 부분(E)에 스트레스가 집중되므로, 에지 부분(E)은 막질이 들뜨는 불량에 상대적으로 취약하다. 그렇지만, 비전도 필름층(130)은 상대적으로 강한 접착력을 제공할 수 있으므로, 베이스 기판(110)과 비전도 필름층(130)은 상대적으로 강한 접착력으로 접착된 상태로 유지될 수 있다. 베이스 기판(110)과 하부 반도체 다이(120) 사이에 언더필 물질이 아닌 비전도 필름층(130)을 도입함으로써, 막질이 들뜨는 불량을 유효하게 억제할 수 있다.
중단 반도체 다이(140)와 상단 반도체 다이(150)를 매스 리플로우 본딩으로 한번에 본딩할 수 있어, 반도체 다이들을 스택하는 공정의 생산성을 증대시킬 수 있다.
언더필 물질층(160)의 필릿 부분(도 7의 162)의 일부 부분(도 7의 162R)을 제거하여, 잔류하는 필릿 부분(162C)의 폭(D)을 상대적으로 작은 크기로 제한할 수 있다. 반도체 패키지(11)에서 언더필 물질층(160)이 차지하는 부피 비율을 상대적으로 더 낮출 수 있다. 상대적으로 감소된 언더필 물질층(160)의 부피 비율은 반도체 패키지(11)에 야기될 수 있는 워피지 현상을 억제하는 데 유리하다. 언더필 물질층(160)이 상대적으로 낮은 열팽창계수를 가지는 언더필 물질로 구성되는 것 또한 워피지 현상을 억제하는 데 유리하다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
110: 베이스 기판,
120, 140, 150: 반도체 다이,
130: 비전도 필름층(NCF),
160: 언더필 물질층.

Claims (30)

  1. 베이스 기판(base substrate)에 비전도 필름(NCF)층을 이용하여 하단 반도체 다이를 본딩(bonding)시키는 단계;
    상기 하단 반도체 다이 상에 중단 반도체 다이(middle semiconductor die) 및 상단 반도체 다이(upper semiconductor die)를 스택(stack)하는 단계;
    상기 하단, 중단 및 상단 반도체 다이들 사이를 채우는 언더필(underfill) 부분과 상기 언더필 부분으로부터 상기 하단, 중단 및 상단 반도체 다이들 측면을 덮도록 연장되는 필릿(fillet) 부분을 포함하는 언더필 물질층을 형성하는 단계; 및
    상기 언더필 물질층의 측면을 덮는 몰딩층(molding layer)을 형성하는 단계; 를 포함하는 반도체 다이들을 스택하는 방법.
  2. 제1항에 있어서,
    상기 비전도 필름층은
    25℃에서 3GPa 내지 10GPa 의 모듈러스(modulus)를 가지고,
    100℃ 내지 200℃의 유리전이 온도(Tg)를 가지고,
    20 내지 90(ppm/℃)의 유리전이 온도 이하에서의 열팽창계수(CTE)를 가지고,
    100 내지 280(ppm/℃)의 유리전이 온도 이상에서의 열팽창계수를 가지는 반도체 다이들을 스택하는 방법.
  3. 제1항에 있어서,
    상기 언더필 물질층은
    25℃에서 5GPa 내지 15GPa 의 모듈러스를 가지고,
    100℃ 내지 200℃의 유리전이 온도를 가지고,
    20 내지 50(ppm/℃)의 유리전이 온도 이하에서의 열팽창계수를 가지고,
    70 내지 100(ppm/℃)의 유리전이 온도 이상에서의 열팽창계수를 가지는 반도체 다이들을 스택하는 방법.
  4. 제1항에 있어서,
    상기 언더필 물질층은
    상기 비전도 필름층 보다 낮은 유리전이 온도 이상에서의 열팽창계수를 가지는 반도체 다이들을 스택하는 방법.
  5. 제1항에 있어서,
    상기 하단 반도체 다이를 본딩시키는 단계는
    상기 하단 반도체 다이의 상기 베이스 기판을 마주보는 표면에 상기 비전도 필름층을 부착하는 단계;
    상기 비전도 필름층을 상기 베이스 기판에 접촉시키는 단계; 및
    상기 하단 반도체 다이를 가압 및 가열하는 열압착 본딩(thermal compression bonding)을 수행하는 단계를 포함하는 반도체 다이들을 스택하는 방법.
  6. 제1항에 있어서,
    상기 비전도 필름층은
    상기 열압착 본딩 중에 큐어링(curing)되는 반도체 다이들을 스택하는 방법.
  7. 제1항에 있어서,
    상기 중단 및 상단 반도체 다이들을 스택하는 단계는
    상기 하단 반도체 다이에 플럭스 물질(flux material)을 이용하여 상기 중단 반도체 다이를 접촉시키는 단계;
    상기 중단 반도체 다이에 또 다른 플럭스 물질을 이용하여 상기 상단 반도체 다이를 접촉시키는 단계;
    상기 상단 반도체 다이를 가압 및 가열하는 매스 리플로우 본딩(mass reflow bonding)을 수행하여, 상기 하단 반도체 다이에 상기 중단 반도체 다이를 본딩하면서 상기 중단 반도체 다이에 상기 상단 반도체 다이를 본딩하는 단계; 및
    상기 플럭스 물질들을 제거하는 단계를 포함하는 반도체 다이들을 스택하는 방법.
  8. 제1항에 있어서,
    상기 언더필 물질층의 상기 필릿 부분의 일부 부분을 제거하여
    상기 필릿 부분이 수직한 측면을 가지게 하는 단계를 더 포함하는 반도체 다이들을 스택하는 방법.
  9. 제1항에 있어서,
    상기 언더필 물질층의 상기 필릿 부분은
    상기 비전도 필름층의 측면을 덮도록 연장되고 상기 베이스 기판에 접촉하는 반도체 다이들을 스택하는 방법.
  10. 제1항에 있어서,
    상기 상단 반도체 다이의 상측 표면이 노출되도록
    상기 몰딩층의 상기 상단 반도체 다이의 상측 표면을 덮는 부분을 제거하는 단계를 더 포함하는 반도체 다이들을 스택하는 방법.
  11. 제1본딩 단자(bonding terminal)들을 가지는 베이스 기판, 제2본딩 단자들 및 반대측에 위치하는 제3본딩 단자들을 가지는 하단 반도체 다이, 제4본딩 단자들 및 반대측에 위치하는 제5본딩 단자들을 가지는 중단 반도체 다이, 및 제6본딩 단자들을 가지는 상단 반도체 다이를 제공하는 단계;
    비전도 필름층을 이용하여 상기 하단 반도체 다이를 상기 베이스 기판에 부착시키는 단계;
    상기 하단 반도체 다이를 가압 및 가열하는 열압착 본딩을 수행하여 상기 제2본딩 단자들을 상기 제1본딩 단자들에 본딩시키는 단계;
    상기 제3본딩 단자들에 상기 제4본딩 단자들이 접촉하도록 상기 하단 반도체 다이 상에 상기 중단 반도체 다이를 정렬시키고, 상기 제5본딩 단자들에 상기 제6본딩 단자들이 접촉하도록 상기 중단 반도체 다이 상에 상기 상단 반도체 다이를 정렬시키는 단계;
    상기 상단 반도체 다이를 가압 및 가열하여 상기 제3본딩 단자들을 상기 제4본딩 단자들에 본딩시키고, 상기 제6본딩 단자들을 상기 제5본딩 단자들에 본딩시키는 매스 리플로우 본딩을 수행하는 단계;
    상기 하단, 중단 및 상단 반도체 다이들 사이를 채우는 언더필(underfill) 부분과 상기 언더필 부분으로부터 상기 하단, 중단 및 상단 반도체 다이들 측면을 덮도록 연장되는 필릿 부분을 포함하는 언더필 물질층을 형성하는 단계; 및
    상기 언더필 물질층의 측면을 덮는 몰딩층(molding layer)을 형성하는 단계; 를 포함하는 반도체 다이들을 스택하는 방법.
  12. 제11항에 있어서,
    상기 비전도 필름층은
    25℃에서 3GPa 내지 10GPa 의 모듈러스를 가지고,
    100℃ 내지 200℃의 유리전이 온도를 가지고,
    20 내지 90(ppm/℃)의 유리전이 온도 이하에서의 열팽창계수를 가지고,
    100 내지 280(ppm/℃)의 유리전이 온도 이상에서의 열팽창계수를 가지는 반도체 다이들을 스택하는 방법.
  13. 제11항에 있어서,
    상기 언더필 물질층은
    25℃에서 5GPa 내지 15GPa 의 모듈러스를 가지고,
    100℃ 내지 200℃의 유리전이 온도를 가지고,
    20 내지 50(ppm/℃)의 유리전이 온도 이하에서의 열팽창계수를 가지고,
    70 내지 100(ppm/℃)의 유리전이 온도 이상에서의 열팽창계수를 가지는 반도체 다이들을 스택하는 방법.
  14. 제11항에 있어서,
    상기 언더필 물질층은
    상기 비전도 필름층 보다 낮은 유리전이 온도 이상에서의 열팽창계수를 가지는 반도체 다이들을 스택하는 방법.
  15. 제11항에 있어서,
    상기 하단 반도체 다이를 상기 베이스 기판에 부착시키는 단계는
    상기 하단 반도체 다이의 상기 베이스 기판을 마주보는 표면에 상기 제2본딩 단자들을 덮는 상기 비전도 필름층을 부착하는 단계; 및
    상기 하단 반도체 다이를 상기 베이스 기판 상에 올려놓아 상기 비전도 필름층이 상기 베이스 기판에 부착되도록 하는 단계; 포함하는 반도체 다이들을 스택하는 방법.
  16. 제11항에 있어서,
    상기 비전도 필름층은
    상기 열압착 본딩 중에 큐어링(curing)되는 반도체 다이들을 스택하는 방법.
  17. 제11항에 있어서,
    상기 하단 반도체 다이와 상기 중단 반도체 다이 사이에
    상기 제3본딩 단자들이 상기 제4본딩 단자들에 접촉된 상태로 프리 본딩(pre bonding)시키는 플럭스 물질(flux material)을 도입하는 단계; 및
    상기 매스 리플로우 본딩을 수행하는 단계 이후에 상기 플럭스 물질들을 제거하는 단계를 더 포함하는 반도체 다이들을 스택하는 방법.
  18. 제11항에 있어서,
    상기 하단 반도체 다이는
    상기 제2본딩 단자와 상기 제3본딩 단자를 전기적으로 상호 연결하는 관통 비아(through via)를 더 포함하는 반도체 다이들을 스택하는 방법.
  19. 제11항에 있어서,
    상기 언더필 물질층의 상기 필릿 부분의 일부 부분을 제거하여
    상기 필릿 부분이 수직한 측면을 가지게 하는 단계를 더 포함하는 반도체 다이들을 스택하는 방법.
  20. 제11항에 있어서,
    상기 언더필 물질층의 상기 필릿 부분은
    상기 비전도 필름층의 측면을 덮도록 연장되고 상기 베이스 기판에 접촉하는 반도체 다이들을 스택하는 방법.
  21. 제11항에 있어서,
    상기 상단 반도체 다이의 상측 표면이 노출되도록
    상기 몰딩층의 상기 상단 반도체 다이의 상측 표면을 덮는 부분을 제거하는 단계를 더 포함하는 반도체 다이들을 스택하는 방법.
  22. 베이스 기판에 스택된 하단 반도체 다이;
    상기 하단 반도체 다이 상에 순차적으로 스택된 중단 및 상단 반도체 다이들;
    상기 베이스 기판과 상기 하단 반도체 다이 사이에 위치하고 상기 베이스 기판에 상기 하단 반도체 다이를 부착시키는 비전도 필름층;
    상기 하단, 중단 및 상단 반도체 다이들 사이를 채우는 언더필 부분과 상기 언더필 부분으로부터 상기 하단, 중단 및 상단 반도체 다이들 측면을 덮도록 연장되는 필릿 부분을 포함하는 언더필 물질층; 및
    상기 필릿 부분의 측면을 덮는 몰딩층(molding layer);을 포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 비전도 필름층은
    25℃에서 3GPa 내지 10GPa 의 모듈러스를 가지고,
    100℃ 내지 200℃의 유리전이 온도(Tg)를 가지고,
    20 내지 90(ppm/℃)의 유리전이 온도 이하에서의 열팽창계수를 가지고,
    100 내지 280(ppm/℃)의 유리전이 온도 이상에서의 열팽창계수를 가지는 반도체 패키지.
  24. 제22항에 있어서,
    상기 언더필 물질층은
    25℃에서 5GPa 내지 15GPa 의 모듈러스를 가지고,
    100℃ 내지 200℃의 유리전이 온도를 가지고,
    20 내지 50(ppm/℃)의 유리전이 온도 이하에서의 열팽창계수를 가지고,
    70 내지 100(ppm/℃)의 유리전이 온도 이상에서의 열팽창계수를 가지는 반도체 패키지.
  25. 제22항에 있어서,
    상기 언더필 물질층은
    상기 비전도 필름층 보다 낮은 유리전이 온도 이상에서의 열팽창계수를 가지는 반도체 패키지.
  26. 제22항에 있어서,
    상기 하단 반도체 다이는
    상기 제2본딩 단자와 상기 제3본딩 단자를 전기적으로 상호 연결하는 관통 비아(through via)를 더 포함하는 반도체 다이들을 스택하는 방법.
  27. 제22항에 있어서,
    상기 언더필 물질층의 상기 필릿 부분은 실질적으로 수직한 측면을 가지고
    상기 하단, 중단 및 상단 반도체 다이들 측면과 상기 수직한 측면 사이의 폭은 실질적으로 일정하게 제한된 반도체 패키지.
  28. 제22항에 있어서,
    상기 언더필 물질층의 상기 필릿 부분은
    상기 비전도 필름층의 측면을 덮도록 연장되고 상기 베이스 기판에 접촉하는 반도체 패키지.
  29. 제22항에 있어서,
    상기 몰딩층은
    상기 상단 반도체 다이의 상측 표면이 노출하는 반도체 패키지.
  30. 제22항에 있어서,
    상기 베이스 기판, 상기 하단, 중단 및 상단 반도체 다이들은
    범프 본딩 구조(bump bonding structure)들에 의해서 상호간에 전기적으로 및 기계적으로 본딩된 반도체 패키지.
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* Cited by examiner, † Cited by third party
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