KR102647175B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 기재에 따른 반도체 패키지는 활성면에서 비활성면을 향하여 형성된 측면 단차 또는 측면 경사를 포함하여 활성면의 폭이 비활성면의 폭보다 작은 반도체 칩 또는 반도체 패키지 및 상기 활성면에 배치되고, 상기 비활성면의 가장자리보다 내측에 위치하는 언더필을 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}
본 개시는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 성능 및 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시켜야 한다. 2차원 또는 평면적 반도체 메모리 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
패턴의 미세화를 위해서는 고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 제한적이다. 이러한 한계를 극복하기 위해 3차원적으로 배열되는 반도체 칩들을 포함하는 3차원 반도체 패키지가 제안되고 있다. 따라서, 반도체 패키지의 고집적화와 함께, 반도체 패키지의 신뢰성 및 공정의 마진을 향상시킬 수 있는 기술이 요구되고 있다.
본 발명은 휨(warpage) 현상을 개선하고 공정 마진을 개선할 수 있는 반도체 패키지를 제공하고자 한다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 기재의 실시예들에 따른 반도체 패키지는 활성면에서 비활성면을 향하여 형성된 측면 단차 또는 측면 경사를 포함하여 활성면의 폭이 비활성면의 폭보다 작은 반도체 칩 또는 반도체 패키지 및 상기 활성면에 배치되고, 상기 비활성면의 가장자리보다 내측에 위치하는 언더필을 포함한다.
본 기재의 실시예들에 따른 반도체 패키지는 기판, 활성면에서 비활성면을 향하여 형성된 측면 단차 또는 측면 경사를 포함하여 활성면의 폭이 비활성면의 폭보다 작은 적어도 하나 이상의 반도체 칩, 및 대응하는 반도체 칩의 각 활성면에 배치되고, 상기 각 비활성면의 가장자리보다 내측에 위치하는 적어도 하나 이상의 언더필을 포함한다.
본 기재의 실시예들에 따른 반도체 패키지는 기판, 로직 칩과 상기 로직 칩 상에 적층된 다수의 메모리 칩이 적층된 메모리 적층칩부를 포함하는 적층 패키지, 및 상기 기판 상에 플립 칩 본딩된 적어도 하나 이상의 반도체 칩 또는 적층 WLP(Wafer Level Package)를 포함하고, 상기 메모리 적층칩부의 상기 다수의 메모리 칩은 각각 활성면에서 비활성면을 향하여 형성된 측면 단차 또는 측면 경사를 포함하여 활성면의 폭이 비활성면의 폭보다 작고, 상기 메모리 적층칩부는 대응하는 메모리 칩의 각 활성면에 배치되고 상기 비활성면의 가장자리보다 내측에 위치하는 언더필을 포함한다.
본 개시에 따른 반도체 패키지는 휨 현상을 개선할 수 있다.
또한 본 개시에 따른 반도체 패키지는 접착제의 오버플로우로 인한 불량을 개선할 수 있다.
도 1은 일 실시예에 따른 3D 적층 반도체 패키지의 개략도이고,
도 2는 언더필의 오버플로우 현상을 설명하기 위한 개략도이고,
도 3은 다른 실시예에 따른 3D 적층 반도체 패키지의 개략도이고,
도 4는 또 다른 실시예에 따른 3D 복합 적층 반도체 패키지의 개략도이고,
도 5는 쿨링 채널을 포함하는 또 다른 실시예에 따른 3D 적층 반도체 패키지의 개략도이고,
도 6은 수동 소자를 포함하는 또 다른 실시예에 따른 3D 적층 반도체 패키지의 개략도이고,
도 7 내지 도 11은 도 1에 예시된 반도체 패키지의 제조방법을 설명하기 위한 개략도들이고,
도 12는 도 1에 예시된 반도체 패키지의 다른 제조방법을 설명하기 위한 개략도이다.
이하에서 도 1을 참조하여 본 발명의 일 실시예에 따른 3D 적층 반도체 패키지의 개략적인 구성을 설명한다.
도 1을 참조하면, 일 실시예에 따른 3D 적층 반도체 패키지는 기판(10)과 그 위의 3D 적층 반도체 칩부(100)를 포함한다.
기판(10)은 몸체부(21), 패시베이션층(22), 하부 패드(23), 접속 부재(24), TSV(25, Through Silicon Via) 및 상부 패드(26)를 포함할 수 있다. 기판(10)은 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 말한다.
기판(10)이 액티브 웨이퍼를 기반으로 형성된 경우, 몸체부(21)는 반도체 기판(미도시), 집적 회로층(미도시) 및 층간 절연층(미도시) 및 금속간 절연층(미도시)을 포함할 수 있다. 금속간 절연층 내에는 다층의 배선층(미도시)이 형성될 수 있다. 여기서, 반도체 기판은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 포함할 수 있다. 또한, 반도체 기판은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 반도체 기판은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 반도체 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
한편, 기판(10)이 액티브 웨이퍼를 기반으로 형성된 경우라도, 몸체부(21)는 단지 반도체 기판만을 포함하고, 집적 회로층, 층간 절연층, 금속간 절연층 등은 포함하지 않을 수도 있다.
기판(10)이 인터포저 기판을 기반으로 형성된 경우, 몸체부(21)는 단순히 지지 기판과 같은 부분으로서, 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다.
패시베이션층(22)은 몸체부(21)의 하면에 형성되며, 몸체부를 외부로부터 보호하는 기능을 한다. 이러한 패시베이션층(22)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 패시베이션층(22)은 HDP-CVD 공정을 이용하여 산화막 또는 질화막, 예컨대 실리콘 산화막(SiO2) 또는 실리콘질화막(SiNx)으로 형성될 수 있다.
하부 패드(23)는 몸체부(21)의 하면 상에 도전성 물질로 형성되며, 패시베이션층(22)을 관통하여 TSV(25)에 전기적으로 연결될 수 있다. 도면상, 하부 패드(23)가 TSV(25)와 바로 연결되어 있는 것으로 도시되어 있지만, 하부 패드(23)는 몸체부(21) 내의 배선층(미도시)을 통해 TSV(25)에 연결될 수 있다.
한편, 하부 패드(23) 상에는 UBM(Under Bump Metal)이 형성될 수 있다. 하부 패드(23)는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 하부 패드(23)가 상기 재질이나 방법에 한정되는 것은 아니다.
접속 부재(24)는 하부 패드(23) 상에 형성될 수 있다. 접속 부재(24)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 접속 부재(24)의 재질이 그에 한정되는 것은 아니다. 한편, 접속 부재(24)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에, 접속 부재(24)는 구리 필러(pillar) 및 솔더를 포함할 수 있고, 단일층으로 형성되는 경우에 접속 부재(24)는 주석-은 솔더나 구리로 형성될 수 있다.
TSV(25)는 몸체부(21)를 관통하여, 하부 패드(23)에 연결될 수 있다. 본 실시예에서, TSV(25)는 비아-라스트(Via-last), 비아-퍼스트(Via-first) 또는 비아-미들(Via-middle) 구조로 형성될 수 있음은 물론이다.
참고로, TSV는 비아-퍼스트, 비아-미들, 및 비아-라스트 구조로 나누어질 수 있다. 비아-퍼스트는 집적 회로층이 형성되기 전에 TSV가 형성되는 구조를 지칭하고, 비아-미들은 집적 회로층 형성 후 다층 배선층이 형성되기 전에 TSV가 형성되는 구조를 지칭하며, 비아-라스트는 다층 배선층이 형성된 후에 TSV가 형성되는 구조를 지칭한다. 도 1에서는 TSV(25)가 비아-라스트 구조로 형성되어 하부 패드(23)에 바로 연결된 경우를 예시하고 있다.
이러한, TSV(25)는 적어도 하나의 금속을 포함할 수 있다. 예를 들어, TSV(25)는 장벽 금속층(미도시) 및 배선 금속층(미도시)을 포함할 수 있다. 장벽 금속층은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속층은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 배선 금속층은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나, TSV(25)의 재질이 상기의 물질에 한정되는 것은 아니다.
한편, TSV(25)는 및 몸체부(21) 사이에 스페이서 절연층(미도시)이 개재될 수 있다. 스페이서 절연층은 몸체부(21) 내의 회로 소자들과 TSV(25)가 직접 접촉되는 것을 막아줄 수 있다. 이러한 스페이서 절연층은 TSV(25)의 바닥면에는 형성되지 않을 수 있다.
기판(10)이 액티브 웨이퍼를 기반으로 형성되는 경우, 기판(10)은 로직 소자로 기능할 수 있으며, 3D 적층 반도체 칩부(100)은 디램(DRAM), 에스램(SRAM), NAND, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다.
3D 적층 반도체 칩부(100)은 제1 반도체 칩(110), 제2 반도체 칩(110), 제3 반도체 칩(130), 제4 반도체 칩(140)이 차례대로 적층되어 있는 구조를 예시하고 있으나 이는 예시적인 것이며, 칩이 하나인 경우에서부터 다수개인 경우를 모두 포함할 수 있다. 그리고 칩이 하나인 경우와 최상위층의 반도체 칩(140)에는 TSV 및 상부 패드를 포함하지 않을 수 있다.
제1 내지 제4 반도체 칩(110, 120, 130, 140)도 기판(10)과 마찬가지로 패시베이션층(22), 하부 패드(23), 접속 부재(24), TSV(25) 및 상부 패드(26)를 포함할 수 있다. 이들은 각각에 대해 설명한 바와 동일하므로 그에 대한 상세한 설명은 생략한다.
제1 내지 제4 반도체 칩(110, 120, 130, 140)은 모두 활성면(A)에서 비활성면(B)을 향하여(화살표 방향) 측면 단차(S1)를 포함한다. 이와 같은 단차(S1)는 언더필(200) 오버플로우 마진 영역을 제공할 수 있다.
도 2는 측면 단차가 없는 경우 3D 적층 반도체 패키지에서 발생하는 현상을 보여주는 개략도이다.
(a)는 칩의 바깥으로 언더필(200)이 오버플로우되는 경우(a)를 (b)는 칩의 상부로 언더필(200)이 오버플로우되는 경우(b)를 나타낸다. (a)와 같이 칩의 바깥으로 오버플로우되는 경우에는 칩 투 웨이퍼(chip to wafer) 본딩시 인접하는 칩 간에 연결이 되는 문제가 발생할 수 있다. (b)와 같이 칩의 상부로 오버플로우되는 경우에는 칩을 적층할 때 상부 칩의 평형이 깨져서 하부 칩과 상부 칩간에 미스얼라인이 생길 수 있다. 또한 C 영역과 같이 상부 패드(26)가 오염이 될 수도 있다. 또한 과량의 언더필(200)과 칩간의 수축률 차이로 인한 휨 현상이 쉽게 발생할 수 있다.
다시 도 1을 참조하면, 본 실시예에 따른 패키지에서는 제1 내지 제4 반도체 칩(110, 120, 130, 140)의 측면에 단차(S1)가 존재하기 때문에 열 압착을 통해 접착할 때 사용되는 압착력으로 인해서 언더필(200)이 일부 오버플로우되더라도 단차(S1)에 의해 제공되는 마진 영역으로 인해서 언더필(200)이 칩의 외부로 오버플로우되거나, 칩의 상부로 오버플로우되지 않는다. 한편, 언더필(200)은 접착시 제공되는 하방향 열 압착력으로 인해 점선으로 표시된 형태와 같이 측면 단차(S1)에 연장되어 활성면(A)에서 비활성면(B)을 향하는 화살표 방향으로 상향 경사져서 형성될 수 있다.
언더필(200)은 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등의 접착제 또는 일반적인 언더필 수지 등으로 형성될 수 있다.
또한, 제1 내지 제4 반도체 칩(110, 120, 130, 140)의 에지 영역의 언더필(200)을 제거하여 언더필(200)이 제1 내지 제4 반도체 칩(110, 120, 130, 140)의 가장자리보다 내측에 위치하도록 한다. 따라서, 언더필(200)의 전체 볼륨을 기존 대비 축소시킬 수 있기 때문에 칩과 언더필 이종 소재간의 수축율 차이로 인하여 패키지 전체가 휘어지는 현상도 현저하게 향상시킬 수 있다. 이와 같은 효과는 반도체 칩의 적층수가 커질수록 더 증가할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 3D 적층 반도체 패키지(2)의 개략도이다.
도 3을 참조하면, 도 1에 예시되어 있는 제1 내지 제4 반도체 칩(110, 120, 130, 140)과 달리 활성면(A)에서 비활성면(B)을 향하여 측면 경사(S2)를 포함할 수 있다. 기판(10) 상에 적층된 제1 반도체 칩(110)은 활성면(112)에서 비활성면(114)을 향하여 형성된 측면 경사(S2)를 포함한다.
도 1을 참조하여 설명한 측면 단차(S1)와 마찬가지로 측면 경사(S2)로 인해 언더필(200)이 칩의 외부로 또는 칩의 상부로 오버플로우되지 않도록 하고, 제1 내지 제4 반도체 칩(110, 120, 130, 140)의 가장자리보다 내측에 언더필(200)이 위치하기 때문에 언더필(200)의 전체 볼륨이 종래 대비 감소하여 휨 현상을 개선할 수 있다.
도 4는 또 다른 실시예에 따른 3D 적층 반도체 패키지(3)의 개략도이다.
도 4를 참조하면, 3D 적층 반도체 패키지(3)는 기판(300) 상에 TSV를 이용해 도 1을 참조하여 설명한 3D로 적층된 패키지(1), 플립 칩 본딩된 반도체 칩(400), 수동 소자, 멤스 소자 등를 포함하는 3D 적층 WLP(500)이 적층된 3D 복합(complex) 적층 반도체 패키지(3)를 나타낸다.
기판(300)은 패키지(3)의 고성능과 소형화를 위해 하나의 패키지 내에 여러 칩(300a, 300b)을 포함하여 시스템 인 패키지(SIP)가 가능하도록 재배선층(RDL, 310, 320)을 칩 바깥으로 형성하는 팬 아웃 WLP(Wafer Level Package) 일 수 있다. 도면에는 기판(300)이 팬 아웃 WLP인 경우를 예시하고 있으나 기판(300)은 팬 인 WLP일 수도 있다. 또한 기판(300)은 인터포저일 수도 있다. 미설명 부호 600은 인쇄회로기판(600)을 나타낸다.
도 1 내지 도 3을 참조하여 설명한 바와 같이 기판(10) 상에 제1 내지 제4 반도체 칩(110, 120, 130, 140)이 3D로 적층된 패키지(1)는 제1 내지 제4 반도체 칩(110, 120, 130, 140)이 각각 단차 또는 경사가 형성되어 있다.
그리고, 필요에 따라서는 기판(300), 플립 칩 본딩된 반도체 칩(400), 3D 적층 WLP(500)의 활성면에 단차 또는 경사가 형성되어 언더필(200)이 오버플로우되는 현상을 방지할 수 있으며 이종소재간의 수축율 차이로 인한 휨 현상을 개선할 수 있다.
도 5는 또 다른 실시예에 따른 3D 적층 반도체 패키지(4)의 개략도이다.
다수의 칩(110, 120, 130, 140)의 단차 영역(S1)과 다수의 칩(110, 120, 130, 140)의 에지로부터 언더필(200)이 제거되어 형성하는 마이크로 채널 영역(CH)에 마이크로 쿨링 채널(700)을 형성할 수 있다.
다수의 칩(110, 120, 130, 140)이 적층되어 있기 때문에 방열이 매우 중요한 이슈가 될 수 있다. 따라서, 마이크로 쿨링 채널(700)은 마이크로 채널 영역(CH)에 열전달 물질막을 형성하거나, 실제 마이크로 채널 영역(CH)에 물 또는 친환경적인 냉각제를 유동시킬 수 있는 냉각 파이프를 설치하는 방식으로 쿨링 채널(700)을 형성함으로써 다수의 칩(110, 120, 130, 140)에서 발생하는 열을 효과적으로 방열할 수 있다.
도 5에서는 쿨링 채널(700)이 다수의 칩(110, 120, 130, 140)의 측면에도 형성되는 것으로 도시되어 있으나 마이크로 채널(CH)내에만 형성될 수 있음은 물론이다.
도 6은 또 다른 실시예에 따른 3D 적층 반도체 패키지(5)의 개략도이다.
칩(110, 120, 130, 140)의 단차 영역(S1)과 칩(110, 120, 130, 140)의 에지로부터 언더필(200)이 제거되어 형성하는 마이크로 채널 영역(CH)에 수동 소자(800)를 포함할 수 있다. 수동 소자(800)는 칩(110, 120, 130, 140) 의 신호 처리 속도를 높이거나 신호를 필터링하는 기능 등을 수행하는 소자일 수 있다. 수동 소자(800)의 일례로는 커패시터, 저항, 인덕터 등을 예로 들 수 있다. 수동 소자(800)가 마이크로 채널 영역(CH)에 배치되는 경우 칩(110, 120, 130, 140)에는 이들 수동 소자(800) 들과의 전기적 연결을 위한 연결 배선(미도시)이 수동 소자(800)와 연결되도록 형성된다.
도 7 내지 도 11은 도 1의 반도체 패키지에 대한 제조 과정을 설명하기 위한 개략도들이다.
도 7은 각 칩(110, 120, 130, 140)에 단차(S1)를 형성하고 칩 투 웨이퍼 본딩 방식으로 실장하는 과정을 설명하기 위한 개략도이다.
도 7을 참조하면, 언더필(200)은 액상으로 제공된 후 경화되거나(A 루트) 필름으로 제공(B 루트)될 수 있다.
액상으로 제공되는 경우에는 반도체 소자 제조가 완료된 웨이퍼(W)를 준비한 후(A1) 스핀 코팅 방식으로 액상의 언더필 용액(200S)을 웨이퍼(W) 상에 제공한다(A2). 이후 열을 가하여 액상의 언더필을 경화해서 언더필(200)을 완성하고(A3), 다이싱 테이프(100T)에 웨이퍼(W)를 부착한다(A4).
필름으로 제공되는 경우에는 웨이퍼(W)의 활성면 상에 언더필 필름(200F)을 부착하고(B1), 필름(200F)이 부착된 웨이퍼(W)를 다이싱 테이프(100T)에 부착한 후(B2), 웨이퍼(W) 활성면 상의 필름(200F)의 커버를 제거하여 언더필(200) 만이 남도록 한다(B3).
이어서 언더필(200)이 형성되어 있는 웨이퍼(W)를 2회에 걸쳐서 다이싱을 진행한다(C1, C2). 첫번째 다이싱(C1)에 사용하는 제1 블레이드(B1)는 다이아몬드 그릿(grit)이 크고 거칠거나 두께(T1)가 두꺼운 제1 블레이드(B1)를 적용하여 언더필(200)의 일부 영역과 웨이퍼(W)의 상부 면에 일차 다이싱한다. D1은 일차 다이싱에 의해 분리된 부분을 가리킨다.
두번째 다이싱(C2)에 사용하는 제2 블레이드(B2)는 다이아몬드 그릿이 작고 곱거나 두께(T2)가 얇은 제2 블레이드(B2)를 적용하여 웨이퍼(W)의 하부 영역을 완전히 다이싱한다. D2는 이차 다이싱에 의해 분리된 부분을 가리킨다.
이어서, 두 번의 다이싱 단계(C1, C2)를 거쳐서 단차(S1)를 가지고 칩의 에지로부터 언더필(200)이 일부 제거되어 칩의 안쪽으로 언더필(200)이 존재하는 다수의 제1 칩(110)을 기저 웨이퍼(10W)가 부착되어 있는 캐리어 기판(10S) 상에 하나씩 칩 투 웨이퍼 본딩 방식으로 부착한다.
도면에는 예시하지 않았지만, 도 3에 예시되어 있는 측면 경사(S2)는 제1 블레이드로 V자 형의 블레이드를 사용함으로써 형성할 수 있다.
또한, 도 7에서는 블레이드를 이용한 다이싱에 대해서 설명하였으나, 블레이드 대신 레이저를 이용한 다이싱도 동일한 방식으로 적용될 수 있다.
도 8을 참조하면, 도 7에 개시되어 있는 단계를 반복 적용하여 캐리어 기판(10S) 상에 기저 웨이퍼(10W)가 부착되어 있고, 그 위에 제1 내지 제4 반도체 칩(110, 120, 130, 140)이 적층된 3D 적층 반도체 칩부(100)을 형성한다.
다수의 TSV(25)가 형성된 기저 웨이퍼(10W)를 준비한다. 기저 웨이퍼(10W)는 캐리어 기판(10S) 상에 접착 부재(11)를 통해 접착되어 준비될 수 있다. 캐리어 기판(10S)는 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 접착 부재(11)는 NCF, ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다.
기저 웨이퍼(10W)의 준비는 웨이퍼 레벨에서 다수의 TSV(25)가 형성된 웨이퍼이다. 이러한 기저 웨이퍼(10W)는 액티브 웨이퍼를 기반으로 할 수도 있고 인터포저 기판을 기반으로 형성될 수도 있다. 액티브 웨이퍼를 기반으로 한 경우, 기저 웨이퍼(10W)는 다수의 반도체 칩들을 구비할 수 있고, 다수의 반도체 칩들은 해당 TSV(25)를 각각 구비할 수 있다.
기저 웨이퍼(10W) 상에 다수의 반도체 칩(110, 120, 130, 140)을 적층하여 3D 적층 반도체 칩부(100)을 형성한다. 도면에는 4개의 칩(110, 120, 130, 140)이 예시되어 있으나 적층 개수가 4개에 한정되지 않음은 전술한 바와 같다. 각 반도체 칩들의 적층은 도 6에서 도시한 단계를 따라서 순차적으로 수행된다. 모든 적층이 완료되면 열 압착(화살표)을 통해 최종 접착이 이루어진다.
이때, 칩(110, 120, 130, 140)의 에지로부터 내측에 존재하는 언더필(200)이 일부 오버플로우되더라도 점선으로 도시한 영역과 같이 측면 단차로 연장되어 상향 경사지는 방향으로 형성되고 바깥이나 상부로 오버플로우 되지는 않는다.
도 9를 참조하면, 3D 적층 반도체 칩부(100)을 밀봉재(900)로 밀봉한다. 밀봉재(900)는 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형, 산무수물형, 암민형의 경화제와 아크릴폴리머의 첨가제를 포함할 수 있다. 레진으로 형성하는 경우에는 필러의 함량을 조절하여 모듈러스(Young's modulus)를 조절할 수 있다.
도 10을 참조하면, 밀봉재(900) 상면을 그라인딩하여, 밀봉재(900)의 두께를 줄인다. 경우에 따라 3D 적층 반도체 칩부(100)의 최상부 반도체 칩(140)의 비활성면을 노출시키도록 그라인딩을 수행할 수도 있다. 그라인딩에 의해 노출된 반도체 칩(140)의 비활성면에 히트 스프레더를 설치할 수 있다. 이러한 그라인딩 공정은 반도체 패키지를 박형화하기 위하여 실시되는 공정으로 경우에 따라, 생략될 수도 있다.
도 11을 참조하면, 다이싱을 통해 각각의 패키지(1)로 분리한다. 기저 웨이퍼(10W)가 캐리어 기판(10S)에 접착된 상태에서 블레이드 소잉 또는 레이저 소잉을 통해, 밀봉재(900) 상면으로부터 캐리어 기판(10S) 상의 접착 부재(11) 소정 부분까지 절단한 후, 캐리어 기판(10S)으로부터 패키지(1)를 디태치(detach)함으로써 수행될 수 있다. 불량에 속하는 3D 적층 반도체 칩부(100)은 이후 폐기되게 된다. 패키지(1) ESD(Electrical Die Sorting) 테스트가 수행될 수 있다. ESD는 다이싱 전에 행해질 수도 있다. ESD를 통해 양호로 판별된 패키지만 선별해서 사용하게 된다.
도 12는 본 발명의 실시예들에 따른 패키지(1)를 웨이퍼 투 웨이퍼 본딩 방식으로도 형성할 수 있음을 설명하기 위한 개략도이다.
반도체 소자가 형성된 각각의 웨이퍼(W)의 상부 면에 일차 다이싱만을 진행한다. 이어서, 각각의 웨이퍼(W)를 모두 웨이퍼 투 웨이퍼 본딩을 한 후 일괄로 2차 다이싱을 하여 3D 적층 반도체 칩부(100)을 형성할 수도 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명한 일이다. 따라서, 그러한 수정예 또는 변형예들은 본 발명의 기술적 사상이나 관점으로부터 개별적으로 이해되어서는 안되며, 변형된 실시예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.

Claims (15)

  1. 기판;
    상기 기판 상에 배치되는 반도체 칩, 상기 반도체 칩은 패시베이션 층, 활성면, 비활성면 및 측면을 포함하고, 상기 패시베이션 층은 상기 활성면 상에 배치되고, 상기 활성면은 상기 비활성면과 대향하고, 상기 활성면은 상기 기판을 마주하고, 상기 측면은 측면 단차 또는 측면 경사를 포함하고 상기 패시베이션 층의 가장자리로부터 상기 비활성면을 향하여 연장되고, 상기 활성면의 제1 폭이 상기 비활성면의 제2 폭보다 작은 반도체 칩; 및
    상기 기판과 상기 반도체 칩의 상기 패시베이션 층 사이에 배치된 언더필을 포함하고,
    상기 패시베이션 층은 상기 활성면의 상기 제1 폭과 같은 폭을 갖는 반도체 패키지.
  2. 기판;
    상기 기판 상에 배치되는 반도체 칩, 상기 반도체 칩은 패시베이션 층, 하부 패드, 접속 부재, 활성면, 비활성면 및 측면을 포함하고, 상기 패시베이션 층은 상기 활성면 상에 배치되고, 상기 하부 패드는 상기 활성면 상에서 상기 패시베이션 층을 관통하고, 상기 접속 부재는 상기 하부 패드 상에 배치되고, 상기 활성면은 상기 비활성면과 대향하고, 상기 활성면은 상기 기판을 마주하고, 상기 측면은 측면 단차 또는 측면 경사를 포함하고 상기 패시베이션 층의 가장자리로부터 상기 비활성면을 향하여 연장되고, 상기 활성면의 제1 폭이 상기 비활성면의 제2 폭보다 작은 반도체 칩; 및
    상기 기판과 상기 반도체 칩의 상기 패시베이션 층 사이에 배치된 언더필; 을 포함하고,
    상기 언더필은 상기 반도체 칩의 측면 단차 또는 측면 경사에 연장되어 충진되고,
    상기 언더필은 상기 접속 부재의 측면을 덮는 반도체 패키지.
  3. 기판;
    상기 기판 상에 배치되는 반도체 칩, 상기 반도체 칩은 패시베이션 층, 활성면, 비활성면 및 측면을 포함하고, 상기 패시베이션 층은 상기 활성면 상에 배치되고, 상기 활성면은 상기 비활성면과 대향하고, 상기 활성면은 상기 기판을 마주하고, 상기 측면은 측면 단차 또는 측면 경사를 포함하고 상기 패시베이션 층의 가장자리로부터 상기 비활성면을 향하여 연장되고, 상기 활성면의 제1 폭이 상기 비활성면의 제2 폭보다 작은 반도체 칩; 및
    상기 기판과 상기 반도체 칩의 상기 패시베이션 층 사이에 배치된 언더필을 포함하고,
    상기 언더필은 상기 반도체 칩의 활성면에서 비활성면으로 향하는 방향으로 상향 경사져서 형성되고,
    상기 언더필의 최대 폭은 상기 활성면의 상기 제1 폭과 같거나 크고, 상기 비활성면의 상기 제2 폭보다 작은 반도체 패키지.
  4. 제1항에 있어서,
    상기 측면 단차 또는 측면 경사에 의해 정의되는 마이크로 채널에 마이크로 쿨링 채널 또는 수동소자를 포함하는 반도체 패키지.
  5. 기판;
    상기 기판 상에 배치된 복수의 반도체 칩들; 및
    언더필을 포함하고,
    상기 복수의 반도체 칩들은 제1 반도체 칩 및 상기 제1 반도체 칩 상의 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩은 제1 활성면, 제1 비활성면 및 제1 측면을 포함하고,
    상기 제2 반도체 칩은 제2 활성면, 제2 비활성면 및 제2 측면을 포함하고,
    상기 제2 반도체 칩의 상기 제2 활성면은 상기 제1 반도체 칩의 상기 제1 비활성면과 마주하고,
    상기 제2 반도체 칩의 상기 제2 측면은 측면 단차 또는 측면 경사를 포함하고, 상기 제2 반도체 칩의 상기 제2 활성면으로부터 상기 제2 반도체 칩의 상기 제2 비활성면을 향하여 형성되고,
    상기 제2 반도체 칩의 상기 제2 활성면의 제1 폭은 상기 제2 반도체 칩의 상기 제2 비활성면의 제2 폭보다 작고,
    상기 언더필은 상기 제2 반도체 칩의 상기 제2 활성면과 상기 제1 반도체 칩의 상기 제1 비활성면 사이에 배치되고,
    상기 언더필의 최대 폭은 상기 제2 활성면의 상기 제1 폭과 같거나 크고, 상기 제2 비활성면의 상기 제2 폭보다 작은 반도체 패키지.
  6. 제5항에 있어서,
    상기 언더필은 상기 제2 반도체 칩의 상기 제2 측면의 측면 단차 또는 측면 경사에 연장되어 충진된 반도체 패키지.
  7. 제 6항에 있어서,
    상기 언더필은 상기 제2 반도체 칩의 상기 제2 활성면에서 상기 제2 비활성면으로 향하는 방향으로 상향 경사져서 형성된 반도체 패키지.
  8. 제5항에 있어서,
    상기 제1 반도체 칩에 제공된 TSV(through-silicon via); 및
    상기 TSV에 연결된 접속부재를 더 포함하고,
    상기 접속부재는 상기 제2 반도체 칩의 상기 제2 활성면과 상기 제1 반도체 칩의 상기 제1 비활성면 사이에 배치되는 반도체 패키지.
  9. 제5항에 있어서,
    상기 측면 단차 또는 측면 경사에 의해 정의되는 마이크로 채널에 마이크로 쿨링 채널 또는 수동소자를 포함하는 반도체 패키지.
  10. 기판;
    비활성면, 상기 비활성면과 대향하는 활성면, 상기 비활성면과 상기 활성면 사이의 측면을 포함하는 반도체 칩, 상기 측면은 단차부를 포함하고 상기 활성면의 가장자리로부터 상기 비활성면의 가장자리까지 연장되고; 및
    상기 기판과 상기 반도체 칩의 패시베이션 층 사이에 제공되는 언더필을 포함하고,
    상기 측면의 상기 단차부는 상기 활성면의 상기 가장자리로부터 연장되는 제1 측면 및 상기 비활성면의 상기 가장자리로부터 연장되는 제2 측면을 포함하고,
    상기 제1 측면의 적어도 일부는 상기 활성면에 수직하고, 상기 제2 측면의 적어도 일부는 상기 비활성면에 수직하고,
    상기 활성면의 제1 폭은 상기 비활성면의 제2 폭보다 작고,
    상기 패시베이션 층은 상기 활성면의 상기 제1 폭과 같은 폭을 같는 반도체 패키지.
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