KR102525161B1 - 반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지 - Google Patents

반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지 Download PDF

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Abstract

본 개시의 예시적 실시예에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판의 상면 상에 위치하는 제1 반도체 장치; 상기 제1 반도체 장치의 상면 상에 위치하는 제2 반도체 장치; 상기 패키지 기판의 하면 상에 부착되는 제1 연결 범프; 상기 패키지 기판과 상기 제1 반도체 장치 사이에 배치되어 상기 패키지 기판 및 상기 제1 반도체 장치와 전기적으로 연결되는 제2 연결 범프; 및 상기 제1 반도체 장치와 상기 제2 반도체 장치 사이에 배치되어 상기 제1 반도체 장치 및 상기 제2 반도체 장치와 전기적으로 연결되는 제3 연결 범프;를 포함하고, 상기 제1 반도체 장치의 가장자리는 단차를 형성하는 것을 특징으로 할 수 있다.

Description

반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지{Semiconductor device and semiconductor package comprising the same}
본 개시의 기술적 사상은 반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지에 관한 것으로서, 보다 자세하게는 반도체 장치의 칩핑(chipping)을 억제하고 분리의 용이성을 제공하도록 구성된 반도체 기판에서 절단된 반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지에 관한 것이다.
종래의 반도체 기판의 절단 공정에 있어서, 반도체 기판을 절단용 테이프에 고정시킨 후 상기 반도체 기판과 상기 절단용 테이프를 동시에 절삭하였다. 이 때, 상기 절단용 테이프가 깨끗하게 절단되지 않고 연성에 의해 늘어나 돌출되는 현상(테이프 Burr 현상)이 일어날 수 있었고, 또한 상기 반도체 기판의 절단면에서 칩핑(chipping)현상이 발생할 수 있었다. 이와 같은 문제점들은 상기 반도체 기판을 오염시키고, 상기 반도체 기판으로부터 반도체 장치들의 생산의 수율을 감소시킬 수 있었다.
본 개시의 기술적 사상이 해결하고자 하는 첫 번째 과제는 반도체 패키지 내의 반도체 장치들의 측면에서 칩핑(chipping)현상을 억제할 수 있고, 반도체 장치들의 가장자리에서 연결 필름의 하부 흐름을 유도하여 필렛 브릿지 형성을 억제하는 반도체 패키지를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 두 번째 과제는 반도체 기판의 절단 공정에 있어서 절단용 테이프를 절단하지 않아 상기 절단용 테이프에 의한 반도체 장치의 오염이 없고, 상기 반도체 기판의 절단면에서 칩핑(chipping)현상을 억제할 수 있는 반도체 기판을 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 세 번째 과제는 반도체 장치의 측면에서 칩핑(chipping)현상을 억제할 수 있고, 상기 반도체 장치의 가장자리에서 연결 필름의 하부 흐름을 유도하여 필렛 브릿지 형성을 억제하는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 일 실시예로 패키지 기판; 상기 패키지 기판의 상면 상에 위치하는 제1 반도체 장치; 상기 제1 반도체 장치의 상면 상에 위치하는 제2 반도체 장치; 상기 패키지 기판의 하면 상에 부착되는 제1 연결 범프; 상기 패키지 기판과 상기 제1 반도체 장치 사이에 배치되어 상기 패키지 기판 및 상기 제1 반도체 장치와 전기적으로 연결되는 제2 연결 범프; 및 상기 제1 반도체 장치와 상기 제2 반도체 장치 사이에 배치되어 상기 제1 반도체 장치 및 상기 제2 반도체 장치와 전기적으로 연결되는 제3 연결 범프;를 포함하고, 상기 제1 반도체 장치의 가장자리는 단차를 형성하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 개시의 다른 실시예로 반도체 기판에 있어서, 상기 반도체 기판은 제1 영역; 및 제2 영역;을 포함하고, 상기 제1 영역의 상면에는 반도체 소자층이 형성되고, 상기 제2 영역의 상면에는 스크레이브 레인이 형성되고, 상기 제2 영역의 반도체 기판의 내부에는 개질영역이 형성되고, 상기 제2 영역의 하부에는 트렌치(trench)가 형성되는 것을 특징으로 하는 반도체 기판을 제공한다.
본 개시의 또 다른 실시예로 반도체 장치에 있어서, 상기 반도체 장치의 제1 면은 반도체 소자층;을 포함하고, 상기 반도체 장치의 제2 면은 전기적 패터닝 층;을 포함하고, 상기 반도체 장치의 가장자리는 단차를 형성하고, 상기 반도체 장치의 가장자리의 내부에는 개질영역이 형성되는 것을 특징으로 하는 반도체 장치를 제공한다.
본 개시의 기술적 사상에 따른 반도체 기판은 스크라이브 레인이 형성된 영역의 하부에서 트렌치(trench)가 형성되는 것을 특징으로 하여, 다수의 반도체 장치들이 형성된 반도체 기판을 개개의 반도체 장치들로 분리하는 절단 공정에 있어서 절단용 테이프를 절단할 필요가 없어 테이프가 깨끗하게 절단되지 않고 연성에 의해 늘어나 반도체 장치들을 오염시키는 현상을 막을 수 있다.
또한, 상기 반도체 기판은 스크라이브 레인이 형성된 영역의 내부에서 개질영역을 정렬키(Align Key)로서 포함하므로, 상기 트렌치를 보다 깊게 형성할 수 있어 반도체 기판의 절단면에서 칩핑(chipping)의 발생을 억제할 수 있다.
본 개시의 기술적 사상에 따른 반도체 장치는 상기 반도체 장치의 가장자리에서 단차를 형성하는데, 반도체 패키지 제조 공정에 있어서 상기 반도체 장치의 단차로 인해 상기 반도체 장치들 사이에 위치하는 연결 필름의 하부 흐름(underflow)을 유도할 수 있어 상기 연결 필름의 필렛 브릿지(fillet bridge)의 형성을 억제할 수 있다. 따라서 반도체 기판 상에 형성되는 반도체 장치들의 이격 거리를 줄여 반도체 패키지의 생성의 수율을 증가시킬 수 있고, 또한 반도체 패키지의 굽힘(warpage) 현상을 억제할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 반도체 패키지 내부의 반도체 장치의 가장자리의 단면도이다.
도 3a는 본 개시의 다른 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 3b는 본 개시의 또 다른 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 4a는 본 개시의 예시적 실시예에 따른 반도체 기판의 평면도이다.
도 4b는 본 개시의 예시적 실시예에 따른 반도체 기판의 단면도이다.
도 4c는 본 개시의 다른 예시적 실시예에 따른 반도체 기판의 단면도이다.
도 5는 본 개시의 예시적 실시예에 따른 관통 전극이 형성된 반도체 기판의 단면도이다.
도 6a는 본 개시의 예시적 실시예에 따른 반도체 장치의 단면도이다.
도 6b는 본 개시의 다른 예시적 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 반도체 기판에 반도체 장치 및 관통 전극을 형성하는 단계를 설명하는 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 반도체 기판에 연결 범프를 형성하는 단계를 설명하는 도면이다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 반도체 기판에 관통 전극을 노출시키는 단계를 설명하는 도면이다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 반도체 기판에 보호층 및 연결 패드를 형성하는 단계를 설명하는 도면이다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 적층될 반도체 장치들을 포함하는 반도체 기판의 내부에 개질영역을 형성하는 단계를 설명하는 도면이다.
도 12는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 적층될 반도체 장치들을 포함하는 반도체 기판에 트렌치(trench)를 형성하는 단계를 설명하는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 적층될 반도체 장치들을 포함하는 반도체 기판의 하면을 전기적 패터닝하는 단계를 설명하는 도면이다.
도 14a는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 적층될 복수의 반도체 장치들을 포함하는 반도체 기판을 개별 반도체 장치로 절단하는 단계를 설명하는 도면이다.
도 14b는 본 개시의 다른 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 적층될 복수의 반도체 장치들을 포함하는 반도체 기판을 개별 반도체 장치로 절단하는 단계를 설명하는 도면이다.
도 15는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 반도체 장치를 반도체 기판에 적층하여 전기적으로 연결하는 단계를 설명하는 도면이다.
도 16은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 반도체 장치를 다른 반도체 장치에 적층하여 전기적으로 연결하는 단계를 설명하는 도면이다.
도 17은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 봉지재를 형성하는 단계를 설명하는 도면이다.
도 18은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 개별 반도체 패키지로 절단하는 단계를 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(100)의 단면도이다.
도 1을 참조할 때, 본 개시의 예시적 실시예에 따른 반도체 패키지(100)는 패키지 기판(S1)을 포함할 수 있다. 상기 패키지 기판(S1)은 웨이퍼(wafer), 캐리어(carrier), 인쇄회로기판(printed circuit board, PCB), 및 반도체 장치 중 어느 하나를 포함할 수 있다. 또한, 상기 반도체 패키지(100)는 상기 패키지 기판(S1) 상에 제1 반도체 장치(C1) 및 제2 반도체 장치(C2)를 더 포함할 수 있다.
예시적인 실시예들에서, 상기 반도체 장치들(C1, C2)은 메모리 반도체 장치일 수 있다. 상기 메모리 반도체 장치는 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 장치이거나, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 장치일 수 있다.
또는, 예시적인 실시예들에서, 상기 반도체 장치들(C1, C2)은 로직 반도체 장치일 수 있다. 예를 들어, 상기 반도체 장치들(C1, C2)은 CPU(Central Process Unit), GPU(Graphic Process Unit) 또는 AP(Application Processor)일 수 있다.
상기 반도체 장치들(C1, C2)은 동종의 반도체 장치일 수 있고, 또한 이종의 반도체 장치일 수 있다. 상기 도 1에서는 제1 및 제2 반도체 장치들(C1, C2)이 적층된 반도체 패키지(100)를 예시적으로 도시하지만, 상기 반도체 패키지(100) 내부에서 적층되는 반도체 장치들의 개수는 이에 한정되지 않는다. 예를 들어 상기 반도체 패키지(100)내에 2개 내지 32개의 반도체 장치들이 적층될 수 있다.
도 1을 참조할 때, 상기 패키지 기판(S1)의 하면 상에는 제1 연결 범프(110)가 배치될 수 있다. 상기 패키지 기판(S1)의 상면 상에는 제1 반도체 장치(C1)가 실장될 수 있고, 상기 패키지 기판(S1) 및 상기 제1 반도체 장치(C1)의 사이에 제2 연결 범프(120)가 배치되어 상기 패키지 기판(S1) 및 상기 제1 반도체 장치(C1)는 전기적으로 연결될 수 있다. 상기 제2 반도체 장치(C2)는 제1 반도체 장치(C1)의 상면 상에 실장될 수 있고, 제2 반도체 장치(C2)는 제3 연결 범프(130)에 의하여 제1 반도체 장치(C1)와 전기적으로 연결될 수 있다.
도 1을 참조할 때, 상기 제1 연결 범프(110)는 제2 연결 범프(120), 및 제3 연결 범프(130)와 다른 구조를 가질 수 있다. 일부 실시예들에 있어서, 상기 제2 연결 범프(120) 및 제3 연결 범프(130)는 동일한 구조를 가질 수 있다.
도 1을 참조할 때, 상기 패키지 기판(S1)은 제3 반도체 장치를 포함할 수 있다. 따라서 상기 패키지 기판(S1)은 제1 반도체 기판(141), 제1 반도체 소자층(142), 제1 관통 전극(143) 및 제1 연결 패드(144)를 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 반도체 기판(141)은 서로 반대로 배치되는 상면(145) 및 하면(146)을 구비할 수 있고, 상기 제1 반도체 소자층(142)은 상기 제1 반도체 기판(141)의 하면(146)에 형성될 수 있다. 상기 제1 관통 전극(143)은 제1 반도체 기판(141)을 관통하며 제1 반도체 기판(141)의 상면(145)으로부터 하면(146)까지 연장될 수 있고, 제1 반도체 소자층(142)내로 연장될 수 있다. 상기 제1 연결 패드(144)는 제1 반도체 기판(141)의 하면(146)상에, 제1 반도체 소자층(142)을 사이에 두고 형성될 수 있으며, 상기 제1 관통 전극(143)과 전기적으로 연결될 수 있다.
상기 전술한 내용은 설명의 편의상 제1 반도체 장치(C1)와 가깝게 배치되는 제1 반도체 기판(141)의 면을 상면(145)으로, 제1 연결 범프(110)와 가깝게 배치되는 제1 반도체 기판(141)의 면을 하면(146)으로 지칭한다. 그러나, 본 개시의 실시예는 제1 반도체 기판(141)의 상면(145)이 아래로, 하면(146)이 위로 향하도록 반도체 패키지(100)가 뒤집어진 경우 역시 포함할 수 있다.
도 1의 상기 패키지 기판(S1)의 상기 제1 반도체 기판(141)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 상기 제1 반도체 기판(141)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 상기 제1 반도체 기판(141)은 SOI(silicon on insulator)구조를 가질 수 있다. 예를 들어, 상기 제1 반도체 기판(141)은 BOX 층(buried oxide layer)을 포함할 수 있다. 또한 상기 제1 반도체 기판(141)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(141)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
상기 패키지 기판(S1)의 상기 제1 반도체 소자층(142)은 다양한 종류의 복수의 개별 소자(individual devices)를 포함할 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronic device), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(larla scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 소자층(142) 내에 형성될 수 있고, 상기 복수의 개별 소자는 제1 반도체 기판(141)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자층(142)은 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 기판(141)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
도 1을 참조할 때, 제1 관통 전극(143)은 제1 반도체 기판(141)의 상면(145)으로부터 하면(146)까지 연장될 수 있고, 제1 반도체 소자층(142) 내부로 연장될 수 있다. 상기 제1 관통 전극(143)의 적어도 일부는 기둥 형상일 수 있다. 도 1에 도시되지 않았지만, 상기 제1 관통 전극(143)은 기둥 형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립 도전층을 포함할 수 있다.
상기 제1 연결 패드(144)는 제1 반도체 소자층(142) 상에 배치될 수 있고, 상기 제1 반도체 소자층(142) 내부의 배선 구조와 전기적으로 연결될 수 있다. 상기 제1 연결 패드(144)는 상기 배선 구조와의 전기적 연결을 통해 상기 제1 관통 전극(143)과 전기적으로 연결될 수 있다. 상기 제1 연결 패드(144)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
상기 제1 반도체 기판(141)의 상면(145) 상에는 제1 관통 전극(143)과 전기적으로 연결되는 제1 상부 연결 패드(147)가 형성될 수 있다. 상기 제1 상부 연결 패드(147)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
상기 제1 연결 범프(110)는 상기 제1 연결 패드(144) 상에 배치될 수 있다. 상기 제1 연결 범프(110)는 반도체 패키지(100)의 최하부면 상에 배치될 수 있고, 상기 제1 연결 범프(110)는 반도체 패키지(100)를 외부의 기판 또는 인터포저 상에 실장시키기 위한 칩-기판 연결 범프(chip-substrate connection bump)일 수 있다. 상기 제1 연결 범프(110)는 제1 내지 제3 반도체 장치들(S1, C2, C3)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 상기 반도체 장치들(S1, C2, C3)에 저장된 데이터를 외부로 제공할 수 있다.
상기 제1 반도체 장치(C1)는 상기 패키지 기판(S1)의 상면 상에 실장될 수 있고, 상기 패키지 기판(S1)과 상기 제1 반도체 장치(C1) 사이에 제2 연결 범프(120)가 개재되어 상기 제1 반도체 장치(C1) 및 상기 패키지 기판(S1)은 상호 전기적으로 연결될 수 있다.
상기 제1 반도체 장치(C1)는 제2 반도체 기판(151), 제2 반도체 소자층(152), 제2 관통 전극(153) 및 제2 연결 패드(154)를 포함할 수 있다. 도 1에 도시되지는 않았지만, 상기 제1 반도체 장치(C1)의 상면(155)은 다른 반도체 장치와의 전기적 연결을 위한 전기적 패터닝 층을 포함할 수 있다. 상기 전기적 패터닝 층은 제2 관통 전극(153)을 통해 상기 제2 반도체 기판(151)의 제2 반도체 소자층(152)과 전기적으로 연결될 수 있고, 상기 전기적 패터닝 층은 상기 제1 반도체 장치(C1)의 상면(155)에 형성된 제2 상부 연결 패드(157)를 통해 제2 반도체 장치(C2)와 전기적으로 연결될 수 있다.
상기 제1 반도체 장치(C1)는 상기 패키지 기판(S1)이 포함하는 상기 제3 반도체 장치와 유사한 기술적 특징을 가질 수 있으므로, 제1 반도체 장치(C1)에 대한 상세한 설명은 생략한다.
상기 제2 연결 범프(120)는 상기 제2 연결 패드(154)와 상기 제1 상부 연결 패드(147) 사이에 개재될 수 있고, 상기 패키지 기판(S1)과 상기 제1 반도체 장치(C1)를 상호 전기적으로 연결시킬 수 있다. 상기 제2 연결 범프(120)는 도 1에 도시되지 않았지만, 필라 구조 및 솔더층을 포함할 수 있다.
상기 제2 반도체 장치(C2)는 상기 제1 반도체 장치(C1)의 상면 상에 실장될 수 있다. 상기 제1 반도체 장치(C1) 및 상기 제2 반도체 장치(C2) 사이에는 상기 제3 연결 범프(130)가 개재되어, 상기 제1 반도체 장치(C1)와 상기 제2 반도체 장치(C2)를 상호 전기적으로 연결시킬 수 있다.
상기 제2 반도체 장치(C2)는 제3 반도체 기판(161), 제3 반도체 소자층(162), 및 제3 연결 패드(164)를 포함할 수 있다. 상기 제2 반도체 장치(C2)는 상기 패키지 기판(S1)이 포함하는 상기 제3 반도체 장치와 유사한 기술적 특징을 가질 수 있으므로, 상기 제2 반도체 장치(C2)에 대한 상세한 설명은 생략한다.
상기 제3 연결 범프(130)은 상기 제3 연결 패드(164)와 상기 제2 상부 연결 패드(157) 사이에 개재될 수 있고, 상기 제1 반도체 장치(C1)와 상기 제2 반도체 장치(C2)를 상호 전기적으로 연결시킬 수 있다. 상기 제3 연결 범프(130)는 필라 구조 및 솔더층을 포함할 수 있다. 상기 제3 연결 범프(130)는 상기 반도체 장치들 사이에 개재되는 칩간 연결 범프(inter-chip connection bump)일 수 있다.
연결 필름(170)은 상기 패키지 기판(S1)의 상면과 제1 반도체 장치(C1)의 하면 사이에 개재되고, 상기 제2 연결 범프(120)들의 측면을 둘러쌀 수 있다. 또한 상기 연결 필름(170)은 제1 반도체 장치(C1)의 상면과 제2 반도체 장치(C2)의 하면 사이에 개재되고, 상기 제3 연결 범프(130)들의 측면을 둘러쌀 수 있다. 본 개시의 일 실시예로, 상기 연결 필름(170)은 상기 제1 반도체 장치(C1) 및 상기 제2 반도체 장치(C2)의 풋프린트(footprint)를 벗어나 소정의 폭만큼 돌출될 수 있다. 상기 패키지 기판(S1)의 상면과 제1 반도체 장치(C1)의 하면 사이에 개재되어 소정의 폭만큼 돌출된 부분의 연결 필름과 제1 반도체 장치(C1)의 상면과 제2 반도체 장치(C2)의 하면 사이에 개재되어 소정의 폭만큼 돌출된 부분의 연결 필름은 도 1에 도시된 바와 같이 상호 연결되어 일체화될 수도 있다. 다만 본 개시의 기술적 사상은 이에 한정되지 않고 상기 돌출된 부분의 연결필름은 상호 연결되지 않고 별개로 존재할 수 있다.
또한 도 1에 도시된 바와 달리, 일 실시예에서 상기 연결 필름(170)은 상기 반도체 패키지(100)의 측면과 동일 평면상에 있는 것을 특징으로 할 수 있다. 따라서 상기 실시예에 따른 반도체 패키지(100)의 외부를 관측했을 때, 상기 반도체 패키지(100)의 측면에서 상기 연결 필름(1700)이 관측될 수 있다.
도 1을 참조하면, 몰딩 부재(180)은 상기 패키지 기판(S1)의 상면 및 제1 및 제2 반도체 장치(C1, C2)의 측면을 둘러쌀 수 있다. 보다 자세하게, 상기 몰딩 부재(180)는 상기 연결 필름(170)의 측면 및 제1 및 제2 반도체 장치(C2, C3)의 측면을 둘러쌀 수 있다. 도 1에 도시된 바와 같이, 상기 패키지 기판(S1)의 수평 방향을 따른 폭이 제1 및 제2 반도체 장치(C1, C2)의 수평방향을 따른 폭보다 클 수 있고, 상기 몰딩 부재(180)는 상기 패키지 기판(S1)의 상면 가장자리와 접촉할 수 있다. 또한 상기 몰딩 부재(180)는 상기 제2 반도체 장치(C2)의 상면 상에 형성될 수 있다. 그러나 도 1에 도시된 바와 달리, 상기 몰딩 부재(180)는 상기 제2 반도체 장치(C2)의 상면 상에 형성되지 않고, 상기 제2 반도체 장치(C2)의 상면을 반도체 패키지(100)의 외부로 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 몰딩 부재(180)는 절연성 폴리머 또는 에폭시 수지 등의 언더필 물질을 포함할 수 있다. 본 개시의 일 실시예로 상기 몰딩 부재(180)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 등을 포함할 수 있다. 상기 몰딩 부재(180)는 상기 연결 필름(170)의 측면을 둘러쌀 수 있다. 또한 상기 몰딩 부재(180)는 상기 패키지 기판(S1)의 하면 상에 형성되지 않으므로, 상기 제1 연결 범프(110)는 외부로 노출될 수 있다.
도 1을 참조하면, 상기 제1 반도체 장치(C1)는 가장자리(D)에서 단차를 포함할 수 있다. 상기 제1 반도체 장치(C1)의 가장자리(D)에 형성되는 단차는 후술하는 바와 같이 상기 제1 반도체 장치(C1)가 다수 형성된 반도체 기판의 스크라이브 레인(Scribe Lane)의 후면의 트렌치(trench)로 인해 발생될 수 있다.
또한, 상기 제1 반도체 장치(C1)의 가장자리(D)의 내부에는 개질영역(A)이 형성될 수 있다. 상기 제1 반도체 장치(C1)의 가장자리(D)의 내부에 형성된 비결정질의 개질영역(A)으로 인해, 상기 제1 반도체 장치(C1)의 가장자리(D)의 내부의 개질영역의 밀도는 상기 제1 반도체 장치(C1)의 중앙의 내부의 밀도보다 작을 수 있다. 상기 제1 반도체 장치(C1)의 가장자리의 내부 개질영역(A)에 대해서는 도 2a 및 도 2b를 참조하여 보다 자세히 설명한다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 반도체 패키지(100) 내부의 반도체 장치의 가장자리(D1, D2)의 단면도이다.
도 2a 및 도 2b를 참조하면, 상기 제1 반도체 장치(C1)의 가장자리(D1, D2)의 내부에는 개질영역(A)이 형성될 수 있다. 상기 제1 반도체 장치(C1)의 가장자리(D1, D2)의 내부에 형성된 상기 개질영역(A)은 스텔스(Stealth) 레이저 장치를 이용하여 형성될 수 있다. 상기 스텔스 레이저 장치는 반도체 기판을 투과할 수 있는 파장의 레이저 광을 렌즈에 의해 반도체 기판 내부의 지점에 집광시킬 수 있다. 상기 반도체 기판을 투과하는 레이저 광이 집중되는 과정에서 집광점 근방에서 극히 높은 비선형의 다광자 흡수 현상(multiple photon absorption)이 발생할 수 있다. 상기 비선형의 다광자 흡수 현상으로 인해, 기판의 결정은 기판 내 집광되는 광의 에너지를 흡수하여 열 용융현상에 의해 상기 개질영역(A)을 형성할 수 있다.
상기 제1 반도체 장치(C1)의 가장자리(D1, D2)의 내부에 형성된 비결정질의 개질영역(A)은 후술할 바와 같이 상기 제1 반도체 장치(C1)들을 포함하는 반도체 기판에 전기적 패터닝 층을 형성하는 포토리소그래피(Photolithography) 공정에 있어서 포토마스크와의 정렬을 위한 정렬키(Align key)로서 사용될 수 있다. 또한 상기 개질영역(A)이 상기 반도체 기판의 스크라이브 레인의 내부에서 정렬키로서 형성되므로, 상기 반도체 기판의 스크라이브 레인에 형성되는 트렌치(trench)를 보다 깊이 형성할 수 있다. 따라서 상기 트렌치(trench)의 깊이가 깊을수록 상기 제1 반도체 장치(C1)의 가장자리(D1, D2)의 단차의 높이(h)는 더 커질 수 있다.
도 2a 및 도 2b를 참조하면, 상기 제1 반도체 장치(C1)의 가장자리(D1, D2)에는 단차가 형성될 수 있다. 도 2a를 참조할 때, 상기 제1 반도체 장치(C1)의 가장자리(D1)는 오목한 곡면의 형상으로 단차를 형성할 수 있다. 상기 제1 반도체 장치(C1)들을 포함하고 스크라이브 레인의 하부에 아치형(arch) 구조의 트렌치(trench)가 형성된 반도체 기판을 절단하여 개별의 상기 제1 반도체 장치(C1)들로 분리할 때, 상기 제1 반도체 장치(C1)의 가장자리(D1)는 도 2a에 도시된 바와 같이 오목한 곡면의 형상으로 단차를 형성할 수 있다.
도 2b를 참조할 때, 상기 제1 반도체 장치(C1)의 가장자리(D2)는 오목한 평면의 형상으로 단차를 형성할 수 있다. 상기 제1 반도체 장치(C1)들을 포함하고 스크라이브 레인의 하부에 사각형 구조의 트렌치가 형성된 반도체 기판을 절단하여 개별의 상기 제1 반도체 장치(C1)들로 분리할 때, 상기 제1 반도체 장치(C1)의 가장자리(D2)는 도 2b에 도시된 바와 같이 오목한 평면의 형상으로 단차를 형성할 수 있다. 상기 제1 반도체 장치(C1)의 가장자리(D2)의 형상은 상기 도 2a 및 도 2b의 실시예에 한정되지 않고 보다 다양한 형상으로 형성될 수 있다.
도 2a 및 도 2b를 참조할 때, 상기 제1 반도체 장치(C1)의 가장자리(D1, D2)의 단차가 형성하는 높이(h)는 상기 제1 반도체 장치의 두께(g)의 약 30 퍼센트 내지 약 80퍼센트일 수 있다. 보다 구체적으로 상기 제1 반도체 장치(C1)의 가장자리(D1, D2)의 단차가 형성하는 높이(h)는 상기 제1 반도체 장치의 두께(g)의 약 50 퍼센트 내지 약 70퍼센트일 수 있다. 본 개시의 일 실시예로, 상기 제1 반도체 장치(C1)의 두께가 약 50 마이크로미터일 경우, 상기 단차가 형성하는 높이(h)는 약 25 마이크로미터 내지 약 35 마이크로미터일 수 있다.
또한 도 2a 및 도 2b를 참조할 때, 상기 제1 반도체 장치(C1)의 상면(155)및 하면(156)은 면적의 차이가 있을 수 있고, 본 개시의 일 실시예로 상기 제1 반도체 장치(C1)의 상기 상면(155)의 면적은 상기 하면(156)의 면적보다 작을 수 있다. 상기 상면(155)의 끝 단에서부터 측정된 상기 하면(156)의 끝 단까지의 수평거리(b)는 약 30 마이크로미터 내지 약 100 마이크로미터일 수 있고, 보다 구체적으로 본 개시의 일 실시예로 상기 수평거리(b)는 약 50 마이크로미터 내지 약 60 마이크로미터일 수 있다.
도 3a 및 도 3b는 본 개시의 다른 예시적 실시예에 따른 반도체 패키지(300a, 300b)의 단면도이다.
도 3a를 참조하면, 본 개시의 다른 예시적 실시예인 반도체 패키지(300a)는 패키지 기판(S1’)에 제1 내지 제4 반도체 장치(C1’내지 C4’)가 적층된 4-스텍(4-stack) 구조의 반도체 패키지(300a)일 수 있다.
또한 도 3b를 참조하면, 본 개시의 또 다른 예시적 실시예인 반도체 패키지(300b)는 패키지 기판(S1”)에 제1 내지 제8 반도체 장치(C1”내지 C8”)가 적층된 8-스텍(8-stack) 구조의 반도체 패키지(300b)일 수 있다. 다만, 본 개시의 일 실시예인 반도체 패키지는 상기 4-스텍, 8-스텍 구조의 반도체 패키지에 한정되지 않고 보다 다양한 개수의 적층된 반도체 장치들을 반도체 패키지 내에 포함할 수 있다.
도 3a 및 도 3b를 참조할 때, 도 3a의 제1 내지 제3 반도체 장치들(C1’내지 C3’) 및 도 3b의 제1 내지 제7 반도체 장치들(C1”내지 C7”)과 같이 반도체 장치들의 사이에 위치하여 상기 위, 아래의 반도체 장치들과 전기적으로 연결되는 반도체 장치들은 가장자리(D)에서 단차를 형성할 수 있다. 또한 상기 반도체 장치들은 가장자리(D)의 내부에는 개질영역(A)이 형성될 수 있다. 상기 가장자리(D)의 단차 및 개질영역(A)에 대한 내용은 도 2a 및 도 2b를 참조하여 설명한 내용과 유사한 기술적 특징을 가질 수 있으므로, 상세한 설명은 생략한다.
도 3a 및 도 3b를 참조할 때, 도 3a의 패키지 기판(S1’) 및 제4 반도체 장치(C4’)와 도 3b의 패키지 기판(S1”) 및 제8 반도체 장치(C8”)와 같이 상기 반도체 패키지(300a, 300b)의 가장 아래 또는 가장 위에 형성된 반도체 장치들은 가장자리에서 단차 및 개질영역을 형성하지 않을 수 있다.
도 3a의 제4 반도체 장치(C4’) 및 도 3b의 제8 반도체 장치(C8”)와 같이 상기 반도체 패키지(300a, 300b)의 가장 위에 형성된 반도체 장치는 반도체 소자층에 대응되는 후면의 전기적 패터닝 공정이 필요 없기 때문에 상기 반도체 장치들이 형성된 반도체 기판의 후면에 트렌치 및 개질영역이 형성되지 않을 수 있다. 따라서 상기 도 3a의 제4 반도체 장치(C4’) 및 도 3b의 제8 반도체 장치(C8”)는 가장자리에서 단차를 포함하지 않을 수 있고, 가장자리의 내부에서 개질영역을 포함하지 않을 수 있다.
도 3a 및 도 3b에 도시된 반도체 패키지(300a, 300b)의 반도체 장치의 구성요소들은 도 1을 참조하여 설명한 반도체 장치와 유사한 기술적 특징을 가질 수 있으므로, 상세한 설명은 생략한다.
도 4a는 본 개시의 예시적 실시예에 따른 반도체 기판(W)의 평면도이다.
보다 구체적으로, 도 4a는 반도체 패키지 내에서 적층될 반도체 장치들을 다수 포함하는 반도체 기판(W)의 평면도이다. 상기 반도체 기판(W)은 웨이퍼 기판(wafer), 캐리어 기판(carrier), 및 인쇄회로기판(printed circuit board, PCB)중 어느 하나를 포함할 수 있다. 상기 반도체 기판(W)은 상면에서 반도체 소자층(401)을 형성하는 다수의 반도체 장치들을 포함할 수 있고, 상기 반도체 장치들에 형성된 상기 반도체 소자층(401)은 도 1을 참조하여 설명한 바와 같이 다양한 종류의 복수의 개별 소자(individual devices)들을 포함할 수 있다. 상기 반도체 기판(W)에 형성된 복수의 반도체 소자층(401)은 스크라이브 레인(Scribe Lane, 402)에 의해 소정거리 이격될 수 있다. 상기 스크라이브 레인(402)에는 반도체 소자층이 형성되지 않을 수 있다. 상기 반도체 기판(W)을 복수개의 반도체 장치로 절단 할 때 스크라이브 레인(402) 상에 가상의 절단 라인(L)이 형성될 수 있다.
도 4b 및 도 4c는 본 개시의 예시적 실시예에 따른 반도체 기판(W)의 단면도이다. 보다 구체적으로 도 4b 및 도 4c는 반도체 패키지 내에서 적층될 반도체 장치들을 다수 포함하는 반도체 기판(W)의 단면도이다.
도 4b 및 도 4c를 참조하면, 상기 반도체 기판(W)은 제1 영역(430) 및 제2 영역(440)을 포함할 수 있다.
상기 반도체 기판(W)의 상기 제1 영역(430)은 상면(431)에서 전술한 반도체 소자층(401)을 포함할 수 있고, 하면(432)에서 전기적 패터닝 층(433)을 포함할 수 있다. 상기 상면(431)에 형성된 상기 반도체 소자층(401)에 대해서는 도 1을 참조하여 설명한 내용과 실질적으로 동일하다. 상기 하면(432)에 형성된 전기적 패터닝 층(433)은 상기 상면(431)에 형성된 반도체 소자층(401)과 전기적으로 연결될 수 있다. 또한 상기 전기적 패터닝 층(433)은 연결 패드를 포함하고, 상기 연결 패드는 적층되는 다른 반도체 장치의 반도체 소자층과 전기적으로 연결될 수 있다. 상기 기판(W)의 제1 영역(430)의 하면(432)의 전기적 패터닝 층(433)은 후술할 바와 같이 포토리소그래피(photolithography) 공정에 의해 생성될 수 있다.
상기 반도체 기판(W)의 상기 제2 영역(440)은 상면에서 스크라이브 레인(402)을 포함할 수 있고, 상기 제2 영역(440)은 내부에서 개질영역(A)을 포함할 수 있으며, 또한 상기 제2 영역(440)은 하부에서 트렌치(Trench, T1, T2)를 포함할 수 있다.
상기 스크라이브 레인(402)은 상기 반도체 기판(W)에 형성되는 복수개의 반도체 장치들의 전기적 단락을 막을 수 있다. 또한 상기 스크라이브 레인(402)상에는 전술한 바와 같이 상기 반도체 기판(W)을 복수개의 반도체 장치로 절단하기 위한 가상의 절단 라인(L)이 형성될 수 있다.
또한 상기 반도체 기판(W)의 상기 제2 영역(440)의 내부에는 개질영역(A)이 형성될 수 있는데, 상기 개질영역(A)은 스텔스 레이저 장치를 사용하여 레이저 광을 상기 반도체 기판(W)의 상기 제2 영역(440)의 내부에 집속시켜 형성될 수 있다. 상기 개질영역(A)의 형성에 대한 자세한 설명은 도 2a 및 도 2b를 참조하여 설명한 내용과 실질적으로 동일하므로 자세한 내용은 생략한다.
상기 형성된 개질영역(A)은 상기 반도체 기판(W)의 제1 영역(430)의 하면(432)에 전기적 패터닝 층(433)을 형성하기 위한 포토리소그래피 공정에 있어서, 정렬키(Align Key)의 기능을 할 수 있다. 보다 구체적으로 스텔스 레이저 장치는 상기 반도체 기판(W)의 상기 제2 영역(440)의 내부의 결정구조를 비결정질(Amorphous)로 만들 수 있고, 이에 따라 생성된 상기 비결정질의 개질영역(A)의 밀도는 상기 반도체 기판(W)의 결정질의 내부에 비해 작을 수 있다. 따라서 상기 개질영역(A)은 상기 제1 영역(430)의 하면(432)에 전기적 패터닝 층(433)을 형성하는 포토리소그래피 공정에서 포토마스크(photomask)와의 정렬하는 단계에 있어서 시인성(visibility)이 좋을 수 있고 따라서 정렬키로 사용할 수 있다.
또한 상기 반도체 기판(W)의 상기 제2 영역(440)은 하부에서 트렌치(Trench)를 형성할 수 있다. 상기 트렌치는 보다 다양한 형상을 포함할 수 있다. 예를 들어, 도 4b를 참조할 때 상기 트렌치(T1)는 아치형 구조의 트렌치(T1)를 포함할 수 있다. 상기 아치형 구조의 트렌치(T1)를 포함하는 상기 반도체 기판(W)을 개별 반도체 장치로 절단한 경우, 상기 개별 반도체 장치는 가장자리에서 오목한 곡면의 형상으로 단차를 형성할 수 있다. 또한 도 4c를 참조할 때, 상기 트렌치(T2)는 사각형 구조의 트렌치(T2)를 포함할 수 있다. 상기 사각형 구조의 트렌치(T2)를 포함하는 상기 반도체 기판(W)을 개별 반도체 장치로 절단한 경우, 상기 개별 반도체 장치는 가장자리에서 오목한 평면의 형상으로 단차를 형성할 수 있다. 다만 본 개시의 실시예는 도 4b 및 도 4c에 도시된 상기 아치형 또는 사각형 형상의 트렌치에 한정되지 않고 보다 다양한 형상의 트렌치를 포함할 수 있다.
상기 도 4b 및 도 4c에 도시된 트렌치(T1, T2)는 다양한 방법으로 형성될 수 있다. 예를 들어, 기판(W)의 하부에 절삭 장치를 사용하여 기계적으로 트렌치를 형성할 수 있고, 또한 기판(W)의 하부에 화학 반응을 일으켜 화학적으로 트렌치를 형성할 수도 있다.
상기 반도체 기판(W)의 하부에서 형성되는 트렌치(T1, T2)의 높이(h)는 상기 기판(W)의 두께의 약 30 퍼센트 내지 약 80 퍼센트일 수 있다. 보다 구체적으로 상기 트렌치(T1, T2)의 높이(h)는 상기 반도체 기판(W)의 두께의 약 50 퍼센트 내지 약 70 퍼센트일 수 잇다. 본 개시의 일 실시예로, 상기 반도체 기판(W)의 두께가 약 50 마이크로미터일 경우, 상기 트렌치(T1, T2)의 높이(h)는 약 25 마이크로미터 내지 약 35 마이크로미터일 수 있다.
정렬키가 포토리소그래피 등의 공정을 통해 상기 스크라이브 레인(402) 상에 별도의 물질로서 형성되어 돌출되어 있는 경우에는 상기 형성된 정렬키의 손상을 방지하기 위해 반도체 기판(W)의 하부에서 트렌치(T1, T2)를 형성하지 못하거나, 상기 트렌치(T1, T2)를 형성하더라도 상기 트렌치(T1, T2)의 높이(h)의 조절의 한계가 있다. 하지만 본 개시의 실시예에 따른 반도체 기판(W)은 상기 제2 영역(440)의 내부에 형성된 비결정질의 개질영역(A)이 정렬키의 기능을 하므로 반도체 기판(W)의 하부에 형성되는 트렌치(T1, T2)의 높이(h)의 제약을 보다 완화할 수 있다.
상기 반도체 기판(W)의 스크라이브 레인(402)의 하부에서 보다 깊은 높이(h)의 트렌치(T1, T2)가 형성될 수 있으므로, 후술할 바와 같이 상기 반도체 기판(W)의 개별 반도체 장치로의 절단 공정에 있어서 절단용 테이프의 절단이 필요 없어 테이프가 깨끗하게 절단되지 않고 연성에 의해 늘어나는 종래의 문제점을 개선할 수 있다.
전술한 바와 같이 상기 반도체 기판(W)은 스크라이브 레인(402)이 형성된 영역의 내부에 개질영역(A)을 정렬키로서 포함하므로, 상기 트렌치(T1, T2)의 깊이(h)를 보다 깊게 형성할 수 있고, 그에 따라 반도체 기판의 절단 깊이가 줄어들 수 있다. 따라서 반도체 장치의 절단면에서 칩핑(chipping)의 발생을 최소화할 수 있다.
또한 반도체 기판(W)의 트렌치(T1, T2)로 인해 형성되는 반도체 장치의 가장자리의 단차는 도 1에 도시된 상기 연결 필름(170)의 하부 흐름(underflow)을 유도하여, 상기 연결 필름(170)을 가장자리에서 수용할 수 있다. 이에 따라 반도체 패키지 제조 단계에 있어서 상기 연결 필름(170)이 이웃하는 반도체 패키지의 연결 필름과 접촉하여 필렛 브릿지(fillet bridge)를 형성하는 것을 억제할 수 있다. 따라서 상기 필렛 브릿지에 의한 반도체 패키지의 굽힘(warpage)현상을 방지할 수 있고, 또한 반도체 기판 상에 형성되는 반도체 장치들의 이격 거리를 줄여 반도체 패키지의 생성의 수율을 증가시킬 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 관통 전극이 형성된 반도체 기판의 측 단면도이다.
도 5를 참조하면, 상기 반도체 기판(W)은 상기 반도체 기판(W)의 내부에서 관통 전극(501)을 더 포함할 수 있다. 상기 관통 전극(501)은 상기 반도체 기판(W)의 제1 영역(430)의 상면(431)에서 형성된 반도체 소자층(401)과 상기 제1 영역(430)의 하면(432)에서 형성된 전기적 패터닝 층(433)을 전기적으로 연결시킬 수 있다. 도 5에 도시되지 않았지만, 상기 관통 전극(501)은 기둥 형상일 수 있으며, 상기 관통 전극(501)은 기둥형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립 도전층을 포함할 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 반도체 장치의 측 단면도이다.
도 6a 및 도 6b를 참조하면, 상기 반도체 장치(C)는 반도체 기판(601), 반도체 소자층(602), 전기적 패터닝 층(604) 및 관통 전극(603)을 포함할 수 있다. 보다 구체적으로 상기 반도체 장치(C)는 제1 면(610) 및 상기 제1 면(610)에 대항하는 제2 면(620)을 포함할 수 있다. 상기 반도체 장치(C)의 제1 면(610)은 반도체 소자층(602)을 포함할 수 있다. 상기 반도체 소자층(602)은 도 1의 제1 반도체 소자층(142)과 유사한 기술적 특징을 가질 수 있으므로, 상기 반도체 소자층(602)에 대한 상세한 설명은 생략한다.
또한 상기 반도체 장치(C)의 제2 면(620)은 전기적 패터닝 층(604)을 포함할 수 있다. 상기 반도체 장치(C)의 제2 면(620)에 형성된 전기적 패터닝 층(604)은 상기 반도체 장치(C)의 제1 면(610)에 형성된 반도체 소자층(602)과 관통 전극(603)을 통해 전기적으로 연결될 수 있다. 또한 상기 전기적 패터닝 층(604)은 상기 전기적 패터닝 층(604)과 전기적으로 연결되는 연결 패드를 포함하고, 상기 연결 패드는 적층되는 다른 반도체 장치의 반도체 소자층과 전기적으로 연결될 수 있다.
상기 반도체 장치(C)의 관통 전극(603)은 상기 반도체 장치(C)의 제1 면(610)에 형성된 반도체 소자층(602)과 상기 제2 면(620)에서 형성된 전기적 패터닝 층(604)을 전기적으로 연결시킬 수 있다. 상기 관통 전극(603)은 기둥 형상일 수 있다. 또한 도 6a 및 도 6b에 도시되지 않았지만, 상기 관통 전극(603)은 기둥 형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립 도전층을 포함할 수 있다.
상기 반도체 장치(C)는 가장자리(D)에서 단차를 형성할 수 있다. 상기 가장자리(D)는 도 6a에 도시된 바와 같이 오목한 곡면의 형상으로 또는 도 6b에 도시된 바와 같이 오목한 평면의 형상으로 단차를 형성할 수 있다. 하지만, 본 개시의 반도체 장치(C)의 가장자리(D)는 상기 형상에 한정되지 않고 보다 다양한 형상을 포함할 수 있다.
상기 반도체 장치(C)의 가장자리(D1, D2)의 단차가 형성하는 높이(h)는 상기 반도체 장치(C)의 두께(g)의 약 30 퍼센트 내지 약 80 퍼센트일 수 있다. 보다 구체적으로 상기 반도체 장치(C)의 가장자리(D1, D2)의 단차가 형성하는 높이(h)는 상기 반도체 장치(C)의 두께(g)의 약 50 퍼센트 내지 약 70퍼센트일 수 있다. 본 개시의 일 실시예로, 상기 반도체 장치(C)의 두께가 약 50 마이크로미터일 경우, 상기 단차가 형성하는 높이(h)는 약 25 마이크로미터 내지 약 35 마이크로미터일 수 있다.
또한 상기 반도체 장치(C)의 제1 면(610)및 제2 면(620)은 면적의 차이가 있을 수 있고, 본 개시의 일 실시예로 상기 반도체 장치(C)의 상기 제1 면(610)의 면적은 상기 제2 면(620)의 면적보다 클 수 있다. 상기 제2 면(620)의 끝 단에서부터 상기 제1 면(610)의 끝 단까지 측정된 수평거리(b)는 약 30 마이크로미터 내지 약 100 마이크로미터일 수 있고, 보다 구체적으로 본 개시의 일 실시예로 상기 수평거리(b)는 약 50 마이크로미터 내지 약 60 마이크로미터일 수 있다.
또한 도 6a 및 도 6b를 참조하면, 상기 반도체 장치(C)는 가장자리(D1, D2)의 내부에서 개질영역(A)을 더 포함할 수 있다. 상기 반도체 장치(C)의 측면에서는 상기 개질영역(A)이 외부로 노출될 수 있다. 상기 개질영역(A)의 형성 및 상기 개질영역(A)의 형성에 의한 이점에 대한 설명은 도 4b 및 도 4c를 참조하여 설명한 내용과 실질적으로 동일하므로 자세한 내용은 생략한다.
도 4b 및 도 4c에서 전술한 바와 같이 상기 개질영역(A)이 정렬키로서 형성되어 상기 반도체 기판의 트렌치의 깊이는 보다 깊을 수 있다. 따라서 반도체 절단 공정에 있어서 반도체 기판의 절단 깊이(g-h)가 줄어들어 상기 반도체 장치(C)의 절단면에서 칩핑의 발생을 줄일 수 있다.
또한 상기 반도체 기판의 트렌치의 형성으로 인해 반도체 기판의 절단 공정에 있어서, 절단용 테이프의 절단이 필요 없어 상기 절단용 테이프에 의한 상기 반도체 장치(C)의 오염이 줄어들 수 있다.
도 6a 및 도 6b를 참조할 때, 상기 반도체 장치(C)의 가장자리(D1, D2)의 단차는 상기 반도체 장치(C)의 제2 면(620) 상에 위치하는 연결 필름의 하부 흐름(underflow)을 유도할 수 있어, 반도체 패키지의 제조 단계에 있어서 상기 연결 필름이 이웃하는 반도체 패키지의 연결 필름과 접촉하여 필렛 브릿지(fillet bridge)를 형성하는 것을 억제할 수 있다. 따라서 반도체 패키지의 굽힘 현상을 억제할 수 있고, 또한 반도체 기판 상에 형성되는 반도체 장치들의 이격 거리를 줄여 반도체 패키지의 생성의 수율을 증가시킬 수 있다.
도 7 내지 도 18은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도이다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 반도체 기판에 반도체 장치 및 관통 전극을 형성하는 단계를 설명하는 도면이다.
도 7을 참조하면, 반도체 기판(W1)은 스크라이브 레인(701)으로 구분되는 복수의 반도체 장치(C)들을 포함할 수 있다. 상기 반도체 장치(C)는 제1 반도체 소자층(702) 및 제1 관통 전극(703)을 포함할 수 있다. 상기 제1 관통 전극(703)은 상기 반도체 기판(W)의 제1 상면(710)으로부터 상기 반도체 기판(W1)의 내부로 연장될 수 있다. 상기 제1 관통 전극(703)의 적어도 일부는 기둥 형상일 수 있다. 상기 관통 전극(703)은 기둥 형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립 도전층으로 이루어질 수 있다. 또한 도 7에 도시되지 않았지만, 상기 반도체 기판(W)과 상기 관통 전극(703) 사이에서 비아 절연막이 개재될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 반도체 기판에 연결 범프를 형성하는 단계를 설명하는 도면이다.
도 8을 참조하면, 반도체 패키지 제조 단계는 상기 반도체 기판(W1)의 관통 전극(703)과 전기적으로 연결되는 제1 연결 패드(802)를 형성하는 단계를 포함할 수 있다. 상기 제1 연결 패드(802)를 형성한 후에, 상기 제1 연결 패드(802)를 통해 상기 관통 전극(703)과 전기적으로 연결되는 제1 연결 범프(803)를 형성할 수 있다. 상기 제1 연결 범프(803)는 도 8에 도시되지 않았지만 필라 구조 및 솔더층을 포함할 수 있다. 상기 제1 연결 범프(803)를 형성하기 위하여, 제1 반도체 소자층(702) 상에 제1 연결 패드(802)의 일부분을 노출하는 개구부를 구비하는 마스크 패턴을 형성할 수도 있다. 이후, 상기 마스크 패턴에 의해 노출되는 제1 연결 패드(802)의 부분 상에 필라 구조 및 솔더층을 순차적으로 형성할 수 있다. 상기 필라 구조 및 솔더층은 전기도금 공정을 수행하여 형성될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 반도체 기판에 관통 전극을 노출시키는 단계를 설명하는 도면이다.
도 9를 참조하면, 제1 연결 범프(803)가 형성된 상기 반도체 기판(W)에 캐리어 기판(910)이 부착될 수 있다. 상기 캐리어 기판(910)은 지지 기판(912) 및 접착 물질 층(911)을 포함할 수 있다. 상기 반도체 기판(W1)은 제1 연결 범프(803)가 상기 캐리어 기판(910)을 향하도록 하여 상기 캐리어 기판(910)에 부착될 수 있다. 따라서 상기 제1 연결 범프(803)는 상기 접착 물질 층(911)에 의해 감싸질 수 있다.
또한 도 9를 참조할 때, 상기 반도체 기판(W1)의 제1 하면(720)을 일부 제거하여 상기 제1 관통 전극(703)을 외부로 노출시킬 수 있다. 상기 제1 관통 전극(703)이 상기 제1 하면(720)에 노출되면서 상기 제1 관통 전극(703)은 상기 반도체 기판(W1)을 관통한 형상을 할 수 있다. 상기 제1 관통 전극(703)을 외부에 노출시키기 위해 CMP(chemical mechanical polishing)공정, 에치백(etch-back) 공정 또는 이들의 조합이 이용될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 반도체 기판에 보호층 및 연결 패드를 형성하는 단계를 설명하는 도면이다.
도 10을 참조할 때, 상기 반도체 기판(W)의 제1 하면(720)을 덮는 보호층(1001)이 형성될 수 있다. 상기 보호층(1001)은 예를 들어, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 상기 보호층(1001)은 예를 들면, 절연성 폴리머로 이루어질 수 있다. 상기 보호층(1001)을 형성하기 위하여, 상기 반도체 기판(W)의 제1 하면(720)과 외부로 노출된 제1 관통 전극(703)을 덮는 절연성 폴리머 막을 형성한 후, 상기 절연성 폴리머 막을 에치백 공정을 통해 일부 제거하여 상기 제1 관통 전극(703)이 외부로 노출될 수 있도록 할 수 있다.
또한 도 10을 참조할 때, 상기 보호층(1001)이 형성된 후 상기 보호층(1001)에 의하여 외부로 노출되는 상기 제1 관통 전극(703)과 전기적으로 연결되는 제1 상부 연결 패드(1002)가 형성될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 적층될 반도체 장치들을 포함하는 반도체 기판의 내부에 개질영역을 형성하는 단계를 설명하는 도면이다.
도 11을 참조하면, 적층될 반도체 장치들을 포함하는 반도체 기판(W2)은 복수의 제1 영역(1110) 및 복수의 제2 영역(1120)을 포함할 수 있다. 상기 제1 영역(1110)은 상면에서 제2 반도체 소자층(1111)을 포함할 수 있고, 또한 상기 제1 영역(1110)의 내부에는 상기 제2 반도체 소자층(1111)과 전기적으로 연결되는 제2 관통 전극(1112)이 형성될 수 있다.
또한 적층될 반도체 장치들을 포함하는 상기 반도체 기판(W2)은 상기 제2 영역(1120)의 상면에서 스크라이브 레인(1121)을 포함할 수 있다.
상기 적층될 반도체 장치들을 포함하는 반도체 기판(W2)의 제2 영역(1120)의 내부에는 스텔스 레이저 장치에 의해 개질영역(A)이 형성될 수 있다. 보다 구체적으로, 상기 스텔스 레이저 장치는 상기 반도체 기판(W2)을 투과할 수 있는 파장의 레이저 광을 렌즈에 의해 집광시켜 반도체 기판(W2)의 제2 영역(1120)의 내부 지점에 집광시킬 수 있다. 상기 반도체 기판(W2)의 제2 영역(1120)을 투과하는 레이저 광이 응축되는 과정에서 집광점 근방에서 극히 높은 비선형의 다광자 흡수 현상이 발생할 수 있다. 상기 비선형의 다광자 흡수 현상으로 인해, 상기 반도체 기판(W2)의 제2 영역(1120)의 내부의 결정이 기판 내 집광되는 광의 에너지를 흡수하여 열 용융현상을 일으켜 상기 도 11에 도시된 바와 같이 개질영역(A)을 형성할 수 있다.
상기 반도체 기판(W2)의 제2 영역(1120)의 내부에 형성된 상기 비결정질의 개질영역(A)은 상기 반도체 기판(W2)의 제1 영역(1110)의 하면에 전기적 패터닝 층을 형성하는 포토리소그래피(Photolithography) 공정에 있어서 포토마스크와의 정렬을 위한 정렬키(Align key)로서 사용될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 적층될 반도체 장치들을 포함하는 반도체 기판에 트랜치(trench)를 형성하는 단계를 설명하는 도면이다.
상기 적층될 반도체 장치들을 포함하는 상기 반도체 기판(W2)의 상기 제2 영역(1120)의 하부의 트렌치(T)는 보다 다양한 방법으로 형성될 수 있다. 예를 들어, 상기 반도체 기판(W)의 하부에 절삭 장치를 사용하여 기계적으로 트렌치(T)를 형성할 수 있고, 또한 상기 반도체 기판(W2)의 하부에 화학 반응을 일으켜 화학적으로 트렌치(T)를 형성할 수도 있다.
도 11을 참조하여 설명한 바와 같이, 상기 반도체 기판(W2)의 상기 제2 영역(1120)의 내부에 개질영역(A)이 정렬키의 기능을 하므로, 상기 트렌치(T)를 형성하는 공정에 있어서 별도로 형성된 정렬키를 손상하는 문제점이 발생할 염려가 없다. 따라서 본 개시의 상기 반도체 기판(W2)의 상기 제2 영역(1120)의 하부에 형성된 트렌치(T)는 종래보다 더 깊은 깊이(h)로 형성될 수 있다. 보다 구체적으로 상기 트렌치(T)가 형성하는 깊이(h)는 상기 반도체 기판(W2)의 두께의 약 50 퍼센트 내지 약 70 퍼센트일 수 있다. 본 개시의 일 실시예로, 상기 반도체 기판(W)의 두께가 약 50 마이크로미터 일 경우, 상기 트렌치(T)가 형성하는 깊이(h)는 약 25 마이크로미터 내지 약 35 마이크로미터일 수 있다.
상기 반도체 기판(W)의 상기 제2 영역(1120)의 하부에 형성된 트렌치(T)로 인해 상기 반도체 기판(W)의 개별 반도체 장치로의 절단 공정에 있어서, 도 14a에서 설명될 바와 같이 절단용 테이프의 절단이 필요 없어 테이프가 깨끗하게 절단되지 않고 연성에 의해 늘어나는 종래의 문제점을 개선할 수 있다. 또한 개별 반도체 장치의 절단면에서 칩핑의 발생을 최소화할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 적층될 반도체 장치들을 포함하는 반도체 기판의 하면을 전기적 패터닝하는 단계를 설명하는 도면이다.
반도체 장치들을 포함하는 상기 반도체 기판(W2)의 상기 제1 영역(1110)의 제2 반도체 소자층(1111)에 대응되는 면(1310)에는 포토리소그래피(photo lithography)공정에 의하여 전기적 패터닝 층(1320)이 형성될 수 있다. 상기 전기적 패터닝 층(1320)을 형성하기 위한 포토리소그래피 공정을 위해 포토마스크(photomask, 1301) 및 집광 렌즈(1303)가 사용될 수 있다. 상기 포토마스크(1301)는 정렬 마크(1302)를 포함할 수 있다. 상기 포토마스크(1301)의 정렬 마크(1302)는 상기 반도체 기판(W2)의 제2 영역(1120)의 내부에 형성된 상기 비결정질의 개질영역(A)과 정렬될 수 있다. 상기 정렬이 완료되면, 상기 반도체 기판(W2)의 제1 영역(1110)의 제2 반도체 소자층(1111)에 대응되는 면(1310)에 감광액이 고르게 도포될 수 있다. 상기 감광액이 도포된 후에는 상기 포토마스크(1301)에 의해 광이 상기 감광액 표면으로 선택적으로 조사되고, 현상(development)에 의해 상기 제2 반도체 소자층(1111)에 대응되는 면(1310)에는 패터닝 층이 형성될 수 있다. 상기 형성된 패터닝 층을 전도성 금속 물질로 채워 넣는 공정을 통해 최종적으로 전기적 패터닝 층(1320)이 형성될 수 있다.
도 14a 및 도 14b는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 적층될 복수의 반도체 장치들을 포함하는 반도체 기판을 개별 반도체 장치로 절단하는(dicing) 단계를 설명하는 도면이다.
도 14a를 참조할 때, 반도체 장치들을 포함하는 반도체 기판(W2)의 상기 제2 영역(1120)의 스크라이브 레인(1121)에는 가상의 절단 라인(L)이 형성될 수 있다. 반도체 기판 절단 장치(1410)은 상기 가상의 절단 라인(L)을 따라 이동하면서 상기 기판의 제2 영역(1120)을 절단하여 상기 반도체 기판(W2)을 개별 반도체 장치들로 분리할 수 있다. 상기 반도체 기판 절단 장치(1410)는 예를 들어, 절단 블레이드를 이용한 반도체 기판 절단 장치일 수 있고, 또한 절단용 레이저 광을 이용한 스텔스 레이저 절단 장치일 수 있다. 다만, 이에 한정되지 않고 보다 다양한 반도체 기판 절단 장치(1410)들이 사용될 수 있다.
보다 구체적으로, 도 14a를 참조하면 상기 반도체 기판(W2)의 제2 반도체 소자층(1111)에 대응되는 면(1310)(즉, 전기적 패터닝 층(1320)이 형성된 면)에 절단용 테이프(1401)가 부착될 수 있다. 상기 절단용 테이프(1401)는 상기 반도체 기판(W2)의 절단 공정에 있어서, 상기 반도체 기판(W2)을 고정하여 절단 공정에서 상기 반도체 기판(W2)으로부터 절단된 반도체 장치들의 이탈을 방지할 수 있다. 상기 반도체 기판(W2)에 절단용 테이프(1401)가 부착되면, 상기 절단용 테이프(1401) 및 상기 반도체 기판(W2)의 상기 제2 영역(1120)에 형성된 트렌치(T) 사이에서 공기 갭(air-gap)이 형성될 수 있다.
종래에는 반도체 기판 상에 상기 트렌치(T)가 형성되지 않아 상기 공기 갭이 형성될 수 없었고, 종래의 반도체 기판을 개별 반도체 장치들로 절단하는 공정에 있어서 상기 반도체 기판과 상기 절단용 테이프를 동시에 절삭하였다. 이 때, 상기 절단용 테이프가 깨끗하게 절단되지 않고 연성에 의해 늘어나 돌출되는 현상이 일어날 수 있고, 상기 반도체 기판의 절단면에서 칩핑 현상이 발생할 수 있었다. 이와 같은 현상들은 상기 반도체 기판을 오염시키고, 상기 반도체 기판으로부터 반도체 장치들의 생산의 수율을 감소시킬 수 있었다.
하지만, 본 개시의 상기 반도체 기판(W2)의 절단 공정에서는 상기 반도체 기판(W2)의 상기 제2 영역(1120)의 하부에 형성된 트렌치(T)로 인해 상기 반도체 기판 절단 장치(1410)는 상기 절단용 테이프(1401)를 자르지 않고 상기 반도체 기판(W2)을 개별 반도체 장치들로 절단할 수 있다. 따라서 상기 절단용 테이프(1401)가 깨끗하게 절단되지 않고 연성에 의해 늘어나 돌출되어 상기 절단된 반도체 장치들이 오염되는 현상을 막을 수 있다.
또한 전술한 바와 같이, 상기 반도체 기판(W2)의 제2 영역(1120)에서 정렬키가 별도의 물질로 형성되어 돌출되지 않고 상기 반도체 기판(W2)의 제2 영역(1120)의 내부에 스텔스 레이저 장치를 통해 형성된 개질영역(A)이 정렬키가 되므로, 상기 트렌치(T)가 형성하는 높이(h)는 상기 반도체 기판(W2)의 두께의 약 50 퍼센트 내지 약 70 퍼센트일 수 있다. 따라서 상기 반도체 기판 절단 장치(1410)는 상기 트렌치(T)가 형성하는 높이(h)만큼 상기 반도체 기판(W2)을 자르지 않을 수 있다. 따라서 상기 반도체 기판 절단 장치(1410)가 상기 반도체 기판(W2)의 제2 영역(1120)에서 절단하는 절단 깊이(i)가 줄어들 수 있고 이에 따라 분리된 개별 반도체 장치들의 절단면에서 칩핑 현상 역시 줄어들 수 있다.
도 14b를 참조하면, 도 14a에 도시된 바와 달리 상기 절단용 테이프(1401)는 상기 반도체 기판(W2’)의 제2 반도체 소자층(1111)이 형성된 면에 부착될 수도 있다. 상기 반도체 기판(W2’)은 상기 트렌치(T)가 형성하는 높이(h)의 두께를 갖는 제1 층(X) 및 상기 트렌치(T)가 형성되지 않는 제2 층(Y)을 포함할 수 있다. 도 14b에 도시된 바와 같이 상기 제1 층(X)은 상기 전기적 패터닝 층(1320)을 포함할 수 있고, 상기 제2 층(Y)은 상기 제2 반도체 소자층(1111)을 포함할 수 있다.
상기 반도체 기판(W2’)의 상기 제1 층(X) 및 상기 제2 층(Y)의 내부는 상호 다른 소재를 포함할 수 있다. 또한, 상기 제1 층(X)의 내부 소재는 상기 제2 층(Y)의 내부 소재보다 강성이 약할 수 있다. 예를 들어, 상기 제1 층(X)의 소재는 실리콘(silicon)계 소재일 수 있고, 상기 제2 층(Y)의 소재는 에폭시(epoxy)계 소재일 수 있다.
상기 반도체 기판(W2’)의 상기 제2 영역(1120)의 상기 제1 층(X)은 트렌치(T)가 형성되어 있으므로, 상기 반도체 기판 절단 장치(1410)는 상기 반도체 기판(W)의 상기 제2 영역(1120)의 상기 제1 층(X)의 절단 없이, 상기 제2 영역(1120)의 상기 제2 층(Y)부터 절단을 시작할 수 있다. 상기 제2 층(Y)의 내부의 소재가 상기 제1 층(X) 내부의 소재보다 강성이 약할 수 있으므로, 상기 반도체 기판 절단 장치(1410)의 절단 블레이드의 선택의 폭이 넓어질 수 있고 절단 공정의 신속성을 확보할 수 있다. 또한 상기 트렌치(T)가 형성하는 높이(h)가 클수록 상기 반도체 기판 절단 장치(1410)가 상기 반도체 기판(W2’)의 제2 영역(1120)의 제2 층(Y)에서 절단 깊이가 줄어들 수 있고, 이에 따라 분리된 개별 반도체 장치들의 절단면에서 칩핑 현상을 줄일 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 반도체 장치를 반도체 기판에 적층하여 전기적으로 연결하는 단계를 설명하는 도면이다.
도 15를 참조하면, 상기 적층될 복수의 반도체 장치들(C1’)의 반도체 소자층(1111)에는 상기 반도체 소자층(1111)과 전기적으로 연결되는 제2 연결 패드(1501) 및 제2 연결 범프(1502)를 포함할 수 있다.
상기 기저의 반도체 기판(W1)의 제1 상부 연결 패드(1002) 상에는 연결 필름(1503)이 형성될 수 있다. 상기 연결 필름(1503)은 절연성 폴리머일 수 있고, 보다 구체적으로 상기 연결 필름(1503)은 비전도성 필름(non-conductive film, NCF)일 수 있다.
도 15를 참조하면, 상기 적층될 복수의 반도체 장치들(C1’)의 상기 제2 연결 범프(1502)는 상기 기저의 반도체 기판(W1)의 제1 상부 연결 패드(1002)와 대응되도록 배치될 수 있다. 보다 구체적으로, 반도체 장치들(C1’)의 상기 제2 연결 범프(1502)가 상기 기저의 반도체 기판(W1)의 상기 제1 상부 연결 패드(1002)와 접촉하여 상기 제1 관통 전극(703)과 상기 제2 관통 전극(1112)이 전기적으로 연결될 수 있도록, 상기 반도체 장치들(C1’)은 상기 기저의 반도체 기판(W1)상에 적층될 수 있다.
상기 복수의 반도체 장치들(C1’)이 상기 기저의 반도체 기판(W1) 상에 있는 상기 연결 필름(1503)에 적층되면 리플로우 공정 또는 열 압착(thermal compression) 공정이 수행될 수 있다. 상기 공정으로 인해 상기 제2 연결 범프(1502)는 상기 제1 상부 연결 패드(1002)와 접촉되어 전기적으로 연결될 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일단계인 반도체 장치를 다른 반도체 장치에 적층하여 전기적으로 연결하는 단계를 설명하는 도면이다.
상기 도 15를 참조하여 설명한 적층 공정을 반복하여, 상기 기저의 반도체 기판(W1) 상에 반도체 장치들(C1’, C2’, C3’, C4’)이 적층될 수 있다. 상기 적층되는 반도체 장치들(C1’, C2’, C3’, C4’) 사이에는 상기 연결 필름(1503)이 위치할 수 있고, 상기 반도체 장치들(C1’, C2’, C3’, C4’)은 전술한 공정을 통해 전기적으로 연결될 수 있다.
도 16을 참조할 때, 상기 적층 공정에 있어서 상기 연결 필름(1503)은 상기 적층되는 반도체 장치들(C1’, C2’, C3’, C4’) 의 압력에 의해 상기 적층되는 반도체 장치들(C1’, C2’, C3’, C4’) 의 풋프린트를 벗어나 반도체 패키지의 측면을 향해 돌출될 수 있다. 상기 연결 필름(1503)은 상기 반도체 패키지의 가상의 절단 라인(L)의 안쪽에서 형성될 수 있다. 따라서 절단된 반도체 패키지의 측면에서 상기 연결 필름(1503)은 육안으로 관측되지 않을 수 있다.
또한 도 16에 도시된 바와 다르게, 상기 반도체 패키지의 측면을 향해 돌출된 상기 연결 필름(1503)은 이웃하는 반도체 패키지의 다른 돌출된 연결 필름과 접촉하여 필렛 브릿지(fillet bridge)를 형성할 수 있다. 상기 연결 필름(1503)이 형성하는 필렛 브릿지는 절단된 반도체 패키지들의 측면에서 육안으로 관측될 수 있다. 상기 절단된 반도체 패키지의 측면에서 관측된 연결 필름(1503)의 형상 및 두께는 상기 반도체 패키지 내의 복수의 반도체 장치들(C1’, C2’, C3’, C4’)이 상호 적정 간격으로 적층되었는지 역으로 확인할 수 있는 지표가 될 수 있다.
다만, 상기 연결 필름(1503)의 필렛 브릿지가 과도한 두께로 형성되는 경우에는 상기 반도체 패키지의 제조 공정에 있어서 상기 반도체 패키지의 굽힘(warpage)현상이 발생할 수 있다. 본 개시의 일 실시예에 따라 적층되는 반도체 장치들(C1’, C2’, C3’)은 가장자리에서 단차를 형성하므로 상기 연결 필름(1503)의 하부 흐름을 유도할 수 있어 상기 반도체 패키지 내의 상기 연결 필름(1503)이 형성하는 필렛 브릿지의 두께를 줄일 수 있고, 그에 따라 상기 반도체 패키지의 굽힘(warpage)현상을 억제할 수 있다.
도 16에서는 상기 기저의 반도체 기판(W1)에 수직 방향으로 4개의 반도체 장치들(C1’, C2’, C3’, C4’)이 적층되는 구조를 예시적으로 도시하였으나, 상기 기저의 반도체 기판(W1)에 적층되는 반도체 장치들의 개수는 달라질 수 있다. 또한 상기 반도체 장치들(C1’, C2’, C3’, C4’)은 동일한 개별 소자를 포함하는 동종의 반도체 장치일 수 있고, 다른 개별 소자를 포함하는 이종의 반도체 장치일 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 봉지재를 형성하는 단계를 설명하는 도면이다.
도 17을 참조하면, 상기 기저의 반도체 기판(W1) 상에 적층된 반도체 장치들(C1’, C2’, C3’, C4’)을 덮는 봉지재(1701)가 형성될 수 있다. 상기 봉지재(1701)는 상기 적층된 반도체 장치들 (C1’, C2’, C3’, C4’)의 측면을 덮을 수 있고, 가장 위에 적층된 반도체 장치(C4’)의 상면을 덮도록 형성될 수 있다. 또한 상기 적층된 반도체 장치들(C1’, C2’, C3’, C4’) 사이에는 상기 연결 필름(1503)이 개재될 수 있으므로, 상기 봉지재(1701)는 상기 연결 필름(1503)의 측면을 둘러쌀 수 있다. 예시적인 실시예에 있어서, 상기 봉지재(1701)는 에폭시 몰딩 컴파운드(Epoxy molding compound, EMC)를 포함할 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 단계 중 일 단계인 개별 반도체 패키지로 절단하는 단계를 설명하는 도면이다.
도 18을 참조할 때, 상기 연결된 복수의 반도체 패키지들은 상기 기저의 반도체 기판(W1)의 스크라이브 레인(701)을 따라 개별 반도체 패키지로 절단될 수 있다. 상기 반도체 패키지의 절단 공정은 절단 블레이드를 이용하거나 스텔스 레이저를 이용하는 절단 장치를 사용하여 이루어 질 수 있다. 상기 절단 공정이 완료되면 상기 연결된 복수의 반도체 패키지들은 개별 반도체 패키지들로 분리될 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예 및 첨부된 도면에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판의 상면 상에 위치하는 제1 반도체 장치;
    상기 제1 반도체 장치의 상면 상에 위치하는 제2 반도체 장치;
    상기 패키지 기판의 하면 상에 부착되는 제1 연결 범프;
    상기 패키지 기판과 상기 제1 반도체 장치 사이에 배치되어 상기 패키지 기판 및 상기 제1 반도체 장치와 전기적으로 연결되는 제2 연결 범프; 및
    상기 제1 반도체 장치와 상기 제2 반도체 장치 사이에 배치되어 상기 제1 반도체 장치 및 상기 제2 반도체 장치와 전기적으로 연결되는 제3 연결 범프;를 포함하고,
    상기 제1 반도체 장치의 가장자리는 단차를 형성하고, 개질영역을 포함하며,
    상기 개질영역의 밀도가 상기 제1 반도체 장치의 중앙의 내부의 밀도 보다 작은 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 장치의 개질영역의 밀도가 상기 제1 반도체 장치의 중앙의 내부의 밀도 보다 작은 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 패키지 기판은 상기 제1 반도체 장치와 전기적 연결되는 제1 관통 전극을 내부에서 포함하는 제3 반도체 장치를 포함하고,
    상기 제1 반도체 장치는 상기 제2 반도체 장치와 전기적 연결되는 제2 관통 전극을 내부에서 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 반도체 장치의 가장자리의 단차가 형성하는 높이는 상기 제1 반도체 장치의 두께의 30 퍼센트 내지 70 퍼센트인 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 반도체 장치의 가장자리는 오목한 곡면의 형상으로 상기 단차를 형성하는 것을 특징으로 하는 반도체 패키지
  6. 반도체 기판에 있어서,
    상기 반도체 기판은 제1 영역; 및 제2 영역; 을 포함하고,
    상기 제1 영역의 상면에는 반도체 소자층이 형성되고,
    상기 제2 영역의 상면에는 스크레이브 레인이 형성되고,
    상기 제2 영역의 반도체 기판의 내부에는 개질영역이 형성되고,
    상기 제2 영역의 하부에는 트렌치(trench)가 형성되고,
    상기 개질영역의 밀도는 상기 반도체 기판에서 상기 개질영역 외의 부분의 밀도보다 작은 것을 특징으로 하는 반도체 기판.
  7. 제6 항에 있어서,
    상기 제1 영역의 하면에는 전기적 패터닝(patterning) 층이 형성되어 있는 것을 특징으로 하는 반도체 기판.
  8. 제7 항에 있어서,
    상기 트렌치(trench)가 형성하는 높이는 상기 반도체 기판의 두께의 약 30퍼센트 내지 약 70퍼센트인 것을 특징으로 하는 반도체 기판.
  9. 제8 항에 있어서,
    상기 트렌치(trench)는 아치형(arch) 구조인 것을 특징으로 하는 반도체 기판.
  10. 반도체 장치에 있어서,
    상기 반도체 장치의 제1 면은 반도체 소자층;을 포함하고,
    상기 반도체 장치의 제2 면은 전기적 패터닝 층;을 포함하고,
    상기 반도체 장치의 가장자리는 단차를 형성하고,
    상기 반도체 장치의 가장자리의 내부에는 개질영역이 형성되고,
    상기 개질영역의 밀도는 상기 반도체 장치에서 상기 개질영역 외의 부분의 밀도보다 작은 것을 특징으로 하는 반도체 장치.
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