KR20240049944A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20240049944A
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최환영
이석현
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Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 제1 도전성 범프들을 매개로 실장되는 인터포저, 상기 인터포저 상에 서로 이격 배치되며 제2 도전성 범프들을 매개로 실장되고 상부면들에 각각 형성되는 요철 패턴들을 구비하는 제1 및 제2 반도체 장치들, 및 상기 인터포저 상에서 상기 제1 및 제2 반도체 장치들을 커버하며 상기 요철 패턴들을 노출시키는 몰딩 부재를 포함한다. 상기 제1 반도체 장치의 상기 요철 패턴은, 상기 제1 반도체 장치의 제1 영역의 상부면에 구비되며 제1 직경을 갖는 복수 개의 제1 기둥 구조물들, 및 상기 제1 반도체 장치의 상기 제2 영역의 상부면에 구비되며 상기 제1 직경보다 큰 직경을 갖는 복수 개의 제2 기둥 구조물들을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 인터포저를 이용하여 패키지 기판 상에 서로 다른 복수 개의 칩들이 적층된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
고 대역폭 메모리(High Bandwidth Memory, HBM)나 적층 칩 패키지를 포함하는 전자 장치에는 실리콘 인터포저와 같은 별도의 기판이 사용되어 고밀도의 인터커넥션을 제공할 수 있다. 특히, 실리콘 계면이 노출되는 몰디드 인터포저 패키지(molded interposer package)에 있어서, 몰딩 부재에 의해 노출되는 반도체 장치들의 상부면들 상에 열계면 물질층(TIM)과 함께 방열 구조물들이 적층될 수 있다. 그러나, 집적회로 칩과 같은 반도체 장치의 핫 스팟 영역에서 발생되는 열은 상기 열계면 물질층과 상기 방열 구조물들의 계면들 사이의 접촉 저항에 의해 열전달 효율을 높이기 어려운 문제점이 있다.
본 발명의 일 과제는 내부에 몰딩된 반도체 장치의 국부적 열을 효과적으로 방출할 수 있는 인터포저를 갖는 반도체 패키지를 제공하는데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 제1 도전성 범프들을 매개로 실장되는 인터포저, 상기 인터포저 상에 제2 도전성 범프들을 매개로 실장되며 제1 전류 밀도를 갖는 제1 영역 및 상기 제1 전류 밀도보다 낮은 제2 전류 밀도를 갖는 제2 영역을 포함하는 제1 반도체 장치, 상기 인터포저 상에서 상기 제1 반도체 장치와 이격 배치되며 제3 도전성 범프들을 매개로 실장되는 적어도 하나의 제2 반도체 장치, 상기 인터포저 상에서 상기 제1 및 제2 반도체 장치들을 커버하며 상기 제1 및 제2 반도체 장치들의 상부면들을 노출시키는 몰딩 부재, 상기 제1 반도체 장치의 상기 제1 영역의 상부면에 구비되며 제1 직경을 갖는 복수 개의 제1 기둥 구조물들, 상기 제1 반도체 장치의 상기 제2 영역의 상부면에 구비되며 상기 제1 직경보다 큰 제2 직경을 갖는 복수 개의 제2 기둥 구조물들, 상기 적어도 하나의 제2 반도체 장치의 상부면에 구비되는 복수 개의 제3 기둥 구조물들 상기 패키지 기판 상에서 상기 인터포저를 둘러싸도록 연장하는 보강 부재, 상기 제1 및 제2 반도체 장치들의 상부면들 상에 구비되는 열계면 물질층, 및 상기 보강 부재 및 상기 열계면 물질층 상에 구비되는 히트 슬러그를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 제1 도전성 범프들을 매개로 실장되는 인터포저, 상기 인터포저 상에 서로 이격 배치되며 제2 도전성 범프들을 매개로 실장되고 상부면들에 각각 형성되는 요철 패턴들을 구비하는 제1 및 제2 반도체 장치들, 및 상기 인터포저 상에서 상기 제1 및 제2 반도체 장치들을 커버하며 상기 요철 패턴들을 노출시키는 몰딩 부재를 포함한다. 상기 제1 반도체 장치의 상기 요철 패턴은, 상기 제1 반도체 장치의 제1 영역의 상부면에 구비되며 제1 직경을 갖는 복수 개의 제1 기둥 구조물들, 및 상기 제1 반도체 장치의 상기 제2 영역의 상부면에 구비되며 상기 제1 직경보다 큰 직경을 갖는 복수 개의 제2 기둥 구조물들을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 제1 도전성 범프들을 매개로 실장되는 인터포저, 상기 인터포저 상에 제2 도전성 범프들을 매개로 실장되며 제1 영역 및 제2 영역을 포함하는 제1 반도체 장치, 상기 인터포저 상에서 상기 제1 반도체 장치와 이격 배치되며 제3 도전성 범프들을 매개로 실장되는 적어도 하나의 제2 반도체 장치, 상기 인터포저 상에서 상기 제1 및 제2 반도체 장치들을 커버하며 상기 제1 및 제2 반도체 장치들의 상부면들을 노출시키는 몰딩 부재, 상기 제1 반도체 장치의 상기 제1 영역의 상부면에 구비되며 제1 직경 및 제1 이격 거리를 갖는 복수 개의 제1 기둥 구조물들, 상기 제1 반도체 장치의 상기 제2 영역의 상부면에 구비되며 상기 제1 직경보다 큰 제2 직경 및 상기 제1 이격 거리보다 큰 제2 이격 거리를 갖는 복수 개의 제2 기둥 구조물들, 및 상기 제2 반도체 장치의 상부면에 구비되는 복수 개의 제3 기둥 구조물들을 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는 패키지 기판 상에 제1 도전성 범프들을 매개로 하여 실장되는 인터포저, 상기 인터포저 상에 배치되는 제1 및 제2 반도체 장치들, 및 상기 인터포저 상에서 상기 제1 및 제2 반도체 장치들의 상부면들을 노출시키는 몰딩 부재, 및 상기 몰딩 부재에 의해 노출된 상기 제1 및 제2 반도체 장치들의 상부면들에 구비되는 방열 패턴 구조물로서의 제1 및 제2 요철 패턴들을 포함할 수 있다.
상기 제1 반도체 장치는 제1 전류 밀도를 갖는 핫 스팟 영역으로서의 제1 영역 및 상기 제1 전류 밀도보다 낮은 제2 전류 밀도를 갖는 제2 영역을 포함할 수 있다. 상기 제1 요철 패턴은 상기 제1 반도체 장치의 상기 제1 영역의 상부면에 구비되는 복수 개의 제1 기둥 구조물들 및 상기 제1 반도체 장치의 상기 제2 영역의 상부면에 구비되는 복수 개의 제2 기둥 구조물들를 포함할 수 있다.
상기 몰디드 인터포저 패키지에서 상기 제1 반도체 장치의 실리콘 계면이 노출되는 표면의 핫 스팟 영역에는 상기 복수 개의 제1 기둥 구조물들이 형성되어 열적 실리콘 핀 표면(thermal Si fin surface)을 제공할 수 있다. 이에 따라, 핫 스팟의 열을 효과적으로 방출할 수 있고 열 전달 표면적을 극대화할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 1의 A 부분을 나타내는 확대 단면도이다.
도 4는 도 2의 C 부분을 나타내는 확대 평면도이다.
도 5 내지 도 22는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 23은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 24는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 25는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 1의 A 부분을 나타내는 확대 단면도이다. 도 4는 도 2의 C 부분을 나타내는 확대 평면도이다. 도 1은 도 2의 B-B' 라인을 따라 절단한 단면도이다. 도 2는 인터포저 상의 밀봉 부재가 생략된 상태의 평면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 인터포저(200), 제1 반도체 장치들(300), 제2 반도체 장치들(400), 밀봉 부재(500), 및 방열 패턴 구조물로서의 제1 및 제2 요철 패턴들(350, 450)을 포함할 수 있다. 또한, 반도체 패키지(10)는 외부 접속 부재(150), 언더필 부재(600) 및 보강 부재(650)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 장치일 수 있다. 예를 들면, 반도체 패키지(10)는 2.5D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 제1 반도체 장치(300)은 로직 반도체 장치를 포함하고, 제2 반도체 장치(400)은 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면(102)과 하부면(104)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
인터포저(200)는 패키지 기판(100) 상에 배치될 수 있다. 인터포저(200)는 제1 도전성 범프들(280)을 매개로 하여 패키지 기판(100) 상에 실장될 수 있다. 인터포저(200)의 평면적은 패키지 기판(100)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 인터포저(200)는 패키지 기판(100)의 영역 내에 배치될 수 있다.
도 2에 도시된 바와 같이, 인터포저(200)는 상부면과 직교하는 제1 방향(Y 방향)과 평행한 방향으로 연장하며 서로 마주하는 제1 측면(S1) 및 제2 측면(S2) 그리고 상기 제1 방향과 직교하는 제2 방향(X 방향)과 평행한 방향으로 연장하며 서로 마주하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다. 인터포저(200)는 사각 형상을 가질 수 있다. 예를 들면, 인터포저(200)는 5mm×6mm 또는 그 이상의 면적을 가질 수 있다. 인터포저(200)의 일변의 길이는 5mm 내지 90mm의 범위 이내에 있을 수 있다.
2개의 제1 반도체 장치들(300)은 인터포저(200)의 중앙부에 배치될 수 있다. 2개의 제1 반도체 장치들(300)은 제1 방향(Y 방향)을 따라 서로 이격 배치될 수 있다. 제2 반도체 장치들(400)은 제1 반도체 장치(300)의 양측에 각각 인접하게 배치될 수 있다. 두 개의 제2 반도체 장치들(400)은 제1 반도체 장치(300)의 제1 측부에 제1 측면(S1)을 따라 이격 배치되고, 두 개의 제2 반도체 장치들(400)은 제1 반도체 장치(300)의 상기 제1 측부에 반대하는 제2 측부에 제2 측면(S2)을 따라 배치될 수 있다.
인터포저(200)는 내부에 형성된 복수 개의 배선들을 갖는 실리콘 인터포저 또는 재배선 인터포저일 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치들(400)은 인터포저(200) 내부의 상기 배선들을 통해 서로 연결되거나 인터포저(200) 및 제1 도전성 범프들(280)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 상기 실리콘 인터포저는 제1 및 제2 반도체 장치들(300, 400) 사이의 고밀도 인터커넥션을 제공할 수 있다.
도 3에 도시된 바와 같이, 인터포저(200)는 기판(210), 기판(210)의 상부면, 즉 제1 면(212)에 구비되며 복수 개의 배선들(222)을 갖는 배선층(220), 배선층(200) 상에 구비되는 복수 개의 제1 본딩 패드들(230) 및 기판(210)의 하부면, 즉 제2 면(214)에 구비되는 복수 개의 제2 본딩 패드들(264)을 포함할 수 있다.
기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
배선층(220)은 복수 개의 절연막들 및 상기 절연막들 내에 복수 개의 배선들(222)을 포함할 수 있다. 예를 들면, 상기 배선들은 구리(Cu), 알루미늄(Al)과 같은 금속을 포함할 수 있다.
기판(210)은 내부에 관통 형성된 복수 개의 관통 전극들(240)을 포함할 수 있다. 관통 전극(240)은 관통 실리콘 비아(TSV)를 포함할 수 있다. 관통 전극(240)은 기판(210)의 제1 면(212)으로부터 기판(210)을 수직 관통하도록 구비될 수 있다. 관통 전극(240)의 일단부는 배선층(220)의 배선(222)과 접촉할 수 있다. 따라서, 배선(222)은 관통 전극(240)과 전기적으로 연결될 수 있다.
제1 본딩 패드들(230)은 배선층(220) 상에 형성되며 배선들(222)과 전기적으로 연결될 수 있다. 제1 본딩 패드(230)는 최상부 배선으로서의 제1 재배선 패드(224) 상에 형성될 수 있다. 제1 보호막 패턴(232)은 배선층(220) 상에 형성되며 제1 재배선 패드들(224)을 커버하며 제1 본딩 패드들(230)의 적어도 일부분들을 노출시킬 수 있다. 예를 들면, 제1 본딩 패드(230)는 구리(Cu), 알루미늄 (Al), 텅스텐(tungsten), 니켈(Ni), 몰리브덴(Mo), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 및 티타늄(Ti)을 포함할 수 있다. 제1 본딩 패드(230)는 5㎛ 내지 40㎛의 범위 이내의 직경을 가질 수 있다.
제1 보호막 패턴(232)은 배선층(220) 상에 형성되며 제1 재배선 패드들(244)을 커버하며 제1 본딩 패드들(230)의 적어도 일부분들을 노출시킬 수 있다. 상기 제1 보호막 패턴은 실리콘 질화물(SiN)과 같은 질화물을 포함하는 패시베이션막을 포함할 수 있다.
제2 본딩 패드들(264)은 기판(210)의 제2 면(214)으로부터 노출된 관통 전극(240)의 일단부 상에 배치될 수 있다. 제2 본딩 패드(264)는 관통 전극(240)에 전기적으로 연결될 수 있다. 예를 들면, 하나의 제2 본딩 패드(264)는 인접한 2개의 관통 전극들(240)과 전기적으로 연결될 수 있다. 제2 본딩 패드(264)는 직사각형 형상 또는 원형 형상을 가질 수 있다. 제2 본딩 패드(264)의 일변의 길이(직경)는 제1 본딩 패드(230)의 직경보다 더 클 수 있다. 제2 본딩 패드(264)의 일변의 길이(직경)는 25㎛ 내지 200㎛의 범위 이내에 있을 수 있다.
제2 보호막 패턴(270)은 기판(210)의 제2 면(214) 상의 절연막 패턴(252) 상에 구비되며 제2 본딩 패드들(264)의 적어도 일부분들을 노출시킬 수 있다. 예를 들면, 제2 보호막 패턴(270)은 감광성 절연 물질(Photo Imagable Dielectrics, PID)과 같은 절연 물질을 포함할 수 있다.
상기 관통 전극들, 상기 배선층의 상기 절연막들, 상기 배선들, 상기 제1 재배선 패드들, 상기 제1 본딩 패드들 및 상기 제2 본딩 패드들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 인터포저(200)는 도전성 연결 부재들로서의 제1 도전성 범프들(280)을 통해 패키지 기판(100) 상에 실장될 수 있다. 제1 도전성 범프들(280)은 제2 본딩 패드들(264) 상에 각각 배치될 수 있다. 인터포저(200)의 제2 본딩 패드(264)는 제1 도전성 범프(280)에 의해 패키지 기판(100)의 기판 패드(110)에 전기적으로 연결될 수 있다.
제1 도전성 범프들(280)은 필라 범프(282) 및 필라 범프(282) 상에 형성된 솔더 범프(284)를 포함할 수 있다. 필라 범프(282)는 원기둥 형상 또는 타원 기둥 형상을 가질 수 있다. 솔더 범프(284)는 반구 형상 또는 반-타원체 형상을 가질 수 있다.
예를 들면, 필라 범프(282)는 단일막 구조를 가질 수 있다. 필라 범프(282)은 구리를 포함하는 도금 패턴층을 포함할 수 있다. 솔더 범프(284)는 솔더를 포함할 수 있다. 이와 다르게, 필라 범프(282)는 다층막 구조를 가질 수 있다. 이 경우에 있어서, 필라 범프(282)은 순차적으로 적층된 제1 내지 제3 도금 패턴층들을 포함할 수 있다. 상기 제1 및 제3 도금 패턴층은 구리(Cu)를 포함하고, 상기 제2 도금 패턴층은 니켈(Ni)을 포함할 수 있다. 제1 도전성 범프(280)의 두께(H)는 10㎛ 내지 80㎛의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(300)는 인터포저(200) 상에 배치될 수 있다. 제1 반도체 장치(300)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 이 경우에 있어서, 제1 반도체 장치(300)는 칩 패드들(310)이 형성된 활성면, 즉, 제1 면(302)이 인터포저(200)를 향하도록 인터포저(200) 상에 실장될 수 있다. 제1 반도체 장치(300)의 칩 패드들(310)은 제2 도전성 범프들(330)에 의해 인터포저(200)의 제1 본딩 패드들(230)과 전기적으로 연결될 수 있다. 예를 들면, 상기 제2 도전성 범프들은 마이크로 범프(uBump)를 포함할 수 있다.
제2 반도체 장치들(400)은 인터포저(200) 상에서 제1 반도체 장치(300)로부터 이격되도록 배치될 수 있다. 제2 반도체 장치들(400)은 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 이 경우에 있어서, 제2 반도체 장치(400)는 칩 패드들(410)이 형성된 활성면, 즉, 제1 면(402)이 인터포저(200)를 향하도록 인터포저(200) 상에 실장될 수 있다. 제2 반도체 장치(400)의 칩 패드들(410)은 제3 도전성 범프들(430)에 의해 인터포저(200)의 제1 본딩 패드들(230)과 전기적으로 연결될 수 있다. 예를 들면, 제3 도전성 범프들(430)은 마이크로 범프(uBump)를 포함할 수 있다.
2개의 제1 반도체 장치(300) 및 8개의 제2 반도체 장치들(400)이 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있을 것이다. 예를 들면, 제2 반도체 장치(400)는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다. 상기 버퍼 다이 및 상기 메모리 다이들은 실리콘 관통 비아들(TSVs)에 의해 서로 전기적으로 연결될 수 있다.
배선들(222)은 관통 전극들(240)과 전기적으로 연결될 수 있다. 제1 및 제2 반도체 장치들(300, 400)은 배선들(222) 및 관통 전극들(240)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치(400)는 배선들(222)에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(300)는 제1 영역(CR) 및 제2 영역(PR)을 포함할 수 있다. 제1 영역(CR)은 상대적으로 많은 열이 방출되는 핫 스팟(hot spot) 영역이고, 제2 영역(PR)은 상대적으로 낮은 열이 방출되는 영역일 수 있다. 제1 영역(CR)은 제1 전류 밀도를 갖는 영역이고, 제2 영역(PR)은 상기 제1 전류 밀도보다 낮은 제2 전류 밀도를 갖는 영역일 수 있다.
평면도에서 보았을 때, 제1 영역(CR)은 국부적으로 핫 스팟 형태를 갖는 섬(island) 형상을 가질 수 있다. 제1 영역(CR)은 제1 반도체 장치(300)의 중심 영역에 위치하고, 제2 영역(PR)은 제1 영역(CR) 둘레에 위치할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(500)는 인터포저(200) 상에서 제1 및 제2 반도체 장치들(300, 400)을 커버할 수 있다. 밀봉 부재(500)는 제1 및 제2 반도체 장치들(300, 400)의 측면들을 커버하고 제1 및 제2 반도체 장치들(300, 400)의 상부면들, 즉, 제2 면들(304, 404)을 노출시킬 수 있다. 밀봉 부재(500)의 상부면은 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)과 동일 평면에 위치할 수 있다.
예시적인 실시예들에 있어서, 제1 요철 패턴(350)은 밀봉 부재(500)에 의해 노출된 제1 반도체 장치(300)의 상부면(304)에 구비되고, 제2 요철 패턴(450)은 밀봉 부재(500)에 의해 노출된 제2 반도체 장치(400)의 상부면(404)에 구비될 수 있다. 제1 및 제2 요철 패턴들(350, 450)은 제1 및 제2 반도체 장치들(300, 400)의 실리콘 표면의 일부분들로서 제공될 수 있다.
제1 요철 패턴(350)은 제1 반도체 장치(300)의 제1 영역(CR)의 상부면(304)에 구비되는 복수 개의 제1 기둥 구조물들(352a) 및 제1 반도체 장치(300)의 제2 영역(PR)의 상부면(304)에 구비되는 복수 개의 제2 기둥 구조물들(352b)을 포함할 수 있다. 제2 요철 패턴(450)은 제2 반도체 장치(400)의 상부면(404)에 구비되는 복수 개의 제3 기둥 구조물들을 포함할 수 있다.
복수 개의 제1 기둥 구조물들(352a)은 제1 반도체 장치(300)의 제1 영역(CR)의 상부면(304)에 교차 형성된 제1 트렌치들(351a)에 의해 정의되고, 복수 개의 제2 기둥 구조물들(352b)은 제1 반도체 장치(300)의 제2 영역(PR)의 상부면(304)에 교차 형성된 제2 트렌치들(351b)에 의해 정의되고, 복수 개의 상기 제3 기둥 구조물들은 제2 반도체 장치(400)의 상부면(404)에 교차 형성된 제3 트렌치들(451)에 의해 정의될 수 있다.
도 1 및 도 3에 도시된 바와 같이, 제1 기둥 구조물들(352a)은 제1 폭(W1)을 가지고, 제2 기둥 구조물들(352b)은 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 제1 기둥 구조물들(352a)은 제1 높이(H1)를 가지며, 제2 기둥 구조물들(352b)은 제1 높이(H1)보다 같거나 작은 제2 높이(H2)를 가질 수 있다. 인접하는 제1 기둥 구조물들(352a) 사이의 제1 이격 거리(P1)는 인접하는 제2 기둥 구조물들(352b) 사이의 제2 이격 거리(P2)보다 작을 수 있다. 제3 기둥 구조물들(450)은 제1 폭(W1)보다 큰 제3 폭(W3)을 가질 수 있다.
예를 들면, 제1 및 제2 높이들(H1, H2)은 1㎛ 내지 100㎛의 범위 이내에 있을 수 있다. 제1 기둥 구조물(352a)의 제1 폭(W1)과 인접하는 제1 기둥 구조물들(352a) 사이의 제1 이격 거리(P1)의 비율(W1/P1)은 0.2 내지 0.5의 범위 이내에 있을 수 있다. 일 실시예에 있어서, 제1 기둥 구조물(352a)의 제1 폭(W1)이 1㎛이고 인접하는 제1 기둥 구조물들(352a) 사이의 제1 이격 거리(P1)는 4㎛일 수 있다.
상기 제1, 제2 및 제3 기둥 구조물들은 원기둥 형상, 사각 기둥 형상, 원뿔 형상, 사각뿔대 형상, 반구 형상, 원뿔대 형상 등을 가질 수 있다. 상기 제1, 제2 및 제3 기둥 구조물들의 폭들(일변의 길이들), 높이들, 및 이들 사이의 이격 거리들은 상기 제1, 제2 및 제3 트렌치들의 수치들에 의해 결정될 수 있다. 상기 제1, 제2 및 제3 기둥 구조물들의 폭들(일변의 길이들), 높이들, 및 이격 거리들은 제1 및 제2 반도체 장치들(300, 400)의 열 방출 영역들, 단위 면적당 열 방출량 등을 고려하여 결정될 수 있다.
예시적인 실시예들에 있어서, 언더필 부재(600)는 제1 반도체 장치(300)와 인터포저(200) 사이에 언더필되어 제1 도전성 범프들(280) 사이의 공간을 채울 수 있다.
상기 언더필 부재는 상기 인터포저와 상기 패키지 기판 사이의 작은 공간을 효과적으로 충전하도록 상대적으로 높은 유동성을 갖는 물질을 포함할 수 있다. 예를 들면, 상기 언더필 부재는 에폭시 물질을 포함하는 접착제를 포함할 수 있다.
도면에 도시되지는 않았지만, 제2 언더필 부재들이 제1 반도체 장치(300)와 인터포저(200) 사이 그리고 제2 반도체 장치(400)와 인터포저(200) 사이에 언더필될 수 있다. 상기 제2 언더필 부재는 상기 제1 언더필 부재와 실질적으로 동일할 수 있다.
패키지 기판(100)의 하부면 상에는 외부 접속 패드들(130)이 형성되고, 외부 접속 패드들(130) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재들(150)이 배치될 수 있다. 예를 들면, 외부 연결 부재(150)는 솔더 볼일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
예시적인 실시예들에 있어서, 보강 부재(650)는 패키지 기판(100) 상에 인터포저(200)를 둘러싸도록 연장할 수 있다. 보강 부재(650)는 보강재(stiffener)를 포함할 수 있다. 보강 부재(650)는 접착제에 의해 패키지 기판(100)의 상부면(102) 상에 부착될 수 있다.
보강 부재(650)는 인터포저(200)의 주변 영역을 따라 연장하는 링 형상의 측벽 구조체를 포함할 수 있다. 이와 다르게, 인터포저(200)의 주변 영역을 따라 연장하는 4개의 측벽 구조체들을 포함할 수 있다. 상기 측벽 구조체는 패키지 기판(100)의 휨(warpage)을 방지할 수 있다. 패키지 기판(100)으로부터 보강 부재(300)의 높이는 패키지 기판(100)으로부터 몰딩 부재(500)의 높이와 같거나 더 클 수 있다.
상술한 바와 같이, 반도체 패키지(10)는 패키지 기판(100) 상에 제1 도전성 범프들(280)을 매개로 하여 실장되는 인터포저(200), 인터포저(200) 상에 배치되는 제1 및 제2 반도체 장치들(300, 400), 및 인터포저(200) 상에서 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)을 노출시키는 몰딩 부재(500), 및 몰딩 부재(500)에 의해 노출된 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)에 구비되는 방열 패턴 구조물로서의 제1 및 제2 요철 패턴들(350, 450)을 포함할 수 있다.
제1 반도체 장치(300)는 제1 전류 밀도를 갖는 핫 스팟 영역으로서의 제1 영역(CR) 및 상기 제1 전류 밀도보다 낮은 제2 전류 밀도를 갖는 제2 영역(PR)을 포함할 수 있다. 제1 요철 패턴(350)은 제1 반도체 장치(300)의 제1 영역(CR)의 상부면(304)에 구비되는 복수 개의 제1 기둥 구조물들(352a) 및 제1 반도체 장치(300)의 제2 영역(PR)의 상부면(304)에 구비되는 복수 개의 제2 기둥 구조물들(352b)을 포함할 수 있다.
몰디드 인터포저 패키지(10)에서 제1 반도체 장치(300)의 실리콘 계면이 노출되는 표면에서 핫 스팟 영역(CR)에는 복수 개의 제1 기둥 구조물들(352a)이 형성되어 열적 실리콘 핀 표면(thermal Si fin surface)을 제공할 수 있다. 이에 따라, 핫 스팟의 열을 효과적으로 방출할 수 있고 열 전달 표면적을 극대화할 수 있다.
제1 및 제2 기둥 구조물들(352a, 352b)의 폭들, 높이들 및 이격 거리들은 핫 스팟 영역의 위치와 크기에 따라 조절하여 효과적인 수동 냉각(passive cooling) 성능을 제공할 수 있다. 따라서, HBM 등의 동작 신뢰성을 확보할 수 있으며, 다양한 이종 칩들이 집적되는 고성능 컴퓨팅(HPC), 오토모티브(automotive) 아키텍쳐의 열 관리 솔류션 중 하나로 적용될 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 5 내지 도 22는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 6은 도 5의 D-D' 라인을 따라 절단한 단면도이다. 도 7은 도 6의 E 부분을 나타내는 확대 단면도이다. 도 11은 도 10의 F 부분을 나타내는 확대 단면도들이다. 도 14는 도 13의 평면도이다. 도 17은 도 16의 평면도이다.
도 5 내지 도 7을 참조하면, 먼저, 실리콘 인터포저를 위한 반도체 웨이퍼(W)를 제공할 수 있다.
예시적인 실시예들에 있어서, 웨이퍼(W)는 기판(210) 및 배선층(220)을 포함할 수 있다. 기판(210)은 제1 면(212) 및 제1 면(212)에 반대하는 제2 면(214)을 가질 수 있다. 배선층(220)은 기판(210)의 제1 면(212) 상에 구비될 수 있다.
웨이퍼(W)는 반도체 장치(들)이 실장되는 패키지 영역, 즉, 실장 영역(MR) 및 실장 영역(MR)을 둘러싸는 스크라이브 레인 영역, 즉, 절단 영역(SR)을 포함할 수 있다. 후술하는 바와 같이, 웨이퍼(W)는 실장 영역들(MR)을 구분하는 절단 영역(SR)을 따라 절단되어 인터포저로 개별화될 수 있다. 예를 들면, 실장 영역(MR)은 5mm×6mm 또는 그 이상의 면적을 가질 수 있다. 실장 영역(MR)의 일변의 길이는 5mm 내지 90mm의 범위 이내에 있을 수 있다.
예를 들면, 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(210)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(210)은 내부에 두께 방향으로 연장 형성된 복수 개의 관통 전극들(관통 실리콘 비아들, through silicon vias)(240)을 포함할 수 있다. 관통 전극들(240)은 배선들(222)과 전기적으로 각각 연결될 수 있다. 상기 관통 전극은 기판(210)의 후면, 즉, 제2 면(214)을 연마하기 이전에 형성될 수 있다. 이와 다르게, 상기 관통 전극은 도 9에 도시된 바와 같은 기판(210)의 후면을 연마한 후에 형성될 수 있다.
예를 들면, 기판(210)의 제1 면(212)으로부터 기 설정된 깊이만큼 연장하는 비아 홀을 형성하고, 상기 비아 홀의 측벽, 저면 및 기판(210)의 제1 면(212)의 프로파일을 따라 절연막(216)을 형성할 수 있다. 예를 들면, 상기 비아 홀의 깊이는 10㎛ 내지 120㎛의 범위 이내에 있을 수 있다.
이어서, 절연막(216) 상에 베리어 금속막 및 시드막을 순차적으로 형성한 후, 상기 시드막 상에 도전막을 형성할 수 있다. 상기 베리어 금속막은 Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 물질로 형성할 수 있으며, 이들은 단독 또는 2 이상이 적층될 수 있다. 상기 시드막은 물리 기상 증착법을 통해 구리를 증착시켜 형성할 수 있다.
이후, 상기 시드막 상에 상기 비아 홀 내부를 채우도록 도전막을 형성할 수 있다. 상기 도전막은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting), 물리 기상 증착법 등에 의해 구리를 증착시켜 형성할 수 있다. 상기 도전막, 상기 베리어 금속막 및 상기 절연막을 화학 기계적 연마 공정을 통해 연마하여 관통 전극(240)을 형성할 수 있다.
배선층(220)은 기판(210)의 제1 면(212) 상에 형성될 수 있다. 배선층(220)은 BEOL(Back End of Line)이라 불리는 후공정에 의해 형성될 수 있다. 배선층(220)은 복수 개의 절연막들 및 상기 절연막들 내에 복수 개의 배선들(222)을 포함할 수 있다. 예를 들면, 상기 배선들은 구리(Cu), 알루미늄(Al)과 같은 금속을 포함할 수 있다. 배선들(222) 중 일부는 관통 전극(240) 상에 형성될 수 있다. 따라서, 배선(222)은 관통 전극(240)과 전기적으로 연결될 수 있다.
제1 본딩 패드들(230)은 배선층(220) 상에 형성되며 배선들(222)과 전기적으로 연결될 수 있다. 제1 본딩 패드(230)는 최상부 배선으로서의 제1 재배선 패드(224) 상에 형성될 수 있다. 제1 보호막 패턴(232)은 배선층(220) 상에 형성되며 제1 재배선 패드들(224)을 커버하며 제1 본딩 패드들(230)의 적어도 일부분들을 노출시킬 수 있다.
예를 들면, 배선층(220) 상에 제1 보호막을 형성하고, 상기 제1 보호막을 패터닝하여 제1 재배선 패드들(224)의 적어도 일부분들을 노출시키고, 제1 재배선 패드들(224)의 노출된 일부분들 상에 제1 본딩 패드들(230)을 형성할 수 있다. 제1 본딩 패드들(230)은 도금 공정에 의해 동시에 형성될 수 있다. 예를 들면, 제1 본딩 패드(230)는 구리(Cu), 알루미늄 (Al), 텅스텐(tungsten), 니켈(Ni), 몰리브덴(Mo), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 및 티타늄(Ti)을 포함할 수 있다. 제1 본딩 패드(230)는 5㎛ 내지 40㎛의 범위 이내의 직경을 가질 수 있다.
도면에 도시되지는 않았지만, 제1 본딩 패드(230) 상에 도금층을 형성할 수 있다. 상기 도금층은 상기 제1 본딩 패드와 다른 금속을 포함할 수 있다.
예를 들면, 상기 절연층들은 실리콘 산화물, 탄소 도핑된 산화물(carbon-doped oxide), 불소가 도핑된 산화물(fluorine-doped oxide) 등과 같은 산화물을 포함하도록 형성될 수 있다. 상기 제1 보호막은 실리콘 질화물(SiN)과 같은 질화물을 포함하는 패시베이션막을 포함할 수 있다. 또한, 상기 제1 보호막은 순차적으로 적층되며 산화막을 포함하는 유기 패시베이션막 및 질화막을 포함하는 무기 패시베이션막을 포함할 수 있다. 상기 배선들, 상기 재배선 패드들은 알루미늄(Al), 구리(Cu) 등과 같은 금속 물질을 포함할 수 있다.
상기 배선층의 상기 절연막들, 상기 배선들, 상기 제1 재배선 패드들 및 상기 제1 본딩 패드들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
도 8 내지 도 11을 참조하면, 기판(210)의 제2 면(214) 상에 제2 본딩 패드들(264)을 형성하고, 제2 본딩 패드들(264) 상에 도전성 연결 부재들로서의 제1 도전성 범프들(280)을 형성할 수 있다.
도 8 및 도 9에 도시된 바와 같이, 기판 지지 시스템(WSS)을 이용하여 기판(210)의 후면, 즉, 제2 면(214)을 연마할 수 있다. 제1 접착 필름(F1)을 이용하여 제1 캐리어 기판(C1) 상에 웨이퍼(W)를 부착시킨 후, 관통 전극들(240)의 일부가 노출될 때까지 기판(210)의 제2 면(214)을 제거할 수 있다.
기판(210)의 제2 면(214)은 화학 기계적 연마(CMP) 공정과 같은 그라인딩 공정에 의해 부분적으로 제거될 수 있다. 이에 따라, 기판(210)의 두께를 원하는 두께로 감소될 수 있다. 예를 들면, 기판(210)은 약 40㎛ 내지 150㎛의 두께 범위를 가질 수 있다. 이어서, 기판(210)의 제2 면(214) 상에 실리콘 리세스 식각 공정을 수행하여 관통 전극(240)의 일단부를 기판(210)의 제2 면(214)으로부터 노출시킬 수 있다.
도 10 및 도 11에 도시된 바와 같이, 기판(210)의 제2 면(214) 상에 관통 전극들(240)의 노출된 일단부들을 노출시키는 절연막 패턴(252)을 형성하고, 기판(210)의 제2 면(214) 상의 절연막 패턴(252) 및 노출된 관통 전극(240)의 일단부 상에 시드막을 형성하고, 상기 시드막 상에 제2 본딩 패드 영역을 노출시키는 개구들을 갖는 제1 포토레지스트 패턴을 형성할 수 있다. 상기 제1 포토레지스트 패턴의 상기 개구는 인접한 2개의 관통 전극들(240)의 일단부들을 동시에 노출시킬 수 있다.
예를 들면, 상기 시드막은 증착 공정에 의해 형성될 수 있다. 상기 시드막은 니켈(Ni), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다.
이어서, 상기 제1 포토레지스트 패턴의 상기 개구들을 도전성 물질로 충진하여 제2 본딩 패드들(264)을 형성하고, 상기 제1 포토레지스트 패턴(20)을 웨이퍼(W)로부터 제거하고 제2 본딩 패드들(264)에 의해 노출된 상기 시드막의 일부분들을 제거하여 시드막 패턴(262)을 형성할 수 있다.
제2 본딩 패드(264)는 도금 공정에 의해 형성될 수 있다. 제2 본딩 패드(264)는 관통 전극(240) 상에 형성될 수 있다. 제2 본딩 패드(264)는 관통 전극(240)에 전기적으로 연결될 수 있다. 예를 들면, 하나의 제2 본딩 패드(264)는 인접한 2개의 관통 전극들(240)과 전기적으로 연결될 수 있다. 제2 본딩 패드(264)는 직사각형 형상을 가질 수 있다. 제2 본딩 패드(264)의 일변의 길이는 25㎛ 내지 200㎛의 범위 이내에 있을 수 있다.
이후, 절연막 패턴(252) 상에 제2 본딩 패드(264)의 적어도 일부분을 노출시키는 제2 보호막 패턴(270)을 형성할 수 있다. 예를 들면, 제2 보호막 패턴(270)은 감광성 절연 물질(Photo Imagable Dielectrics, PID)과 같은 절연 물질을 포함할 수 있다. 절연막 패턴(252) 상에 제2 본딩 패드들(264)을 커버하도록 감광성 절연막을 형성하고, 포토 공정에 의해 상기 감광성 절연막을 패터닝하여 제2 본딩 패드들(264)의 일부분들을 노출시키는 개구들을 형성할 수 있다.
제2 보호막 패턴(270) 및 노출된 제2 본딩 패드들(264)의 일부분들 상에 시드막을 형성하고, 상기 시드막(276) 상에 제1 범프 구조물 영역을 노출시키는 개구들을 갖는 제2 포토레지스트 패턴을 형성할 수 있다. 상기 제2 포토레지스트 패턴의 상기 개구는 20㎛ 내지 200㎛의 범위 이내의 직경을 가질 수 있다.
이어서, 상기 제2 포토레지스트 패턴의 상기 개구들을 도전성 물질로 충진하여 범프 구조물들을 형성하고, 상기 제2 포토레지스트 패턴을 웨이퍼(W)로부터 제거하고 상기 범프 구조물들에 의해 노출된 상기 시드막의 일부분들을 제거하여 시드막 패턴(278)을 형성할 수 있다.
예를 들면, 상기 범프 구조물은 원형 형상 또는 타원 형상의 필라 범프(282) 및 필라 범프(282) 상에 형성된 솔더 범프(284)를 포함할 수 있다. 필라 범프(282)는 단일막 구조를 가질 수 있다. 필라 범프(282)는 구리를 포함하는 도금 패턴층을 포함할 수 있다. 솔더 범프들(284)은 솔더를 포함할 수 있다.
이와 다르게, 필라 범프(282)은 다층막 구조를 가질 수 있다. 이 경우에 있어서, 필라 범프(282)는 순차적으로 적층된 제1 내지 제3 도금 패턴층들을 포함할 수 있다. 상기 제1 및 제3 도금 패턴층은 구리(Cu)를 포함하고, 상기 제2 도금 패턴층은 니켈(Ni)을 포함할 수 있다.
이후, 솔더 범프들(284) 상에 리플로우 공정을 수행하여 제2 본딩 패드들(264) 상에 제1 도전성 범프들(280)을 형성할 수 있다.
제1 도전성 범프(280)는 필라 범프(282) 및 필라 범프(282) 상에 형성된 솔더 범프(284)를 포함할 수 있다. 하지만, 이에 제한되지는 않으며, 예를 들면, 상기 제1 도전성 범프는 솔더 범프만을 포함할 수 있다. 상기 제1 도전성 범프(280)의 높이는 10㎛ 내지 80㎛의 범위 이내에 있을 수 있다.
필라 범프들(282)의 두께가 상대적으로 작을 경우, 필라 범프들(282)을 제2 본딩 패드들이라 하고, 제2 본딩 패드들(264)을 제2 재배선 패드들이라 할 수 있다.
이후, 제1 캐리어 기판(C1)을 웨이퍼(W)로부터 제거할 수 있다.
도 12 내지 도 14를 참조하면, 도 11의 구조물의 뒤집고, 배선층(220) 상에 제1 반도체 장치(300) 및 제2 반도체 장치들(400)을 실장시킬 수 있다. 이어서, 제1 반도체 장치(300)와 배선층(220) 사이에 언더필 부재를 형성하고 제2 반도체 장치(400)와 배선층(220) 사이에 언더필 부재를 형성할 수 있다.
도 12에 도시된 바와 같이, 제2 접착 필름(F2)을 이용하여 제2 캐리어 기판(C2) 상에 웨이퍼(W)를 부착시킬 수 있다. 웨이퍼(W)는 제1 본딩 패드들(230)이 노출되도록 제2 캐리어 기판(C2) 상에 부착될 수 있다.
도 13에 도시된 바와 같이, 제1 반도체 장치(300) 및 제2 반도체 장치들(400)을 배선층(220) 상에서 서로 이격되도록 배치시킬 수 있다. 제1 반도체 장치(300)는 실장 영역(MR)의 중앙부에 배치되고, 제2 반도체 장치들(400)은 제1 반도체 장치(300)의 양측에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 반도체 장치들은 플립 칩 본딩(flip chip bonding) 방식에 의해 배선층(220) 상에 실장될 수 있다. 제1 반도체 장치(300)는 칩 패드들(310)의 형성된 전면(302)이 배선층(220)을 향하도록 배치될 수 있다. 제2 반도체 장치(400)는 칩 패드들(410)이 형성된 전면(402)이 배선층(220)을 향하도록 배치될 수 있다.
제1 반도체 장치(300)의 칩 패드들(310)은 제2 도전성 범프들(330)에 의해 배선층(220)의 제1 본딩 패드들(230)과 전기적으로 연결될 수 있다. 제2 반도체 장치(400)의 칩 패드들(410)은 제3 도전성 범프들(430)에 의해 배선층(220)의 제1 본딩 패드들(230)과 전기적으로 연결될 수 있다. 예를 들면, 제2 도전성 범프들(330, 430)은 마이크로 범프(uBump)를 포함할 수 있다.
예를 들면, 제1 반도체 장치(300)는 로직 반도체 장치를 포함하고, 제2 반도체 장치(400)는 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다. 이 경우에 있어서, 상기 제2 반도체 장치는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다. 상기 버퍼 다이 및 상기 메모리 다이들은 관통 실리콘 비아들에 의해 서로 전기적으로 연결될 수 있다.
제1 반도체 장치(300)는 제1 영역(CR) 및 제2 영역(PR)을 포함할 수 있다. 제1 영역(CR)은 상대적으로 많은 열이 방출되는 핫 스팟(hot spot) 영역이고, 제2 영역(PR)은 상대적으로 낮은 열이 방출되는 영역일 수 있다. 제1 영역(CR)은 제1 전류 밀도를 갖는 영역이고, 제2 영역(PR)은 상기 제1 전류 밀도보다 낮은 제2 전류 밀도를 갖는 영역일 수 있다.
평면도에서 보았을 때, 제1 영역(CR)은 국부적으로 핫 스팟 형태를 갖는 섬(island) 형상을 가질 수 있다. 제1 영역(CR)은 제1 반도체 장치(300)의 중심 영역에 위치하고, 제2 영역(PR)은 제1 영역(CR) 둘레에 위치할 수 있다.
2개의 제1 반도체 장치(300) 및 8개의 제2 반도체 장치들(400)이 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있을 것이다.
도 15를 참조하면, 배선층(220) 상에 제1 반도체 장치(300) 및 제2 반도체 장치들(400)을 커버하는 밀봉재(50)를 형성할 수 있다.
예시적인 실시예들에 있어서, 배선층(200) 상에 제1 및 제2 반도체 장치들(300, 400)을 커버하는 밀봉재(50)를 형성한 후, 제1 및 제2 반도체 장치들(400)의 후면들(304, 404), 즉, 상부면들을 노출하도록 밀봉재(50)를 부분적으로 제거할 수 있다. 이에 따라, 밀봉재(50)는 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)을 노출시킬 수 있다.
예를 들면, 밀봉재(50)는 압축 몰딩(compressiong molding) 방식 또는 트랜스퍼 몰딩(transfer molding) 방식에 의해 형성될 수 있다. 몰딩재(50)의 상부면은 2단계의 그라인딩 공정에 의해 제거되어 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)을 노출시킬 수 있다. 상기 1단계 그라인딩 공정에 의해 몰딩재(50)의 상부면은 거칠게 제거되고, 상기 2단계 그라인딩 공정에 의해 몰딩재(50)의 상부면은 미세하게 제거되어 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)을 노출시킬 수 있다.
도 16 내지 도 18을 참조하면, 밀봉재(50)에 의해 노출된 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)에 방열 패턴 구조물로서의 제1 및 제2 요철 패턴들(350, 450)을 각각 형성할 수 있다.
도 16 및 도 17에 도시된 바와 같이, 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404) 상에, 제1 반도체 장치(300)의 제1 영역(CR) 상에 제1 트렌치 영역들을 노출시키는 제1 개구들(62a), 제1 반도체 장치(300)의 제2 영역(PR) 상에 제2 트렌치 영역들을 노출시키는 제2 개구들(62b) 및 제2 반도체 장치(400) 상에 제3 트렌치 영역들을 노출시키는 제3 개구들(64)을 갖는 제3 포토레지스트 패턴(60)을 형성할 수 있다. 제3 포토레지스트 패턴(60)을 대신하여, 비정질 탄소막(Amorphous Carbon Layer, ACL)과 같은 희생막 패턴을 형성할 수 있다.
도 18 및 도 19에 도시된 바와 같이, 제3 포토레지스트 패턴(60)을 식각 마스크로 사용하여 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)을 부분적으로 제거하여 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)에 제1 및 제2 요철 패턴들(350, 450)을 형성하고, 제3 포토레지스트 패턴(60)을 웨이퍼(W)로부터 제거할 수 있다.
제1 요철 패턴(350)은 제1 반도체 장치(300)의 제1 영역(CR)의 상부면(304)에 구비되는 복수 개의 제1 기둥 구조물들(352a) 및 제1 반도체 장치(300)의 제2 영역(PR)의 상부면(304)에 구비되는 복수 개의 제2 기둥 구조물들(352b)을 포함할 수 있다. 제2 요철 패턴(450)은 제2 반도체 장치(400)의 상부면(404)에 구비되는 복수 개의 제3 기둥 구조물들을 포함할 수 있다.
복수 개의 제1 기둥 구조물들(352a)은 제1 반도체 장치(300)의 제1 영역(CR)의 상부면(304)에 교차 형성된 제1 트렌치들(351a)에 의해 정의되고, 복수 개의 제2 기둥 구조물들(352b)은 제1 반도체 장치(300)의 제2 영역(PR)의 상부면(304)에 교차 형성된 제2 트렌치들(351b)에 의해 정의되고, 복수 개의 상기 제3 기둥 구조물들은 제2 반도체 장치(400)의 상부면(404)에 교차 형성된 제3 트렌치들(451)에 의해 정의될 수 있다.
상기 제1, 제2 및 제3 기둥 구조물들은 원기둥 형상, 사각 기둥 형상, 원뿔 형상, 사각뿔대 형상, 반구 형상, 원뿔대 형상 등을 가질 수 있다. 상기 제1, 제2 및 제3 기둥 구조물들의 폭들(일변의 길이들), 높이들, 및 이들 사이의 이격 거리들은 상기 제1, 제2 및 제3 트렌치들의 수치들에 의해 결정될 수 있다. 상기 제1, 제2 및 제3 기둥 구조물들의 폭들(일변의 길이들), 높이들, 및 이격 거리들은 제1 및 제2 반도체 장치들(300, 400)의 열 방출 영역들, 단위 면적당 열 방출량 등을 고려하여 결정될 수 있다.
도 20을 참조하면, 웨이퍼(W)를 절단 영역(SR)을 따라 절단하여 개별적인 인터포저(200)를 형성할 수 있다.
예시적인 실시예들에 있어서, 웨이퍼(W)가 소잉 공정에 의해 소잉될 때, 절단 영역(SR) 상에 있는 밀봉재(50) 부분 역시 소잉되어 밀봉 부재(500)가 형성될 수 있다.
도 21 및 도 22를 참조하면, 제1 및 제2 반도체 장치들(300, 400)이 실장된 인터포저(200)를 패키지 기판(100) 상에 배치시키고, 인터포저(200)와 패키지 기판(100) 사이에 언더필 부재(600)를 형성할 수 있다. 패키지 기판(100)의 하부면(104) 상의 외부 접속 패드들(130) 상에 솔더 볼들과 같은 외부 접속 부재들(150)을 형성할 수 있다. 패키지 기판(100) 상에 인터포저(200)를 둘러싸도록 연장하는 보강 부재(650)를 형성하여 도 1의 반도체 패키지(10)를 완성할 수 있다.
도 21에 도시된 바와 같이, 인터포저(200)는 제1 도전성 범프들(260)을 통해 패키지 기판(100) 상에 실장될 수 있다. 인터포저(200)는 열 압착 공정에 의해 패키지 기판(100) 상에 부착될 수 있다. 인터포저(300)의 제2 본딩 패드(264)는 제1 도전성 범프들(280)에 의해 패키지 기판(100)의 기판 패드(110)에 전기적으로 연결될 수 있다.
이어서, 디스펜서 노즐을 인터포저(200)의 코너 부분에 위치시키거나 인터포저(200)의 가장자리를 따라 이동하면서 인터포저(200)와 패키지 기판(100) 사이에 언더필 용액을 디스펜싱하고, 상기 언더필 용액이 경화되어 언더필 부재(600)를 형성할 수 있다. 언더필 부재(600)는 인터포저(200)와 패키지 기판(100) 사이의 틈을 보강할 수 있다.
이후, 패키지 기판(100)의 외부 접속 패드들(130) 상에 솔더 볼들과 같은 외부 접속 부재들(150)을 형성하고, 패키지 기판(100) 상에 인터포저(200)를 둘러싸도록 연장하는 보강 부재(650)를 형성할 수 있다.
보강 부재(650)는 보강재(stiffener)를 포함할 수 있다. 보강 부재(650)는 접착제에 의해 패키지 기판(100)의 상부면(102) 상에 부착될 수 있다. 보강 부재(650)는 인터포저(200)의 주변 영역을 따라 연장하는 링 형상의 측벽 구조체를 포함할 수 있다. 이와 다르게, 인터포저(200)의 주변 영역을 따라 연장하는 4개의 측벽 구조체들을 포함할 수 있다. 상기 측벽 구조체는 패키지 기판(100)의 휨(warpage)을 방지할 수 있다. 패키지 기판(100)으로부터 보강 부재(300)의 높이는 패키지 기판(100)으로부터 몰딩 부재(500)의 높이와 같거나 더 클 수 있다.
이에 따라, 몰디드 인터포저(molded interposer)는 패키지 기판(100)에 실장 및 패키징되고, 최종적으로 메인 보드 상에 실장되어 전자 기기의 칩 관련 부품으로 제공될 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 상기 반도체 패키지는 제1 요철 패턴의 배열을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 23을 참조하면, 반도체 패키지(11)는 인터포저(200) 상에 제1 및 제2 반도체 장치들(300, 400)을 커버하며 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404)를 노출시키는 몰딩 부재(500), 밀봉 부재(500)에 의해 노출된 제1 반도체 장치(300)의 상부면(304)에 구비되는 제1 요철 패턴(350) 및 밀봉 부재(500)에 의해 노출된 제2 반도체 장치(400)의 상부면(404)에 구비되는 제2 요철 패턴(450)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(300)는 복수 개의 제1 영역들(CR) 및 제2 영역(PR)을 포함할 수 있다. 제1 영역(CR)은 상대적으로 많은 열이 방출되는 핫 스팟(hot spot) 영역일 수 있다. 제1 영역(CR)은 상대적으로 높은 제1 전류 밀도를 갖는 영역일 수 있다. 제1 영역들(CR)은 제1 반도체 장치(300) 내의 열적 프로파일(thermal profile)을 고려하여 정의될 수 있다.
제1 요철 패턴(350)은 제1 반도체 장치(300)의 제1 영역들(CR)의 상부면들(304)에 각각 구비되는 복수 개의 제1 기둥 구조물들(352a)을 포함할 수 있다. 복수 개의 제1 기둥 구조물들(352a)은 열적 실리콘 핀 표면을 제공하여 핫 스팟의 열을 효과적으로 방출할 수 있고 열 전달 표면적을 극대화할 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 상기 반도체 패키지는 제1 및 제2 요철 패턴들의 배열을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 24를 참조하면, 반도체 패키지(12)는 밀봉 부재(500)에 의해 노출된 제1 반도체 장치(300)의 상부면(304)에 구비되는 제1 요철 패턴(350) 및 밀봉 부재(500)에 의해 노출된 제2 반도체 장치(400)의 상부면(404)에 구비되는 제2 요철 패턴(450)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(300)는 제1 영역(CR1) 및 제2 영역(PR1)을 포함하고, 제2 반도체 장치들(400) 각각은 제3 영역(CR2) 및 제4 영역(PR2)을 포함할 수 있다. 제1 및 제3 영역들(CR1, CR2)은 상대적으로 많은 열이 방출되는 핫 스팟(hot spot) 영역들이고, 제2 및 제4 영역들(PR1, PR2)은 상대적으로 낮은 열이 방출되는 영역들일 수 있다. 제1 및 제3 영역들(CR1, CR2)은 제1 전류 밀도를 갖는 영역들이고, 제2 및 제4 영역(PR1, PR2)은 상기 제1 전류 밀도보다 낮은 제2 전류 밀도를 갖는 영역들일 수 있다.
제1 요철 패턴(350)은 제1 반도체 장치(300)의 제1 영역(CR1)의 상부면(304)에 구비되는 복수 개의 제1 기둥 구조물들(352a) 및 제1 반도체 장치(300)의 제2 영역(PR1)의 상부면(304)에 구비되는 복수 개의 제2 기둥 구조물들(352b)을 포함할 수 있다. 제2 요철 패턴(450)은 제2 반도체 장치(400)의 제2 영역(CR2)의 상부면(404)에 구비되는 복수 개의 제3 기둥 구조물들(452a) 및 제2 반도체 장치(400)의 제4 영역(PR2)의 상부면(404)에 구비되는 복수 개의 제4 기둥 구조물들(452b)을 포함할 수 있다.
복수 개의 제1 및 제3 기둥 구조물들(352a, 452a)은 열적 실리콘 핀 표면을 제공하여 핫 스팟의 열을 효과적으로 방출할 수 있고 열 전달 표면적을 극대화할 수 있다.
도 25는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 히트 슬러그의 추가 구성을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 25를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 인터포저(200), 제1 반도체 장치들(300), 제2 반도체 장치들(400), 밀봉 부재(500), 제1 및 제2 요철 패턴들(350, 450), 보강 부재(650), 및 히트 싱크를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 히트 싱크는 몰디드 인터포저 패키지 상에 배치될 수 있다. 상기 몰디드 인터포저 패키지는 도 1의 반도체 패키지(10)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 상기 몰디드 인터포저 패키지에 대한 설명을 생략하기로 한다.
상기 히트 싱크는 몰딩 부재(500)에 의해 노출된 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404) 상에 구비되는 열계면 물질층(710) 및 열계면 물질층(710) 상에 구비되는 히트 슬러그(740)를 포함할 수 있다.
구체적으로, 리드(lid)(720)는 열계면 물질층(710)을 개재하여 상기 몰딩 부재(500) 상에 배치될 수 있다. 또한, 리드(720)는 보강 부재(650) 상에 지지될 수 있다. 히트 슬러그(740)는 제2 열계면 물질층(730)을 개재하여 리드(720) 상에 배치될 수 있다. 히트 슬러그(740)는 복수 개의 방열 핀 구조물들(7420)을 가질 수 있다.
예시적인 실시예들에 있어서, 열계면 물질층(710)은 몰딩 부재(500)에 의해 노출된 제1 및 제2 반도체 장치들(300, 400)의 상부면들(304, 404) 상에 접합될 수 있다. 열계면 물질층(710)은 제1 및 제2 요철 패턴들의 기둥 구조물들 사이의 공간을 채우도록 구비될 수 있다. 이에 따라, 제1 및 제2 반도체 장치들(300, 400)의 실리콘과 열계면 물질층(710) 사이의 계면에 열이 빠져나갈 수 있는 표면적이 넓어져서 열 저항을 급격하게 낮출 수 있다.
따라서, 제1 및 제2 반도체 장치들(300, 400)로부터 열은 열계면 물질층(710), 리드(720), 제2 열계면 물질층(730) 및 히트 슬러그(740)를 통해 외부로 방출될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12, 13: 반도체 패키지 50: 밀봉재
60: 제3 포토레지스트 패턴 62a, 62b, 64: 개구
100: 패키지 기판 110: 기판 패드
130: 외부 접속 패드 150: 외부 접속 부재
200: 인터포저 210: 기판
220: 배선층 222: 배선
224: 제1 재배선 패드 230: 제1 본딩 패드
232: 제1 보호막 패턴 240: 관통 전극
262, 278: 시드막 패턴 264: 제2 본딩 패드
270: 제2 보호막 패턴 280: 제1 도전성 범프
282: 필라 범프 284: 솔더 범프
300: 제1 반도체 장치 310, 410: 칩 패드
330: 제2 도전성 범프 350: 제1 요철 패턴
351a: 제1 트렌치 351b: 제2 트렌치
352a: 제1 기둥 구조물 352b: 제2 기둥 구조물
400: 제2 반도체 장치 430: 제2 도전성 범프
450: 제2 요철 패턴 451: 제3 트렌치
452a: 제3 기둥 구조물 452b: 제4 기둥 구조물
500: 밀봉 부재 600: 언더필 부재
650: 보강 부재 710, 730: 열계면 물질층
720: 리드 740: 히트 슬러그

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 제1 도전성 범프들을 매개로 실장되는 인터포저;
    상기 인터포저 상에 제2 도전성 범프들을 매개로 실장되며, 제1 영역 및 제2 영역을 포함하는 제1 반도체 장치;
    상기 인터포저 상에서 상기 제1 반도체 장치와 이격 배치되며, 제3 도전성 범프들을 매개로 실장되는 적어도 하나의 제2 반도체 장치;
    상기 인터포저 상에서 상기 제1 및 제2 반도체 장치들을 커버하며 상기 제1 및 제2 반도체 장치들의 상부면들을 노출시키는 몰딩 부재;
    상기 제1 반도체 장치의 상기 제1 영역의 상부면에 구비되며 제1 폭을 갖는 복수 개의 제1 기둥 구조물들;
    상기 제1 반도체 장치의 상기 제2 영역의 상부면에 구비되며 상기 제1 폭보다 큰 제2 폭을 갖는 복수 개의 제2 기둥 구조물들;
    상기 적어도 하나의 제2 반도체 장치의 상부면에 구비되는 복수 개의 제3 기둥 구조물들;
    상기 패키지 기판 상에서 상기 인터포저를 둘러싸도록 연장하는 보강 부재;
    상기 제1 및 제2 반도체 장치들의 상부면들 상에 구비되는 열계면 물질층; 및
    상기 보강 부재 및 상기 열계면 물질층 상에 구비되는 히트 슬러그를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 인접하는 제1 기둥 구조물들 사이의 제1 이격 거리는 상기 인접하는 제2 기둥 구조물들 사이의 제2 이격 거리보다 작은 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제1 기둥 구조물들은 제1 높이를 가지며, 상기 제2 기둥 구조물들은 상기 제1 높이보다 같거나 작은 제2 높이를 갖는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 제1 및 제2 높이들은 1㎛ 내지 100㎛의 범위 이내에 있는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제1 기둥 구조물의 높이와 상기 인접하는 제1 기둥 구조물들 사이의 이격 거리의 비율은 0.2 내지 0.5의 범위 이내에 있는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제3 기둥 구조물들은 상기 제1 폭보다 큰 제3 폭을 갖는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1, 제2 및 제3 기둥 구조물들은 원기둥 형상, 사각 기둥 형상, 원뿔 형상, 사각뿔대 형상, 반구 형상 및 원뿔대 형상 중에서 선택된 적어도 어느 하나를 갖는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 패키지 기판 상에서 상기 인터포저를 둘러싸도록 연장하는 보강 부재를 더 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 반도체 장치들의 상부면들 상에 구비되는 열계면 물질층; 및
    상기 열계면 물질층 상에 구비되는 히트 슬러그를 더 포함하는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 제1 도전성 범프들을 매개로 실장되는 인터포저;
    상기 인터포저 상에 서로 이격 배치되며 제2 도전성 범프들을 매개로 실장되고, 상부면들에 각각 형성되는 요철 패턴들을 구비하는 제1 및 제2 반도체 장치들; 및
    상기 인터포저 상에서 상기 제1 및 제2 반도체 장치들을 커버하며 상기 요철 패턴들을 노출시키는 몰딩 부재를 포함하고,
    상기 제1 반도체 장치의 상기 요철 패턴은,
    상기 제1 반도체 장치의 제1 영역의 상부면에 구비되며 제1 폭을 갖는 복수 개의 제1 기둥 구조물들; 및
    상기 제1 반도체 장치의 상기 제2 영역의 상부면에 구비되며 상기 제1 폭보다 큰 제2 폭을 갖는 복수 개의 제2 기둥 구조물들을 포함하는 반도체 패키지.
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