KR102530763B1 - 반도체 패키지의 제조방법 - Google Patents

반도체 패키지의 제조방법 Download PDF

Info

Publication number
KR102530763B1
KR102530763B1 KR1020180114330A KR20180114330A KR102530763B1 KR 102530763 B1 KR102530763 B1 KR 102530763B1 KR 1020180114330 A KR1020180114330 A KR 1020180114330A KR 20180114330 A KR20180114330 A KR 20180114330A KR 102530763 B1 KR102530763 B1 KR 102530763B1
Authority
KR
South Korea
Prior art keywords
semiconductor
conductive film
semiconductor chips
delete delete
semiconductor chip
Prior art date
Application number
KR1020180114330A
Other languages
English (en)
Other versions
KR20200034895A (ko
Inventor
박상식
강운병
민태홍
이택훈
황지환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180114330A priority Critical patent/KR102530763B1/ko
Priority to US16/438,505 priority patent/US10930613B2/en
Priority to CN201910890602.1A priority patent/CN110943061A/zh
Publication of KR20200034895A publication Critical patent/KR20200034895A/ko
Application granted granted Critical
Publication of KR102530763B1 publication Critical patent/KR102530763B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/32148—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the layer connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32195—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H01L2224/32198—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/335—Material
    • H01L2224/33505—Layer connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83095—Temperature settings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83877—Moisture curing, i.e. curing by exposing to humidity, e.g. for silicones and polyurethanes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

예시적인 실시예에 따른 반도체 패키지는, 제1 관통 전극을 갖는 제1 반도체 칩과, 상기 제1 반도체 칩 상에 적층되고, 상기 제1 관통 전극에 연결된 제2 관통 전극을 갖는 제2 반도체 칩과, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되고 상기 제1 및 제2 반도체 칩의 측면들보다 내부로 인입된 측면을 갖는 비전도성 필름을 포함한다.

Description

반도체 패키지의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGES}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조방법에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있고, 전자기기에 사용되는 반도체 패키지는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, 관통 전극(through silicon via, TSV)을 포함하는 반도체 칩들 및 상기 반도체 칩들이 적층된 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제들 중 하나는, 몰딩 부재의 높은 접합 강도를 통하여 신뢰성을 유지할 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.
예시적인 실시예에 따른 반도체 패키지는, 제1 관통 전극을 갖는 제1 반도체 칩과, 상기 제1 반도체 칩 상에 적층되고, 상기 제1 관통 전극에 연결된 제2 관통 전극을 갖는 제2 반도체 칩과, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되고 상기 제1 및 제2 반도체 칩의 측면들보다 내부로 인입된 측면을 갖는 비전도성 필름을 포함한다.
예시적인 실시예에 따른 반도체 패키지는, 배선 회로를 갖는 베이스 기판과, 상기 베이스 기판의 상면과 수직 방향으로 적층되며, 각각 관통 전극을 갖는 복수의 반도체 칩과, 상기 베이스 기판과 상기 베이스 기판에 인접한 반도체 칩 사이에 배치되고, 그 인접한 반도체 칩의 측면들보다 내부로 인입된 측면을 갖는 제1 비전도성 필름과, 상기 복수의 반도체 칩 사이에 배치되고, 인접한 반도체 칩의 측면들보다 내부로 인입된 측면을 갖는 복수의 제2 비전도성 필름을 포함하는 반도체 패키지를 포함한다.
예시적인 실시예에 따른 반도체 패키지 제조방법은, 일면에 배치된 연결 범프와 상기 연결 범프에 연결된 관통 전극을 갖는 복수의 반도체 칩을 제공하는 단계와, 비전도성 필름이 사이에 위치하도록 상기 복수의 반도체 칩을 적층하는 단계와, 가압 유체를 이용하여 상기 적층된 복수의 반도체 칩을 가열 및 가압하여 상기 비전도성 필름을 경화시키는 단계를 포함하고, 상기 비전도성 필름을 경화하는 단계에서, 상기 가압 유체에 의해 상기 경화된 비전도성 필름이 상기 복수의 반도체 칩의 측면들보다 내부로 인입된 측면을 갖는다.
예시적인 실시예들에 따르면, 정수압 본딩(Hydrostatic Bonding) 공정을 이용하여 반도체 칩들 사이(또는 베이스 기판과 반도체 칩 사이)의 비전도성 필름(NCF)이 흘러 넘치는 현상(follow-out) 현상을 방지함으로써, 베이스 기판의 패키지 간 공간을 감소시킬 수 있을 뿐만 아니라, 생산성을 향상시킬 수 있다. 또한, 비전도성 필름의 측면과 외부의 몰딩 부재와 접합의 강도를 증가시켜 패키지 신뢰성을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "A" 부분을 확대하여 나타내는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 패키지에 채용된 비전도성 필름을 나타내는 확대 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 도 5의 "B" 부분을 확대하여 나타내는 단면도이다.
도 7은 예시적인 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 공정 순서도이다.
도 8은 예시적인 실시예에 따른 반도체 패키지 제조방법에 채용되는 유체 접합공정을 설명하기 위한 타임차트 그래프이다.
도 9 내지 도 12는 예시적인 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요 공정을 나타내는 단면도들이다.
도 13은 예시적인 실시예에 따른 반도체 패키지의 구성을 나타내는 블럭도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(200)는, 수직 방향으로 적층된 제1 반도체 칩(100A), 제2 반도체 칩(100B), 제3 반도체 칩(100C) 및 제4 반도체 칩(100D)을 포함할 수 있다. 상기 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 제1 내지 제4 연결 범프(170A,170B,170C)를 통하여 서로 인접한 반도체칩들과 전기적으로 연결될 수 있다.
또한, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 비전도성 필름(non-conductive film)들(150)에 의하여 서로 부착될 수 있다. 상기 비전도성 필름들의 측면(150)은 인접한 반도체 칩들(100A,100B,100C,100D)의 측면들보다 내부로 인입된 측면(CS)을 갖는다. 도 1에 도시된 단면에서 볼 때에, 상기 비전도성 필름(150)의 측면(CS)은 오목한 곡면을 가질 수 있다. 이러한 형상은 몰딩 부재와 접합 강도를 향상시키거나, 반도체 칩의 스택공정 후의 공정에서 불량을 방지할 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 메모리 칩 또는 로직 칩일 수 있다. 일 예에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 모두 동일한 종류의 메모리 칩일 수도 있고, 다른 예에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D) 중 일부는 메모리 칩이고, 다른 일부는 로직 칩일 수 있다.
예를 들어, 상기 메모리 칩은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 HBM(High Bandwidth Memory) DRAM일 수 있다.
또한, 상기 로직 칩은 예를 들면, 마이크로 프로세서, 아날로그 소자 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
본 실시예에서는, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)이 적층된 반도체 패키지(200)를 예시하고 있지만, 반도체 패키지(200) 내에 적층되는 반도체 칩의 개수가 이에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(200) 내에 2개, 3개 또는 그 이상의 반도체 칩들(예, 8개)이 적층될 수도 있다.
제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 동일한 칩일 수 있으며, 도 1에 도시된 바와 같이 동일한 면적을 가질 수 있다. 일부 실시예에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 서로 다른 면적을 가질 수 있다. 반도체 칩들의 모든 측면이 거의 동일한 평면에 위치하도록 배열되지 않고, 적어도 부분적으로 계단식 배열을 가질 수 있다. 이 경우에는, 비전도성 필름의 측면은 적어도 스택 중심에 가까운 반도체 칩의 측면보다 내부로 인입된 형태를 가질 수 있다.
제1 내지 제4 반도체 칩(100A,100B,100C,100D)은 각각 반도체 기판(110), 반도체 소자층(120), 관통 전극(130), 하부 연결 패드(142), 상부 연결 패드(144) 및 연결 범프(170A,170B,170C,170D)를 포함할 수 있다. 다만, 본 실시예와 같이, 최상위에 배치되는 제4 반도체 칩(100D)은 관통 전극(130)을 포함하지 않을 수 있다.
반도체 기판들(110)은 각각 서로 반대되는 상면 및 하면을 구비할 수 있다. 각 반도체 기판들(110)의 하면에 반도체 소자층(120)이 배치될 수 있으며, 반도체 소자층(120) 내에 배선 구조(140)가 구비될 수 있다. 관통 전극(130)은 반도체 기판(110)의 상면 및 하면을 연결하도록 반도체 기판(110)을 관통하며 배선 구조(140)와 연결될 수 있다. 하부 연결 패드(142)는 반도체 소자층(120) 상에 형성될 수 있으며, 배선 구조(140)를 통하여 관통 전극(130)과 전기적으로 연결될 수 있다.
예를 들어, 반도체 기판들(110)은 실리콘(silicon)을 포함할 수 있다. 다른 예에서, 반도체 기판들(110)은 저머늄(germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide) 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 반도체 기판들(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 반도체 기판들(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판들(110)은 도전 영역, 예를 들어 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판들(110)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 소자층들(120)은 각각 복수의 개별 소자들을 반도체 기판(110)에 형성되는 다른 배선들과 연결시키기 위한 배선 구조(140)를 포함하도록 형성될 수 있다. 배선 구조(140)는 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 배선 구조(140)는 2개 이상의 금속 배선층 또는 2개 이상의 비아 플러그가 교대로 적층되는 다층 구조일 수 있다.
관통 전극들(130)은 각각 반도체 기판(110)의 상면으로부터 하면을 향하여 연장될 수 있고, 반도체 소자층(120) 내부로 연장될 수 있다. 관통 전극(130)의 적어도 일부는 기둥 형상일 수 있다. 또한, 앞서 설명한 바와 같이, 최상위에 배치되는 반도체 칩(즉, 제4 반도체 칩(100D))은 관통 전극(130)을 포함하지 않을 수 있다.
하부 연결 패드들(142)은 각각 반도체 소자층(120) 상에 배치될 수 있고, 반도체 소자층(120) 내부의 배선 구조(140)와 전기적으로 연결될 수 있다. 하부 연결 패드(142)는 배선 구조(140)를 통해 관통 전극(130)과 전기적으로 연결될 수 있다. 예를 들어, 하부 연결 패드(142)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
추가적으로, 반도체 소자층(120) 상에는 반도체 소자층(120) 내의 배선 구조(140)와 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 하부 패시베이션층(미도시)이 형성될 수 있다. 상기 하부 연결 패드(142)의 적어도 일부는 상기 하부 패시베이션층으로부터 노출될 수 있다.
반도체 기판(110)의 상면 상에는 관통 전극(130)과 전기적으로 연결되는 상부 연결 패드(144)가 형성될 수 있다. 상부 연결 패드(144)는 하부 연결 패드(142)와 동일한 물질을 포함할 수 있다. 또한, 상부 패시베이션층(미도시)은 반도체 기판(110)의 상면 상에서 관통 전극(130)의 측면 일부를 둘러싸도록 형성될 수 있다.
제1 내지 제4 연결 범프들(170A,170B,170C,170D)은 각각 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 하부 연결 패드(142) 상에 배치될 수 있다. 예를 들어, 상기 제1 연결 범프(170A)는 필라 구조, 볼 구조 또는 솔더층으로 이루어질 수 있다.
본 실시예에서, 제1 연결 범프(170A)는 제1 반도체 칩(100A)의 하부 연결 패드(142) 상에 배치되어 반도체 패키지(200)를 외부 회로 기판(예, 도 5의 베이스 기판(300))과 전기적으로 연결시키는데 사용될 수 있다. 제1 연결 범프(170A)를 통해 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 전송받거나, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에 저장될 데이터 신호를 외부로부터 전송받거나, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에 저장된 데이터를 외부로 전송할 수 있다.
제2 반도체 칩(100B)은 제1 반도체 칩(100A)의 상면 상에 실장될 수 있다. 제2 반도체 칩(100B)은 제1 반도체 칩(100A)과 제2 반도체 칩(100B) 사이에 개재된 제2 연결 범프(170B)를 통하여 제1 반도체 칩(100A)과 전기적으로 연결될 수 있다.
제1 반도체 칩(100A)의 상면과 제2 반도체 칩(100B)의 하면 사이에는 제1 비전도성 필름(150A)이 개재되어 제2 반도체 칩(100B)을 제1 반도체 칩(100A) 상에 부착시킬 수 있다. 이와 유사하게, 제3 반도체 칩(100C)은 제2 반도체 칩(100B)의 상면 상에 실장될 수 있고, 제4 반도체 칩(100D)은 제3 반도체 칩(100C)의 상면 상에 실장될 수 있다. 제2 반도체 칩(100B)과 제3 반도체 칩(100C) 사이에는 제3 연결 범프(170C) 및 제3 연결 범프(170C)의 측면을 둘러싸는 제2 비전도성 필름(150B)이 개재될 수 있다. 제3 반도체 칩(100C)과 제4 반도체 칩(100D) 사이에는 제4 연결 범프(170D) 및 제4 연결 범프(170D)의 측면을 둘러싸는 제3 비전도성 필름(150C)이 개재될 수 있다.
몰딩 부재(180)는 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 측면들 및 비전도성 필름들(150)의 측면들을 둘러쌀 수 있다. 일부 실시예들에서, 몰딩 부재(180)는 제4 반도체 칩(100D)의 상면을 덮을 수 있다. 한편, 일부 실시예들에서, 몰딩 부재(180)는 제4 반도체 칩(100D)의 상면을 외부로 노출시킬 수 있다(도 4 참조). 몰딩 부재(180)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC) 등을 포함할 수 있다.
이와 같이, 반도체 패키지의 소형화 및 경량화를 위해서, 관통 전극(130)을 포함하는 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)을 스택(stack)하는 구조를 채용하고 있다. 반도체 칩의 스택 공정에서 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 균일하면서 전기적 신뢰성 및 구조적 신뢰성 있는 접착을 위해서, 연결 범프들(170A,170B,170C,170D)와 함께, 층간 접합 물질로 비전도성 필름들(150)이 사용되고 있다.
하지만, 반도체 패키지 제조 공정 중 반도체 칩들이 접합된 후, 반도체 칩들의 주위로 오버플로우되는 비전도성 필름의 돌출 부분의 양이 과다하다면, 후속 공정 진행에 여러 가지 문제점이 발생될 수 있다. 이는 최종적으로 반도체 패키지의 품질 저하를 야기할 수 있다. 예를 들어, 반도체 패키지(200) 사이에 돌출된 부분은 오버행(ovehang)을 야기할 수 있으며, 몰딩 부재(180)와 접합불량을 야기할 수도 있다. 심할 경우에 오버행된 부분이 연결되어 몰딩 부재(180)가 해당 부분의 측면을 커버하지 못할 수도 있다.
이에 따라, 비전도성 필름(150)의 오버플로우될 있는 부분을 줄이기 위하여, 비전도성 필름의 두께를 감소시키거나, 비전도성 필름의 점도를 높게 하여 반도체 패키지 제조 공정을 진행할 수 있다. 그러나 연결 범프의 높이와 비교하여 비전도성 필름의 두께만 줄어들거나, 비전도성 필름(150)의 퍼짐성만이 줄어듦으로 인하여, 비전도성 필름의 미충진이 발생할 수 있다. 따라서, 서로 이웃하는 반도체 칩들이 일정한 두께로 접합되지 못하거나, 반도체 칩들 사이에 보이드(void)가 발생하는 현상이 일어날 수 있다.
이를 해결하기 위해 본 발명의 기술적 사상에 따른 반도체 패키지(200)는, 상술한 바와 같이, 비전도성 필름들(150)의 측면이 인접한 반도체 칩들(100A,100B,100C,100D)의 측면보다 내부로 인입된 형상을 갖도록 형성하는 방안을 제공합니다. 구체적으로, 상기 비전도성 필름들(150)의 측면은 오목한 곡면을 가질 수 있다. 이러한 측면 형상을 갖는 비전도성 필름들(150)은, 스택된 제1 내지 제4 반도체 칩들(100A,100B,100C,100D) 사이의 비전도성 필름들(150)을 가압 유체를 이용하는 정수압 본딩(Hydrostatic Bonding)으로 경화시킴으로써 얻어질 수 있다.
그 결과, 경화 전 또는 경화 과정에서, 비전도성 필름들(150)이 과도하게 오버플로우되는 것을 방지하는 동시에 비전도성 필름들(150)이 미충진되는 것을 방지할 수 있다. 또한, 몰딩 부재(180)와 비전도성 필름들(150)의 접합 강도를 증가시켜 반도체 패키지의 신뢰성을 높일 수 있다.
비전도성 필름들(150)은 스택된 반도체 칩들(100A,100B,100C,100D)에 접착하는 역할을 할 수 있다. 비전도성 필름들(150)는 접착 수지를 포함할 수 있다. 접착 수지는 열경화성 수지일 수 있다. 접착 수지는 예를 들면, 비스페놀형 에폭시 수지, 노블락형 에폭시 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스테르 수지 및 레조시놀 수지 중 적어도 하나를 포함할 수 있다.
본 실시예에 채용된 비전도성 필름들(150)은 내부로 인입된 측면 형상을 용이하기 갖기 위해서 상대적으로 낮은 점도를 가질 수 있다. 예를 들어, 비전도성 필름들(150)은 약 1000Pa·s 이하 범위의 점도를 가질 수 있다. 여기서, 점도는 비전도성 필름들(150)의 점도가 최저점이 되는 때의 점도를 의미하고, 약 100℃의 온도 조건에서 측정한 값이다. 상기 측정 온도는 100℃를 기준으로 약 ±5℃의 오차 범위를 가질 수 있다.
일부 실시예에서, 비전도성 필름들(150)은 플럭스 및/또는 세라믹 필러를 포함할 수 있다. 플럭스는 반도체 패키지 제조 공정에서 반도체 칩들 간의 전기적 접합을 위한 솔더링에 사용될 수 있다. 플럭스는 솔더의 퍼짐성 및/또는 젖음성을 향상시키며, 플럭스는 솔더가 도포될 부위에 미리 도포되거나 비전도성 필름들(150) 내에 포함될 수 있다. 플럭스는 수지계, 유기계, 무기계로 분류되며, 일반적으로 전자기기에 사용되는 플럭스는 수지계를 포함할 수 있다. 예를 들어, 상기 수지계는, 로진(rosin), 변성 로진, 합성 수지을 포함할 수 있다. 세라믹 필러는 입도와 함유량에 따라 비전도성 필름들의 점도를 조절할 수 있다.
도 2는 도 1의 "A" 부분을 확대하여 나타내는 단면도이다.
도 2를 참조하면, 제1 및 제2 반도체 칩(100A,100B) 사이에 위치한 비전도성 필름(150)을 나타낸다. 비전도성 필름(150)의 측면은 앞서 설명한 바와 같이, 제1 반도체 칩(100A)의 반도체 소자층(120)과 제2 반도체 칩(100B)의 반도체 기판(110) 사이에서 내부로 인입된 측면을 가질 수 있다. 상기 인입된 측면은 오목한 곡면을 가질 수 있다. 상기 몰딩 부재(180)는 상기 비전도성 필름(150)의 측면(CS)과 접하도록 상기 제1 및 제2 반도체 칩(100A,100B) 사이로 인입되는 영역을 가지며, 상기 인입된 측면(CS)과 접하도록 형성될 수 있다. 상기 인입된 측면(CS)은 제1 및 제2 반도체 칩들(100A,100B)의 측면보다 약간의 폭(W)만큼 오히려 다소 인입된 형상을 가지며, 상기 몰딩 부재(180)의 폭(W)은 제1 및 제2 반도체 칩(100A,100B) 사이의 영역에서 다소 클 수 있다.
반도체 패키지 제조 공정을 완료된 최종적인 제1 및 제2 반도체 칩들(100A,100B) 사이의 높이(H)는 압착 및 경화과정에서 최초의 비전도성 필름(150)의 두께보다 다소 작아질 수 있으므로, 비전도성 필름(150)이 반도체 칩들(100A,100B)의 주위(예, 측면)로 오버플로우될 수 있으나, 본 실시예에서, 정수압 본딩 공정에서 가압 유체에 의해 압력을 받은 상태에서 경화되므로 제1 및 제2 반도체 칩들(100A,100B)의 측면보다 내부로 인입된 형상을 갖게 될 수 있다. 이 과정에서, 비전도성 필름(150)의 내부 보이드가 제거될 뿐만 아니라 연결 범프(170B)와 더욱 치밀하게 접합될 수 있다.
비전도성 필름(150)의 오목한 측면(CS)을 조절하는 인자는 크게 비전도성 필름(150)의 점도 및 정수압 본딩의 공정조건(예, 온도, 압력, 경화 속도 등)을 포함할 수 있다. 이러한 제조공정에 대한 자세한 설명은 후술하기로 한다.
제1 반도체 칩(100A)과 제2 반도체 칩(100B) 사이에서 내부로 인입된 비전도성 필름(150)은 오버플로우로 인한 불량을 방지할 뿐만 아니라, 비전도성 필름(150)의 충진률을 크게 높여 견고한 접합을 구현할 수 있다. 몰딩 부재(180)와 비전도성 필름(150)의 접합 강도를 증가시켜 반도체 패키지(200)의 신뢰성을 높일 수 있다.
비전도성 필름(150)의 오목한 측면(CS)은 점도 및/또는 정수압 본딩의 공정조건에 따라 다른 다양한 형상을 가질 수 있다. 도 3은 다른 예시적인 실시예에 따른 반도체 패키지에 채용된 비전도성 필름을 나타내는 확대 단면도이다.
도 3을 참조하면, 비전도성 필름(150)의 인입된 측면(CS')은 앞선 실시예와 유사하게 제1 및 제2 반도체 칩(100A,100B)의 측면보다 오목하게 인입된 형상을 갖지만, 비전도성 필름(150)의 일부 영역(C)이 제1 및 제2 반도체 칩(100A,100B)의 측면의 일부를 덮을 수 있다. 이러한 형상은 예비 본딩을 위한 압착공정에서 비전도성 필름(150)의 일부가 인접한 반도체 칩(100A,100B)의 측면 일부를 덮은 후에 정수압 본딩 과정에서 내부로 인입된 형태로 이해될 수 있다.
이와 같이, 본 실시예에 따른 비전도성 필름(150)은 그 전체 영역이 반도체 칩(100A,100B)의 측면보다 안쪽에 위치하는 것으로만 한정되지 않고, 일부가 인접한 반도체 칩의 측면으로부터 돌출되거나 그 위에 잔류된 형태를 가질 수 있다.
예시적인 실시예들에 따른 기술적 사상은 다른 다양한 형태의 반도체 패키지에 유익하게도 적용될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4를 참조하면, 본 실시예에 따른 반도체 패키지(200A)는, 상부에 방열판(520)을 포함하는 점을 제외하고, 도 1에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 반도체 패키지(200A)는 앞선 실시예와 유사하게, 수직 방향으로 적층된 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)을 포함하며, 제4 반도체 칩(100D)의 상면 상에 순차적으로 배치된 열전도 물질층(310) 및 방열판(320)을 더 포함한다.
열전도 물질층(210)은 방열판(320)과 상기 제4 반도체 칩(100D) 사이에 배치될 수 있으며, 제4 반도체 칩(100D)의 상면을 덮을 수 있다. 열전도 물질층(310)은 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에서 발생된 열이 방열판(320)으로 원활하게 방출되는 것을 도울 수 있다. 열전도 물질층(310)은 방열계면 물질(thermal interface material, TIM)로 이루어질 수 있다. 예를 들어, 열전도 물질층(310)은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 상기 열전도 물질층(310)은 예를 들면, 에폭시 수지를 포함할 수 있다. 상기 열전도 물질층(310)의 구체적인 예로는, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상 변화 겔(phase change gel), 상 변화 물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)이 있을 수 있다.
방열판(320)은 열전도 물질층(310) 상에 배치될 수 있다. 상기 방열판(320)은 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
제4 반도체 칩(100D)의 상면을 완전히 덮는 열전도 물질층(310)은 제4 반도체 칩(100D)과 열전도 물질층(310)의 접촉 면적을 증가시킬 수 있으며, 이로써 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에서 발생된 열은 보다 효율적으로 방열판(320)으로 전달될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5를 참조하면, 반도체 패키지(200B)는, 베이스 기판(300)을 더 포함한다는 점을 제외하고, 도 1에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 반도체 패키지(200B)는, 베이스 기판(300) 및 상기 베이스 기판(300) 상에 실장되고, 베이스 기판(300)의 상면에 수직한 방향으로 순차적으로 적층된 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)을 포함할 수 있다.
베이스 기판(300)은 예를 들면, 인쇄 회로 기판, 세라믹 기판 또는 인터포저일 수 있다. 베이스 기판(300)이 인쇄 회로 기판인 경우, 베이스 기판(300)은 기판 본체(310), 하면 패드(320), 상면 패드(330) 및 상기 기판 본체(310)의 하면 및 상면에 형성된 솔더레지스트층(미도시)을 포함할 수 있다. 상기 기판 본체(310) 내에는 상기 하면 패드(320) 및 상기 상면 패드(330)를 전기적으로 연결하는 내부 배선(미도시)이 형성될 수 있다. 상기 하면 패드(320) 및 상기 상면 패드(330)는 상기 기판 본체(310)의 하면 및 상면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 기판 본체(310)의 하면 및 상면 상에 형성된 솔더레지스트층에 의하여 노출된 부분일 수 있다.
일부 실시예에서, 베이스 기판(300)이 인터포저일 수 있다, 이경우에, 베이스 기판(300)은 반도체 물질로 이루어진 기판 본체(310) 및 상기 기판 본체(310)의 하면 및 상면에 각각 형성된 상기 하면 패드(320) 및 상기 상면 패드(330)를 포함할 수 있다. 상기 기판 본체(310)는 예를 들면, 실리콘 웨이퍼로부터 형성될 수 있다. 또한, 상기 기판 본체(310)의 하면, 상면 또는 내부에는 내부 배선(미도시)이 형성될 수 있다. 또한, 상기 기판 본체(310)의 내부에는 상기 하면 패드(320) 및 상기 상면 패드(330)를 전기적으로 연결하는 관통 비아(미도시)가 형성될 수 있다.
베이스 기판(300)의 하면에는 외부 연결 단자(340)가 부착될 수 있다. 외부 연결 단자(340)는 예를 들면, 상기 하면 패드(320) 상에 부착될 수 있다. 외부 연결 단자(340)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(340)는 반도체 패키지(200B)와 외부 장치 사이를 전기적으로 연결할 수 있다.
본 실시예와 같이, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 동일한 면적을 갖는 반면에, 베이스 기판(300)은 칩 면적보다 큰 면적을 가질 수 있다.
베이스 기판(300) 상에는 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 일부 또는 전부를 감싸는 몰딩 부재(180)가 형성될 수 있다. 몰딩 부재(180)는 예를 들면, 에폭시 몰드 컴파운드를 포함할 수 있다. 도 5에 도시된 바와 같이, 몰딩 부재(180)는 베이스 기판(300)에 배치되며, 상기 베이스 기판(300)의 측면과 실질적으로 평탄한 공면을 가질 수 있다. 이러한 공면인 측면들은 동일한 절단 공정에 의해 얻어진 측면으로 이해될 수 있다(도 12의 공정 참조).
제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 앞선 실시예와 유사하게, 제2 비전도성 필름들(150)에 의하여 서로 부착될 수 있다. 상기 재2 비전도성 필름들(150)의 측면(CS2)은 인접한 반도체 칩들(100A,100B,100C,100D)의 측면들보다 내부로 인입된 형상을 갖는다. 제2 비전도성 필름(150)의 측면(CS2)은 오목한 곡면을 가질 수 있다.
베이스 기판(300)과 제1 반도체 칩(100) 사이에는 제1 비전도성 필름(140)이 개재될 수 있다. 일부 실시예에서, 제1 비전도성 필름(140)은 제2 비전도성 필름(150)과 동일하거나 유사한 물질을 사용할 수 있다. 일부 실시예에서, 제1 비전도성 필름(140)은 제2 비전도성 필름과 다른 물질, 예를 들어 언더필 물질층이 사용될 수 있다. 제1 비전도성 필름(140)은 베이스 기판(300)과 제1 반도체 칩(100A) 사이에 개재되어 제1 연결 범프(170A) 측면을 둘러쌀 수 있다. 제1 비전도성 필름(140)은 예를 들면, 에폭시 수지로 이루어질 수 있다.
도 6은 도 5의 "B" 부분을 확대하여 나타내는 단면도이다. 도 6에 도시된 바와 같이, 베이스 기판(300)과 제1 반도체 칩(100A) 사이에 위치한 제1 비전도성 필름(140)을 나타낸다.
제1 비전도성 필름(140)은, 동일한 사이즈의 반도체 칩들 사이에 배치된 제2 비전도성 필름(150)과 달리, 하부에 접합되는 구성 요소인 베이스 기판(300)이 상대적으로 넓은 표면적을 가지므로, 그 표면 장력에 의해 오버 플로우될 가능성이 크다. 또한, 베이스 기판(300)은 반도체 패키지의 제조공정 중에서 캐리어 기판과 유사하게 사용될 수 있으므로, 베이스 기판(300)의 상면에 제1 비전도성 필름(140)이 플로우 아웃되어 오버행(overhang) 부분(OH)(비전도성 필름이 가상선으로 표시된 바와 같이, 베이스 기판(300) 상으로 확장된 부분)이 형성될 수 있다. 그 결과, 베이스 기판(300)의 상면이 몰딩 부재(180)가 형성될 공간을 감소시킬 수 있으며, 몰딩 부재(180)와의 접합 불량을 유발하여 몰딩 부재(180)가 적정한 패시베이션 구조를 사용되지 못할 수도 있다.
이에 반하여, 본 실시예에서는, 제1 비전도성 필름(140)의 측면은, 제2 비전도성 필름(150)과 유사하게 정수압 본딩을 적용함으로써 베이스 기판(300)과 제1 반도체 칩(100B) 사이에서 내부로 인입된 측면을 가질 수 있다. 상기 인입된 측면(CS1)은 오목한 곡면을 가지므로, 원하지 않는 오버행 부분(OH)을 발생시키지 않을 수 있다.
이와 같이, 본 실시예에서, 제1 및 제2 비전도성 필름(140,150)은 정수압 본딩 공정에서 가압 유체에 의해 압력을 받은 상태에서 경화되므로, 인접한 반도체 칩(들)의 측면보다 내부로 인입된 형상을 갖게 될 수 있다. 이 과정에서, 제1 및 제2 비전도성 필름(140,150)의 내부에 위치한 보이드가 제거될 뿐만 아니라 연결 범프와 더욱 치밀하게 접합되므로, 오버플로우로 인한 불량을 방지할 뿐만 아니라, 비전도성 필름(150)의 충진률을 크게 높여 견고한 접합을 구현할 수 있다.
제1 및 제2 비전도성 필름(140,150)의 오목한 측면(CS1,CS2)은 정수압 본딩 공정조건(예, 온도, 압력, 경화 속도 등)뿐만 아니라, 제1 및 제2 비전도성 필름(140,150)의 점도 등을 이용하여 조절될 수 있다. 예를 들어, 상기 제1 및 제2 비전도성 필름(140,150)은 약 1000 Pa·s 이하의 점도를 가질 수 있다.
도 7은 예시적인 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 공정 순서도이다.
도 7을 참조하면, 본 실시예에 따른 반도체 패키지 제조방법은, 연결 범프와 관통 전극을 갖는 복수의 반도체 칩을 마련하는 단계(S71)로 시작될 수 있다.
복수의 반도체 칩은 연결 범프와 관통 전극과 함께, 각각 반도체 기판, 반도체 소자층, 하부 연결 패드, 상부 연결 패드를 포함할 수 있으며, 각 구성요소에 대한 설명은 도 1에 도시된 반도체 칩에 대한 설명이 참조로 결합될 수 있다.
복수의 반도체 칩은 메모리 칩 또는 로직 칩일 수 있으며, 일부 실시예에서 동일한 사이즈의 메모리 칩들을 포함할 수 있다.
이어, 복수의 반도체 칩들 사이에 미경화된 비전도성 필름이 위치하도록 상기 복수의 반도체 칩들을 적층(stack)할 수 있다(S73).
비전도성 필름은 미경화된 접착 수지를 포함할 수 있다. 예를 들어, 접착 수지는 상술된 열경화성 수지들 중 적어도 하나를 포함할 수 있다. 본 실시예에 채용된 비전도성 필름은 정수압 본딩 공정에서 원하는 형상(예, 측면이 오목한 곡면)을 갖도록 충분히 낮은 점도를 가질 수 있다. 예를 들어, 비전도성 필름은 약 1000Pa·s 이하 범위의 점도를 가질 수 있다.
일부 실시예에서, 미경화된 비전도성 필름은 복수의 반도체 칩들이 스택되기 전에, 각 반도체 칩의 연결 범프가 형성된 면에 제공될 수 있다. 이 경우에, 미경화된 비전도성 필름은 반경화된 상태(즉, b-stage)일 수 있다. 물론, 본 단계에서 비전도성 필름은 필름 타입으로만 사용되는 것으로 한정되지 않는다. 예를 들어, 페이스트(paste) 상태에서 적용되어 사용될 수 있다.
다음으로, 복수의 반도체 칩을 열압착하여 스택된 복수의 반도체 칩들을 예비 접합(pre-bonding)할 수 있다(S75).
본 예비 접합 공정에서는 후속되는 정수압 본딩 공정에서 복수의 반도체 칩들의 스택된 상태가 유지되도록 수행될 수 있다. 비전도성 필름이 경화되지 않는 환경에서, 비전도성 필름의 점착성을 이용하여 복수의 반도체 칩들이 예비 본딩될 수 있다.
본 예비 압착 공정은 비전도성 필름의 측면이 돌출되지 않도록 적정한 온도 및/또는 압력을 적용할 수 있다. 비전도성 필름이 반도체 칩의 측면으로 오버플로우된 것을 방지하여 정수압 본딩 공정에서 비전도성 필름이 오목한 측면을 얻기 위한 인입 과정이 더 원활하게 수행할 수 있다. 일부 실시예에서, 비전도성 필름의 일부가 반도체 칩의 측면으로 오버플로우되더라도, 비전도성 필름의 점도 및/또는 정수압 본딩 공정 조건에 따라 최종적으로 원하는 측면 형상을 갖는 비전도성 필름을 얻을 수 있다(도 3 참조).
이어, 가압 유체를 이용하여 비전도성 필름을 경화시킬 수 있다(S77).
본 공정은 비전도성 필름이 경화되는 온도로 가열된 조건에서 가압 유체의 정수압이 스택된 반도체 칩들에 적용되고, 비전도성 필름이 경화되어 원하는 본딩이 구현될 수 있다. 구체적으로, 도 8에 도시된 바와 같이, 경화 가능한 온도로 가열한 후에 바로 가압 유체에 의한 정수압을 적용하고, 충분한 경화가 이루어진 후에 온도를 낮추고 압력을 해제하여 원하는 정수압 본딩 공정을 수행될 수 있다.
본 과정에서, 비전도성 필름의 측면에도 가압 유체에 의한 정수압이 적용되므로, 비전도성 필름은 경화 전 또는 경화과정에서 상기 복수의 반도체 칩의 측면들보다 내부로 인입될 수 있다. 이러한 인입이 원활히 이루어지도록 본 공정은 통상의 정수압 본딩보다 다소 높은 온도 및/또는 압력 조건에서 수행될 수 있다. 일부 실시예에서, 정수압 본딩 공정은 200℃ 이상의 온도 및 10 기압 이상의 압력에서 수행될 수 있다(도 8의 최고점 기준). 예를 들어, 약 250℃의 온도 및 약 15 기압에서 수행될 수 있다.
도 9 내지 도 12는 예시적인 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요 공정을 나타내는 단면도들이다. 본 실시예에 따른 제조방법은 도 5에 도시된 반도체 패키지(200B)를 위한 제조방법으로 이해될 수 있다.
도 9를 참조하면, 베이스 기판(300) 상에 배치된 3개의 반도체 칩들의 스택이 도시되어 있다. 각 스택은 미경화된 제1 및 제2 비전도성 필름(140",150")이 그 사이에 개재된 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)이 순차적으로 적층된 구조를 갖는다.
본 실시예에서, 베이스 기판(300)은 웨이퍼 레벨로 제공되며, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 이미 개별화(singulation)되어 각각 적층된 형태로 도시되어 있다. 베이스 기판(300)은 후속 공정에서 캐리어 기판과 유사하게 사용될 수 있다. 상기 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 동일한 반도체 칩(예, 메모리 칩)일 수 있으나, 상기 제1 내지 제4 반도체 칩들100A,100B,100C,100D) 중 적어도 하나는 다른 반도체 칩(다른 메모리 칩 또는 로직 칩)일 수 있다.
예를 들어, 개별화된 제1 반도체 칩들(100A)을 반도체 칩 이송 장치(미도시)에 의하여 서로 일정한 간격(D1)으로 캐리어 기판(미도시)에 미리 배치한 후에, 캐리어 기판을 이용하여 베이스 기판(300)의 상면 패드(330)에 연결 범프(170A)가 위치하도록 상기 제1 반도체 칩들(100A)을 상기 베이스 기판(300) 상에 전사될 수 있다. 앞서 설명한 바와 같이, 제1 비전도성 필름(140)은 제1 반도체 칩들(100A)이 적층되기 전에 제1 반도체 칩들(100A)의 하면 및/또는 제2 반도체 칩들(100B)의 상면에 미리 제공될 수 있다. 이와 유사하게, 제2 내지 제4 반도체 칩들(100B,100C,100D)을 순차적으로 전사시킴으로써 도 9에 도시된 스택 구조를 제공할 수 있다.
다른 실시예에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)도 웨이퍼 레벨로 전사할 수 있다. 예를 들어, 도 1에 도시된 반도체 패키지의 제조공정의 경우에는, 캐리어 기판에 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)을 웨이퍼레벨로 전사시킨 후에 원하는 간격으로 개별화시킬 수도 있다.
여기서, 상기 간격(D1)은 후속 공정에서 몰딩 부재(도 12의 180)가 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 측면들 및 제1 및 제2 비전도성 필름(140,150)의 측면들을 둘러쌀 수 있을 만큼의 거리일 수 있다. 후속 공정에서 비전도성 필름이 돌출되지 않고 내부로 인입되도록 조절할 수 있으므로, 이 간격(D1)은 비전도성 필름(특히, 제1 비전도성 필름(140))의 오버행 부분을 고려하지 않고 적정한 크기로 설정할 수 있다.
도 10을 참조하면, 반도체 칩의 스택들을 열압착하여 각 스택에서 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)을 예비 접합시킬 수 있다
본 공정은 제1 및 제2 비전도성 필름(140',150')의 점착성을 이용하여 후속 공정에서 베이스 기판(300)과 제1 반도체 칩(100A) 및 스택된 반도체 칩들(100A,100B,100C,100D)이 가접합된 상태로 유지시키기 위해 수행되며, 제1 및 제2 비전도성 필름(140',150')이 경화되지 않는 조건으로 수행될 수 있다. 또한, 예비 압착 과정에서 제1 및 제2 비전도성 필름(140,150)의 측면이 돌출되지 않도록 적정한 온도 및/또는 압력을 적용할 수 있다. 이 경우에, 제1 및 제2 비전도성 필름(140,150)이 인접한 반도체 칩들의 측면으로 오버플로우된 것을 방지하여 정수압 본딩 공정에서 비전도성 필름이 오목한 측면을 얻기 위한 인입 과정이 더 원활하게 수행할 수 있다는 장점이 제공된다.
도 11을 참조하면, 도 10에서 얻어진 반도체 칩의 스택들을 정수압 챔버(500)에 배치하여 가압 유체를 이용하여 제1 및 제2 비전도성 필름(140,150)을 경화시킨다.
본 공정에 사용되는 정수압 챔버(500)는 가압 유체의 유입구(510) 및 배출구(520)를 구비하는 밀폐된 내부 공간을 가질 수 있다. 반도체 칩의 스택들을 정수압 챔버(500)의 내부 공간에 배치하고, 제1 및 제2 비전도성 필름(140,150)이 경화되는 온도로 가열한 후에, 가압 유체를 주입하여 정수압이 반도체 칩의 스택들에 각각 적용될 수 있도록 한다.
이러한 정수압 본딩 과정에서, 상기 베이스 기판(300)과 상기 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 그 사이에 개재된 제1 및 제2 비전도성 필름(140,150) 및 상기 연결 범프들(170A,170B,170C,170D)에는 소정의 열 및 압력이 적용되며, 제1 및 제2 비전도성 필름(140,150)은 경화되어 베이스 기판과 인접한 반도체 칩들간을 견고히 접합시키고, 연결 범프들(170A,170B,170C,170D)은 하부에 위치한 상부 연결 패드(144) 간에 접촉 저항이 낮아지도록 금속간 화합물(intermetallic compound)이 형성될 수 있다.
또한, 제1 및 제2 비전도성 필름(140,150)의 측면에도 가압 유체에 의한 정수압이 적용되므로, 제1 및 제2 비전도성 필름(140,150)은 경화 전 또는 경화과정에서 인접한 반도체 칩의 측면들보다 내부로 인입될 수 있다. 이러한 인입과정이 원활히 이루어지도록 본 공정은 통상의 정수압 본딩보다 다소 높은 온도 및/또는 압력 조건에서 수행될 수 있다. 일부 실시예에서, 정수압 본딩 공정은 200℃ 이상의 온도 및 10 기압 이상의 압력에서 수행될 수 있다.
이러한 인입 과정에서, 제1 및 제2 비전도성 필름(140,150)의 내부 보이드가 제거될 뿐만 아니라, 제1 및 제2 비전도성 필름(140,150)은 연결 범프들(170A,170B,170C,170D)과 더욱 치밀하게 접합될 수 있다. 그 결과, 제1 및 제2 비전도성 필름(140,150)의 오버플로우로 인한 불량을 방지할 뿐만 아니라, 제1 및 제2 비전도성 필름(140,150)의 충진률을 크게 높여 견고한 접합을 구현할 수 있다.
도 12를 참조하면, 베이스 기판(300) 상에 배치된 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)을 커버하는 몰딩 부재(180)를 형성할 수 있다.
몰딩 부재(180)는 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 측면들을 덮으며, 본 실시예에서는 제4 반도체 칩(100D)의 상면을 덮도록 형성될 수 있다. 또한, 몰딩 부재(180)는 제1 및 제2 비전도성 필름(140,150)의 측면들을 둘러쌀 수 있다. 다음으로, 베이스 기판(300)의 하면 패드(320) 상에 외부 연결 단자(340)를 형성할 수 있다. 외부 연결 단자(340)는 반도체 패키지 외부 장치 사이를 전기적으로 연결할 수 있다. 예를 들어, 외부 연결 단자(340)는 솔더볼 또는 다양한 형상의 범프일 수 있다.
이어, 절삭 공정을 수행하여(점선 부분이 제거될 수 있음), 도 5에 도시된 반도체 패키지(200B)로 서로 분리된다. 몰딩 부재(180)의 측면은 베이스 기판(300)의 측면과 실질적으로 동일한 공면을 가질 수 있다. 본 실시예에서, 제1 및 제2 비전도성 필름(140,150)은 오목한 곡면(CS1,CS2)을 가지므로, 몰딩 부재(180)와 제1 및 제2 비전도성 필름(140,150)의 접합 면적이 증가되어 접합 강도가 커지고 반도체 패키지의 신뢰성을 높일 수 있다.
도 9 내지 도 12를 참조하여, 반도체 패키지(200B)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서, 설명한 바로부터 다양한 변형 및 변경을 가하여 반도체 패키지(200A) 외에도 다양한 구조의 반도체 패키지들(100,200A)을 제조할 수 있음은 당업자에게 자명할 것이다. 예를 들어, 도 1 및 도 4에 도시된 반도체 패키지(100,200A)는 앞서 설명한 바와 같이, 베이스 기판(300)을 대신하여 별도의 캐리어 기판을 이용하여 반도체 칩의 스택들 구성하는 방식으로 수행될 수 있다.
도 13은 예시적인 실시예에 따른 반도체 패키지의 구성을 나타내는 블럭도이다.
도 13을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050) 및 이를 연결하는 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티-코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 AP인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다. 여기서, 상기 반도체 패키지(1000)는 도 1, 도 4 및 도 5에서 설명된 반도체 패키지(200,200A,200B)를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
200, 200A, 200B: 반도체 패키지
100A,100B,100C,100D: 제1 내지 제4 반도체 칩
110: 반도체 기판
120: 반도체 소자층
130: 관통 전극
142: 하부 연결 패드
144: 상부 연결 패드
140: 제1 비전도성 필름
150: (제2) 비전도성 필름
170A,170B,170C,170D: 연결 범프
180: 몰딩 부재

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 일면에 배치된 연결 범프와 상기 연결 범프에 연결된 관통 전극을 갖는 복수의 반도체 칩을 제공하는 단계;
    비전도성 필름이 사이에 위치하도록 상기 복수의 반도체 칩을 적층하는 단계; 및
    가압 유체를 이용하여 상기 적층된 복수의 반도체 칩을 가열 및 가압하여 상기 비전도성 필름을 경화시키는 단계를 포함하고,
    상기 비전도성 필름을 경화하는 단계에서, 상기 가압 유체에 의해 상기 경화된 비전도성 필름이 상기 복수의 반도체 칩의 측면들보다 내부로 인입된 측면을 갖는 반도체 패키지 제조방법.
  15. 제14항에 있어서,
    상기 비전도성 필름은 1000 Pa·s 이하의 점도를 갖는 반도체 패키지 제조방법.
  16. 제14항에 있어서,
    상기 비전도성 필름을 경화시키는 단계 전에, 상기 적층된 복수의 반도체 칩을 열압착하여 상기 적층된 복수의 반도체 칩을 예비 접합(pre-bonding)하는 단계를 더 포함하는 반도체 패키지 제조방법.
  17. 제16항에 있어서,
    상기 예비 접합하는 단계는, 상기 비전도성 필름이 상기 복수의 반도체 칩의 측면들보다 돌출되지 않도록 수행되는 반도체 패키지 제조방법.
  18. 제14항에 있어서,
    상기 복수의 반도체 칩을 적층하는 단계는, 배선 회로를 갖는 베이스 기판 상에 상기 복수의 반도체 칩 중 일 반도체 칩을 추가적인 비전도성 필름이 그 사이에 위치하도록 배치하는 단계를 포함하는 반도체 패키지 제조방법.
  19. 제18항에 있어서,
    상기 비전도성 필름을 경화시키는 단계는, 상기 추가적인 비전도성 필름을 경화시키는 단계를 포함하며, 상기 가압 유체에 의해 상기 경화된 추가적인 비전도성 필름이 상기 베이스 기판에 인접한 반도체 칩의 측면들보다 내부로 인입된 측면을 갖는 반도체 패키지 제조방법.
  20. 제14항에 있어서,
    상기 비전도성 필름을 경화시키는 단계는, 200℃ 이상의 온도와 10 기압 이상에서 수행되는 반도체 패키지 제조방법.
KR1020180114330A 2018-09-21 2018-09-21 반도체 패키지의 제조방법 KR102530763B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180114330A KR102530763B1 (ko) 2018-09-21 2018-09-21 반도체 패키지의 제조방법
US16/438,505 US10930613B2 (en) 2018-09-21 2019-06-12 Semiconductor package having recessed adhesive layer between stacked chips
CN201910890602.1A CN110943061A (zh) 2018-09-21 2019-09-19 半导体封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180114330A KR102530763B1 (ko) 2018-09-21 2018-09-21 반도체 패키지의 제조방법

Publications (2)

Publication Number Publication Date
KR20200034895A KR20200034895A (ko) 2020-04-01
KR102530763B1 true KR102530763B1 (ko) 2023-05-11

Family

ID=69883591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180114330A KR102530763B1 (ko) 2018-09-21 2018-09-21 반도체 패키지의 제조방법

Country Status (3)

Country Link
US (1) US10930613B2 (ko)
KR (1) KR102530763B1 (ko)
CN (1) CN110943061A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210057870A (ko) * 2019-11-12 2021-05-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2022002261A (ja) * 2020-06-22 2022-01-06 キオクシア株式会社 ストレージ装置
CN115699302A (zh) * 2020-07-23 2023-02-03 华为技术有限公司 一种芯片封装结构、电子设备
US11817442B2 (en) * 2020-12-08 2023-11-14 Intel Corporation Hybrid manufacturing for integrated circuit devices and assemblies
US11756886B2 (en) 2020-12-08 2023-09-12 Intel Corporation Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures
KR102485700B1 (ko) * 2020-12-23 2023-01-06 주식회사 두산 반도체 패키지용 언더필 필름 및 이를 이용하는 반도체 패키지의 제조방법
CN117501438A (zh) * 2021-06-15 2024-02-02 华为技术有限公司 多晶圆堆叠结构及其制作方法
KR20240011565A (ko) 2022-07-19 2024-01-26 주식회사 엘지화학 본딩 커버리지 향상을 위한 반도체 패키지 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100007001A1 (en) * 2008-07-11 2010-01-14 David Wei Wang Semiconductor package structure and method for manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100347376B1 (ko) 1999-11-04 2002-08-03 앰코 테크놀로지 코리아 주식회사 반도체 칩 부착 방법
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
JP2007115924A (ja) 2005-10-20 2007-05-10 Toyota Motor Corp 接合構造体の製造方法
US7667333B2 (en) * 2006-01-27 2010-02-23 Infineon Technologies Ag Stack of semiconductor chips
JP4780023B2 (ja) 2007-04-09 2011-09-28 日立化成工業株式会社 マルチチップモジュールの実装方法
SG142321A1 (en) * 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
WO2010006141A1 (en) 2008-07-10 2010-01-14 Nordson Corporation Automated fillet inspection systems with closed loop feedback and methods of use
JP4360446B1 (ja) 2008-10-16 2009-11-11 住友ベークライト株式会社 半導体装置の製造方法及び半導体装置
JP2010263200A (ja) 2009-04-09 2010-11-18 Furukawa Electric Co Ltd:The 半導体装置の製造方法およびこの方法に用いる圧力容器
US8093104B1 (en) 2010-09-23 2012-01-10 Walton Advanced Engineering, Inc. Multi-chip stacking method to reduce voids between stacked chips
TW201214584A (en) 2010-09-23 2012-04-01 Walton Advanced Eng Inc Flip-chip bonding method to reduce voids in underfill material
JP2013065835A (ja) 2011-08-24 2013-04-11 Sumitomo Bakelite Co Ltd 半導体装置の製造方法、ブロック積層体及び逐次積層体
TWI469312B (zh) * 2012-03-09 2015-01-11 Ind Tech Res Inst 晶片堆疊結構及其製作方法
KR102066015B1 (ko) * 2013-08-13 2020-01-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US9142694B2 (en) 2013-10-25 2015-09-22 Raytheon Company Focal plane array packaging using isostatic pressure processing
KR102171286B1 (ko) * 2014-07-11 2020-10-29 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9472531B2 (en) 2015-02-06 2016-10-18 Semigear, Inc. Device packaging facility and method, and device processing apparatus utilizing phthalate
KR102372355B1 (ko) * 2015-08-26 2022-03-11 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102521881B1 (ko) * 2016-06-15 2023-04-18 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102647175B1 (ko) * 2016-12-13 2024-03-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100007001A1 (en) * 2008-07-11 2010-01-14 David Wei Wang Semiconductor package structure and method for manufacturing the same

Also Published As

Publication number Publication date
US20200098719A1 (en) 2020-03-26
CN110943061A (zh) 2020-03-31
US10930613B2 (en) 2021-02-23
KR20200034895A (ko) 2020-04-01

Similar Documents

Publication Publication Date Title
KR102530763B1 (ko) 반도체 패키지의 제조방법
US11018073B2 (en) Heat spreading device and method
US10665571B2 (en) Semiconductor package
US10446525B2 (en) Semiconductor package
US9953907B2 (en) PoP device
US11482465B2 (en) Thermal interface materials, 3D semiconductor packages and methods of manufacture
US11676925B2 (en) Semiconductor packages having improved reliability in bonds between connection conductors and pads and methods of manufacturing the same
US11810862B2 (en) Electronic package and manufacturing method thereof
US11315881B1 (en) Electronic package and manufacturing method thereof
US11410910B2 (en) Packaged semiconductor device including liquid-cooled lid and methods of forming the same
US20230029098A1 (en) Semiconductor package
US20240047419A1 (en) Semiconductor package
US20230343691A1 (en) Electronic package
US20230369188A1 (en) Semiconductor package structure
US20240021531A1 (en) Semiconductor package
KR20220164402A (ko) 열 계면 재료 필름을 이용한 고효율 열 방출

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right