JP4780023B2 - マルチチップモジュールの実装方法 - Google Patents

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Description

本発明は複数個のチップ部品の基板へのマルチチップモジュールの実装方法に関する。
半導体チップや電子部品の小型薄型化に伴い、これらに用いる回路や電極は高密度、高精細化している。このような微細電極の接続は、最近接着剤を用いる方法が多用されるようになってきた。この場合、接着剤中に導電粒子を配合し加圧により接着剤の厚み方向に電気的接続を得るもの(例えば特開昭55−104007号公報)と、導電粒子を用いないで接続時の加圧により電極面の微細凹凸の直接接触により電気的接続を得るもの(例えば特開昭60−262430号公報)がある。接着剤を用いた接続方式は、比較的低温での接続が可能であり、接続部はフレキシブルなことから信頼性に優れ、加えてフィルム状もしくはテ−プ状接着剤を用いた場合、一定厚みの長尺状で供給されることから実装ラインの自動化が図れる等から注目されている。近年、上記方式を発展させて複数以上のチップ類を、比較的小形の基板に高密度に実装するマルチチップモジュ−ル(MCM)が注目されている。この場合、まず接着剤層を基板全面に形成した後、セパレ−タのある場合にはこれを剥離し、次いで基板電極とチップ電極を位置合わせし接着接合することが一般的である。MCMに用いるチップ類は、半導体チップ、能動素子、受動素子、抵抗、コンデンサなどの多種類(以下チップ類)がある。
特開昭55−104007号公報 特開昭60−262430号公報
MCMに用いるチップ類は多種類であり、それに応じてチップサイズ(面積、高さ)は多くの種類となる。そのため基板への接着剤を用いた接続の際に、基板との熱圧着法などで従来にない問題点が生じている。例えばチップ高さの異なる場合や基板の両面に実装する場合、従来一般的に行われていた平行設置された金型を油圧や空気圧により圧締するプレス法や、平行設置されたゴムや金属の加圧ロ−ルにより圧締するいわゆるロ−ル法などでは、図3に示すようにチップ高さが異なると、加熱加圧が均一に行われない欠点がある。すなわちこれらのプレス法やロ−ル法では金型やロ−ル間で加圧し、例えば平行設置された定盤8と加圧型9の間で加圧するために、チップ高さの異なる場合(2、2a、2bや2´、2a´、2b´)やチップを基板の両面に実装(2と、2´など)すると、加圧状態が一定とならないため、電極間の接続が不十分となり接続信頼性が得られない。特に基板の両面(3と3´面)に実装する場合には、表裏でチップ位置が対象状態に設置される場合が少ないことから、圧力むらのない均一加圧が要求される微細電極の接合に適当な加圧する手段もない状態である。本発明は上記欠点に鑑みなされたもので、チップ高さの異なる場合や基板の両面に実装する場合に有効なマルチチップモジュールの実装方法を提供する。
本発明は、[1]基板上に複数個のチップを実装する方法であって、基板上の電極形成面と電極間に潜在性硬化剤を含有する接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で接着剤中の導電粒子もしくは電極間の直接接触により電気的接続が得られるように前記硬化剤の活性温度以下で仮接続し、吸排気孔が設けられた密閉容器内の静水圧下で硬化剤の活性温度以上で加熱することを特徴とする、チップ高さの異なる場合または基板の両面に実装する場合のマルチチップモジュールの実装方法に関する。
また、本発明は、[2]基板上に複数個のチップを実装する方法であって、基板上の電極形成面と電極間に潜在性硬化剤を含有する接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で接着剤中の導電粒子もしくは電極間の直接接触により電気的接続が得られるように前記硬化剤の活性温度以下で仮接続し、この状態で導通検査および/又はチップ周囲の余剰接着剤を除去する工程を行った後、吸排気孔が設けられた密閉容器内の静水圧下で硬化剤の活性温度以上で加熱することを特徴とする、チップ高さの異なる場合または基板の両面に実装する場合のマルチチップモジュールの実装方法に関する
た、本発明は、[3]上記[1]または上記[2]のいずれかにおいて、密閉容器内の静水圧下で実装する基板が複数枚であることを特徴とするマルチチップモジュールの実装方法に関する。
また、本発明は、[4]上記[1]ないし上記[3]のいずれかにおいて、加熱加圧時に厚み保持材として接着剤中に導電粒子または絶縁粒子が添加された接着剤を用いるマルチチップモジュールの実装方法に関する。
また、本発明は、[5]上記[1]ないし[4]のいずれかにおいて、密閉容器に試料の出し入れ口が設けられていることを特徴とするマルチチップモジュールの実装方法に関する。
また、本発明は、[6]上記[1]ないし[5]のいずれかにおいて、基板の電極とこれに相対峙するチップの電極を位置合わせし、接着剤の粘着性によりチップを基板上に仮付けした状態で、接着剤中の導電粒子もしくは電極間の直接接触により電気的接続が得られるように硬化剤の活性温度以下で仮接続することを特徴とするマルチチップモジュールの実装方法に関する。
本発明によれば、基板上の電極形成面とチップ電極間に潜在性硬化剤を含有する接着剤を介在させ、電極を位置合わせした状態で電気的接続が得られるように仮接続し、静水圧下で加熱加圧するので、チップ高さの異なる場合や基板の両面に実装する場合に有効なマルチチップモジュール実装方法であり、量産性に優れる。
本発明を、図面を参照しながら以下説明する。図1は、基板1上の電極5の形成面と、複数個のチップ2、2a、2bの電極4間に、潜在性硬化剤を含有する接着剤3を介在させ、相対峙するチップの電極を位置合わせし仮接続した状態を示す断面模式図である。基板1上の電極5の形成面は、片面(図1)でも、図3のような両面でも良い。基板1上の電極B 5もしくはチップ2上の電極A 4は、いずれも配線回路をそのまま接続端子としても、あるいはさらに突起状の電極を形成しても良い。電極4および/または5が突起状であると、相対峙する電極間で加圧が集中的に得られるため電気的な接続が容易なので好ましい。接着剤3は、フィルム状でも、液状やペ−スト状でもよい。接続すべきチップの電極と基板の電極を位置合わせする方法は、接続すべき基板1の電極B 5とチップ2の電極A 4とを、顕微鏡や、画像認識装置を用いて位置合わせする。このとき位置合わせマ−クの使用や併用も有効である。位置合わせ後の基板1とチップ2の保持は、接着剤3の有する粘着性や、凝集力を用いて仮接続することで可能である。またクリップや粘着テ−プ等の補助手段も単独もしくは併用して適用できる。仮接続は、従来から用いられている熱圧着装置を用いることが可能である。この時、また、接続すべき電極間で導通検査を行うことも可能である。接着剤は、未硬化あるいは硬化反応の不十分な状態で導通検査が可能なので、接着剤のリペア作業(接続不良部を剥離し清浄化したのち再接続する作業)が容易である。同様にしてチップ周囲の、余剰接着剤を除去する工程を付加することも可能である。この方法によれば、導通検査を終了した良好な接続品を次に述べる密閉容器内で加熱加圧することで接着剤の硬化反応を進めるので、不良品再生が少なく工程のロス時間が短い。
図2は、電極の位置合わせを終了したチップの電極と基板の電極を、静水圧に耐えることが可能な密閉容器6の内部に入れて加熱加圧し、同一基板に複数個のチップの電気的接続を得る。密閉容器5としては、圧力鍋、プレッシャクッカ、オ−トクレ−ブ等がある。密閉容器6には吸排気孔7を設けることにより、加圧減圧の操作が簡単であり、圧力制御も可能なことから好ましい。また図示してないが試料の出し入れ口を設けてもよい。本発明でいう静水圧とは、物体の外部表面に垂直に一定の圧力が作用する状態を示す(図2のPの矢印で例示)。ここで図2を用いて接続構造体の表面積について考察すると、一般的にチップ面積Sが2〜20mm□であるのに対して、接続部の厚みtは0.1mm以下、多くは30μm以下と、圧倒的にSがtより大きいことから、接続部の厚み方向であるチップ面積Sにかかる圧力が大きく、電極の接続方向の圧力が容易に得られる。
以上で図1や3のような、複数以上の各種形状やサイズのチップ類2(a〜c)の電極4を、潜在性硬化剤を含有する接着剤3を用いて、比較的小形の基板1の電極5に高密度に実装するマルチチップモジュ−ル(MCM)が得られる。本発明の基板1としては、ポリイミドやポリエステル等のプラスチックフィルム、ガラス繊維/エポキシ等の複合体、シリコン等の半導体、ガラスやセラミックス等の無機質等を例示できる。
本発明に用いる潜在性硬化剤を含有する接着剤3は、熱や光により硬化性を示す材料が広く適用できる。これらは接続後の耐熱性や耐湿性に優れる。潜在性硬化剤を含有したエポキシ系接着剤は、短時間硬化が可能で接続作業性が良く、分子構造上接着性に優れるので特に好ましい。潜在性硬化剤は、熱およびまたは圧力による反応開始の活性点が比較的明瞭であり、熱や圧力工程を伴う本発明に好適である。潜在性硬化剤としては、イミダゾ−ル系、ヒドラジド系、三フッ化ホウ素−アミン錯体、アミンイミド、ポリアミンの塩、オニウム塩、ジシアンジアミドなど、及びこれらの変性物があり,これらは単独または2種以上の混合体として使用出来る。これらはアニオン又はカチオン重合型などのいわゆるイオン重合性の触媒型硬化剤であり、速硬化性を得やすくまた化学当量的な考慮が少なくてよいことから好ましい。これの中では、イミダゾ−ル系のものが非金属系であり電食しにくく、また、反応性や接続信頼性の点からとくに好ましい。硬化剤としてはその他に、ポリアミン類、ポリメルカプタン、ポリフェノール、酸無水物等の適用や前記触媒型硬化剤との併用も可能である。また硬化剤を核としその表面を高分子物質や、無機物で被覆したマイクロカプセル型硬化剤は、長期保存性と速硬化性という矛盾した特性の両立が可能であり好ましい。本発明で用いる硬化剤の活性温度は、40〜200℃が好ましい。40℃未満であると室温との温度差が少なく保存に低温が必要であり、200℃を越すと接続の他の部材に好ましくない熱影響を与えるためであり、このような理由から50〜150℃がより好ましい。本発明の活性温度は、DSC(示差走査熱量計)を用いて、エポキシ樹脂と潜在性硬化剤の配合物を試料として、室温から10℃/分で昇温させた時の発熱ピ−ク温度を示す。活性温度は低温側であると反応性に勝るが保存性が低下する傾向にあるので、これらを考慮して決定する。本発明において、硬化剤の活性温度以下の熱処理により仮接続することで接着剤付き基板の保存性が向上し、活性温度以上で信頼性に優れたマルチチップモジュールの接続が得られる。
これら潜在性硬化剤を含有する接着剤3には、導電粒子や絶縁粒子を添加することが、接着剤付きチップの製造時の加熱加圧時に厚み保持材として作用するので好ましい。この場合、導電粒子や絶縁粒子の割合は、0.1〜30体積%程度であり、異方導電性とするには0.5〜15体積%である。接着剤層3は、絶縁層と導電層を分離形成した複数層の構成品も適用可能である。この場合、分解能が向上するため高ピッチな電極接続が可能となる。導電粒子としては、Au、Ag、Pt、Ni、Cu、W、Sb、Sn、はんだ等の金属粒子やカーボン、黒鉛等があり、またこれら導電粒子を核材とするか、あるいは非導電性のガラス、セラミックス、プラスチック等の高分子等からなる核材に前記したような材質からなる導電層を被覆形成したもので良い。さらに導電材料を絶縁層で被覆してなる絶縁被覆粒子や、導電粒子とガラス、セラミックス、プラスチック等の絶縁粒子の併用等も分解能が向上するので適用可能である。これら導電粒子の中では、プラスチック等の高分子核材に導電層を形成したものや、はんだ等の熱溶融金属が、加熱加圧もしくは加圧により変形性を有し、接続に回路との接触面積が増加し、信頼性が向上するので好ましい。特に高分子類を核とした場合、はんだのように融点を示さないので軟化の状態を接続温度で広く制御でき、電極の厚みや平坦性のばらつきに対応し易いので特に好ましい。また、例えば、NiやW等の硬質金属粒子や、表面に多数の突起を有する粒子の場合、導電粒子が電極や配線パターンに突き刺さるので、酸化膜や汚染層の存在する場合にも低い接続抵抗が得られ、信頼性が向上するので好ましい。以上の説明では、フィルム状接着剤を用いた場合について述べたが、液状もしくはペ−スト状についても、同様に適用可能である。またチップ高さの異なる場合について述べたが、チップ高さが同等の場合も適用可能である。
本発明のマルチチップモジュールの実装方法によれば、密閉容器内の圧力は場所が変わっても一定であるので、多数枚のMCMを一度に処理できるので量産効果が高い。また気体での加圧であるため高価な金型が不要であり、気体の種類を変更することで熱、湿気、嫌気性などの各種接着剤に適用可能である。密閉容器は、例えば加熱ガスの導入や容器を加熱炉中に保持することで加熱加圧操作を一度に行うことが可能であり、比較的接着剤の硬化に長時間のかかる場合も一度の操作で多数枚の基板について作製可能である。本発明のマルチチップモジュールの実装方法によれば、密閉容器内で本格的に硬化を行う前に導通検査を行うことができるので不良接続部を発見したとき、接着剤は硬化反応の不十分な状態なので、チップの剥離や、その後の溶剤を用いた清浄化も極めて簡単であり、リペア作業(接続不良部を剥離し清浄化したのち再接続する作業)が容易である。接着剤の硬化後であると、チップの剥離や、その後の溶剤による清浄化が極めて困難であるが、本実施例によれば、狭い基板状に多数のチップが存在する場合も、リペア作業が容易である。本発明の実施態様によれば、接着剤に用いる潜在性硬化剤の活性温度以下の熱処理によりチップを基板に形成できるので仮接続後の接着剤の保存性が向上する。また、活性温度以上で、密閉容器内で加熱加圧するので、接着剤の硬化時間を長くするなど自由に設定でき、接続後の容器からの取り出しも冷却して接着剤の凝集力が十分に高い状態で行えるので、マルチチップモジュールの信頼性に優れた接続が得られる。
以下実施例でさらに詳細に説明するが、本発明はこれに限定されない。
実施例1
(1)接着剤の作製
フェノキシ樹脂(PKHA、ユニオンカーバイド社製高分子量エポキシ樹脂)とマイクロカプセル型潜在性硬化剤を含有する液状エポキシ樹脂(ノバキュアHP−3942HP、旭化成製、エポキシ当量185)の比率を30/70とし、酢酸エチルの30重量%溶液を得た。この溶液に、粒径3±0.2μmのポリスチレン系粒子にNi/Auの厚さ0.2/0.02μmの金属被覆を形成した導電性粒子を2体積%添加し混合分散した。5mm×11mmで厚み0.8mmのガラスエポキシ基板(FR−4グレ−ド)上に、高さ18μmの銅の回路を有し、回路端部が後記するICチップのバンプピッチに対応した接続電極を有するガラスエポキシ基板の接続領域に、前記分散液をスクリ−ン印刷で塗布し、100℃で20分乾燥し、電極上の厚みが20μmの潜在性硬化剤を含有する接着剤層を得た。この接着層のDSCによる活性温度は120℃である。
(2)電極の位置合わせと接続
前記の接着剤付き基板に、ICチップ3個(高さ0.3、0.55、1.0mm)を配置し、CCDカメラによる電極の位置合わせを行った。接着剤は室温でも若干の粘着性がある状態であり、室温で接着面に押しつけることで基板に簡単に保持でき、チップの仮付け基板を得た。チップの仮付け基板を、プレッシャ−クッカ試験機の圧力釜に入れて、120℃、20kgf/mm、10分間空気圧で処理後に室温に冷却して取出した。
(3)評価
各チップの電極と基板電極は良好に接続が可能であった。接着剤はチップ近傍のみに存在しているので、基板表面に不要接着剤はほとんどなかった。本実施例では、高さの異なるICチップ3個を基板面に接続できた。
実施例2
実施例1と同様であるが、チップの仮付け基板を得た後で電極間の電気的接続を検査する中間検査工程を設けた。まず、70℃、10kgf/mmで、スプリング装置で加圧しながら各接続点の接続抵抗をマルチメータで測定検査したところ、1個のICチップが異常であった。そこで異常チップを剥離して新規チップで前記同様の接続を行ったところ良好であった。本実施例では接着剤の硬化反応が不十分な状態なので、チップの剥離や、その後のアセトンを用いた清浄化も極めて簡単であり、リペア作業が容易であった。また、チップの周囲の余剰接着剤も同様にアセトンで簡単に除去可能であった。以上の通電検査工程およびリペア工程の後で、実施例1と同様圧力釜に入れて処理した。ところ、良好な接続特性を示した。接着剤の硬化後であると、チップの剥離や、その後の溶剤による清浄化が極めて困難であるが、本実施例によれば、狭い基板状に多数のチップが存在する場合も、リペア作業が極めて容易であった。
実施例3
実施例1と同様であるが、図3例示のような両面基板とした。各チップの電極と基板電極は良好に接続が可能であった。なお本実施例では圧力釜の処理の際、チップの仮付け基板の下側になる面は、耐熱性の粘着テ−プでチップを接着剤面に押しつけて補強し、基板からチップ剥離のないようにした。
実施例4
実施例1と同様であるが、接着剤の種類を変えた。すなわち、導電粒子を未添加とした。この場合も各チップの電極と基板電極は良好に接続が可能であった。バンプとガラスエポキシ基板の回路端部が直接接触し、接着剤で固定されているためと見られる。
以上詳述したように本発明によれば、基板上の電極形成面とチップ電極間に潜在性硬化剤を含有する接着剤を介在させ、基板の電極とこれに相対峙するチップの電極間の位置合わせをした状態で、静水圧下で加熱加圧するので、チップ高さの異なる場合や基板の両面に実装する場合に有効なマルチチップモジュールの実装方法を提供でき、静水圧下で加熱加圧する際に複数のマルチチップモジュール基板を処理できるので量産性に優れる。
本発明の一実施例を説明する、基板上の電極とチップ電極間に、潜在性硬化剤を含有する接着剤を介在させ位置合わせした状態を説明する断面模式図である。 本発明の一実施例を説明する、静水圧を耐えることが可能な密閉容器を説明する断面模式図である。 基板の両面に高さの異なるチップを実装する場合の、従来の接続法を説明する断面模式図である。
符号の説明
1 基板
2 チップ
3 接着剤
4 電極A
5 電極B
6 密閉容器
7 吸排気孔
8 定盤
9 加圧型

Claims (6)

  1. 基板上に複数個のチップを実装する方法であって、基板上の電極形成面と電極間に潜在性硬化剤を含有する接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で接着剤中の導電粒子もしくは電極間の直接接触により電気的接続が得られるように前記硬化剤の活性温度以下で仮接続し、吸排気孔が設けられた密閉容器内の静水圧下で硬化剤の活性温度以上で加熱することを特徴とする、チップ高さの異なる場合または基板の両面に実装する場合のマルチチップモジュールの実装方法。
  2. 基板上に複数個のチップを実装する方法であって、基板上の電極形成面と電極間に潜在性硬化剤を含有する接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で接着剤中の導電粒子もしくは電極間の直接接触により電気的接続が得られるように前記硬化剤の活性温度以下で仮接続し、この状態で導通検査および/又はチップ周囲の余剰接着剤を除去する工程を行った後、吸排気孔が設けられた密閉容器内の静水圧下で硬化剤の活性温度以上で加熱することを特徴とする、チップ高さの異なる場合または基板の両面に実装する場合のマルチチップモジュールの実装方法。
  3. 請求項1または請求項2において、密閉容器内の静水圧下で実装する基板が複数枚であることを特徴とするマルチチップモジュールの実装方法。
  4. 請求項1ないし請求項のいずれかにおいて、加熱加圧時に厚み保持材として接着剤中に導電粒子または絶縁粒子が添加された接着剤を用いるマルチチップモジュールの実装方法。
  5. 請求項1ないし請求項のいずれかにおいて、前記密閉容器に試料の出し入れ口が設けられていることを特徴とするマルチチップモジュールの実装方法。
  6. 請求項1ないし請求項のいずれかにおいて、前記基板の電極とこれに相対峙する前記チップの電極を位置合わせし、前記接着剤の粘着性により前記チップを前記基板上に仮付けした状態で、前記接着剤中の前記導電粒子もしくは前記電極間の直接接触により電気的接続が得られるように前記硬化剤の活性温度以下で仮接続することを特徴とするマルチチップモジュールの実装方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5830847B2 (ja) * 2010-10-21 2015-12-09 富士通株式会社 半導体装置の製造方法及び接合方法
JP2024049251A (ja) * 2022-09-28 2024-04-09 デクセリアルズ株式会社 接続構造体

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0680701B2 (ja) * 1986-03-19 1994-10-12 株式会社日立製作所 ピン付チツプキヤリア
JPH01199440A (ja) * 1988-02-04 1989-08-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP3128816B2 (ja) * 1990-11-07 2001-01-29 セイコーエプソン株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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