JP5830847B2 - 半導体装置の製造方法及び接合方法 - Google Patents

半導体装置の製造方法及び接合方法 Download PDF

Info

Publication number
JP5830847B2
JP5830847B2 JP2010236433A JP2010236433A JP5830847B2 JP 5830847 B2 JP5830847 B2 JP 5830847B2 JP 2010236433 A JP2010236433 A JP 2010236433A JP 2010236433 A JP2010236433 A JP 2010236433A JP 5830847 B2 JP5830847 B2 JP 5830847B2
Authority
JP
Japan
Prior art keywords
liquid
gel
semiconductor element
semiconductor
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010236433A
Other languages
English (en)
Other versions
JP2012089740A (ja
Inventor
赤松 俊也
俊也 赤松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2010236433A priority Critical patent/JP5830847B2/ja
Publication of JP2012089740A publication Critical patent/JP2012089740A/ja
Application granted granted Critical
Publication of JP5830847B2 publication Critical patent/JP5830847B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812Applying energy for connecting
    • H01L2224/81201Compression bonding
    • H01L2224/81209Compression bonding applying isostatic pressure, e.g. degassing using vacuum or a pressurised liquid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811Extrinsic, i.e. with electrical conductive fillers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体装置の製造方法と接合方法に関する。
半導体素子(LSI)のパッケージ基板への接合方法として、多端子化が可能なフリップチップ接合が主流となってきている。さらに、電子機器の小型化、高密度化に伴い、接続端子の微細化が進行している。現在の接合部のディメンションとして、半導体素子同士を接合するCOC(チップオンチップ接続)において、Φ30μm、ピッチ60μm以下の接合体が検討され始めている。
接続端子の高密度化、微細化が進むにつれて、半導体素子(チップ)と基板との間の平行度におけるθ方向のずれ(「θずれ」と称する)の問題が顕在化している。図1はθずれの問題を説明するための図である。たとえば、フリップチップボンダで半導体チップ110を回路基板あるいは搭載相手側チップ130に圧着接合する場合を考える。
図1(A)に示すように、チップボンダヘッド120とステージ140との間に、相対的に角度θのずれがある場合、半導体チップ110は、ステージ140に対する平行度にθずれが含まれた状態でチップボンダヘッド120に吸着される(図1(B))。この状態で、半導体チップ110は相手側基板またはチップ130に対して位置あわせされ(図1(C))、相手側基板またはチップ130上に搭載される(図1(D))。しかし、チップボンダヘッド120と相手側基板またはチップ130との平行度が一致していないと、搭載時に、半導体チップ110の電極端子112が搭載時に相手側基板またはチップ130の電極132に片当たりして、位置ずれ、接合不良の原因となる。
この問題は、接続端子の微細化により、60μm以下の接合部を有する半導体チップで顕著になる。たとえば、微細なバンプでは、チップ内の平行度が数μm程度ずれた場合でも、許容できるバンプ高さが少なくなるため、片当たりによって接合不良が発生する確率が高くなる。
また、ウェハ上に形成された回路に複数のチップを搭載するCOW(チップオンウェハ)接合では、一般に、ウェハ上に仮搭載したチップを大面積の押圧ジグで一括加圧する。この場合、平行度が正確に出ていないとチップによっては片当たりし、加圧部分に差異が生じる。その結果、接合不良のあるチップが発生する。また、高さの異なる複数のチップを一括して押圧する場合は、それぞれのチップ高さに対応したザグリを入れたジグで押圧する必要があり、ジグの寸法精度が要求される。近年、チップスタックなど三次元チップ積層技術も注目されてきており、チップを積み重ねていくごとに、最表層のチップの平坦度が変化し、ボンダでの接合時の平行度調整が非常に難しくなってきている。
半導体チップの基板に対する機械的、電気的な接続状態を向上するために、樹脂成分内に導電成分を分散させた異方性導電接着剤を介して、半導体チップのバンプ端子を基板に接続し、半導体チップと異方性導電接着剤を封止するように熱硬化性樹脂の樹脂パッケージを形成する方法が提案されている(たとえば、特許文献1参照)。この方法では、熱硬化性樹脂の硬化、収縮により半導体チップの基板への加圧を保持する。しかし、異法性樹脂内で導電性成分が均等に分散しているとはかぎらず、加圧の均等化が難しい。
特開2000-306948号公報
そこで、簡易な手法で、半導体素子の搭載側部材に対する平行度調整を実現することのできる半導体装置の製造方法と、平行度調整を要する任意の部材間の接合方法を提供することを課題とする。
第1の側面では、半導体装置の製造方法を提供する。半導体装置の製造方法において、
受け側部材に仮搭載された半導体素子を、前記半導体素子を取り囲む液体を介して加圧加熱し、
前記加熱加圧による静水圧により、前記半導体素子を前記受け側部材に対して押圧するとともに、前記半導体素子の接続端子を前記受け側部材に溶融接合する。
第2の側面では、接合方法を提供する。接合方法において、
第1部材の接続部を第2部材上に仮搭載し、
前記第2部材上に仮搭載された前記第1部材を液体又はゲル状液体で取り囲み、
前記液体又は前記ゲル状液体を加熱加圧して前記第1部材に対する静水圧を発生させるとともに、前記第1部材の接続部を前記第2部材に対して溶融接合する。
簡易な手法で、半導体素子等の被接合部材を、搭載側部材に対して平行度調整しつつ接合することができる。この結果、接合の信頼性が向上する。
従来の接合方法の問題点を説明するための図である。 本発明の実施形態の原理を説明するための図である。 実施形態における半導体装置の製造プロセスを示す図である。 実施例1の半導体装置の製造工程を示す図である。 実施例1におけるプロセス条件を示す表である。 実施例2の半導体装置の製造工程を示す図である。 実施例2におけるプロセス条件を示す図である。 実施例1及び2の製造方法による半導体装置の抵抗値を従来方法と比較したテスト結果を示す図である。 実施形態の製造プロセスにより作製される半導体装置の適用例1の図である。 実施形態の製造プロセスにより作製される半導体装置の適用例2の図である。 実施形態の製造プロセスにより作製される半導体装置の適用例3の図である。
以下、図面を参照して本発明の最適な実施形態について説明する。実施形態では、第1部材をその接続部により第2部材に接合する際に、第1部材の周りに充填した液体又はゲル状液体を加圧することによって、静水圧により第1部材に圧力を印加しつつ、第1部材の接続部を第2部材に溶融接合する。静水圧とは、静止している液体中において働く圧力であり、液体中のある点に作用する圧力は方向によらず同じ大きさとなる。
静水圧を利用し、第1部材に均一な圧力が印加される状態で接続部を溶融接合することにより、第1部材を第2部材上に仮搭載した際の平行度に依存せずに、高い平行度で部材間の接合を実現することができる。第1部材を取り囲む材料としてゲル状液体を用いる場合は、加圧時の温度、すなわち第1部材の接続部が溶融する温度で液体となる材料を選択するのが望ましい。接続後の溶融接合後は、静水圧での加圧に用いた液体は液状であっても固体であってもかまわない。
図2は、実施形態の原理を説明するための図である。第1部材として半導体チップ10を回路基板20上にフリップチップ接合する場合を考える。半導体チップ10は、その接続端子15が受け側部材である基板20の電極22に対して一応の位置あわせがされた状態で、基板20上に仮搭載されている。仮搭載は、図1のようなチップボンダを用いるなど、任意の方法ですることができる。半導体チップ10の周囲は液体30で満たされている。液体30を加圧することで、図中の矢印で示すように、静水圧により半導体チップ10に均等な圧力が印加される。これとともに、半導体チップ10に熱を与えることにより接続端子15が溶融し、均等加圧の下で、接続端子15が基板20の電極22に対して自己整合的に溶融接合される。これにより基板20に対する平行度が確保される。
加熱加圧の方法としては、あらかじめ接続端子15の溶融温度あるいはそれ以上に熱した液体樹脂30を枠40内に注入して圧力を印加する、常温で液体またはゲル状液体30を充填してからヒーター内蔵の加圧プレス(不図示)で加熱加圧するなど、液体30に対する加圧と半導体チップ10に対する加熱の両方を行なうことができれば、任意の手法を採用することができる。
液体30は、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂などの熱硬化性樹脂、ポリエチレン、低融点ポリエステルなどの熱可塑性樹脂、あるいは低融点フッ素樹脂、パラフィンワックス、フロリナート、シリコンオイルなどを用いることができる。
熱硬化性樹脂を用いる場合は、静水圧下での溶融接合の後に、そのままパッケージ樹脂として用いることができる。他方、高度の接合平行度を要するがパッケージ化は不要な場合には、静水圧下での溶融接合の後に液体30を除去してもよい。パラフィンワックスや熱可塑性樹脂は、溶融接合後に固化又は硬化して剥離・除去することができる。剥離・除去したパラフィンワックスや熱可塑性樹脂は、熱を加えることにより液化するので、何度も繰り返し使用可能であり、コスト面で有利である。また、パッケージ化を行なう場合でも、加熱加圧後の液体30を除去した後に、新たにパッケージ用の樹脂を塗布して封止してもよい。
半導体チップ10の接続端子15は、静水圧下での加熱により溶融する材料で形成されている。接続端子15として、(A)で示すように金属パッド11上のはんだバンプ13を含む端子15a、あるいは(B)で示すように、Cuピラー12上のはんだ材13を含む端子15bなどが挙げられる。Cuピラー12とはんだ13を組み合わせた接続端子15bを用いると、静水圧によるつぶれ度合いを制御することができる。半導体チップ10の搭載時に、接続端子15a、15bが基板20の電極22に対して片当たりしていた場合でも、静水圧による均等加圧と加熱によって、接続端子15a、15bのはんだ13が溶融して電極22上を移動し、半導体チップ10と基板20との間の平行度を自律的に回復する。これにより、半導体チップ10を基板20に対して平行に配置し、溶融接合部16a、16bの接合不良を防止することができる。
はんだ13の材料は、100℃〜250℃の間で融点を持つものが好ましい。特に、SnBi共晶はんだは、融点が139℃であり、液化した樹脂30が熱分解しない温度での加圧が可能である。また、はんだを用いることによって、加熱加圧時の熱により接続端子15の端部の粘度が小さくなり、小さい静水圧で均一加圧が可能になる。
図3は、図2の接合方法を用いた半導体装置の製造プロセスの一例を示す図である。まず、図3(A)に示すように、たとえばフリップチップボンダヘッド120で半導体チップ10を保持し、基板20に位置あわせして半導体チップ10を仮搭載する。このときフリップチップボンダヘッド120の保持面120aが必ずしも基板20の搭載面に対して平行であるとはかぎらないため、基板20の搭載面に対してθずれがある状態で半導体チップ10は基板20上に仮搭載される。仮搭載時に、半導体チップ10を基板20に対して仮圧着してもよい。
次に、図3(B)に示すように、フリップチップボンダヘッド120をリリースする。仮搭載時にθずれがあると、半導体チップ10は、その接続端子15が基板20上の電極22に片当たりした状態にある。
次に、図3(C)に示すように、接続端子15と基板20の間にアンダーフィル材32を充填して、Bステージ化(半硬化)する。アンダーフィル材32には、静水圧下での接合端子の溶融接合温度で軟化する材料を選択する。
次に、図3(D)に示すように、半導体チップ10上に枠40を設置し、図3(E)に示すように、枠40内にモールド樹脂30Aを注入する。この工程例では、後述するように静水圧加圧に用いる液体とパッケージ封止用の液体を兼用する。モールド樹脂30Aはあらかじめ半導体チップ10の接続端子15の溶融温度以上に加熱されている。
次に、図3(F)に示すように、枠40内に注入された液体のモールド樹脂30Aを加圧する。図3(G)に示すように、液体モールド樹脂30Aの静水圧により、半導体チップ10に対して均等な圧力が印加される。このとき、モールド樹脂30Aからの加熱により、アンダーフィル材32は軟化する。また、半導体チップ10の接続端子15の先端が溶融し、静水圧による均等加圧下で基板20の電極22面上をスライドする。このとき、アンダーフィル材32の粘度は低下しているので、半導体チップ10の接続端子15が基板20の電極22上で移動することを妨げない。これにより、半導体チップ10は基板20に対して平行調整されつつ正しい接合位置に到達し、半導体チップ10の接続端子15は、基板20の電極22に対して自己整合する。
最後に、図3(H)に示すように、室温まで冷却してモールド樹脂30Aを硬化させ、枠40を除去する。これにより、半導体チップ10と基板20がモールド樹脂30Aでパッケージ化された半導体装置1が得られる。
図4は、半導体装置の製造方法の実施例1を示す図であり、図5は実施例1の条件を示す表である。実施例1では、図3と同様に、半導体チップの仮搭載後にアンダーフィル材を充填する手法をとる。
まず、図4(A)に示すように、3.5mm×7mmの半導体チップ10を、15mm×15mmのシリコン(Si)搭載基板20上にフリップチップボンダ(不図示)で配置する。半導体チップ10には、Φ30μm、ピッチ60μmのSn-58Bi共晶はんだ接続電極15が形成されている。Sn-58Biはんだの融点は139℃である。Si搭載基板20上にも、Φ30μm、ピッチ60μmのはんだ電極22が形成されている。図示の便宜上、θずれは省略してあるが、ボンダ吸着面のSi搭載基板20に対する位置関係によっては半導体チップ10の保持位置にθずれが含まれている。
次に、図4(B)に示すように、フリップチップボンダ(不図示)により、120℃で半導体チップ10の仮付け(仮圧着)を行なった。このときの仮付けは固相拡散接合であり、半導体チップ10のはんだ接続電極15とSi搭載基板20上のはんだ電極22は、ともに固体の状態である。この工程は、図5の表の工程1に対応する。なお、図4(B)においてもθずれ成分を省略してあるが、図4(A)のθずれ成分は、図4(B)の仮圧着時にも引き継がれ、片当たりした状態のまま固相接合されることになる。
次に、図4(C)に示すように、半導体チップ10とSi搭載基板20の間の隙間に、100℃で半硬化するアンダーフィル樹脂32を充填し、120℃以上、125℃未満の温度範囲、15分で半硬化させた。このアンダーフィル樹脂32は、125℃以上の温度で軟化する性質を有する。この工程は、図5の表の工程2に対応する。
次に、図4(D)に示すように、半導体チップ10を仮搭載したSi搭載基板20をジグ(不図示)にセットし、チップ中心を合わせて、10mm×10mmの枠40を配置した。その後、図4(E)に示すように、枠40内にモールド樹脂30を注入して、半導体チップ10の周囲をモールド樹脂30で取り囲んだ。モールド樹脂30の充填開始温度及び充填完了温度は125℃、充填時のモールド樹脂30に対する圧力は5MPaとした。モールド樹脂30の充填により、アンダーフィル樹脂32の軟化が始まる。ここまでの工程は、図5の表の工程3及び4に対応する。充填完了後、モールド樹脂30を180℃、1MPaの圧力で3分間、加熱加圧した。この加熱加圧によりアンダーフィル樹脂32の粘度がさらに低下し、接続電極15が溶融する。接続電極15は、モールド樹脂30の静水圧下で、基板20のはんだ電極22上を移動して、自己整合的にその位置を調整する。このときにアンダーフィル樹脂32は接続電極15の動きを妨げない。この工程は図5の表の工程5に対応する。
次に、図4(F)に示すように、圧力1MPaのままで全体を125℃まで冷却する。これにより、アンダーフィル樹脂32は硬化し始める。また、半導体チップ10のはんだ接続電極15と基板側はんだ電極22が固化して、接合部16を形成する。この工程は、図5の表の工程6に対応する。さらに、圧力の印加を解いて、室温付近(たとえば50℃)まで冷却してモールド樹脂30を硬化し、枠40から離型した。これにより、パッケージ封止31がされた半導体装置1Aを得た。
図6は、半導体装置の製造方法の実施例2を示す図であり、図7は実施例2の条件を示す表である。実施例2では、先供給型アンダーフィルが形成された半導体チップを接合する。先供給型アンダーフィルを用いる場合は、半導体チップの電極端子(接続端子)を相手側部材に接合する前に、半導体チップ上にあらかじめアンダーフィルを形成しておく。
まず、図6(A)に示すように、Φ30μm、ピッチ60μmのSnBi共晶はんだ接続電極15が形成された3.5mm×7mmの半導体チップ10に対して、100℃以上で半硬化するアンダーフィル材を塗布し、125℃、15分で半硬化(Bステージ化)させて、先供給アンダーフィル36を形成した。この工程は、図7の表の工程1に対応する。先供給アンダーフィル36を有する半導体チップ10は、たとえば、複数の半導体素子が並んで形成されたウェハ上に、はんだバンプ15とウェハレベルアンダーフィルを形成して、ブレードダイシングによってチップに切断して得たものである。先供給アンダーフィル36が形成された半導体チップ10を、はんだ接続電極又はコンタクトパッド(不図示)が形成された15mm×15mmのSi搭載基板20に対して位置あわせする。このときも図示はしないが実施例1と同様に、フリップチップボンダ(不図示)の吸着面とSi搭載基板20の間のθ方向での位置ずれ成分が含まれている。
次に、図6(B)に示すように、フリップチップボンダ(不図示)を用いて、先供給アンダーフィル36付きの半導体素子10を、Si搭載基板20上に120℃で仮付けをした。仮付け(仮圧着)は、実施例1と同様に固相拡散接合であり、半導体チップ10のはんだバンプ15は固相にある。また、先供給アンダーフィル36は、Bステージ化によりその表面は不粘着となっているが、多少のタッキング性は有するため、仮固定は可能である。この工程は、図7の表の工程2に対応する。
次に、図6(C)に示すように、半導体チップ10を仮搭載したSi搭載基板20をジグ(不図示)にセットし、チップ中心を合わせて、10mm×10mmの枠40を配置する。
次に、図6(D)に示すように、半導体チップ10上にモールド樹脂30を充填する。モールド樹脂30の充填開始温度及び充填完了温度は125℃、印加圧力は5MPaである。モールド樹脂30の充填により、Bステージ化していた先供給アンダーフィル36は軟化するが、はんだバンプ15の溶融温度には達していない。モールド樹脂30の充填完了後に、モールド樹脂30を180℃で加熱するとともに、1MPaの圧力を印加する。この加熱加圧により、半導体チップ10に静水圧がかかる。他方、先供給アンダーフィル36の粘度は低下し、はんだバンプ15は溶融する。溶融したはんだバンプ15は、均等な加圧下でSi搭載基板20の接続電極又はコンタクトパッド(不図示)上を移動し、自己整合的に平行配置する。この工程は、図7の表の工程3−5に対応する。
最後に、図6(E)に示すように、1MPaの圧力下で125℃まで冷却して先供給アンダーフィル36を硬化させ、溶融していたはんだバンプ15とコンタクトパッド(不図示)を固化した。この工程は、図7の表の工程6に対応する。さらに、圧力の印加を解いて室温まで冷却し、モールド樹脂30を硬化して、枠40を除去した。これにより、半導体装置1Bを得た。
図8は、実施例1で得たサンプルと、実施例2で得たサンプルの抵抗値比較テストの結果を示す表である。比較例として、実施例1及び2と同じピッチ、同じサイズで接続端子を形成した半導体素子を、同サイズのSi搭載基板に熱圧着したサンプルについてもテストを行なった。比較例では、チップボンダで接触圧を0.2Nに設定し、この圧力で位置制御し、はんだ溶融温度以上に加熱して接合を行なった。この従来方法では、チップボンダにθずれが含まれている場合は、最終的なはんだ接合時にも片当たりの発生等によりθずれの影響が現れる。
実施例1、2及び比較例のサンプルには、チップの最外周の列に、チップの接続端子と基板電極とでデイジーチェーンを形成しておいた。今回の評価では、接合部の抵抗値が測定できたものを良品とし、抵抗値を測定できなかったものをNGとした。抵抗値は、チップの1辺の1ラインで測定すると、約9〜10Ωとなる。これは、接続端子のデイジーチェーンと、抵抗測定端子までの配線の抵抗値も含んだ値である。サンプル数は、各10個とした。
図8の表から明らかなように、静水圧による均等加圧下で溶融接合を行なった実施例1及び2では、全サンプルについて抵抗値を測定することができた。すなわち、導通不良のない良好な接合を得られたことを意味する。他方、比較例としての従来方法では、半数のサンプルが接触不良により抵抗値の測定をすることができなかった。
以上から、静水圧を利用して均等加圧を行なうことで、従来制御が難しかった微細ピッチのバンプを、信頼性良く接合することが実証された。この方法は、高さの異なる複数チップの加圧接合や、ウェハレベルパッケージのような大面積ウェハの一括接、3D実装にも適用可能である。
図9は、実施形態の製造プロセスの適用例1として、半導体装置51の概略構成を示す図である。高さの異なる半導体チップ50Aと50Bが、Si搭載基板20上に配置されている。半導体装置51の製造方法は、Si搭載基板20上に半導体チップ50Aと50Bを仮搭載した後にアンダーフィル材32を充填し、半導体チップ50Aと50Bの双方を液体又はゲル状液体30で取り囲む。この状態で、液体又はゲル状液体30を加圧するとともに、半導体チップ50A、50Bの接続端子15a、15bを加熱する。一例として、液体30を加熱加圧する、あるいは、あらかじめ加熱された液体30を半導体素子50A、50B上に供給して加圧してもよい。
このときの加熱温度は、半導体チップ50A、50Bの接続端子15A、15Bが溶融する温度以上である。また、アンダーフィル材32を用いる場合は、アンダーフィル材32が軟化する温度である。
液体30を加圧することにより、半導体チップ50Aと50Bの各々に対して、等方性の静水圧がかかる。したがって、チップの高さが異なっていても、各チップ50A、50Bに独立して均一な圧力が印加される。静水圧により、溶融した接続端子15a、15bが対向電極22上を移動し、半導体チップ50A、50Bが独立して、基板20に対して平行に位置する。
押圧用の液体30をパッケージ化に用いるモールド樹脂と兼用する場合は、生産効率が向上する。もっとも、本発明は接合対象物(たとえば半導体チップ)に対する均一加圧に主眼をおいているので、モールド樹脂以外の樹脂や、パラフィンワックス、シリコンオイルなどを用いてもよい。
図10は、実施形態の製造プロセスの適用例2として半導体装置61の概略構成を示す図である。適用例2では、チップオンウェハや、ウェハレベルパッケージのような大面積ウェハの一括接合でも、平行度良くチップを接合する。半導体装置61の製造方法では、ウェハ60上に複数の半導体チップ50A、50B、50C、50Dを仮搭載し、半導体チップ50A、50B、50C、50Dの周囲を液体30で取り囲む。たとえば、ウェハ60の周囲に沿った枠40を配置して、液体又はゲル状液体30を充填する。液体30を加圧するとともに、各半導体チップ50A〜50Dの接続端子15a〜15dに熱を与える。あらかじめ所定の温度に加熱した液体30を充填して加圧してもよい。適用例1と同様に、静水圧により、各チップ50A〜50Dの各々が独立して均等加圧される。均等加圧下で接続端子15a〜15dを溶融させることにより、各チップ50A〜50Dをウェハ60に対して自己整合的に平行配置することができる。
従来の方法では、各チップ50A〜50Dに応じたザグリの入った高精度なジグによる押圧が必要であったが、適用例2では、高精度なジグは不要になる。
図11は、実施形態の製造プロセスの適用例3として半導体装置71の概略構成を示す図である。半導体装置71は、3D(三次元)実装された半導体装置である。この例では、スルーシリコンビア75を有する半導体チップ72上に別の半導体チップ72を重ねたチップスタック70Aと、チップサイズの異なる半導体チップ74、76を積層したチップスタック70Bを、基板20上に仮搭載する。図示の便宜上、2層のスタックを描いているが、積層スタック数に制限はない。
各チップスタック70A、70Bを取り囲んで、液体30を配置する。液体30を加圧するとともに、チップスタック70A、70Bの接続端子15a、15b、15c、15dを加熱する。加熱温度は、接続端子15a〜15dが対向する電極22やスルーシリコンビア75上の電極(不図示)に対して溶融接合が可能な温度である。
チップスタックの場合、積み重ねていくにしたがって平行度が変化するが、液体30を加圧した静水圧を利用することにより、チップスタック70A、70Bを構成する半導体チップ72、73、74、76の各々に対して、独立して均等加圧することができる。そして、均等加圧の下で接続端子(はんだ接続電極など)15a〜15dを溶融されることによって、接続端子15a〜15dを相手側の接続電極に対して移動させ、半導体チップ72、73、74、76の各層において、仮搭載時の平行度に依存せず、自己整合的に平行度を出すことができる。
以上、特定の実施例に基づいて説明してきたが、本発明はこれらに限定されない。半導体チップを基板、ウェハ等に接続するだけではなく、極微細な接続端子を有し、高度の平行度を有する機器の物品間の接合にも適用可能である。
また、半導体素子の接続端子としては、Si-Bi共晶はんだのみならず、Si-Bi-Ag系はんだ、銅入りはんだ等、適切な材料を選択することができる。受け側の基板、ウェハ、チップなどに形成されている接続電極は、はんだ電極のほか、金、銀、銅、ニッケル等、はんだ溶融接合に適した任意の金属材料を用いることができる。液体30はあらかじめ加熱して充填してもよいし、ゲル状で充填してから加熱により液体としてもよい。
以上の説明に対して以下の付記を提示する。*付記の修正にあわせて請求項をご修正ください。
(付記1)
受け側部材に仮搭載された半導体素子を、前記半導体素子を取り囲む液体又はゲル状液体を介して加圧加熱し、
前記加熱加圧による静水圧により、前記半導体素子を前記受け側部材に対して押圧するとともに、前記半導体素子の接続端子を前記受け側部材に溶融接合する、
ことを特徴とする半導体装置の製造方法。
(付記2)
前記半導体素子を前記受け側部材上の接続部に位置あわせして仮搭載し、
前記受け側部材上に仮搭載された半導体素子上に前記液体又はゲル状液体を供給し、
前記液体又はゲル状液体を加熱加圧して前記静水圧を生じさせる
ことを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記半導体素子の前記接続端子と、前記受け側部材の前記接続部の少なくとも一方に、前記液体又はゲル状液体の加熱加圧温度で溶融する材料を用いることを特徴とする付記2に記載の半導体装置の製造方法。
(付記4)
前記半導体素子を前記液体又は前記ゲル状液体で取り囲む工程の前に、前記半導体素子の前記接続端子が形成されている面に、Bステージ化されたアンダーフィル材を配置する工程をさらに含むことを特徴とする付記2に記載の半導体装置の製造方法。
(付記5)
前記アンダーフィル材として、前記液体又は前記ゲル状液体の加熱温度により粘度が低下する材料を選択することを特徴する付記4に記載の半導体装置の製造方法。
(付記6)前記接続端子を前記受け側部材に溶融接合した後に、前記液体又はゲル状液体を硬化させてパッケージ樹脂として用いる付記1〜5のいずれか1に記載の半導体装置の製造方法。
(付記7)
前記接続端子の溶融接合後に、前記ゲル状液体を除去することを特徴とする付記1〜5のいずれか1に記載の半導体装置の製造方法。
(付記8)
第1部材の接続部を第2部材上に仮搭載し、
前記第2部材上に仮搭載された前記第1部材を液体又はゲル状液体で取り囲み、
前記液体又は前記ゲル状液体を加熱加圧して前記第1部材に対する静水圧を発生させるとともに、前記第1部材の接続部を前記第2部材に対して溶融接合する
ことを特徴とする接合方法。
ベースチップ、配線回路基板、インタポーザ基板、ウェハ基板等への半導体チップの接合のほか、微細な精密加工部品、計測用部品、電子部品など、微細な接続部を有し接続の際に高度の平行度調整を要する任意の部品間の接合に適用することができる。
1、1A、1B 半導体装置
10、10A、10B、50A、50B、72、73、74、76 半導体素子
13 はんだ
15、15a、15b 接続端子
20、60 基板(受け側部材)
22 受け側電極
30 液体又はゲル状液体
40 枠

Claims (6)

  1. アンダーフィル材を間に挟んで受け側部材に仮搭載された半導体素子を、前記半導体素子を取り囲む液体又はゲル状液体を介して、前記半導体素子の接続端子と前記受け側部材の接続部の少なくとも一方の溶融温度以上の温度で加熱加圧し、
    前記加熱加圧による静水圧により、前記半導体素子を前記受け側部材の前記接続部に対して押圧するとともに、前記液体又はゲル状液体からの加熱により前記アンダーフィル材を軟化させ、前記静水圧による均等加圧下で前記半導体素子の前記接続端子を前記受け側部材の前記接続部に対して溶融接合し、
    前記溶融接合後の冷却により前記アンダーフィル材を硬化させる
    ことを特徴とする半導体装置の製造方法。
  2. 前記半導体素子の前記接続端子を前記受け側部材上の前記接続部に位置あわせして仮搭載し、
    前記受け側部材上に仮搭載された半導体素子上に前記液体又はゲル状液体を供給し、
    前記液体又はゲル状液体を加熱加圧して前記静水圧を生じさせる
    ことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記半導体素子の前記接続端子と、前記受け側部材の前記接続部の少なくとも一方に、前記液体又はゲル状液体の加熱加圧温度で溶融するはんだ材料を用いることを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記半導体素子上に前記液体又は前記ゲル状液体を供給する前に、前記半導体素子の前記接続端子が形成されている面に、Bステージ化された前記アンダーフィル材を配置する工程をさらに含むことを特徴とする請求項2に記載の半導体装置の製造方法。
  5. 前記アンダーフィル材として、前記液体又は前記ゲル状液体の加熱温度により粘度が低下する材料を選択することを特徴する請求項4に記載の半導体装置の製造方法。
  6. アンダーフィル材を間に挟んで第1部材のはんだ接続部を第2部材上に仮搭載し、
    前記第2部材上に仮搭載された前記第1部材を液体又はゲル状液体で取り囲み、
    前記液体又は前記ゲル状液体を前記はんだ接続部の溶融温度以上の温度で加熱加圧して静水圧を発生させて前記第1部材を前記第2部材に対して押圧し、前記液体又は前記ゲル状液体からの加熱により前記アンダーフィル材を軟化させるとともに、前記第1部材の前記はんだ接続部を前記第2部材に対して溶融接合し、
    前記溶融接合後の冷却により前記アンダーフィル材を硬化させる
    ことを特徴とする接合方法。
JP2010236433A 2010-10-21 2010-10-21 半導体装置の製造方法及び接合方法 Expired - Fee Related JP5830847B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010236433A JP5830847B2 (ja) 2010-10-21 2010-10-21 半導体装置の製造方法及び接合方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010236433A JP5830847B2 (ja) 2010-10-21 2010-10-21 半導体装置の製造方法及び接合方法

Publications (2)

Publication Number Publication Date
JP2012089740A JP2012089740A (ja) 2012-05-10
JP5830847B2 true JP5830847B2 (ja) 2015-12-09

Family

ID=46261019

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010236433A Expired - Fee Related JP5830847B2 (ja) 2010-10-21 2010-10-21 半導体装置の製造方法及び接合方法

Country Status (1)

Country Link
JP (1) JP5830847B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI600701B (zh) * 2012-07-19 2017-10-01 Nagase Chemtex Corp A semiconductor sealing epoxy resin composition and a method of manufacturing the semiconductor device
JP6126834B2 (ja) * 2012-12-20 2017-05-10 ナミックス株式会社 先供給型半導体封止用液状樹脂組成物および半導体装置
JP6172654B2 (ja) 2013-03-14 2017-08-02 アルファーデザイン株式会社 部品加圧装置及び部品加圧装置を用いた加熱システム
JP2014179419A (ja) 2013-03-14 2014-09-25 Alpha- Design Kk 電子部品の接合方法
CN110582840A (zh) * 2017-04-21 2019-12-17 日立化成株式会社 半导体装置及其制造方法
US20210013099A1 (en) * 2019-07-10 2021-01-14 Facebook Technologies, Llc Reducing the planarity variation in a display device
CN111370339B (zh) * 2020-03-20 2022-02-22 中国科学院半导体研究所 晶圆的室温等静压金属键合方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0671026B2 (ja) * 1987-03-25 1994-09-07 三菱電機株式会社 半導体実装方法
EP0460286A3 (en) * 1990-06-06 1992-02-26 Siemens Aktiengesellschaft Method and arrangement for bonding a semiconductor component to a substrate or for finishing a semiconductor/substrate connection by contactless pressing
JP3565092B2 (ja) * 1999-06-16 2004-09-15 三菱電機株式会社 半導体装置の製造方法
JP2001035881A (ja) * 1999-07-19 2001-02-09 Fujitsu General Ltd フリップチップ実装構造
JP4024458B2 (ja) * 2000-06-27 2007-12-19 株式会社東芝 半導体装置の実装方法および半導体装置実装体の製造方法
US7331502B2 (en) * 2001-03-19 2008-02-19 Sumitomo Bakelite Company, Ltd. Method of manufacturing electronic part and electronic part obtained by the method
JP2003258034A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 多層配線基体の製造方法および多層配線基体
JP2003264205A (ja) * 2002-03-08 2003-09-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4780023B2 (ja) * 2007-04-09 2011-09-28 日立化成工業株式会社 マルチチップモジュールの実装方法
JP2011044530A (ja) * 2009-08-20 2011-03-03 Panasonic Corp はんだ接合方法およびはんだ接合装置

Also Published As

Publication number Publication date
JP2012089740A (ja) 2012-05-10

Similar Documents

Publication Publication Date Title
JP5830847B2 (ja) 半導体装置の製造方法及び接合方法
JP4023159B2 (ja) 半導体装置の製造方法及び積層半導体装置の製造方法
US7736950B2 (en) Flip chip interconnection
US8272120B2 (en) Apparatus for applying solder to semiconductor chips using decals with aperatures present therein
KR100652242B1 (ko) 플립칩형 반도체장치, 이의 제조를 위한 제조방법 및 이런 플립칩형 반도체장치를 사용하여 전자제품을 제조하기 위한 제조방법
US7026188B2 (en) Electronic device and method for manufacturing the same
US8138020B2 (en) Wafer level integrated interconnect decal and manufacturing method thereof
JP7203481B2 (ja) 電子部品装置の製造方法
US10679931B2 (en) Ball grid array and land grid array assemblies fabricated using temporary resist
TW201426928A (zh) 具有在封裝間之電絕緣材料之層疊封裝(PoP)
JP2012204631A (ja) 半導体装置、半導体装置の製造方法及び電子装置
CN111095508A (zh) 半导体元件的安装构造以及半导体元件与基板的组合
US6966964B2 (en) Method and apparatus for manufacturing semiconductor device
US20100144098A1 (en) Method for Fabricating Flip-Attached and Underfilled Semiconductor Devices
WO2010134230A1 (ja) 半導体装置及びその製造方法
JP2011049298A (ja) 半導体装置の製造方法
US20110115099A1 (en) Flip-chip underfill
JP7406336B2 (ja) 半導体装置の製造方法
KR102535108B1 (ko) 레이저 접합 방법
JP2001015641A (ja) 電子部品の接続構造及び接続方法
JP4200090B2 (ja) 半導体装置の製造方法
JPH11340278A (ja) 半導体装置実装用樹脂シート及びフリップチップ実装方法並びに回路基板
KR101142341B1 (ko) 반도체 패키지의 제조방법
JP2013219231A (ja) 半導体装置の製造方法
KR20120134645A (ko) 반도체칩의 삼차원 적층 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140603

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141209

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150714

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151012

R150 Certificate of patent or registration of utility model

Ref document number: 5830847

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees