JP2013219231A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】ボンディングツール58により、チップ積層体62の他面62bを吸着してチップ積層体62を加熱すると共に、第1の表面バンプ電極21のはんだ転写面27aとはんだ粉末77とを対向配置させ、次いで、ボンディングツール58を下方に移動させ、はんだ転写面27aとはんだ粉末77とが接触する位置でボンディングツール58の移動を停止し、次いで、加熱された第1の表面バンプ電極21によりはんだ粉末77を溶融させ、はんだ転写面27aに溶融したはんだ粉末77を転写させ、その後、溶融したはんだ粉末77をリフロー処理することで、はんだ転写面27aにはんだ粉末77よりなるはんだ層を形成する。
【選択図】図8
Description
また、バンプ電極の側面にはんだが付着して、該バンプ電極の側面に回り込んだはんだがキノコ状に配置された場合、バンプ電極上に配置されるはんだの量が少なくなるため、バンプ電極上に所望の厚さとされたはんだ層を形成できない。
上記はんだ層の形成方法は、特に、第1のバンプ電極を狭ピッチで配置した場合に有効である。
図1〜図17は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。図18は、図7に示す構造体の領域Aを拡大した断面図であり、はんだ転写面とはんだ粉末とが接触直後の状態を模式的に示す図である。図19は、図7に示す構造体の領域Aを拡大した断面図であり、はんだ転写面と接触するはんだ粉末が溶融している状態を模式的に示す図である。
図1〜図20では、第1の実施の形態の半導体装置10の一例として、CoC型半導体装置を例に挙げて図示する。
始めに、図1に示す工程では、第1の半導体チップ11と、第2の半導体チップ12−1,12−2(本実施の形態の場合、2つの第2の半導体チップ)と、第3の半導体チップ13と、第4の半導体チップ14と、を準備する。
第1の半導体チップ11は、矩形とされており、薄板化(例えば、厚さが50μm以下)されている。第1の半導体チップ11としては、例えば、メモリ用半導体チップを用いることができる。
半導体基板17は、矩形とされ、かつ薄板化された基板である。半導体基板17としては、例えば、単結晶シリコン基板を用いることができる。
回路素子層18は、半導体基板17の表面17aに設けられている。第1の半導体チップ11がメモリ用半導体チップの場合、回路素子層18は、メモリ用回路素子を有する。
NiAu層27は、Cuポスト26と接触する面とは反対側にはんだ転写面27aを有する。
貫通電極24は、一端が第1の表面バンプ電極21と接続されており、他端が第1の裏面バンプ電極22と接続されている。これにより、貫通電極24は、第1の表面バンプ電極21と第1の裏面バンプ電極22とを電気的に接続している。
第3の半導体チップ13は、第1の半導体チップ11に設けられた半導体基板17の替わりに、半導体基板41を設け、さらに第1の半導体チップ11を構成する第1の裏面バンプ電極22及び貫通電極24を構成要素から除いたこと以外は、第1の半導体チップ11と同様に構成される。
つまり、第3の半導体チップ13としては、例えば、メモリ用半導体チップを用いることができる。
回路素子層18は、半導体基板41の表面41aに設けられている。
なお、図1に示すように、説明の便宜上、第3の半導体チップ13の一面13a(回路素子層18の上面18a)に設けられたCuポスト26及びNiAu層27よりなる表面バンプ電極を第4の表面バンプ電極43とする。
半導体基板46は、矩形とされた基板であり、例えば、単結晶シリコン基板を用いることができる。
回路素子層47は、半導体基板46の表面46aに設けられている。第4の半導体チップ14がロジック用半導体チップの場合、回路素子層47は、ロジック用回路素子を有する。
第4の裏面バンプ電極51は、第4の半導体チップ14の他面14bに、Cuポスト26と、NiAu層27と、が順次積層された構成とされている。
貫通電極53は、一端が第5の表面バンプ電極49と接続されており、他端が第4の裏面バンプ電極51と接続されている。これにより、貫通電極53は、第5の表面バンプ電極49と第4の裏面バンプ電極51とを電気的に接続している。
このとき、表面バンプ電極及び裏面バンプ電極が配置されていない平坦な第3の半導体チップ13の他面13bをステージ55の上面55aに接触させることで、第3の半導体チップ13をステージ55上に良好に吸着できる。
このとき、ボンディングツール58がSnAgはんだ層29の形成されていない第2の半導体チップ12−2の一面12−2aを吸着するため、溶融したSnAgはんだ層29がボンディングツール58に付着することを抑制できる。
その後、第3の半導体チップ13に対して第2の半導体チップ12−2を押圧することで、第4の表面バンプ電極43と第3の裏面バンプ電極36とを熱圧着させる。
これにより、第2の半導体チップ12−2と第2の半導体チップ12−1とが電気的に接続される。
したがって、第1及び第2の半導体チップ11,12−1,12−2よりも厚さの厚い第3の半導体チップ13は、配線基板91から最も離間した位置に配置される。
次いで、テープ基材65、及びテープ基材65の一面65aに配置された接着層66を有する塗布用シート67を準備し、接着層66とチップ積層体62の他面62b(第3の半導体チップ13の他面13b)とが接触するように、塗布用シート67にチップ積層体62を貼り付ける。
このとき、第1の表面バンプ電極21及びチップ積層体62の一面62a(第1の半導体チップ11の一面11a)に、アンダーフィル材69が付着しないようにする。また、この段階では、アンダーフィル材69は、半硬化状態であり、完全に硬化していない。
これにより、チップ積層体62に、完全に硬化したアンダーフィル材69よりなる第1の封止体71が形成される。この段階では、チップ積層体62は、塗布用シート67に貼り付けられている。
このとき、ステージ55に内蔵されたヒーター82により、はんだ転写部材78は、所定の温度(例えば、40℃)に加熱される。
このように、高さ方向(上下方向)の位置制御に優れたボンディングツール58を用いてチップ積層体62を下方に移動させて、第1の表面バンプ電極21のはんだ転写面27aとはんだ粉末77とを接触させることで、はんだ転写面27aとはんだ粉末77とを再現性良く接触させることができる。
また、第1の表面バンプ電極21間に位置する粘着層74が盛り上がることで、第1の表面バンプ電極21の側壁やチップ積層体62の一面62aに粘着層74を構成する粘着剤が付着してしまう。
これにより、該はんだに起因する第1の表面バンプ電極21間のショートを抑制できると共に、はんだ転写面27aに十分な高さH1のはんだ層86を形成できる。
特に、狭ピッチで配置された第1の表面バンプ電極21のはんだ転写面27aにはんだ層86を形成する場合に有効である。
その後、図21に示すように、溶融したはんだ粉末77をリフロー処理することで、はんだ転写面27aに、はんだ粉末77よりなり、かつ半球状とされたはんだ層86を形成する。
ここで、図10を参照して、配線母基板93の構成について説明する。
配線母基板93は、絶縁基板95と、接続パッド97と、外部接続用パッド98(ランド)と、配線パターン101と、第1のソルダーレジスト103と、第2のソルダーレジスト105と、を有する。
接続パッド97は、配線基板形成領域Eに位置する絶縁基板95の一面95a(配線基板91の一面)に複数設けられている。接続パッド97は、ワイヤバンプ107が配置されるバンプ形成面97aを有する。
配線パターン101は、絶縁基板95に内設されている。配線パターン101は、一端が接続パッド97と接続されており、他端が外部接続用パッド98と接続されている。これにより、配線パターン101は、接続パッド97と外部接続用パッド98とを電気的に接続している。
第2のソルダーレジスト105は、複数の外部接続用パッド98の端子搭載面98aを露出するように、絶縁基板95の他面95bに設けられている。
具体的には、ワイヤバンプ107(凸形状のバンプ)は、例えば、金(Au)または銅(Cu)等よりなるワイヤの先端を溶融して先端にボールを形成し、次いで、該ボールが形成されたワイヤを接続パッド97のバンプ形成面97aに超音波で熱圧着し、その後、ワイヤの後端を引き切ることで形成する。
具体的には、例えば、ディスペンサー(図示せず)から第1の接着部材109の母材となるNCP(Non Conductive Paste)を供給することで、第1の接着部材109を形成する。なお、第1の接着部材109の形成は、全ての配線基板形成領域Eに対して行う。
これにより、第4の半導体チップ14が配線基板91に対してフリップチップ実装される。
なお、第4の半導体チップ14は、配線母基板93を構成する全ての配線基板91に対して実装する。
第2の接着部材111は、配線母基板93に実装された全ての第4の半導体チップ14に対して形成する。
チップ積層体62の実装は、配線母基板91に実装された全ての第4の半導体チップ14に対して行う。
これにより、ボンディングツール58を用いてチップ積層体62を押圧する際、チップ積層体62の他面62b全体を均一に押圧することが可能となるため、チップ積層体62と第4の半導体チップ14との間の電気的接続信頼性を向上できる。
その後、成型金型に設けられたゲート部(図示せず)からキャビティ内に加熱溶融されたエポキシ樹脂等の熱硬化性樹脂(第2の封止体114の母材)を注入する。
その後、所定の温度(例えば、180℃)で該熱硬化性樹脂をキュアすることにより、完全に硬化した熱硬化性樹脂よりなり、かつ上面114aが平坦とされた第2の封止体114が形成される。
この場合、複数のはんだボール(外部接続端子116)を吸着保持可能な吸着孔(図示せず)を備えたマウントツール118により、外部接続用パッド98の端子搭載面98aにはんだボール(外部接続端子116)を搭載する。
これにより、該はんだに起因する第1の表面バンプ電極21間のショートを抑制できると共に、はんだ転写面27aに十分な高さH1のはんだ層86を形成できる。
特に、狭ピッチで配置された第1の表面バンプ電極21のはんだ転写面27aにはんだ層86を形成する場合に有効である。
このとき、ステージ55に内蔵されたヒーター(図示せず)により、はんだ転写部材127は、所定の温度(例えば、40℃)に加熱される。
次いで、ボンディングツールを下方(高さ方向)に移動させ、第1の表面バンプ電極21のはんだ転写面27aとはんだ粉末125とが接触する位置でボンディングツールの移動を停止する。
これにより、該はんだに起因する第1の表面バンプ電極21間のショートを抑制できると共に、はんだ転写面27aに十分な高さH2のはんだ層129を形成できる。
その後、溶融したはんだ粉末125をリフロー処理することで、はんだ転写面27aに、図18に示す第1の平均粒径(例えば、4μm)のはんだ粉末77よりも大きい第2の平均粒径(例えば、8μm)とされたはんだ粉末125よりなり、かつ半球状とされたはんだ層129を形成する。
つまり、はんだ粉末77,125の平均粒径を適宜選択することで、所望の高さH1,H2とされたはんだ層86,129を容易に形成することができる。
具体的には、第1の表面バンプ電極21の側壁へのはんだの回り込みを抑制することが可能となるため、はんだに起因する第1の表面バンプ電極21間のショートを抑制できる。
また、第1の表面バンプ電極21の側壁への粘着層74を構成する粘着剤の付着を抑制可能となることにより、はんだ転写面27aに形成されたはんだ層125が第1の表面バンプ電極21の側壁に回り込みやすくなるため、チップ積層体62と第4の半導体チップ14との間の電気的接続信頼性を向上できる。
上記はんだ層129の形成方法は、特に、第1の表面バンプ電極21を狭ピッチで配置した場合に有効である。
図27〜図30は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。図27〜図30において、先に説明した図18〜21に示す構造体と同一構成部分には同一符号を付す。
これにより、チップ積層体62のはんだ転写面27aに溶融されたはんだ粉末77が形成される。
このとき、ステージ55に内蔵されたヒーター(図示せず)により、はんだ転写部材78を所定の温度(例えば、40℃)に加熱する。
次いで、ボンディングツールのヒーターにより、チップ積層体62が所定の温度(例えば、200℃)となるように加熱すると共に、ボンディングツール(図示せず)を移動させることで、チップ積層体62に形成され、かつ溶融したはんだ粉末77と粘着層74の一面74aに配置されたはんだ粉末77とを対向配置させる。
そこで、第1の表面バンプ電極21のはんだ転写面27aとはんだ粉末77とが接触した位置でボンディングツール58の下方への移動を停止させることにより、第1の表面バンプ電極21の側壁やチップ積層体62の一面62aへのはんだ粉末125及び粘着層74を構成する粘着剤の付着を抑制できる。
つまり、はんだ転写面27aに、溶融したはんだ粉末77が2段に積み重ねられた状態で形成される。
これにより、図21に示す第1の実施の形態のはんだ層86の高さH1よりもはんだ層131の高さH3を高くすることができる。
具体的には、第1の表面バンプ電極21の側壁へのはんだの回り込みを抑制することが可能となるため、はんだに起因する第1の表面バンプ電極21間のショートを抑制できる。
また、第1の表面バンプ電極21の側壁への粘着層74を構成する粘着剤の付着を抑制可能となることにより、はんだ転写面27aに形成されたはんだ層131が第1の表面バンプ電極21の側壁に回り込みやすくなるため、チップ積層体62と第4の半導体チップ14との間の電気的接続信頼性を向上できる。
上記はんだ層131の形成方法は、特に、第1の表面バンプ電極21を狭ピッチで配置した場合に有効である。
この場合も、必要に応じて、第1の平均粒径(例えば、8μm)とされたはんだ粉末125を含むはんだ転写部材127を準備する工程と、はんだ転写部材127をステージ55上に載置する工程と、はんだ転写面27aとはんだ粉末125とを対向配置させる工程と、はんだ転写面27aに溶融したはんだ粉末125を転写させる工程と、を2回以上順次繰り返し行ってもよい。
図31〜図36は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。図31〜図36において、第1の実施の形態で説明した図6〜8に示す構造体と同一構成部分には同一符号を付す。
このとき、ステージ55に内蔵されたヒーター82により、はんだ転写部材136を所定の温度(例えば、40℃)に加熱する。
次いで、ボンディングツール58に内蔵されたヒーター83により、チップ積層体62が所定の温度(例えば、200℃)となるように加熱すると共に、ボンディングツール58を移動させることで、チップ積層体62のはんだ転写面27aとはんだ粉末77とを対向配置させる。
また、溶融したはんだ粉末77がはんだ転写面27aに転写されることで、治具135の一面135aの一部に、はんだ粉末77が存在しない領域Fが形成される。
その後、第1の実施の形態で説明した図9〜図17に示す工程の処理を順次行うことで、図17に示す複数の半導体装置10が製造される。
つまり、スキージ法により、治具135の一面135aを均一に覆うように、はんだ粉末77を配置する。
これにより、図35に示すはんだ粉末77が存在しない領域Fにはんだ粉末77を補充することができる。
具体的には、第1の表面バンプ電極21の側壁へのはんだの回り込みを抑制することが可能となるため、はんだに起因する第1の表面バンプ電極21間のショートを抑制できる。
また、粘着層74を使用しないため、第1の表面バンプ電極21の側壁への粘着層74を構成する粘着剤の付着がなくなる。これにより、はんだ転写面27aに形成されたはんだ層131が第1の表面バンプ電極21の側壁に回り込みやすくなるため、チップ積層体62と第4の半導体チップ14との間の電気的接続信頼性を向上できる。
上記はんだ層131の形成方法は、特に、第1の表面バンプ電極21を狭ピッチで配置した場合に有効である。
図37〜図40は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。図37〜図40において、第1の実施の形態で説明した図5〜8に示す構造体と同一構成部分には同一符号を付す。
始めに、第1の実施の形態で説明した図1〜図5に示す工程の処理を行うことで、チップ積層体62を形成する。
支持部材141は、平坦な一面141a及び他面141bを有する。支持部材141としては、例えば、一面141a側が粘着層とされた粘着テープを用いることができる。
なお、図37では、支持部材141に2つのチップ積層体62を接着した場合を一例として図示したが、支持部材141に3つのチップ積層体62を接着させてもよい。
このとき、ステージ55に内蔵されたヒーター82により、はんだ転写部材78が所定の温度(例えば、40℃)となるように加熱する。
そこで、複数のチップ積層体62に設けられたはんだ転写面27aとはんだ粉末77とが接触した位置でボンディングツール58の下方への移動を停止させる。
これにより、第1の表面バンプ電極21の側壁や複数のチップ積層体62の一面62aへのはんだ粉末77及び粘着層74を構成する粘着剤の付着を抑制できる。
次いで、第1の実施の形態で説明した図9に示す工程の処理を複数のチップ積層体62に行うことで、複数のチップ積層体62に形成された溶融したはんだ粉末77をリフロー処理することで、複数のチップ積層体62のはんだ転写面27aにはんだ層86(図9参照)が形成される。次いで、複数のチップ積層体62から支持部材141を除去する。
その後、第1の実施の形態で説明した図10〜図17に示す工程と同様な処理を行うことで、複数の半導体装置10が製造される。
これにより、はんだ層86の形成における処理効率が向上するため、半導体装置10の生産性を向上できる。
具体的には、第1の表面バンプ電極21の側壁へのはんだの回り込みを抑制することが可能となるため、はんだに起因する第1の表面バンプ電極21間のショートを抑制できる。
また、第1の表面バンプ電極21の側壁への粘着層74を構成する粘着剤の付着を抑制可能となることにより、はんだ転写面27aに形成されたはんだ層131が第1の表面バンプ電極21の側壁に回り込みやすくなるため、チップ積層体62と第4の半導体チップ14との間の電気的接続信頼性を向上できる。
上記はんだ層86の形成方法は、特に、第1の表面バンプ電極21を狭ピッチで配置した場合に有効である。
Claims (9)
- 一面にはんだ転写面を有する第1のバンプ電極が配置された第1の半導体チップを準備する工程と、
一面を覆い、かつ第1の平均粒径とされたはんだ粉末を有するはんだ転写部材を準備する工程と、
前記はんだ転写部材をステージ上に載置する工程と、
ボンディングツールにより、前記第1の半導体チップの他面を吸着して該第1の半導体チップを加熱すると共に、前記はんだ転写面と前記はんだ粉末とを対向配置させる工程と、
前記ボンディングツールを下方に移動させ、前記はんだ転写面と前記はんだ粉末とが接触する位置で前記ボンディングツールの移動を停止し、加熱された前記第1のバンプ電極により前記はんだ転写面と接触する前記はんだ粉末を溶融させて、前記はんだ転写面に溶融した前記はんだ粉末を転写させる工程と、
前記はんだ転写面に転写された溶融した前記はんだ粉末をリフロー処理することで、前記はんだ転写面に前記はんだ粉末よりなるはんだ層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記はんだ転写部材を準備する工程では、前記第1の平均粒子の前記はんだ粉末に替えて、前記第1の平均粒子よりも大きい第2の平均粒子とされたはんだ粉末を用いることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記はんだ層を形成する工程の前に、前記はんだ転写部材を準備する工程と、前記はんだ転写部材を前記ステージ上に載置する工程と、前記はんだ転写面と前記はんだ粉末とを対向配置させる工程と、前記はんだ粉末を転写させる工程と、を順次繰り返し行うことを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記はんだ転写部材は、基材、及び該基材上に配置された粘着層を有するシート部材と、前記粘着層の一面を覆うように配置された前記はんだ粉末と、を含むことを特徴とする請求項1乃至3のうち、いずれか1項記載の半導体装置の製造方法。
- 前記はんだ転写部材は、一面が平坦な治具、及び該治具の一面を覆う前記はんだ粉末を有することを特徴とする請求項1乃至3のうち、いずれか1項記載の半導体装置の製造方法。
- 前記はんだ粉末を転写させる工程後、スキージ法により、前記治具の一面を覆うように、前記はんだ粉末を配置する工程を含むことを特徴とする請求項5記載の半導体装置の製造方法。
- 前記第1の半導体チップを準備する工程と前記はんだ転写面と前記はんだ粉末とを対向配置させる工程との間に、
前記第1の半導体チップの他面側に、少なくとも1つの第2の半導体チップと、第3の半導体チップと、を順次積層実装することで、前記第1乃至第3の半導体チップよりなり、かつ一面に前記第1のバンプ電極が配置されたチップ積層体を形成する工程と、
前記チップ積層体を構成する前記第1乃至第3の半導体チップ間を封止する第1の封止体を形成する工程と、
を有し、
前記はんだ転写面と前記はんだ粉末とを対向配置させる工程では、前記ボンディングツールにより、前記第1の半導体チップの他面を吸着して該第1の半導体チップを加熱する替わりに、前記ボンディングツールにより、前記第1の封止体が形成された前記チップ積層体の他面を吸着して該チップ積層体を加熱することを特徴とする請求項1乃至6のうち、いずれか1項記載の半導体装置の製造方法。 - 前記はんだ転写面と前記はんだ粉末とを対向配置させる工程の前に、平坦な一面及び他面を有する支持部材を準備する工程と、
前記支持部材の一面に複数の前記チップ積層体の他面を接着する工程と、
を有し、
前記はんだ転写面と前記はんだ粉末とを対向配置させる工程では、前記ボンディングツールにより前記支持部材の他面を吸着し、複数の前記チップ積層体に設けられた前記はんだ転写面と前記はんだ粉末とを対向配置させることを特徴とする請求項7記載の半導体装置の製造方法。 - 一面に配置された接続パッド、及び他面に配置され、前記接続パッドと電気的に接続された外部接続用パッドを有する配線基板を準備する工程と、
一面に配置された第2のバンプ電極、及び他面に配置され、かつ前記第2のバンプ電極と電気的に接続された第3のバンプ電極を有する第4の半導体チップを準備する工程と、
前記接続パッドと前記第2のバンプ電極とを電気的に接続することで、前記配線基板に対して前記第4の半導体チップを実装する工程と、
前記はんだ層を介して、前記第3のバンプ電極と前記第1のバンプ電極とを電気的に接続することで、前記第4の半導体チップに対して前記チップ積層体を実装する工程と、
を含むことを特徴とする請求項7または8記載の半導体装置の製造方法。
Priority Applications (1)
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JP2012089292A JP2013219231A (ja) | 2012-04-10 | 2012-04-10 | 半導体装置の製造方法 |
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