JP2016162985A - 半導体装置の製造方法 - Google Patents

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semiconductor device
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manufacturing
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賢治 坂田
Kenji Sakata
賢治 坂田
剛 木田
Takeshi Kida
剛 木田
善宏 小野
Yoshihiro Ono
善宏 小野
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Renesas Electronics Corp
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Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】プリント配線基板にＳｉインターポーザを搭載する工程と、上記Ｓｉインターポーザの上面をプラズマ洗浄する工程と、上記Ｓｉインターポーザの上面にＮＣＦを配置する工程と、上記Ｓｉインターポーザの上記上面に上記ＮＣＦを介して半導体チップを搭載する工程と、を有する半導体装置の製造方法である。さらに、リフローによって第２基板の複数の電極のそれぞれと、上記半導体チップの複数の電極パッドのそれぞれとを複数の突起電極を介して電気的に接続する工程を有し、上記Ｓｉインターポーザに上記ＮＣＦを貼付ける前に上記Ｓｉインターポーザの表面をプラズマ洗浄する。
【選択図】図２

Description

本発明は、半導体装置の製造技術に関し、特に、フリップチップ接続を行う半導体装置の製造技術に関する。
半導体チップがフリップチップ接続によって基板に実装される半導体装置では、半導体チップと基板の隙間に樹脂（アンダーフィル）が配置され、この樹脂によってフリップチップ接続の接続部が保護されている。
上述のアンダーフィルの形成には、半導体チップを搭載する前に基板上に樹脂を供給する先付け方式と、半導体チップ搭載後に上記隙間に樹脂を流し込む後付け方式とがあり、上記先付け方式の一例として、ＮＣＦ（Non-Conductive Film)工法が知られている。ＮＣＦは、フィルム状の絶縁性接着材であり、加熱されると流動する特性を有している。
また、近年、半導体装置の多機能化等により半導体チップのバンプ数も増える傾向にあり、その結果、バンプ間ピッチがファインピッチ（狭ピッチ）の場合が多い。そして、バンプ間ピッチがファインピッチの場合には、バンプサイズも小さくなるため、半導体チップと基板の隙間も狭くなり、例えば基板に許容範囲の反りが形成されている場合であっても、上記隙間に樹脂が入りにくくなることから、後付け方式はファインピッチに対して不向きである。
したがって、バンプ間ピッチをファインピッチとする場合には、先付け方式を採用することが好ましい。
なお、配線基板に接着フィルムを介して電子部品を実装する製造方法が、例えば特開２０１２−２３１０３９号公報（特許文献１）に開示されている。
特開２０１２−２３１０３９号公報
フリップチップ接続を行う半導体装置の組立てにおいて、ＮＣＦの先付け方式を採用する場合、基板とＮＣＦの密着性が重要である。つまり、基板のＮＣＦ貼付け面が汚れていると、基板とＮＣＦの密着性が悪化し、ＮＣＦが基板から剥離し易い。その結果、半導体装置の品質が低下し、かつ信頼性も低下することが課題である。
なお、汚染は、例えばベーク工程等で発生する。つまり、基板や樹脂等の有機材料を加熱処理すると、様々な化学物質が放出されて製造中の半導体装置の基板等に付着して汚れが発生する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、（ａ）複数の電極が形成された上面と下面とを備えたチップ支持基板の上記上面をプラズマ洗浄する工程、（ｂ）上記（ａ）工程の後、上記チップ支持基板の上記上面に絶縁性接着材を配置する工程、（ｃ）上記（ｂ）工程の後、上記チップ支持基板の上記上面に上記絶縁性接着材を介して半導体チップを搭載する工程、を有するものである。さらに、（ｄ）上記（ｃ）工程の後、上記半導体チップが搭載された上記チップ支持基板と上記絶縁性接着材とをリフローによって加熱して、上記チップ支持基板の上記複数の電極のそれぞれと、上記半導体チップの複数の電極パッドのそれぞれとを複数の突起電極を介して電気的に接続する工程、を有する。また、上記（ｄ）工程では、上記複数の突起電極のそれぞれの周囲に上記絶縁性接着材を配置した状態で上記複数の電極のそれぞれと、上記複数の電極パッドのそれぞれとを上記複数の突起電極を介して電気的に接続する。
また、一実施の形態による他の半導体装置の製造方法は、（ａ）第１基板に、複数の電極が形成された上面および下面を備えた第２基板を搭載する工程、（ｂ）上記（ａ）工程の後、上記第１基板をベークする工程、（ｃ）上記（ｂ）工程の後、上記第２基板の上記上面をプラズマ洗浄する工程、を有するものである。さらに、（ｄ）上記（ｃ）工程の後、上記第２基板の上記上面に絶縁性接着材を配置する工程、（ｅ）上記（ｄ）工程の後、上記第２基板の上記上面に上記絶縁性接着材を介して半導体チップを搭載する工程、を有する。また、（ｆ）上記（ｅ）工程の後、上記半導体チップが搭載された上記第２基板と上記絶縁性接着材とをリフローによって加熱して、上記第２基板の上記複数の電極のそれぞれと、上記半導体チップの複数の電極パッドのそれぞれとを複数の突起電極を介して電気的に接続する工程、を有する。さらに、上記（ｆ）工程では、上記複数の突起電極のそれぞれの周囲に上記絶縁性接着材を配置した状態で上記複数の電極のそれぞれと、上記複数の電極パッドのそれぞれとを上記複数の突起電極を介して電気的に接続する。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の組立て手順の一例を示すフロー図である。 図２に示す組立て手順の一部の工程における構造を示す断面図である。 図２に示す組立て手順の一部の工程における構造を示す断面図である。 図２に示す組立て手順の一部の工程における構造を示す断面図である。 図２に示す組立て手順の一部の工程における構造を示す断面図である。 図２に示す組立て手順の一部の工程における構造を示す断面図である。 図２に示す組立て手順のチップ搭載時のアライメントマークの認識方法の一例を示す平面図である。 図２に示す組立て手順のチップ搭載時の搭載方法の一例を示す斜視図である。 図２に示す組立て手順のチップ搭載時の搭載方法の一例を示す斜視図である。 図２に示す組立て手順のチップ搭載時のチップ吸着状態の一例を示す断面図である。 図２に示す組立て手順のフリップチップ接続時の接続前と接続後の構造の一例を示す拡大部分断面図である。 図２に示す組立て手順のリフロー時における温度プロファイルの一例を示すグラフ図である。 実施の形態のＮＣＦ供給方法における第１変形例を示す断面図と斜視図である。 実施の形態のＮＣＦ供給方法における第２変形例を示す斜視図である。 実施の形態のＮＣＦ供給方法における第３変形例を示す斜視図である。 実施の形態の第４変形例の半導体装置の構造を示す断面図である。 図１７に示す半導体装置の組立てにおけるＮＣＦ供給状態を示す断面図である。 図１７に示す半導体装置の組立てにおけるフリップチップ接続状態を示す断面図である。 図１９に示すフリップチップ接続時の接続前と接続後の構造を示す拡大部分断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａから成る」、「Ａより成る」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
図１は実施の形態の半導体装置の構造の一例を示す断面図である。
図１に示す本実施の形態の半導体装置は、メイン基板と半導体チップとを電気的に接続するインターポーザ上にロジックチップ２とメモリチップ３とが搭載された半導体パッケージであり、インターポーザ上にロジックチップ２とメモリチップ３とがそれぞれフリップチップ接続されている。なお、メモリチップ３は、１段（１枚）のみの実装であってもよく、あるいは複数段に亘って積層されていてもよい。図１に示す構造では、メモリチップ３が３段に亘って積層された場合を示している。
また、本実施の形態では、上記半導体装置の一例として、上記半導体装置の外部接続用端子が、メイン基板の下面に設けられた複数のボール電極の場合を説明する。したがって、本実施の形態で説明する半導体装置は、ＢＧＡ（Ball Grid Array)型の半導体パッケージ（以降、単にＢＧＡ５と呼ぶ）でもある。
また、本実施の形態のＢＧＡ５では、ロジックチップ２とメモリチップ３のそれぞれの上に、これらの半導体チップを覆うようにリッド（Ｌｉｄ）７と呼ばれる放熱板が設けられている。
なお、インターポーザは、相互に端子ピッチが異なる半導体チップとメイン基板（第１基板）との間を中継するチップ支持基板であり、本実施の形態のインターポーザは、Ｓｉ（シリコン）からなる基板である。以降、本実施の形態では、このチップ支持基板をＳｉインターポーザ（第２基板）１と呼ぶ。
ここで、ロジックチップ２とメモリチップ３とを繋ぐ配線は、Ｓｉインターポーザ１内で完結しており、したがって、Ｓｉインターポーザ１は、メイン基板に接続する端子数を減らして結果的に端子ピッチを拡大することが可能な機能も備えている。
また、ＢＧＡ５では、ロジックチップ２およびメモリチップ３に設けられている複数の突起電極がファインピッチ（狭ピッチ）で設けられている。したがって、ファインピッチに対応して複数の突起電極のそれぞれは、Ｃｕ（銅）を主成分とする合金からなるＣｕピラー（柱状電極）４である。Ｃｕピラー４は、例えばマイクロバンプとも呼ばれる。
図１に示すＢＧＡ５の詳細構造について説明すると、メイン基板であるプリント配線基板（第１基板）９と、プリント配線基板９の上面９ａ上に複数の半田ボール１２を介して搭載された中継基板であるＳｉインターポーザ（チップ支持基板、第２基板）１と、Ｓｉインターポーザ１の上面１ａにそれぞれフリップチップ接続されたロジックチップ２およびメモリチップ３とを有している。
したがって、プリント配線基板９の上面９ａとＳｉインターポーザ１の下面１ｂとが複数の半田ボール１２を挟んで対向して配置され、さらに、Ｓｉインターポーザ１の上面１ａと、ロジックチップ２の主面２ａおよびメモリチップ３の主面３ａとがそれぞれ複数のＣｕピラー４を挟んで対向して配置されている。
上述のように、ロジックチップ２は、ファインピッチで設けられた複数のＣｕピラー４を介してＳｉインターポーザ１の上面１ａにフリップチップ接続され、一方、メモリチップ３も同じくファインピッチで設けられた複数のＣｕピラー４を介してＳｉインターポーザ１の上面１ａにフリップチップ接続されている。
なお、メモリチップ３は、３段に積層されており、それぞれが貫通ビア３ｃを介して複数のＣｕピラー４に電気的に接続されている。すなわち、１段目のメモリチップ３の裏面３ｂ上に２段目のメモリチップ３が積層され、また、２段目のメモリチップ３の裏面３ｂ上に３段目のメモリチップ３が積層されている。
また、Ｓｉインターポーザ１の上面１ａ側の表層には配線層１ｄが形成されており、さらに内部には上面１ａ側から下面１ｂ側に亘る複数の貫通ビア１ｃが設けられている。これにより、上記配線層１ｄに形成された配線および貫通ビア１ｃを介して複数のＣｕピラー４のそれぞれと、下面１ｂ側に設けられた複数の半田ボール１２のそれぞれとが電気的に接続されている。同様に、メモリチップ３の複数のＣｕピラー４も、上記配線層１ｄに形成された配線および貫通ビア１ｃを介して下面１ｂ側に設けられた複数の半田ボール１２のそれぞれと電気的に接続されている。
また、プリント配線基板９は、複数の内部配線９ｄと複数のビア９ｃとを備えており、さらにその下面９ｂには複数のＢＧＡボール８が設けられている。これらのＢＧＡボール８は、ＢＧＡ５の外部接続用端子または外部電極端子である。
以上により、ロジックチップ２の主面２ａの電極パッド２ｃは、Ｃｕピラー４、Ｓｉインターポーザ１の貫通ビア１ｃ、半田ボール１２、プリント配線基板９の内部配線９ｄとビア９ｃを介してプリント配線基板９の下面９ｂ側のＢＧＡボール８に電気的に接続されている。一方、メモリチップ３の貫通ビア３ｃは、同様に、Ｃｕピラー４、Ｓｉインターポーザ１の貫通ビア１ｃ、半田ボール１２、プリント配線基板９の内部配線９ｄとビア９ｃを介してプリント配線基板９の下面９ｂ側のＢＧＡボール８に電気的に接続されている。
また、プリント配線基板９とＳｉインターポーザ１との間には、アンダーフィル（樹脂）６ａが充填されている。このＳｉインターポーザ１のアンダーフィル６ａは、プリント配線基板９上に複数の半田ボール１２を介してＳｉインターポーザ１をフリップチップ接続した後に注入して配置したものである。
一方、ロジックチップ２およびメモリチップ３のそれぞれのアンダーフィル（樹脂）６ｂは、ＮＣＦ（絶縁性接着材）１０であり、ロジックチップ２やメモリチップ３のそれぞれをフリップチップ接続する前にＳｉインターポーザ１の上面１ａにＮＣＦ１０を配置し、配置後にＮＣＦ１０の上からロジックチップ２およびメモリチップ３を搭載したものである。すなわち、ロジックチップ２およびメモリチップ３のそれぞれのアンダーフィル６ｂであるＮＣＦ１０は、Ｓｉインターポーザ１上に先付け（先塗布ともいう）方式によって配置したものである。
ただし、３段に積層されたメモリチップ３の１段目のメモリチップ３と２段目のメモリチップ３との間の隙間、および２段目のメモリチップ３と３段目のメモリチップ３との間の隙間には、それぞれの隙間に注入される樹脂であるアンダーフィル６ａが配置されている。これらのアンダーフィル６ａは、全てのメモリチップ３を積層した後にそれぞれのチップ間の隙間に注入される。
また、ＢＧＡ５には、放熱板としてリッド７が設けられている。リッド７は、ロジックチップ２、３つのメモリチップ３およびＳｉインターポーザ１を覆うように設けられている。リッド７は、縁部７ａと、縁部７ａより高い位置の天井部７ｂとを有しており、縁部７ａがプリント配線基板９の上面９ａの周縁部と接着材１１によって接合している。これにより、ロジックチップ２、メモリチップ３およびＳｉインターポーザ１は、リッド７によって覆われて保護されている。
さらに、リッド７の天井部７ｂは、ロジックチップ２の裏面２ｂおよび３段目のメモリチップ３の裏面３ｂとそれぞれ接着材１１を介して接合しており、ロジックチップ２やメモリチップ３から発せられる熱がリッド７に伝わり、さらに外部に放たれる。すなわち、リッド７が放熱板の機能も有している。
したがって、放熱性を考慮すると、接着材１１は、導電性接着材（導電性樹脂）を用いることが好ましく、例えば銀ペーストやアルミニウム系ペースト等である。
また、ＢＧＡ５に搭載されるメモリチップ３は、例えばＤＲＡＭ（Dynamic Random Access Memory) であり、ロジックチップ２によって制御されるものであるが、ただし、ＤＲＡＭに限定されるものではない。
次に、本実施の形態の半導体装置（ＢＧＡ５）の組立てについて説明する。
図２は図１に示す半導体装置の組立て手順の一例を示すフロー図、図３〜図７はそれぞれ図２に示す組立て手順の一部の工程における構造を示す断面図である。
まず、図２のステップＳ１に示す「フラックス供給」を行う。ステップＳ１の上記フラックス供給では、図３に示すように、フラックス転写板１６を用いて、Ｓｉインターポーザ１の下面１ｂに設けられた複数の半田ボール１２のそれぞれにフラックス１５を供給する。
フラックス供給後、図２のステップＳ２に示す「Ｓｉインターポーザ搭載」を行う。ここでは、図３のステップＳ２に示すように、プリント配線基板（第１基板）９の上面９ａの各電極に予め半田１３を塗布しておき、これらの半田１３上に、Ｓｉインターポーザ（第２基板）１の下面１ｂに設けられた複数の半田ボール１２を接触させてＳｉインターポーザ１を搭載する。すなわち、プリント配線基板９上にＳｉインターポーザ１を搭載する。
Ｓｉインターポーザ搭載後、図２のステップＳ３に示す「リフロー」を行う。すなわち、プリント配線基板９とＳｉインターポーザ１とからなる組立て体をリフロー炉に入れて加熱し、半田ボール１２と半田１３を溶融して新たな複数の半田ボール１２を形成する。この時、新たに形成された複数の半田ボール１２それぞれの表面にはフラックス１５が形成されている。
リフロー後、図２のステップＳ４に示す「フラックス洗浄」を行う。すなわち、複数の半田ボール１２それぞれの表面に形成されたフラックス１５を除去する。この時、溶剤もしくは水を用いてフラックス洗浄を行う（図４参照）。
フラックス洗浄後、図２のステップＳ５に示す「ベーク」を行う。ステップＳ５のベークは、プリント配線基板９を乾燥させるための加熱処理である。具体的には、プリント配線基板９に含まれる水分起因によるアンダーフィル（後述する図５に示すアンダーフィル６ａ）中のボイドを低減することを目的として、プリント配線基板９の脱湿ベークを行う。この時の脱湿ベークの条件は、プリント配線基板９の材質やサイズ、配線レイアウトに依存するが、一例として、温度は１２０℃〜１８０℃、時間は０．５時間〜６時間である。
なお、温度は低過ぎるとベーク効果を得ることができず、高過ぎると基板が変質する。そこで、好ましいは温度は１５０℃程度であり、時間は、０．５μｍ厚さの基板の場合、４．５時間程度である。
また、ベーク炉の雰囲気は、大気もしくは窒素ガス等の不活性ガスを流し、ベーク炉内の酸素濃度は１０％以下にするのが望ましい。
ベーク後、図２のステップＳ６に示す「Ｏ2 プラズマ洗浄」を行う。ここでは、酸素（Ｏ2)を用いたプラズマ洗浄によってプリント配線基板９の上面９ａの汚れを除去し、これにより、後述するアンダーフィル樹脂（図５に示すアンダーフィル６ａ）との密着性を向上させることができる。
Ｏ2 プラズマ洗浄後、図２のステップＳ７に示す「アンダーフィル樹脂塗布＋キュアベーク」を行う。図５のステップＳ７に示すように、プリント配線基板９とＳｉインターポーザ１との間の隙間にアンダーフィル（樹脂）６ａを注入（塗布）する。この時、Ｓｉインターポーザ１の側面にもアンダーフィル６ａが這い上がる程度にアンダーフィル６ａを注入する。
なお、上述のようにアンダーフィル６ａの塗布前にプリント配線基板９の上面９ａをプラズマ洗浄しているため、プリント配線基板９とアンダーフィル６ａの密着性は良好である。
アンダーフィル樹脂塗布＋キュアベーク後、図２のステップＳ８に示す「Ａｒプラズマ洗浄」を行う。すなわち、Ｓｉインターポーザ１の上面１ａをプラズマ洗浄する。具体的には、Ｓｉインターポーザ１と後述するＮＣＦ１０との密着性の向上（Ｓｉインターポーザ１とＮＣＦ１０の剥離防止）、およびＮＣＦ中のボイドの低減を目的として、Ｓｉインターポーザ１にプラズマ洗浄処理を行う。この時、プラズマを発生するガスは、アルゴン（Ａｒ）もしくは酸素（Ｏ2 ）もしくはそれらの混合ガスであってもよい。
例えば、プラズマを発生するガスとしてＡｒガスを用いた場合、Ａｒプラズマ洗浄では、Ｓｉインターポーザ１の表面にＡｒ原子を衝突させて有機物等の不純物を除去することができる。さらに、Ｓｉインターポーザ１の表面にＡｒ原子を衝突させることで、Ｓｉインターポーザ１の表面に細かな凹凸が形成されるため、これにより、後述するＮＣＦ１０との密着性を向上させることができる。
Ａｒプラズマ洗浄後、図２のステップＳ９に示す「Ｓｉインターポーザ上にＮＣＦ貼付け」を行う。すなわち、Ｓｉインターポーザ１の上面１ａにＮＣＦ（絶縁性接着材）１０を配置する。
ここで、ＮＣＦ１０は、軽剥離フィルム（材質：ＰＥＴ）と重剥離フィルム（材質：ＰＥＴ）に挟まれた三層構造か、もしくは重剥離フィルムがＮＣＦ１０の片面に貼りつけられた二層構造になっており、その三層または二層構造の状態でリールに巻かれている。そして、三層構造品の軽剥離フィルムは、重剥離フィルムに比べて容易にＮＣＦ本体から剥がれるように設計・製造されている。
次に、脱湿ベーク（図２のステップＳ５）とプラズマ洗浄処理（図２のステップＳ８）が完了したＳｉインターポーザ１にＮＣＦ１０（図５のステップＳ９参照）を供給する手順について説明する。
まず、重剥離フィルムとＮＣＦ１０を所定のサイズに切り出し、ＮＣＦ１０がＳｉインターポーザ１に接する向きでＳｉインターポーザ１の上面１ａ上に配置する（三層構造品の場合は、軽剥離フィルムを剥がしてから打ち抜く）。パンチでＮＣＦ１０を打ち抜く際、ＮＣＦ１０のバリの発生を防ぐことを目的として、ＮＣＦ１０を加熱しながら打ち抜く場合もある。この時のＮＣＦ１０の温度は、低過ぎるとバリ防止に効果がなく、高過ぎるとＮＣＦ１０の熱硬化が過度に進むため、４０℃〜８０℃程度が好ましい。
次に、ＮＣＦ１０のＳｉインターポーザ１への接着作業を行う。作業は真空ラミネート装置を用いて、０．０５ｋＰａ〜０．５ｋＰａの減圧下で、６０℃〜１００℃に加熱しながら重剥離フィルム側にダイヤフラムで０．０５ＭＰａ〜０．５ＭＰａ程度の圧力を５〜２０秒間印加することで接着する。
最後に、重剥離フィルムを取り除き、Ｓｉインターポーザ１の上面１ａにＮＣＦ１０のみが接着された状態にする。
Ｓｉインターポーザ上にＮＣＦ貼付け後、図２のステップＳ１０に示す「ＮＣＦプリベーク」を行う。すなわち、ＮＣＦ貼付け後、かつ半導体チップ搭載前に、ＮＣＦ１０のベーク処理（プリベーク：加熱処理）を行う。
具体的には、ＮＣＦ中のボイドの原因となるＮＣＦ中に含まれる過剰な溶剤と水分の除去を目的として、ＮＣＦ１０を貼り付けたＳｉインターポーザ１をベーク炉で加熱処理（ＮＣＦ１０をプリベーク）する。この加熱処理におけるＳｉインターポーザ１の温度は６０℃〜１００℃、時間は０．５〜３時間程度である。好ましくは、温度が８０℃程度であり、時間が１．５時間程度である。
これは、プリント配線基板９をベーク処理（図２のステップＳ５のベーク）する時の温度（例えば１５０℃）に比べて低い温度であり、かつ時間もプリント配線基板９のベーク処理の時の時間（例えば４．５時間）に比べて短い時間である。
ＮＣＦ１０のプリベークでは、温度が高過ぎる、もしくは時間が長過ぎるとＮＣＦ１０が硬化してしまい、一方、温度が低過ぎる、もしくは時間が短過ぎると十分に硬化しない（溶剤と水分の除去が不十分になる）状態となる。
したがって、ＮＣＦ１０のプリベークは、適切な範囲の温度と時間で処理を行うことが重要である。
なお、ＮＣＦ１０のプリベークにおけるベーク炉の雰囲気では、大気もしくは窒素ガス等の不活性ガスを用いてもよい。不活性ガスを使用する場合、炉内の酸素濃度は、１０％以下とすることが望ましい。
ＮＣＦプリベーク後、図２のステップＳ１１に示す「ロジックチップ／メモリチップ搭載（仮接続）」を行う。すなわち、図６のＳ１１に示すように、Ｓｉインターポーザ１の上面１ａにＮＣＦ１０を介して各半導体チップ（ロジックチップ２とメモリチップ３）を搭載（仮接続）する。
ここで、図８は図２に示す組立て手順のチップ搭載時のアライメントマークの認識方法の一例を示す平面図、図９は図２に示す組立て手順のチップ搭載時の搭載方法の一例を示す斜視図、図１０は図２に示す組立て手順のチップ搭載時の搭載方法の一例を示す斜視図である。また、図１１は図２に示す組立て手順のチップ搭載時のチップ吸着状態の一例を示す断面図、図１２は図２に示す組立て手順のフリップチップ接続時の接続前と接続後の構造の一例を示す拡大部分断面図である。
チップ搭載工程では、具体的に、図１０に示すようなフリップチップボンダ２１を用いてＮＣＦ接着済のＳｉインターポーザ１に半導体チップ（ロジックチップ２、メモリチップ３）を搭載する。つまり、ＮＣＦ接着済みのＳｉインターポーザ１を、フリップチップボンダ２１のステージ２０に吸着等の手段を用いて固定する。なお、フリップチップボンダ２１のステージ２０に固定されている時のＳｉインターポーザ１の温度は、高すぎるとＮＣＦ１０が、半導体チップの搭載ができなくなるほどに硬化するまでの時間が短くなり、逆に、低すぎるとＮＣＦ１０の粘度が高いために半導体チップの搭載が難しくなることと、半導体チップを搭載した際のボイドの発生要因になるといった悪影響がある。
そのため、ＮＣＦ１０の熱硬化反応が早まる温度は一般に１００℃程度であるので、Ｓｉインターポーザ１の温度が６０℃〜１００℃になるようにフリップチップボンダ２１のステージ２０の温度を設定する。
チップ搭載工程では、まず、図９に示すように、チップトレイ１７に収容されているロジックチップ２（メモリチップ３についても同様）のうち、ピックアップすべきロジックチップ２をコレット（チップ吸着ツール）１８によって吸着してピックアップし、その後、フリップチップボンダ２１の反転機構により、コレット１８で吸着した状態のロジックチップ２の表裏を反転させる。そして、図１０に示すようにフリップチップボンダ２１のボンディングツール１９によってロジックチップ２の裏面２ｂを吸着保持し、この状態でロジックチップ２をステージ２０によって保持されたＳｉインターポーザ１上に搬送する。
そして、上方からの図示しないカメラで図８に示すＳｉインターポーザ１のアライメントマーク（マーク）１ｅを認識し、一方、下方からの図示しないカメラでロジックチップ２のアライメントマークを認識し、それぞれの認識結果に基づいてロジックチップ２とＳｉインターポーザ１の位置決めを行う。
なお、図８に示すように、Ｓｉインターポーザ１の位置を認識するためのアライメントマーク１ｅは、Ｓｉインターポーザ１の上面１ａにおいて、チップ搭載領域１ｆに配置されたＮＣＦ１０の外側の位置に形成されている。このようにＮＣＦ１０の外側の位置にアライメントマーク１ｅが形成されているため、ＮＣＦ１０を貼り付けた後で、かつロジックチップ２を搭載する直前であっても、Ｓｉインターポーザ１のアライメントマーク１ｅを認識することができる。
これにより、ロジックチップ２とＳｉインターポーザ１との位置合わせを高精度に行うことができる。
以上により、フリップチップボンダ２１のボンディングツール１９によってロジックチップ２を吸着保持した状態で、さらにロジックチップ２とＳｉインターポーザ１との位置合わせが行われた状態でＳｉインターポーザ１上にロジックチップ２を搭載する。
この時、フリップチップボンダ２１のボンディングツール１９は、ロジックチップ２と、ＮＣＦ１０を接着したＳｉインターポーザ１との接触を検知すると、図１２に示すように、ロジックチップ２に荷重を印加してロジックチップ２をＳｉインターポーザ１側に押し込む。そして、チップ側に形成された柱状のＣｕピラー４と、Ｓｉインターポーザ１側の電極端子であり、かつ貫通ビア１ｃと接続する端子部（電極）１ｈとを接触させ、チップ側に形成された柱状のＣｕピラー４の先端の半田１３を変形させる（図１２の搭載後参照）。
そして、変形させた接続後の形状と、リフロー処理後の接続部の形状とでロジックチップ２とＳｉインターポーザ１との隙間部の距離がほとんど同じになるため、ロジックチップ２がＳｉインターポーザ１に多少傾いて搭載されたとしても全ての柱状のＣｕピラー４がＳｉインターポーザ１の上記電極端子（端子部１ｈ）と十分に接触できるようにロジックチップ２を搭載することができる。
具体的には、柱状のＣｕピラー４の先端の半田１３が変形してその高さが変形前より５μｍ〜１５μｍ低くなるようにロジックチップ２に印加する荷重、温度とそれらの印加時間を調整する。
この時の上記電極端子（端子部１ｈ）の温度は、半田溶融温度（半田１３の溶融温度）に対してそれ未満の温度の範囲でなるべく高い温度であることが好ましい。すなわち、ロジックチップ２とＳｉインターポーザ１とを位置合わせした後、図１２に示すように、複数のＣｕピラー４のそれぞれの先端に塗布された半田１３の溶融温度より低い温度で、かつなるべく高い温度で半田１３のそれぞれを加熱・加圧して変形させ、これにより、半田１３のそれぞれに複数の端子部１ｈのそれぞれをめり込ませる。つまり、半田１３を溶かさない程度の温度でＣｕピラー４を端子部１ｈに対して押し込む。
具体的には、錫銀系の無鉛半田の場合、半田の融点が２３０℃程度であるから、搭載動作時の接続部の温度は２００℃〜２２０℃程度が良い。フリップチップボンダ２１のボンディングツール１９の温度は、上げ下げするとタクトタイムの悪化に繋がる可能性があるため一定に保つことが好ましい。
なお、Ｓｉインターポーザ１の貫通ビア１ｃに接続する上記端子部（電極）１ｈの構造は、図１２の搭載前に示すように、Ｎｉめっき１ｇの表面に、半田１３が固相拡散する金属、例えばＡｕめっき１４が形成されたものであり、チップ側のＣｕピラー４とＳｉインターポーザ１側の端子部（電極）１ｈとの接続は、半田１３とＡｕめっき１４とによって行われる。
以上により、ロジックチップ２がＳｉインターポーザ１に対して仮接続される。同様の方法でメモリチップ３についても仮接続を行う。ただし、メモリチップ３の３段の積層については予め行っておき、１段目と２段目、および２段目と３段目との間の隙間部にはそれぞれ後付け（後注入）方式によってアンダーフィル６ｂが注入される。
なお、本実施の形態のチップ搭載工程では、図１１に示すように、ロジックチップ２をフリップチップボンダ２１のボンディングツール（ヘッド）１９の吸着面１９ａによって吸着保持して図１０に示すＳｉインターポーザ１の上面１ａにロジックチップ２を搭載する。
この時、図１１に示すように、ボンディングツール１９の吸着面１９ａの平面サイズは、ロジックチップ２の裏面２ｂの平面サイズより小さくなっている。ただし、ボンディングツール１９の吸着面１９ａの平面サイズは、ロジックチップ２の裏面２ｂの平面サイズと同じであってもよい。
ロジックチップ／メモリチップ搭載後、図２のステップＳ１２（図６のステップＳ１２）に示す「リフロー（本接続）」を行う。ここでは、ロジックチップ２およびメモリチップ３が搭載されたＳｉインターポーザ１と、ＮＣＦ１０とをリフローによって加熱して、Ｓｉインターポーザ１の複数の端子部１ｈのそれぞれと、ロジックチップ２の複数の電極パッド２ｃ（図１参照）のそれぞれとを複数のＣｕピラー４および半田１３を介して電気的に接続する。
その際、図１２に示すように、ＮＣＦ１０が先付け方式により、予めＳｉインターポーザ１の上面１ａに配置されているため、複数のＣｕピラー４のそれぞれの周囲にＮＣＦ１０を配置した状態で複数の端子部１ｈのそれぞれと、複数の電極パッド２ｃのそれぞれとを複数のＣｕピラー４を介して電気的に接続する（本接続する）。
具体的には、チップ搭載工程を経たことにより、ロジックチップ２およびメモリチップ３がそれぞれ搭載されたＳｉインターポーザ１とこのＳｉインターポーザ１を支持するプリント配線基板９とを、コンベア式のリフロー炉でリフロー処理する。なお、ロジックチップ２およびメモリチップ３のそれぞれは、各チップ表面の柱状のＣｕピラー４とＳｉインターポーザ１側の端子部１ｈとの接続が、ＮＣＦ１０の保持力と、柱状のＣｕピラー４とＳｉインターポーザ１の端子部１ｈとの接続によって保持された状態となっている。
これにより、Ｓｉインターポーザ１の端子部１ｈに半田付けを行って合金層の形成を促進してロジックチップ２（メモリチップ３も同様）とＳｉインターポーザ１を物理的にもより強固に接続する。
ここで、図１３は図２に示す組立て手順のリフロー時における温度プロファイルの一例を示すグラフ図である。
図１３に示すように、温度プロファイルとしては、半導体チップが搭載されたＳｉインターポーザ１がリフロー炉内に入り温度が上昇し始めてからなるべく早くピーク温度に到達する温度プロファイルが望ましい。これは、より早いタイミングで半田溶融温度へ到達させることで、ＮＣＦ１０の硬化率がなるべく低い時点で半田を溶融させることができ、半導体チップとＳｉインターポーザ１の接続部の半田の形状が溶融した半田の表面張力によって滑らかさを持つことを期待できるためである。なお、図１３中、線分Ａは、先にリフロー炉に入った部分のプロファイルを示しており、一方、線分Ｂは、後からリフロー炉に入った部分のプロファイルを示している。
接続部の形状が滑らかな形状であることは、一般的に熱応力等の応力の集中を緩和できるため、接続部の信頼性の向上を期待できる。具体的には温度上昇開始〜ピーク温度到達が１００秒以内とするのがよい。ピーク温度は、半田溶融温度以上とする必要があるが、高すぎると過剰な熱負荷が掛ることになるため、２３０℃〜２６０℃の範囲に設定する。リフローの方式は、半導体の組立てで一般的な熱風方式あるいは赤外線方式で行うことができる。窒素ガスなどの不活性ガスを使用してもよい。
実際のリフロー工程の運用の一例を記載する。半導体チップが搭載されたＳｉインターポーザ１をリフロー炉に投入する際は、Ｓｉインターポーザ１の所定の方向がコンベアの進行方向と一致する向きでＳｉインターポーザ１を配置する。この時、Ｓｉインターポーザ１を隣り合わせで２つ配置してもよい。また、Ｓｉインターポーザ１は前のＳｉインターポーザ１が搬送され次第順次投入することが可能である。リフロー炉のコンベアスピードは炉の仕様に依るが、例えば１〜２ｍ／分で送りながら上記温度プロファイルを実現できるリフロー炉が一般的なリフロー炉として存在している。この場合、リフロー炉への投入回数は１〜３回／分が可能となる。具体的なリフロー工程のタクトタイムを計算すると、１枚のＳｉインターポーザ１から３０個の半導体装置を組み立てることができ、２枚同時投入で、投入回数２回／分とした場合、リフローのタクトタイムは０．５秒／ＩＣとなる。
リフロー（本接続）後、図２のステップＳ１３（図６のステップＳ１３）に示す「ＮＣＦキュアベーク」を行う。ここでは、リフローを終え、かつ半導体チップが搭載されたＳｉインターポーザ１を有するプリント配線基板９を金属製のマガジンに収納するなどしてベーク炉で加熱処理し、これによってＮＣＦ１０を硬化させるキュアベークを行う。
このキュアベークにより、ＮＣＦ１０の硬化反応率を９５％以上にする。キュアベークの条件はＮＣＦ１０によって異なるが、例えば温度は１５０℃〜２００℃、好ましくは１８０℃、時間は２０〜６０分程度、好ましくは２０分（サンプルの実際の温度が前述の温度になっている時間）である。なお、キュアベークする際のベーク炉の雰囲気は大気もしくは窒素ガス等の不活性ガスを流してもよい。
ＮＣＦキュアベーク後、図２のステップＳ１４（図６のステップＳ１４）に示す「リッド接着材塗布＋リッド貼付け」を行う。
ここでは、図６のステップＳ１４に示すように、リッド７の縁部７ａとプリント配線基板９とを接着材１１によって接続し、さらに、ロジックチップ２の裏面２ｂとリッド７の天井部７ｂとを、かつ３段目のメモリチップ３の裏面３ｂとリッド７の天井部７ｂとをそれぞれ接着材１１によって接続する。
リッド接着材塗布＋リッド貼付け後、図２のステップＳ１５（図７のステップＳ１５）に示す「リッド接着材のキュアベーク」を行う。ここでは、リッド７の接着材１１を加熱してベーク処理を行う。
リッド接着材のキュアベーク後、図２のステップＳ１６（図７のステップＳ１６）に示す「ＢＧＡボール搭載＋リフロー＋フラックス洗浄」を行う。ここでは、図７のステップＳ１６に示すように、プリント配線基板９の下面９ｂに複数のＢＧＡボール８をリフローによって取り付け、その後、各ＢＧＡボール８の表面に形成されたフラックス１５を洗浄（フラックス洗浄）して除去する。
これにより、本実施の形態の図１に示すＢＧＡ５の組立て完成となる。
次に、本実施の形態の半導体装置の組立てのフリップチップ接続のメカニズムについて説明する。
各半導体チップの表面に形成された柱状の突起電極（Ｃｕピラー４）は、半導体チップのアルミニウム（Ａｌ）パッド上にＵＢＭ（Under Bump Metal）、Ｃｕ、半田の順にめっき形成されたものである。Ｃｕと半田の間にＮｉ層を形成してもよい。半田めっきの後にはリフロー処理が行われるため、柱状の突起電極の先端の半田１３は、丸みを帯びた形状となっている。
加えて、半田は他の金属より比較的柔らかく、特に半導体チップをＳｉインターポーザ１に搭載する際の半田融点に近い温度域では、半田の硬度が下がり変形しやすくなる。このため、柱状の突起電極の先端の半田１３をＳｉインターポーザ１の端子部１ｈに接触させると、まず柱状の突起電極の先端の半田１３が変形する。この変形と同時に、柱状の突起電極（Ｃｕピラー４）の先端の半田１３とＳｉインターポーザ１の端子部１ｈとの間で固相拡散を起こし、半導体チップをＳｉインターポーザ１に固定する接続力を得る。
それに加えてＮＣＦ１０の熱硬化反応を促進させることによっても半導体チップをＳｉインターポーザ１に固定する力を得る。その具体的なＮＣＦ１０の硬化反応率（ここでは、チップ仮接続時の硬化反能率）は、５０％〜８０％とするのがよい。硬化反応率が低過ぎると、半導体チップをＳｉインターポーザ１に固定する能力が不十分となる。一方で、仮接続時に硬化反応率を高めると次工程であるリフロー工程での半田の表面張力による接続部の形状変化が期待しづらくなる。硬化反応率を５０％〜８０％とすることにより、後の工程で半田溶融した際の錫（Ｓｎ）等の流出を防ぐことができる。また、樹脂の流出も防ぐことができる。
チップの搭載（仮接続）は、半田を溶融させないことと、金属間の固相拡散をできるだけ促進させることと、ＮＣＦ１０の熱硬化反応を効率よく進めるために、半田が溶融しない範囲でなるべく高い温度で搭載を行うことが望ましい。
また、柱状の突起電極（Ｃｕピラー４）と基板の電極端子（端子部１ｈ）との固相拡散、およびＮＣＦ１０を熱硬化させることで得られる固定力が弱いと、ステージ２０からの吸着が解除されてリフロー工程に移る際に、例えば振動等によって、柱状の突起電極（Ｃｕピラー４）とＳｉインターポーザ１の端子部１ｈとが離れてしまう。
その場合には、リフローを行っても半導体チップとＳｉインターポーザ１とを電気的に接続することが難しくなる。
さらに、搭載される半導体チップの温度は、Ｓｉインターポーザ１の温度より１００℃以上高いため、Ｓｉインターポーザ１を吸着するステージ２０の材質が熱伝導に優れるものであると、半導体チップとＳｉインターポーザ１の接続部、およびＮＣＦ１０を加熱して固相拡散を進めることや、ＮＣＦ１０の硬化率を高めることにより時間を要してしまう。したがって、フリップチップボンダ２１の吸着用のステージ２０には、比較的熱伝導率の低いセラミック材料やガラス材料を使うのが好ましい。
本実施の形態の半導体装置の製造方法によれば、以下の効果を得ることができる。
すなわち、Ｓｉインターポーザ１にＮＣＦ１０を貼付ける前にＳｉインターポーザ１の表面をプラズマ洗浄することにより、Ｓｉインターポーザ１の表面（上面１ａ）に付着している不純物等を除去することができる。Ｓｉインターポーザ１の汚染は、例えばベーク工程等で発生するものである。つまり、基板や樹脂等の有機材料を加熱処理すると、様々な化学物質が放出され、組立てにおけるツールや部品等に付着し、その結果、製品（半導体装置）の品質が低下するとともに信頼性も低下する。
そこで、本実施の形態のように、ＮＣＦ１０をＳｉインターポーザ１に貼付ける前にＳｉインターポーザ１の表面をプラズマ洗浄することにより、Ｓｉインターポーザ１の表面に付着している不純物等を除去することができ、これにより、Ｓｉインターポーザ１の表面とＮＣＦ１０との密着性を向上させることができる。
その結果、Ｓｉインターポーザ１とＮＣＦ１０とが剥離しにくくなり、ＢＧＡ５の品質や信頼性を向上させることができる。
また、半導体チップをＳｉインターポーザ１に搭載した際には、半導体チップの下からＮＣＦ１０が押し出されて、半導体チップの側面を這い上がり、半導体チップを吸着保持するボンディングツール１９にＮＣＦ１０が付着する可能性がある。そのため、半導体チップを吸着保持、搭載、加熱、荷重印加するボンディングツール１９については、ＮＣＦ１０のボンディングツール１９への付着を防ぐために、図１１に示すように、ボンディングツール１９の吸着面１９ａの平面サイズを半導体チップの平面サイズと同じか、もしくは半導体チップの平面サイズより僅かに小さくしている。例えば、ボンディングツール１９の吸着面１９ａの平面サイズを半導体チップの平面サイズよりチップ一辺当たり０．２ｍｍ程度小さくする。
つまり、半導体チップを搭載した際に、半導体チップの下から側面に亘って押し出されるＮＣＦ１０の量は、半導体チップの平面サイズとＮＣＦ１０の厚さに依存し、押し出される量が多いと、半導体チップを搭載するボンディングツール１９にＮＣＦ１０が付着しやすくなる。また、半導体チップの厚さが厚いとＮＣＦ１０がボンディングツール１９に付着しづらく、逆に厚さが薄くなると付着しやすくなる。
そこで、本実施の形態では、図１１に示すように、ボンディングツール１９の吸着面１９ａの平面サイズが、ロジックチップ２の裏面２ｂの平面サイズより小さいか、もしくは同じ大きさとなっており、これにより、チップ搭載時に、ロジックチップ２の下からＮＣＦ１０が押し出されて半導体チップの側面を這い上がったとしてもＮＣＦ１０が吸着面１９ａに付着することを防止できる。
その結果、ボンディングツール１９の吸着面１９ａがＮＣＦ１０で汚れることを防止でき、また、吸着面１９ａの汚れが半導体チップに付着すること等も防止することができる。これにより、半導体装置（ＢＧＡ５）の品質や信頼性を向上することができる。
また、本実施の形態の半導体装置の組立てでは、リフローによりチップ表面に形成された柱状のＣｕピラー４の先端の半田１３を溶融して、半導体チップとＳｉインターポーザ１との電気的接合を行うため、１チップずつ順番に加熱、半田付け、冷却を行って半導体チップと基板とを接続するＮＣＦ工法よりも接続部を均一に加熱することができる。そのため、同一チップ内における半導体チップとＳｉインターポーザ１との接続の出来栄えの均一性を高くすることができ、半導体装置（ＢＧＡ５）において高い接続品質を得ることができる。
特に、半導体チップの四隅は放熱が行われやすく、同一チップ内で場所によって半田の接続部の出来栄えにばらつきが生じ易いが、本実施の形態では、接続部を均一に加熱することができるため、均一性を高くして半導体装置（ＢＧＡ５）の高い接続品質を得ることができる。
次に、本実施の形態の半導体装置の組立ての生産効率に関する効果を説明する。本願発明者が比較検討した技術では、半導体チップを基板に搭載する際に、半田溶融温度以上の温度への加熱、半田付け、半田溶融温度以下への冷却を行っている。そのため、その分長い時間がかかっていた。具体的には、７秒〜１０秒／ＩＣを要していた。
これに対して本実施の形態では、半導体チップをＳｉインターポーザ１に搭載する際には、加熱、半田付け、冷却を行なわず、半田溶融はリフロー炉で行うため工程数は増えるが、搭載工程は短時間で済む。また、リフロー炉は処理能力が高いため、結果として本実施の形態の半導体装置の製造方法は、比較検討を行った技術よりタクトタイムが短縮され、生産効率を高めることができる。ＮＣＦ１０は一般的に速硬化型の樹脂として開発されており、２２０℃では約３秒で本実施の形態の工法を実現するのに十分な約７０％の硬化率に達する。
そして、チップの搭載工程は、チップピックアップや搭載位置認識を含めて５秒／ＩＣのタクトタイムが期待できる。リフロー工程のタクトタイムは前述のとおり０．５秒／ＩＣ程度が期待できるため、本実施の形態の工法だと、１つの半導体装置を生産するための、フリップチップボンディング工程におけるタクトタイムは５．５秒が期待できる。これにより、比較検討を行った工法に対して３０％程度のタクトタイムの短縮を実現することができる。
また、本実施の形態の半導体装置の製造方法は、上述のように生産効率を高めることができるため、製造コストの低減化を図ることができる。
また、本実施の形態の半導体装置の組立ては、ＮＣＦ１０を先付けするため、フリップチップ接続の接続部が最初の段階から樹脂（ＮＣＦ１０）によって覆われる。これにより、上記接続部にかかる熱応力の低減化を図ることができる。その結果、上記接続部にクラックが形成されることを低減でき、半導体装置（ＢＧＡ５）の接続信頼性を向上させることができる。
（変形例）
図１４は実施の形態のＮＣＦ供給方法における第１変形例を示す断面図と斜視図、図１５は実施の形態のＮＣＦ供給方法における第２変形例を示す斜視図、図１６は実施の形態のＮＣＦ供給方法における第３変形例を示す斜視図である。
第１〜第３変形例は、ＮＣＦ１０の基板への形成方法について説明するものである。
図１４に示す第１変形例は、フィルム上のＮＣＦ１０をウエハ（チップ、基板）２２側に供給する方法を示すものである。
まず、ＮＣＦ準備を行う。ここでは、ベースフィルム１０ａにＮＣＦ１０が貼付けられ、さらにその上にカバーフィルム１０ｂが貼付けられたＮＣＦ１０を準備する。次に、カバーフィルム剥離により、ＮＣＦ１０からカバーフィルム１０ｂを剥がす。その後、ウエハ上にＮＣＦ積層を行う。例えば、ダイシング工程の間に、ウエハ２２の回路面に、ウエハ２２と同サイズにカット（ＮＣＦ切断）したＮＣＦ１０をラミネートする。
この時のＮＣＦ１０の厚さや貼付け条件は実施の形態で述べた条件と同様である。そして、ウエハダイシング工程では、ＮＣＦ１０と半導体チップを同時に切断して個片化する。その後、ＮＣＦ付きの半導体チップはダイシングシートからピックアップされ、Ｓｉインターポーザやプリント配線基板に搭載される。
図１４に示すＮＣＦ形成方法によれば、ウエハレベルでＮＣＦ貼付けを行うことにより、一度のラミネート作業でＮＣＦ１０を供給できる半導体チップの数を多くすることができる。
次に、図１５に示す第２変形例について説明する。
第２変形例は、液状樹脂２３を多数個取り基板２４にスキージ２５によって印刷してＢステージ化することでＮＣＦ１０を形成する方法である。
まず、樹脂印刷において、印刷用のマスク２６を配置した多数個取り基板２４に、液状樹脂２３をスキージ２５によって印刷する。その後、ベークにおいて、ステージ２７上に配置した多数個取り基板２４をベーク処理してＢステージ化する。これにより、多数個取り基板２４上に複数のＮＣＦ１０を形成する。
図１５に示すＮＣＦ形成方法によれば、多数個取り基板２４に印刷方式でＮＣＦ１０を形成することで、印刷方式は生産効率が高いため、効率良く多数個取り基板２４上にＮＣＦ１０を形成することができる。さらに、印刷用のマスク２６のデザインによって場所を選択してＮＣＦ１０を供給できるため、材料の使用効率も高くすることができる。
次に、図１６に示す第３変形例について説明する。
第３変形例は、ウエハ２２（チップもしくはプリント配線基板でもよい）にペースト状樹脂２８を印刷してＮＣＦ１０を形成する方法である。
まず、樹脂印刷において、印刷用のマスク２６とスキージ２５を使用して、ダイシング前のウエハ（またはプリント配線基板）２２にペースト状樹脂２８を印刷する。その後、ベークにおいて、ステージ２７上でウエハ２２のベーク処理を行ってペースト状樹脂２８をＢステージ化する。これにより、ウエハ２２上にＮＣＦ１０を形成する。
図１６に示すＮＣＦ形成方法によれば、ウエハ２２に印刷方式でＮＣＦ１０を形成することで、印刷方式は生産効率が高いため、効率良くウエハ２２上にＮＣＦ１０を形成することができる。
さらに、上記同様、印刷用のマスク２６のデザインによって場所を選択してＮＣＦ１０を供給できるため、材料の使用効率も高くすることができる。
図１７は実施の形態の第４変形例の半導体装置の構造を示す断面図、図１８は図１７に示す半導体装置の組立てにおけるＮＣＦ供給状態を示す断面図、図１９は図１７に示す半導体装置の組立てにおけるフリップチップ接続状態を示す断面図、図２０は図１９に示すフリップチップ接続時の接続前と接続後の構造を示す拡大部分断面図である。
図１７に示す第４変形例は、チップ支持基板であるプリント配線基板２９上にシリコンチップ（半導体チップ）３０がフリップチップ接続によって搭載されたＢＧＡ（半導体装置）３２であり、プリント配線基板２９とシリコンチップ３０との間には、先付け方式によって配置されたＮＣＦ１０が充填されている。
なお、プリント配線基板２９の上面側には、シリコンチップ３０が、柱状の突起電極である複数のＣｕピラー４を介してフリップチップ接続されており、一方、下面側には、ＢＧＡ３２の外部接続用端子である複数のＢＧＡボール８が設けられている。
次に、ＢＧＡ３２の組立てについて説明する。
なお、ＢＧＡ３２の組立てでは、マトリクス基板である多数個取り基板３１を用いて組み立てる場合を説明する。
まず、図１８に示す多数個取り基板３１の表面をプラズマ洗浄する。ここでのプラズマ洗浄は、実施の形態の図２のステップＳ８に示すＡｒプラズマ洗浄と同じである。つまり、後の工程でＮＣＦ１０を配置する多数個取り基板３１の表面をプラズマ洗浄する。これにより、多数個取り基板３１の表面（特に上面）の不純物や汚れを取り除くことができる。
プラズマ洗浄後、図１８に示すように多数個取り基板３１の上面のチップ搭載部にＮＣＦ１０を配置する。なお、ＮＣＦ１０の配置については、ＮＣＦ１０のパンチでの打ち抜きとＮＣＦ１０の搭載の動作とを、多数個取り基板３１の全てのチップ搭載部に対してＮＣＦ１０の配置が完了するまで作業を繰り返す。
ＮＣＦ配置後、図１９に示すようにＮＣＦ１０を介して上方からシリコンチップ３０を搭載する。
この時、図２０の搭載前に示すように、シリコンチップ３０のＣｕピラー４と、プリント配線基板２９の電極２９ａとを位置合わせし、その後、シリコンチップ３０に荷重を印加してシリコンチップ３０をプリント配線基板２９側に押し込む。
そして、チップ側に形成された柱状のＣｕピラー４と、プリント配線基板２９側の電極２９ａとを接触させ、図２０の搭載後に示すように、チップ側に形成された柱状のＣｕピラー４の先端の半田１３を変形させる。
この時、電極２９ａの表面には、Ａｕめっき１４が形成されているため、半田１３に電極２９ａがめり込むことで、半田１３と電極２９ａの表面のＡｕめっき１４とが接触した状態となる。
なお、図２０に示すチップ搭載を行う際には、複数のＣｕピラー４のそれぞれの先端に塗布された半田１３の溶融温度より低い温度で半田１３のそれぞれを加熱して、半田１３のそれぞれに複数の電極２９ａのそれぞれをめり込ませる（半田１３を変形させる）。
また、多数個取り基板３１におけるチップ搭載の動作としては、１つの多数個取り基板３１上で搭載動作を繰り返して、多数個取り基板３１の所定の箇所（チップ搭載部）へのチップ搭載を行う。
チップ搭載後、半田１３にＡｕめっき１４が接触した状態でリフローを行うことで、半田１３が溶融し、半田１３とＡｕめっき１４とが電気的に接続される。すなわち、チップ側のＣｕピラー４と基板側の電極２９ａとが電気的に接続されて、フリップチップ接続が完了する。
以上のように、プリント配線基板２９にフリップチップ接続を行うＢＧＡ３２の組立てにおいても、多数個取り基板３１（プリント配線基板２９）にＮＣＦ１０を貼付ける前に多数個取り基板３１の表面をプラズマ洗浄することにより、多数個取り基板３１の表面（上面）に付着している不純物等を除去することができる。
これにより、多数個取り基板３１（プリント配線基板２９）の表面とＮＣＦ１０との密着性を向上させることができる。
その結果、多数個取り基板３１（プリント配線基板２９）とＮＣＦ１０とが剥離しにくくなり、ＢＧＡ３２の品質や信頼性を向上させることができる。
なお、ＢＧＡ３２のその他の組立て方法や、その他の効果については、実施の形態のＢＧＡ５の組立て方法や効果と同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記第４変形例では、多数個取り基板（マトリクス基板）３１を用いてＢＧＡ３２を組立てる場合を説明したが、多数個取り基板３１ではなく、予め個片化された個片基板を用いて組立ててもよい。
また、上記実施の形態では、インターポーザ（第２基板）がＳｉ（シリコン）からなるＳｉインターポーザの場合を説明したが、上記インターポーザは、例えば、ガラス材を主成分とするガラスインターポーザや有機材を主成分とする有機インターポーザ等であってもよい。
上記ガラスインターポーザは、ガラス材をコア材としており、ガラス材は絶縁性が高いため、高周波でも減衰が少ないという効果を得ることができる。さらに、ガラスインターポーザは、Ｓｉインターポーザに比べてコストが安価であり、ガラスインターポーザを用いることにより、基板コストの低減化を図ることができる。
また、上記有機インターポーザは、例えば、配線のLine/spaceを５μｍ/５μｍ以下とすることができ、従来のプリント配線基板に比べて配線密度を高くすることができる。また、有機インターポーザは、Ｓｉインターポーザやガラスインターポーザに比べてコストが安価であり、有機インターポーザを用いることにより、基板コストの低減化をさらに図ることができる。
１ Ｓｉインターポーザ（チップ支持基板、第２基板）
１ａ 上面
１ｂ 下面
１ｃ 貫通ビア
１ｄ 配線層
１ｅ アライメントマーク
１ｆ チップ搭載領域
１ｇ Ｎｉめっき
１ｈ 端子部（電極）
２ ロジックチップ（半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ 電極パッド
３ メモリチップ（半導体チップ）
３ａ 主面
３ｂ 裏面
３ｃ 貫通ビア
４ Ｃｕピラー（突起電極、柱状電極）
５ ＢＧＡ（Ball Grid Array 、半導体装置）
６ａ，６ｂ アンダーフィル
７ リッド
７ａ 縁部
７ｂ 天井部
８ ＢＧＡボール（外部接続用端子、外部電極端子）
９ プリント配線基板（第１基板）
９ａ 上面
９ｂ 下面
９ｃ ビア
９ｄ 内部配線
１０ ＮＣＦ（絶縁性接着材）
１０ａ ベースフィルム
１０ｂ カバーフィルム
１１ 接着材
１２ 半田ボール
１３ 半田
１４ Ａｕめっき
１５ フラックス
１６ フラックス転写板
１７ チップトレイ
１８ コレット
１９ ボンディングツール（ヘッド）
１９ａ 吸着面
２０ ステージ
２１ フリップチップボンダ
２２ ウエハ
２３ 液状樹脂
２４ 多数個取り基板
２５ スキージ
２６ マスク
２７ ステージ
２８ ペースト状樹脂
２９ プリント配線基板（チップ支持基板）
２９ａ 電極
３０ シリコンチップ（半導体チップ）
３１ 多数個取り基板
３２ ＢＧＡ（半導体装置）

Claims (15)

  1. （ａ）複数の電極が形成された上面と、前記上面と反対側の下面とを備えたチップ支持基板の前記上面をプラズマ洗浄する工程、
    （ｂ）前記（ａ）工程の後、前記チップ支持基板の前記上面に絶縁性接着材を配置する工程、
    （ｃ）前記（ｂ）工程の後、前記チップ支持基板の前記上面に前記絶縁性接着材を介して半導体チップを搭載する工程、
    （ｄ）前記（ｃ）工程の後、前記半導体チップが搭載された前記チップ支持基板と前記絶縁性接着材とをリフローによって加熱して、前記チップ支持基板の前記複数の電極のそれぞれと、前記半導体チップの複数の電極パッドのそれぞれとを複数の突起電極を介して電気的に接続する工程、
    を有し、
    前記（ｄ）工程では、前記複数の突起電極のそれぞれの周囲に前記絶縁性接着材を配置した状態で前記複数の電極のそれぞれと、前記複数の電極パッドのそれぞれとを前記複数の突起電極を介して電気的に接続する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ａ）工程の前に前記チップ支持基板をベークする工程を有し、さらに、
    前記（ｂ）工程と前記（ｃ）工程との間に、前記絶縁性接着材のベーク工程を有し、
    前記絶縁性接着材の前記ベーク工程では、前記チップ支持基板を前記ベークする工程における前記チップ支持基板のベーク温度より低い温度で前記絶縁性接着材のベークを行う、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記（ａ）工程の前に前記チップ支持基板をベークする工程を有し、さらに、
    前記（ｂ）工程と前記（ｃ）工程との間に、前記絶縁性接着材のベーク工程を有し、
    前記絶縁性接着材の前記ベーク工程では、前記チップ支持基板を前記ベークする工程における前記チップ支持基板のベーク時間より短い時間で前記絶縁性接着材のベークを行う、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記チップ支持基板の前記上面の前記絶縁性接着材の外側に形成されたマークを認識して、前記半導体チップと前記チップ支持基板とを位置合わせする、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記半導体チップと前記チップ支持基板とを位置合わせした後、前記複数の突起電極のそれぞれの先端に塗布された半田の溶融温度より低い温度で前記半田のそれぞれを加熱して変形させて、前記半田のそれぞれに前記複数の電極のそれぞれをめり込ませる、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記チップ支持基板の前記複数の電極のそれぞれの表面にＡｕめっきが形成され、前記Ａｕめっきと前記半田とを接続する、半導体装置の製造方法。
  7. （ａ）第１基板に、複数の電極が形成された上面および前記上面と反対側の下面を備えた第２基板を搭載する工程、
    （ｂ）前記（ａ）工程の後、前記第１基板をベークする工程、
    （ｃ）前記（ｂ）工程の後、前記第２基板の前記上面をプラズマ洗浄する工程、
    （ｄ）前記（ｃ）工程の後、前記第２基板の前記上面に絶縁性接着材を配置する工程、
    （ｅ）前記（ｄ）工程の後、前記第２基板の前記上面に前記絶縁性接着材を介して半導体チップを搭載する工程、
    （ｆ）前記（ｅ）工程の後、前記半導体チップが搭載された前記第２基板と前記絶縁性接着材とをリフローによって加熱して、前記第２基板の前記複数の電極のそれぞれと、前記半導体チップの複数の電極パッドのそれぞれとを複数の突起電極を介して電気的に接続する工程、
    を有し、
    前記（ｆ）工程では、前記複数の突起電極のそれぞれの周囲に前記絶縁性接着材を配置した状態で前記複数の電極のそれぞれと、前記複数の電極パッドのそれぞれとを前記複数の突起電極を介して電気的に接続する、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記（ｄ）工程と前記（ｅ）工程との間に、前記絶縁性接着材のベーク工程を有し、前記絶縁性接着材の前記ベーク工程では、前記（ｂ）工程における前記第１基板のベーク温度より低い温度で前記絶縁性接着材のベークを行う、半導体装置の製造方法。
  9. 請求項７に記載の半導体装置の製造方法において、
    前記（ｄ）工程と前記（ｅ）工程との間に、前記絶縁性接着材のベーク工程を有し、前記絶縁性接着材の前記ベーク工程では、前記（ｂ）工程における前記第１基板のベーク時間より短い時間で前記絶縁性接着材のベークを行う、半導体装置の製造方法。
  10. 請求項７に記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記第２基板の前記上面の前記絶縁性接着材の外側に形成されたマークを認識して、前記半導体チップと前記第２基板とを位置合わせする、半導体装置の製造方法。
  11. 請求項７に記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記半導体チップと前記第２基板とを位置合わせした後、前記複数の突起電極のそれぞれの先端に塗布された半田の溶融温度より低い温度で前記半田のそれぞれを加熱して変形させて、前記半田のそれぞれに前記複数の電極のそれぞれをめり込ませる、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記第２基板の前記複数の電極のそれぞれの表面にＡｕめっきが形成され、前記Ａｕめっきと前記半田とを接続する、半導体装置の製造方法。
  13. 請求項７に記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記半導体チップをフリップチップボンダのヘッドの吸着面によって吸着保持して前記第２基板の前記上面に前記半導体チップを搭載し、
    前記ヘッドの前記吸着面の平面サイズは、前記半導体チップの平面サイズと同じ、もしくはそれより小さい、半導体装置の製造方法。
  14. 請求項７に記載の半導体装置の製造方法において、
    前記第２基板は、シリコンからなる基板であり、
    前記複数の突起電極のそれぞれは、Ｃｕを主成分とする合金からなる柱状電極である、半導体装置の製造方法。
  15. 請求項７に記載の半導体装置の製造方法において、
    前記（ｃ）工程の前記プラズマ洗浄は、アルゴンガスまたは酸素によってプラズマを発生させて行う、半導体装置の製造方法。
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