JP2009110995A - 3次元実装方法及び装置 - Google Patents
3次元実装方法及び装置 Download PDFInfo
- Publication number
- JP2009110995A JP2009110995A JP2007278570A JP2007278570A JP2009110995A JP 2009110995 A JP2009110995 A JP 2009110995A JP 2007278570 A JP2007278570 A JP 2007278570A JP 2007278570 A JP2007278570 A JP 2007278570A JP 2009110995 A JP2009110995 A JP 2009110995A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- bonding
- electrode
- substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81815—Reflow soldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
- H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】
3次元実装工法の1つであるCOW工法では全数チップの組み立てに極めて長い時間を要する、半田接合が使えない、樹脂封止に長い時間を要する、封止樹脂に気泡が混入するなどの問題があった。
【解決手段】
本発明は3次元実装工法の1つであるCOW工法の改良発明である。半田バンプが設けられたICチップの電極と基板の電極を接合に際しICチップの電極と基板の電極の接合を仮接合と本接合の二段階で実現する方法、装置を提案する。仮接合はICチップまたは基板に機械的圧力を加えて半田バンプの一部を変形させて行うことを特徴とする。本接合はICチップおよび基板全体を加熱し、リフロー接合し半田バンプの溶融に伴う半田のセルフアライメントを利用することを特徴とする。
【選択図】 図1
3次元実装工法の1つであるCOW工法では全数チップの組み立てに極めて長い時間を要する、半田接合が使えない、樹脂封止に長い時間を要する、封止樹脂に気泡が混入するなどの問題があった。
【解決手段】
本発明は3次元実装工法の1つであるCOW工法の改良発明である。半田バンプが設けられたICチップの電極と基板の電極を接合に際しICチップの電極と基板の電極の接合を仮接合と本接合の二段階で実現する方法、装置を提案する。仮接合はICチップまたは基板に機械的圧力を加えて半田バンプの一部を変形させて行うことを特徴とする。本接合はICチップおよび基板全体を加熱し、リフロー接合し半田バンプの溶融に伴う半田のセルフアライメントを利用することを特徴とする。
【選択図】 図1
Description
本発明は、半導体素子実装方法及び装置に関する。
従来の半導体実装方法における三次元実装方法には代表的な方法としてWOW工法(Wafer On Wafer)、COW工法(Chip On Wafer)、COC工法(Chip On Chip)の3つの方法がある。
WOW工法は分割してチップになる回路部分が作り込まれた複数のウエハーを上下に積み重ね接合する方法である。不良品部分を取り除いたウエハーを扱うことは出来ないので、不良品が混じったウエハーをそのまま積み重ねなければならない。あらかじめ良品のチップのみを扱うKGD(Known Good Die)は扱えない。そのため不良品率が掛け合わせられ、結果として組み立て品の良品率が大幅に低下する。またサイズが異なるウエハーの接合は勿論出来ない。サイズの異なるチップの接合を行うにも、ウエハーの使用効率が低下する問題がある(大きいサイズのチップの配列ピッチに小さいサイズのチップのそれを合わせる必要があるから)。回路部分が作り込まれたウエハー同士の絶縁層部分や電極部分を接合するためには表面平坦化や表面洗浄や表面活性化などの前処理や高温高圧の接合条件が必要とされる。そのための設備は高真空、高温・高圧力、高精度アライメントなどが必要とされる。
COW工法は分割してチップになる回路部分が作り込まれた一枚目のウエハー上に、一個に分割されたいわゆるチップを積み重ね接合する方法である。一枚目のウエハーの不良品部分を除き、その他の良品部分にチップを搭載し、さらにその上に次のチップを搭載する。このように次々とチップを積み重ねる。予め検査し良品と判明しているチップを積み重ねる。事前の検査で不良品と判明したチップは積み重ねない。
つまり、WOW工法の場合と異なり、良品のみを利用できる(即ちKGDが扱える)利点がある。1枚目のウエハー上に2層目になるチップを1個づつ積み重ね、そしてバンプを介して接合する。金金接合や金錫接合などの手段を用い、高温、高圧に加熱加圧して接合する。次いで3層目になるチップを2層目のチップ上に積み重ね、バンプを介して金金接合や金錫接合などで接合する。これを順次繰り返すので、全数チップ組み立てには長い時間を要する。
上記の半導体実装方法は高速高精度の設備が多数台数必要とする。また従来のCOW工法では低融点金属接合、例えば半田接合が使えないという問題点があった。例えば隣り合うチップの一方を半田接合し、次に隣のチップを半田接合すると、2度目の接合の際に最初の半田接合部が熱履歴を受け、接合が剥離する或いは劣化する。上下に積み重ねた場合も同様であり、隣り合うチップを順次半田接合することは同じ問題が起こるので使えない。
COC工法はウエハーを分割して得たチップを1個づつ上下に積み重ねる方法である。各チップは事前に検査が可能なので、良品のみを用いて積み重ねるので不良品を持ち込むことはない。即ちKGDを取り扱える。
COC工法は1層目がウエハーでなくチップで有ることがCOW工法と相違するが、1個づつ積み重ね、1層目の上に2層目をバンプを介して金金接合や金錫接合などで接合する。次いで3層目になるチップを2層目のチップ上に積み重ね、バンプを介して金金接合や金錫接合などで接合する。これを順次繰り返すので、全数チップ組み立てにはCOW工法以上に長い時間を要する。
さらに高速高精度の設備が多数台数必要になる。3層以上を積み重ねるCOC工法では半田接合が使えない。理由は上下に積み重ねられた一組チップを半田接合し、次にその上に次のチップを半田接合すると、2度目の接合の際に最初の半田接合部が熱履歴を受け、バンプが潰れる或いは剥離する或いは接合部が劣化するなど問題が生じるからである。
本発明は3次元実装工法の一つであるCOW工法を改良する。従来のCOW工法では全数チップの組み立てに極めて長い時間を要する、半田接合が使えない、樹脂封止に長い時間を要する、封止樹脂に気泡が混入する、などの問題があった。本発明はこれらの課題を解決する。また全数チップの組み立てに極めて長い時間を要する、半田接合が使えない、など同様の課題が従来のCOC工法でもあった。本発明はこれらの課題も解決する。
本発明は従来のCOW工法を改良する方法である。1層目に相当するウエハー上に2層目に相当するチップを搭載する。搭載は2段階でおこなう。第1段階でチップをウエハー上に仮止めする(仮接合する)。2層目に相当するチップを1層目のウエハーの1個にチップに相当する回路区画部に、不良回路区画部部を除いて全てに搭載する。この搭載は仮止めである。
次いで3層目のチップをを2層目のチップ上に仮止めする。順次仮止めし、N層目のチップをN−1層目のチップ上に仮止めし、第1段階の仮止め工程(仮接合工程)を終了する。例えば1層目のウエハーがマンハッタン島に相当する。その1層目の上に2層目からN層目までチップが積み重ねられる。これを本出願ではCOW仮設ビルディングと呼ぶ。
次いで2段階目の本接合に移る。半田接合を用いた本接合について説明する。COW仮設ビルディングをリフロー炉に投入する。COW仮設ビルディングは仮止め工程(仮接合工程)に於いて、リフロー炉への搬送中にビルディングが分解或いは倒壊しないに十分な接合強度を与えられている。リフローはバッチオーブン或いはコンベアオーブンで行う。COW仮設ビルディングはリフロー炉に於いて所定の温度プロファイルに従い加熱リフローされ、半田バンプの溶融・冷却によって2層目からN層目までのチップが一括に接合される。これを本出願ではCOW完成ビルディングと呼ぶ。
半田バンプがリフローして液状になると表面張力と界面張力が作用し、バンプが相対する電極パッドの中心に移動する力が働く。いわゆるセルフアライメント作用である。リフロー時に各バンプと各電極パッドの設計寸法の分布(或いは実際の製造寸法の分布)に相応する精度でアライメントされる。仮止め工程ではバンプと電極パッドの相対位置が電極径の1/2程度迄ずれていても許される。
このように仮止め(仮接合)は低精度で構わない。従って従来のような高速高精度の設備が不要になりトータル設備コストを低減できる。ビア&バンプ接合に於いてはバンプは既にビア内に位置規制されているので、ビアの径内の範囲で同様の作用が起きる。
次にCOW完成ビルディングに封止を行う。封止を行う前に仮止め或いは本接合において用いた副資材類、例えば半田フラックスなどは除去される。
COW完成ビルディングを空隙に樹脂を充填する。即ち封止する。COW完成ビルディングをケースに入れる。ケースは周囲全面を包み込むもの、或いは一部の周囲を囲むもの等。次いで真空中でケース中に液状樹脂を注入し、次いでケースを減圧、或いは大気圧に戻し、COWビルディングの内外の圧力差、いわゆる真空差圧を利用し、狭い空隙中にまで液状樹脂を充填する。
或いはCOW完成ビルディングをステージにセットし、その上部に孔版マスクを配置し、スキージーを用いて樹脂を孔版を介してCOW完成ビルディングの空隙部に樹脂を押し込み封止する。樹脂の押し込みを真空中で実施し、次いで圧力を減圧する、或いは大気に戻し上記と同様に真空差圧を用いて狭い空隙中にまで液状樹脂を充填する。或いは真空中でディスペンサを用いて樹脂を空隙部に塗布し、同様に真空差圧を用い液状樹脂を充填することも出来る。
上記の封止方法によりチップ一括接合後のCOW完成ビルディングを一括で樹脂封止できる。接合及び封止を一括で行うことに拠り、組み立て時間が短縮し、且つ封止樹脂に気泡が含まれないなど品質も向上する。結果良品率が向上し製造コストが低減する。
本発明において1層目のシリコンウエハーをインターポーザー基板などの回路基板に置き換えてチップを積み重ね接合することも出来る。或いは本発明において1層目のシリコンウエハーの代わりにダミー基板を1層目として用い、チップをN層まで積み重ねて接合後、封止の前にダニー基板を分割し、次いでダミー基板を取り除くと、従来のCOC工法の代用工法となり,N−1層のCOCチップ3次元集積体を得る。
本発明において1層目のシリコンウエハーをインターポーザー基板などの回路基板に置き換えてチップを積み重ね接合することも出来る。或いは本発明において1層目のシリコンウエハーの代わりにダミー基板を1層目として用い、チップをN層まで積み重ねて接合後、封止の前にダニー基板を分割し、次いでダミー基板を取り除くと、従来のCOC工法の代用工法となり,N−1層のCOCチップ3次元集積体を得る。
本発明に拠ると更にチップ一括接合後に樹脂封止も一括して行う事ができる。本発明に拠り、3次元実装の接合・封止の組み立てのトータル時間を短縮し、設備費を削減し、その結果、製造コストを大幅に低減することが出来る。
以下、本発明の実施形態について詳細に述べる。
図1に本接合及び封止したチップ3次元集積体を示した。回路が形成されたシリコンウエハー10上にサイズの異なるチップ11とチップ12が2段に積層接合され、接合部が封止されている、図はシリコンウエハーの一部を示している。シリコンウエハー10の厚さは300ミクロン、チップ1,2の厚さは各150ミクロンである。
図2はチップ11の仮接合を示す図である。チップ12のバンプ径が60ミクロン、バンプピッチが120ミクロンである。バンプは半田バンプで組成がSn3Ag0.5Cuの例を示す。チップ11の電極パッドはAl系の初期電極パッド上にNi膜、さらにその上にAu膜が形成されている。チップ12を図示されていない超音波ツールで保持し、チップ11の電極とチップ12のバンプを位置合わせし、チップ12を押し付け、超音波発振し、チップ12のバンプをチップ11の電極に仮接合(仮止め、仮係留)する。超音波仮接合に当たりチップ温度は常温でも良いが、チップの温度を150℃程度まで加熱すると接合をより確実に安定して行える。
図3−(1)は回路形成済みのシリコンウエハー10上にチップ11、チップ12が2段に積層仮接合された状態を示している。
図3−(2)は次いでチップ11及びチップ12が一括本接合された状態を示している。本接合は仮接合体を加熱し、半田バンプをリフローし全チップを一括本接合する。ジグに載せた仮接合集積体をリフロー加熱する。加熱は予熱、リフロー、冷却の3段階で行う。予熱が180℃〜200℃、リフローが230℃〜260℃、全工程を15〜30秒で行う。リフロー後に洗浄工程を通してフラックスを洗浄する。勿論無洗浄タイプのフラックスを使用して洗浄を省くことも出来る。
ここで図4−(1)に示すような仮接合による位置ずれは、図4−(2)に示すとおりにリフロー加熱時にセルフアライメント効果により修正される。
またリフロー前に半田バンプや電極パッドの半田の酸化膜をプラズマ洗浄や真空イオン洗浄で取り除いていおいた場合にはフラックスレスリフローを行っても良い。微細バンプ、微細ピッチ、狭間隔の集積(積層)であればある程、フラックスの洗浄を確実に行うことが難しくなるので、無洗浄タイプのフラックスを用いる、或いは、フラックスレスでリフローすることが好ましい。フラックスを使う場合は勿論、フラックスレスで行う場合にもリフローは酸素濃度が低い雰囲気で行うことが望ましい。例えば窒素、窒素と水素の混合ガス、あるいは真空雰囲気中で行うことが好ましい。
図3の例ではシリコンウエハー10とチップ11とチップ12の3段接合の例を示したが、シリコンウエハー10とチップ11だけの2段接合や、チップ12の背面に更にチップを1段積み重ねた4段接合や、更に積み重ねて多段接合にすることも出来る。
仮接合時にバンプの先端を変形させるとその部分に半田の酸化膜が剥ぎ取られた新生面を生じる。その結果、安定して接合を行うことが出来る。更にフラックスを使わなくとも接合することも可能となる。
図5は次いで真空注型樹脂封止するプロセスを示している。液状のエポキシ樹脂系封止材を用いた。本接合済みの集積体を注型容器52に入れ、真空室に載置した。次いで3Torrまで真空引きし、封止材を加圧(差圧)ノズル51から吐出して注型容器内に注入し集積体が液面下になるまで液状樹脂を充填する。次いで真空室を大気或いは低真空に戻し、所定時間保持する。次いで注入容器52を真空室から取り出し、所定の条件で硬化処理する。この過程で極めて狭い隙間にまで樹脂を充填することが出来る。
樹脂封止された集積体は次いで図示していないダイシングマシンを用いて、個片に切断され、個片の三次元積層体となる。切断された別の実施例を図16に示した。
図6は仮接合の別の実施形態を示している。チップ11−1の背面の電極パッド2上には図6−(2)に示すように微細凹凸5が形成されている。電極パッド2はAl系の初期電極パッド上にNiの突起径、突起高さが数ミクロンから数十ミクロンの微細突起、或いは微細凹部(以下微細凹凸と記載する)が形成されており、更にNiの上にAu薄膜が形成されている。
チップ12を図示されていない加熱加圧ツールで保持し、チップ11の電極とをチップ12のバンプを位置合わせし、チップ12を加圧し、押し付け、バンプの先端を塑性変形させてチップ12のバンプをチップ11の電極に仮接合(仮止め、仮係留)する。加圧仮接合に当たりチップ温度は常温でも良いが、チップの温度を150℃程度まで加熱すると接合をより容易に確実に行える。
図7は仮接合されたバンプの機械的な変形の状態を示している。図7−(1)は超音波によりバンプが変形し、パッドとの界面組織が微細に凝着(図示では界面が直線に見える)している状態を示している。図7−(2)は微細凹凸5に押し付けられ変形している状態を示す。図7−(3)は位置合わせ穴6に挿入して変形している状態を示す。
さらに図8、図9に仮接合の別の実施形態を示す。図8はチップ12−2にダミーバンプ1−2を、チップ11−2に微細凹凸5−2を形成したダミー電極2−2を設け、ダミーバンプ1−2とダミー電極2−2を仮接合する例を、図9はチップ12−3にダミーバンプ1−3を、チップ11−3に位置合わせ穴6−3付きのダミー電極2−3を設け、ダミーバンプ1−3とダミー電極2−3を仮接合する例を示す。
さらに図10、図11、図12に別の仮接合の別の実施例を示す。図10、図11、図12共チップ11もしくはチップ11−1の背面の電極パッド側に絶縁樹脂が塗布され絶縁層40が形成されている例を示す。塗布した樹脂の厚さは約20ミクロンである。絶縁樹脂を塗布し、電極パッド部を開口し、チップ12のバンプの位置合わせを容易にすると同時に、本接合時の位置ズレを防止することが出来る。電極パッド部の開口は塗布した絶縁樹脂を露光現像して開口する、或いはレーザーを利用して穴を開口する、或いは電極パッド部が開口したパタンを直接印刷する。絶縁樹脂を塗布する代わりに絶縁樹脂フイルムを貼り付けることもできる。しかし塗布する樹脂の上下に圧力差を持たせて行う精密スクリーン印刷によって一挙に開口パタンを形成する方法が経済性で優れている。
図10が超音波の作用で仮接合する例を、図11が電極パッド上の微細凹凸5を有して仮接合する例を、図12には一部の開口を位置合わせ穴6として用いる例を示す。
図13は仮接合本接合の別の実施例を示す。図10、図11、図12で示した絶縁樹脂塗布膜40が塗布された場合の集積体を示した。図から容易に分かるように、この例では絶縁樹脂塗布膜40の上面とチップ12の表面との間の間隙が極めて狭い。数ミクロンから十数ミクロンの超狭になる場合もある。この場合にも真空雰囲気中で塗布封止、注入封止(注型封止)或いは印刷封止することで、超狭部にまで封止樹脂50を充填することが出来る。
シリコンウエハーやチップの厚さは薄い方が3次元集積体が薄くなるので、益々薄くなる傾向にある。本発明の方法はシリコンウエハーやチップの厚さが150ミクロン以下、或いは50ミクロン以下の薄い場合にも適用できる。厚さが薄くなる程また、加熱したとき程、反りが大きくなる問題がある。反りの発生を防ぐために、また反りが発生しても接合を確実に行うために、高さを規制するジグを用いて仮接合、本接合を行う。ジグを用いた場合に、半田バンプの変形を許容以内に収めるため、半田バンプは加熱しても変形しない構造体との組み合わせにすることが好ましい。具体的にはチップの電極上に直接に半田のバンプを形成するのではなく、電極上に融点が高い金属、例えば銅のポストを立て、ポストの先端部にのみ半田バンプを形成する。或いは半田バンプの芯に融点が高い金属例えば銅を入れる。これは例えば微細な銅のボール周囲を半田コーティングした特殊な半田ボールを用いてバンプを形成することで実現できる。融点が異なる半田或いはその他の材料を組み合わせてバンプを形成すればよい。
バンプ径やバンプピッチとして60ミクロン、120ミクロンの例を示したが、本発明に適用されるバンプ径は60ミクロン以下、バンプピッチ120ミクロン以下の態様で実施加工である。バンプ径やバンプピッチ、電極パッド径が微細になると仮接合の前に電極パッド面を清浄にしておくことが重要である。更にリフローの不活性雰囲気や還元性雰囲気、或いは真空雰囲気、さらにはプラズマ洗浄とリフローを併用することでセルフアライメント作用を強化し、接合の精度を向上させることが出来る。10ミクロンのバンプ径、20ミクロンのバンプピッチの接合も可能であった。
バンプ材料としては上記の他に鉛系のSnPb系や鉛フリー系のSnAg系、SnZn系、SnBi系、SnInS、SnBi系、SnCu系、或いはそれらの混成系等であっても良い。またSn単体やAuSn系なども適用できる。また電極パッド材料としては上記NiやAu以外にTi系、W系、Mo系、Cu系等を適用できる。CuやSiなどを含むAl系の初期電極上パッド上にこれらの材料をメッキ或いは蒸着或いはスパッタなどの方法で薄膜形成する。半田材料を電極パッドに用いることもできる。
封止用の材料としてはエポキシ樹脂系が代表的であるが、ポリイミド樹脂系、ポリアミド樹脂系、シリコン樹脂系、UV樹脂系の樹脂なども適用できる。通常に樹脂には熱膨張率を低減するためにのシリカやアルミ等のセラミック微粉末が大量に加えられている。
図14はチップ21内部に貫通電極(TSV:シリコン貫通電極)60が形成され、チップ上下両面に信号・電力の入出力用の電極が設けられたチップを3次元集積した例を示す。チップ下面(回路側)にバンプを、上面(背面側)に電極パッド61が設けられているバンプ径が30ミクロン、バンプピッチが60ミクロン、貫通電極の径は約20ミクロン、長さ(高さが)100ミクロンの例を示した。図14−(1)で示すように回路形成済みのシリコンウエハー20の背面に電極パッドが形成されている。位置合わせを行った後、図14−(2)で示すように第2段目のチップ21を超音波接合を用いて仮接合した。シリコンウエハー20上に2百数十個を次々と仮接合した。次いで図14−(3)で示すように位置あわせを行った後、図14−(4)で示すように第3段目に相当するチップ22を同じく超音波接合を用いて仮接合した。仮接合での加圧力は2〜10kg、ツール加熱温度位置あわせを行いずが100〜150℃、仮接合時間は0.5秒〜1秒である。ついで図14−(5)で示すように2段目、3段目を一括して本接合した。
図15はチップを3次元集積後の樹脂封止の実施例を示した。3次元集積体をステージの載せ、その上部にスクリーン印刷用メタルマスクをセットする。マスクには3次元集積体の間隙に相当する位置にマスク開口部が設けられている。真空雰囲気下でスキージーの作用により液状樹脂がこの開口から3次元集積体に注入される。樹脂注入完了後、真空雰囲気に空気を導入して真空度を下げる、或いは大気に解放する。この真空度を下げる過程で差圧注入された樹脂が3次元集積体の狭い間隙にも導かれ充填される。3次元集積体は狭く複雑な空隙空間を多く持って構成されているので、前述の真空中塗布や真空注型と同様に3次元集積体の樹脂封止に適している。
図16は3次元集積体の別の実施例を示す。チップ22及びチップ23には貫通電極が形成されそれぞれ半田バンプが形成されている。シリコンウエハー10にチップ21及び22を搭載後、シリコンウエハー10をに切断した。チップ23は切断で分割されたシリコンウエハー20の1区画である。バンプ63材料は前記の半田系材料に限定されるものではない。半田系材料の他、金、銅、金合金、銅合金などが適用できる。但し半田バンプ63に半田系材料を用いる際には、バンプ1、2より融点の低い半田材料を用い、ワイヤーボンド方式でバンプ形成し、半田バンプ61、半田バンプ62の融点より低い温度で基板に接合することが好ましい。半田バンプ63に金或いは銅系材料を用いる際には、半田バンプ63の表面をプラズマ処理によって清浄化後、半田バンプ61、半田バンプ62の融点より低温で接合することが好ましい。また、低融点の金属材料を相手方の電極との間に介在させて接合する、或いは導電性樹脂を用いて接合する、或いは絶縁性樹脂を用い樹脂の収縮を利用して加圧接合する等の、従来から知られている工法も好適に用いることができる。ここで用いる導電性樹脂樹脂や絶縁性樹脂は一般的に120℃から200℃程度の温度で硬化できるので半田バンプ61、62に影響を及ぼさない。
次に図17を用いて本発明の3次元集積体の製造装置を説明する。本装置は超音波接合方法を用いた製造装置である。超音波接合部170、チップ供給部190、フラックス塗布部130から構成されている。超音波接合部170が超音波ツール100と基板保持テーブル140を備えている。超音波ツール部100は図示しないチップ吸着口と、図示しない超音波伝達増幅部と、図示しない超音波振動子から構成されている。
超音波ツール部100はZ方向に移動する。超音波ツール部100がチップ搬送部150からチップ110を受け取り、LSI回路形成済みのシリコンウエハー112に位置合わせされた後、下降し、加圧し、超音波振動し、バンプを介してチップ110をシリコンウエハー112に接合する。
基板保持テーブル140はXY方向に移動する。シリコンウエハー112を移動させ、チップ110の搭載位置を位置決めする。チップ搬送部150がXZ方向に移動する。チップ搬送部150がチップ取り部155から受け取ったチップ110を超音波ツール部100の位置まで搬送する。ウエハー供給テーブル120はXY方向に移動する。ウエハー160を所定位置に位置決めし、チップ取り部155が図示しないダイシングテープ上のダイシングされたウエハー160からチップ110を取り上げる。チップ取り部155は取り上げたチップ110をチップ搬送部150に受け渡す。
フラックス塗布ツール131はXZ方向に移動する。フラックス塗布ツール131はフラックス供給ステージ135上に設置された図示されていないフラックス薄膜形成部からフラックスを転写取り上げる。次いでシリコンウエハー112のチップ110の搭載位置上に移動し、チップ110の搭載前に、予めフラックスをシリコンウエハー112転写塗布する。フラックスの塗布方法にはこの例の他ディスペンサノズルから直接にシリコンウエハー112の搭載位置に塗布することもできる。
超音波接合部170は搭載圧力制御部180を備える。搭載圧力制御部180は図示しないサーボモーターと図示しない圧力測定器と図示しない超音波ツール高さ測定器と図示しないサーボモーター制御装置から構成される。超音波接合に際して、超音波ツールの高さを検知し超音波ツールの加圧力を調節する。接合初期には低圧にし、接合が進むと圧力を加え高圧にし、接合を安定させる。多段ににチップを積み重ねる際には、段数の増加に伴い加圧力を増大させ接合を安定させる。
半導体実装方法におけるCOW(Chip On Wafer)に広く応用できる。
Claims (15)
- 半田バンプが設けられたICチップの電極と基板の電極を接合に際し前記ICチップの電極と前記の基板の電極の接合を仮接合と本接合の二段階で実現する方法であって、
前記仮接合は前記ICチップまたは前記基板に機械的圧力を加えて前記半田バンプの一部を変形させて行うことを特徴とすること、
前記本接合は前記ICチップおよび前記基板全体を加熱し、リフロー接合し前記半田バンプの溶融に伴う半田のセルフアライメントを利用すること、
を特徴とする半導体接合方法。 - 請求項1において前記基板の電極の表面に微細突起或いは微細凹部を設けることを特徴とする半導体接合方法。
- 請求項1において、
前記ICチップに半田バンプが設けられたダミー電極および前記基板にダミー電極を配置すること、
前記ICチップのダミー電極の高さが前記ICチップ電極より高いことを特徴とすること、
前記基板のダミー電極は微細突起或いは微細凹部を持つことを特徴とすること、
前記ICチップのダミー電極と前記基板のダミー電極を接合させた後前記仮接合を行うこと、
を特徴とする半導体接合方法。 - 請求項1において、
前記ICチップにダミー突起を配置し、前記基板に位置あわせ穴を配置すること、
前記ICチップのダミー突起の高さが前記ICチップ電極より高いことを特徴とすること、
前記ICチップのダミー突起を前記基板の位置あわせ穴に挿入した後前記仮接合を行うこと、
を特徴とする半導体接合方法。 - 請求項1において前記仮接合を超音波接合法を用いて行う半導体接合方法。
- 請求項1において、一枚の基板上に半田バンプが設けられた複数のICチップを接合することを特徴とする半導体接合方法。
- 請求項1において、半田バンプが設けられた複数のICチップを上下に複数段にわたって積み重ねて接合し前記複数のICチップを積層することを特徴とする半導体接合方法。
- 請求項1において貫通電極の下方に接続された外部電極に半田バンプが設けられたICチップと基板の電極を接合することを特徴とする半導体接合方法。
- 請求項1において、基板が回路形成後のシリコンウエハであることを特徴とする半導体接合方法。
- 半田バンプが設けられたICチップの電極と基板の電極を接合するに際し前記のICチップの電極と前記の基板の電極の接合を仮接合と本接合の二段階で実現する方法であって、
前記基板上に各電極に対応した1個づつの貫通口を設けるように絶縁樹脂を塗布または絶縁フィルムを貼付すること、
前記ICチップの電極と前記基板の電極が前記貫通口を通じて導通がなされること、
前記仮接合は前記ICチップまたは前記基板に機械的圧力を加えて前記半田バンプの一部を変形させて行うことを特徴とすること、
前記本接合は前記ICチップおよび前記基板全体を加熱し、リフロー接合し前記半田バンプの溶融に伴う半田のセルフアライメントを利用すること、
を特徴とする半導体接合方法。 - 請求項1または請求項10の方法で製造された半導体積層基板を樹脂封止する事を特徴とする半導体製造方法。
- 請求項1または請求項10の方法で製造された半導体積層基板を真空雰囲気を用いて樹脂封止を行うことを特徴とする半導体製造方法。
- 請求項1または請求項10の方法で製造された半導体積層基板を真空印刷法を用いて樹脂封止を行うことを特徴とする半導体製造方法。
- 半田バンプが設けられたICチップの電極と基板の電極を接合する装置であって、
超音波接合部とチップ供給部とフラックス塗布部とから構成されること、
超音波接合部が超音波ツールがを備え、チップ供給部がチップ取り部とチップ搬送部から構成されること、
フラックス塗布部がフラックス供給部とフラックス塗布ツールから構成されることを特徴とすること、
を特徴とする超音波接合装置。 - 請求項14において超音波ツール部が可変加圧力機構を備えたことを特徴とする超音波接合装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007278570A JP2009110995A (ja) | 2007-10-26 | 2007-10-26 | 3次元実装方法及び装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007278570A JP2009110995A (ja) | 2007-10-26 | 2007-10-26 | 3次元実装方法及び装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009110995A true JP2009110995A (ja) | 2009-05-21 |
Family
ID=40779199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007278570A Pending JP2009110995A (ja) | 2007-10-26 | 2007-10-26 | 3次元実装方法及び装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009110995A (ja) |
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010199152A (ja) * | 2009-02-23 | 2010-09-09 | Denso Corp | 電子部品の成形封止方法及びそれによる電子部品 |
JP2012099635A (ja) * | 2010-11-02 | 2012-05-24 | Shibaura Mechatronics Corp | チップの積層装置及び積層方法 |
JP2012243905A (ja) * | 2011-05-18 | 2012-12-10 | Shindengen Electric Mfg Co Ltd | パワーモジュールおよびその製造方法 |
JP2013004715A (ja) * | 2011-06-16 | 2013-01-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2013045945A (ja) * | 2011-08-25 | 2013-03-04 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法 |
WO2013069798A1 (ja) * | 2011-11-11 | 2013-05-16 | 住友ベークライト株式会社 | 半導体装置の製造方法 |
US8546185B2 (en) | 2011-03-30 | 2013-10-01 | Tokyo Electron Limited | Method for manufacturing semiconductor device |
JP2013247124A (ja) * | 2012-05-23 | 2013-12-09 | Panasonic Corp | 半導体素子の実装装置および実装方法 |
JPWO2012053463A1 (ja) * | 2010-10-21 | 2014-02-24 | 住友ベークライト株式会社 | 電子装置の製造方法およびそれを用いてなる電子装置、電気、電子部品の製造方法およびそれを用いてなる電気、電子部品 |
JP2014110392A (ja) * | 2012-12-04 | 2014-06-12 | Samsung R&D Institute Japan Co Ltd | 実装装置及び実装方法 |
JP2014222750A (ja) * | 2013-05-13 | 2014-11-27 | インテル・コーポレーション | パッケージに組み込まれたシリコン貫通ビア(tsv)ダイを有するマルチチップ集積 |
KR20150006845A (ko) * | 2012-04-24 | 2015-01-19 | 본드테크 가부시키가이샤 | 칩 온 웨이퍼 접합 방법 및 접합 장치, 및 칩과 웨이퍼를 포함하는 구조체 |
KR20150095562A (ko) | 2014-02-13 | 2015-08-21 | 린텍 가부시키가이샤 | 신장 가능 시트 및 적층 칩의 제조 방법 |
JP2015173196A (ja) * | 2014-03-12 | 2015-10-01 | 日立化成株式会社 | 半導体デバイスの製造方法 |
US9349714B2 (en) | 2011-08-24 | 2016-05-24 | Sumitomo Bakelite Co., Ltd. | Method of manufacturing semiconductor device, block stacked body, and sequential stacked body |
KR20160090842A (ko) | 2013-11-27 | 2016-08-01 | 토레이 엔지니어링 컴퍼니, 리미티드 | 3차원 실장 방법 및 3차원 실장 장치 |
KR20180126487A (ko) | 2016-03-31 | 2018-11-27 | 토레이 엔지니어링 컴퍼니, 리미티드 | 실장 장치 및 실장 방법 |
JP2020136650A (ja) * | 2019-02-14 | 2020-08-31 | 東レエンジニアリング株式会社 | チップ転写板ならびに半導体チップ積層方法および半導体装置の製造方法 |
JP2020136431A (ja) * | 2019-02-18 | 2020-08-31 | 株式会社東芝 | 半導体デバイスの製造方法および半導体デバイス |
JP2020161751A (ja) * | 2019-03-28 | 2020-10-01 | パナソニックIpマネジメント株式会社 | 半導体デバイス製造システムおよび半導体デバイス製造方法 |
-
2007
- 2007-10-26 JP JP2007278570A patent/JP2009110995A/ja active Pending
Cited By (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010199152A (ja) * | 2009-02-23 | 2010-09-09 | Denso Corp | 電子部品の成形封止方法及びそれによる電子部品 |
JP5942850B2 (ja) * | 2010-10-21 | 2016-06-29 | 住友ベークライト株式会社 | 電子装置の製造方法、電気、電子部品の製造方法 |
JPWO2012053463A1 (ja) * | 2010-10-21 | 2014-02-24 | 住友ベークライト株式会社 | 電子装置の製造方法およびそれを用いてなる電子装置、電気、電子部品の製造方法およびそれを用いてなる電気、電子部品 |
JP2012099635A (ja) * | 2010-11-02 | 2012-05-24 | Shibaura Mechatronics Corp | チップの積層装置及び積層方法 |
US8546185B2 (en) | 2011-03-30 | 2013-10-01 | Tokyo Electron Limited | Method for manufacturing semiconductor device |
JP2012243905A (ja) * | 2011-05-18 | 2012-12-10 | Shindengen Electric Mfg Co Ltd | パワーモジュールおよびその製造方法 |
JP2013004715A (ja) * | 2011-06-16 | 2013-01-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
US9349714B2 (en) | 2011-08-24 | 2016-05-24 | Sumitomo Bakelite Co., Ltd. | Method of manufacturing semiconductor device, block stacked body, and sequential stacked body |
JP2013045945A (ja) * | 2011-08-25 | 2013-03-04 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法 |
US9123830B2 (en) | 2011-11-11 | 2015-09-01 | Sumitomo Bakelite Co., Ltd. | Manufacturing method for semiconductor device |
WO2013069798A1 (ja) * | 2011-11-11 | 2013-05-16 | 住友ベークライト株式会社 | 半導体装置の製造方法 |
JPWO2013161891A1 (ja) * | 2012-04-24 | 2015-12-24 | 須賀 唯知 | チップオンウエハ接合方法及び接合装置並びにチップとウエハとを含む構造体 |
KR102103811B1 (ko) * | 2012-04-24 | 2020-04-23 | 본드테크 가부시키가이샤 | 칩 온 웨이퍼 접합 방법 및 접합 장치, 및 칩과 웨이퍼를 포함하는 구조체 |
KR20150006845A (ko) * | 2012-04-24 | 2015-01-19 | 본드테크 가부시키가이샤 | 칩 온 웨이퍼 접합 방법 및 접합 장치, 및 칩과 웨이퍼를 포함하는 구조체 |
JP2013247124A (ja) * | 2012-05-23 | 2013-12-09 | Panasonic Corp | 半導体素子の実装装置および実装方法 |
JP2014110392A (ja) * | 2012-12-04 | 2014-06-12 | Samsung R&D Institute Japan Co Ltd | 実装装置及び実装方法 |
JP2017085183A (ja) * | 2013-05-13 | 2017-05-18 | インテル・コーポレーション | パッケージに組み込まれたシリコン貫通ビア(tsv)ダイを有するマルチチップ集積 |
US9716084B2 (en) | 2013-05-13 | 2017-07-25 | Intel Corporation | Multichip integration with through silicon via (TSV) die embedded in package |
JP2014222750A (ja) * | 2013-05-13 | 2014-11-27 | インテル・コーポレーション | パッケージに組み込まれたシリコン貫通ビア(tsv)ダイを有するマルチチップ集積 |
US9397079B2 (en) | 2013-05-13 | 2016-07-19 | Intel Corporation | Multichip integration with through silicon via (TSV) die embedded in package |
US9673166B2 (en) | 2013-11-27 | 2017-06-06 | Toray Engineering Co., Ltd. | Three-dimensional mounting method and three-dimensional mounting device |
KR20160090842A (ko) | 2013-11-27 | 2016-08-01 | 토레이 엔지니어링 컴퍼니, 리미티드 | 3차원 실장 방법 및 3차원 실장 장치 |
KR20150095562A (ko) | 2014-02-13 | 2015-08-21 | 린텍 가부시키가이샤 | 신장 가능 시트 및 적층 칩의 제조 방법 |
JP2015151453A (ja) * | 2014-02-13 | 2015-08-24 | リンテック株式会社 | 伸長可能シートおよび積層チップの製造方法 |
JP2015173196A (ja) * | 2014-03-12 | 2015-10-01 | 日立化成株式会社 | 半導体デバイスの製造方法 |
KR20180126487A (ko) | 2016-03-31 | 2018-11-27 | 토레이 엔지니어링 컴퍼니, 리미티드 | 실장 장치 및 실장 방법 |
JP2020136650A (ja) * | 2019-02-14 | 2020-08-31 | 東レエンジニアリング株式会社 | チップ転写板ならびに半導体チップ積層方法および半導体装置の製造方法 |
WO2020196225A1 (ja) * | 2019-02-14 | 2020-10-01 | 東レエンジニアリング株式会社 | チップ転写板ならびに半導体チップ積層方法および半導体装置の製造方法 |
JP7208847B2 (ja) | 2019-02-14 | 2023-01-19 | 東レエンジニアリング株式会社 | チップ転写板ならびに半導体チップ積層方法および半導体装置の製造方法 |
JP2020136431A (ja) * | 2019-02-18 | 2020-08-31 | 株式会社東芝 | 半導体デバイスの製造方法および半導体デバイス |
JP2020161751A (ja) * | 2019-03-28 | 2020-10-01 | パナソニックIpマネジメント株式会社 | 半導体デバイス製造システムおよび半導体デバイス製造方法 |
JP7398612B2 (ja) | 2019-03-28 | 2023-12-15 | パナソニックIpマネジメント株式会社 | 半導体デバイス製造システムおよび半導体デバイス製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009110995A (ja) | 3次元実装方法及び装置 | |
TW502353B (en) | Flip chip assembly structure for semiconductor device and its assembling method | |
JP5807221B2 (ja) | 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム | |
US5090609A (en) | Method of bonding metals, and method and apparatus for producing semiconductor integrated circuit device using said method of bonding metals | |
US11587860B2 (en) | Method of forming thin die stack assemblies | |
US5188280A (en) | Method of bonding metals, and method and apparatus for producing semiconductor integrated circuit device using said method of bonding metals | |
US8117982B2 (en) | Method and apparatus for depositing coplanar microelectronic interconnectors using a compliant mold | |
KR100531393B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP5375708B2 (ja) | 半導体装置の製造方法 | |
JP4720438B2 (ja) | フリップチップ接続方法 | |
KR102121176B1 (ko) | 반도체 패키지의 제조 방법 | |
JP2786700B2 (ja) | 半導体集積回路装置の製造方法および製造装置 | |
JP2011077193A (ja) | 半導体装置の製造方法 | |
JPH10163213A (ja) | 半導体装置の製造方法及び半導体装置の実装方法 | |
KR20160108196A (ko) | 반도체 장치의 제조 방법 | |
JP2011514686A (ja) | チップをウェハ上にボンディングするための方法 | |
JP3447690B2 (ja) | 半導体チップの積層実装方法 | |
WO2000019514A1 (fr) | Boitier de semiconducteur et procede correspondant de soudage de puce | |
JPH06151701A (ja) | 半導体装置の製造方法 | |
JPH07115109A (ja) | フリップチップボンディング方法及び装置 | |
TW201839933A (zh) | 半導體晶片之製造方法 | |
JPH04196333A (ja) | 固相接合方法および装置 | |
JP4483136B2 (ja) | 半導体デバイスの実装方法及び半導体装置の製造方法 | |
TW501242B (en) | Semiconductor package and flip chip bonding method of semiconductor package | |
JP2007281105A (ja) | 電子部品 |