JP2013004715A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体ウェハから切り出したチップ状態のままで、薄基板加工と平坦化処理が可能で、その平坦面に貫通電極とバンプ電極を形成できる半導体装置およびその製造方法を提供する。
【解決手段】半導体チップＣＨＰ１を半導体ウェハ１Ｗに接続する際、半導体チップＣＨＰ１内の外周部に沿って、半導体チップＣＨＰ１内の内部領域（バンプ電極形成領域）を囲う接続部を設ける。具体的に、半導体ウェハ１Ｗのチップ領域の表面に、凹形状をした複数のバンプ電極受入部ＢＲＵと、複数のバンプ電極受入部ＢＲＵを囲む凹形状部ＣＡＵとを形成している。そして、半導体チップＣＨＰ１を半導体ウェハ１Ｗに搭載して固定する際、複数のバンプ電極ＢＭＰのそれぞれを、複数のバンプ電極受入部ＢＲＵのそれぞれに挿入するとともに、凸形状部ＶＥＵを凹形状部ＣＡＵに挿入している。
【選択図】図９

Description

本発明は、半導体装置が形成された半導体ウェハから切り出された半導体チップに、チップ状態のまま様々なプロセス処理を行うため、固定目的で半導体チップを他の半導体チップまたは半導体ウェハ等に接続し、その接続した状態で半導体チップに薄基板加工および平坦化処理を施し、貫通電極（TSV（Through Silicon Via））や電気接続用の金属バンプ等を形成する半導体装置の積層技術に関する。

特開２０１０−１０３１９５号公報（特許文献１）には、半導体チップ内に回路領域を設け、この回路領域を一体的に囲むように、ダミーバンプ層を設ける技術が記載されている。

特開２０１０−１６１３６７号公報（特許文献２）には、半導体ウェハに形成されているダイ領域（ダイ）を囲むようにシールリング構造を形成する技術が記載されている。

特開平０６−２３２２０１号公報（特許文献３）には、半導体チップの内部領域に形成された複数のバンプ電極を囲むように半田枠を形成することが記載されている。

特開２００９−００４７３０号公報（特許文献４）には、接続するチップ面に凹凸形状を形成し、その凹凸形状を組み合わせることで、チップを接続する技術が記載されている。

特開２０１０−１０３１９５号公報 特開２０１０−１６１３６７号公報 特開平０６−２３２２０１号公報 特開２００９−００４７３０号公報

近年、電子機器の小型・軽量化、高性能化、低消費電力化の要求は増加の一途を辿っている。この要求を満たすためには、半導体装置の形状をより小さく薄いものにする必要があるが、形状を小さく薄くするにも物理的な限界が近づいている。また、半導体プロセスの微細化限界が近づくにつれて微細化速度が鈍化すると共に、最先端製品の製造コストが大きく増加してきている。このため、より高性能で低消費電力な半導体装置を得ることが容易ではなくなりつつある。

そこで、半導体プロセスの微細化に頼らずに、半導体装置の小型・軽量化、高性能化、低消費電力化を全て実現する方法として、半導体装置に貫通電極を形成し、半導体装置同士を三次元的に積層する三次元積層技術の研究・開発が盛んに行なわれている。従来の二次元的な実装技術や、ワイヤボンディングによる半導体装置の多段積層技術と比較して、貫通電極が形成された半導体装置同士を三次元的に積層する技術は、配線長を極端に短縮可能であると共に理想的な配線配置等が可能であることから、配線抵抗や配線容量を飛躍的に低減できるだけでなく、従来技術では実現困難であった新しい回路技術の開発も可能になる。

半導体装置を積層するには、一般的に半導体ウェハ同士を一括して積層する場合（以下、ＷｔｏＷという（Wafer to Wafer））と、良品チップ（KGD（Known Good Die））を選別して良品チップ同士を積層する場合（以下、ＣｔｏＣという（Chip to Chip））の２種類がある。

ＷｔｏＷはウェハ状態でプロセス処理できるので、従来技術や装置の延長で薄基板加工および平坦化、貫通電極加工やバンプ形成が可能である。しかし、重ねる半導体ウェハ同士のレイアウトを同一にする必要があり、柔軟性の高い積層チップを得ることが困難である。また、不良品チップが存在する半導体ウェハ同士を重ね合わせることが多いので、積層枚数が増えるにつれ歩留まりが低下する。さらに、ＷｔｏＷは、積層するウェハ径が大きくなるほど半導体ウェハ全面を均一に歩留まり高く接続する技術的ハードルが高くなるだけでなく、半導体ウェハ間の隙間を樹脂等で隙間なく均一に埋めて固定することも困難になる。

一方、良品チップ（KGD（Known Good Die））を選別して良品チップ同士を積層する場合、積層数に依存した歩留まり低下を防げるだけでなく、チップ形状の異なる半導体チップ同士を積層可能なので柔軟性の高い積層チップを得ることができる。しかし、チップ状態でプロセス処理を行う必要があり、従来装置を使った従来技術の延長では薄基板加工および平坦化、貫通電極加工やバンプ形成を容易に行うことができない。

一般的には、複数の良品チップを半導体ウェハに接続して処理する場合（以下、ＣｔｏＷという（Chip to Wafer））と、単体の良品チップを別の半導体チップに接続して処理する場合（以下、ＣｔｏＣという（Chip to Chip））の２種類の方法が用いられる。通常、ＣｔｏＣは、プロセス処理するために半導体チップを何らかの支持基板に固定して処理することが多い。このため、ＣｔｏＣとＣｔｏＷとの大きな違いは固定するチップ数の違いと考えても差し支えない。ＣｔｏＷとＣｔｏＣのいずれの方法を使用する場合でも、半導体チップと半導体ウェハ間、半導体チップと半導体チップ間の接続後に、その隙間に樹脂等を埋め込み、半導体チップの固定を強化するだけでなく、接続箇所に存在するバンプ電極やデバイス面の保護等を行う必要がある。しかしながら、プロセスやバンプ電極の接続時における熱処理により樹脂とシリコン（Ｓｉ）の熱膨張係数の違いによる表面凹凸の発生を避けることができない。また、樹脂を半導体チップと半導体ウェハ間、半導体チップと半導体チップ間の領域だけに隙間なく均一に埋め込むことは難しいので、樹脂の抜けやボイドの発生を避けることができなかった。つまり、チップ接続後にいかに安定したプロセス処理を行えるかが重要であった。

参考までに別の方法として、チップ状態ではなくウェハ状態でデバイス面にバンプ電極を形成した後、ウェハ状態で薄基板加工と平坦化を施し、薄いウェハ状態のまま貫通電極の形成とバンプ電極の形成を行い、最後にダイシングにより個片化して、貫通電極とバンプ電極付きの薄い半導体チップを作製し、その半導体チップを複数個積層していく方法がある。この場合、単体の半導体チップのままでは基板厚が薄いのでデバイス領域の応力により、半導体チップが反ってしまうことが多く、精度の高い位置合わせができない。このため、複数の半導体チップを平面上に並べた後、または、多段に重ねた後に一括接続することができない。この問題を回避するために、半導体チップを厚くすると、所望の電気特性が得られないだけでなく、貫通電極を形成するプロセスが複雑で困難になることが多い。また、半導体チップを１つ接続しては樹脂封止を繰り返す積層方法もあるが、生産性が非常に低いだけでなく、半導体チップ間のギャップのみを選択的に樹脂封止する技術が非常に難しい。さらに、半導体チップをハンドリングする際、接続されないほうのバンプ電極をどのような方法でハンドリングするのか、そのバンプ電極の材料を何にするのか等、材料選択や接続前処理方法に課題が多いため実際には用いられていない。

半導体ウェハから切り出したチップ状態のまま、チップに貫通電極やバンプ電極等を形成し、その半導体チップを複数個逐次積層していく一般的な逐次積層方法では、半導体チップを別の半導体ウェハに固定して、その半導体ウェハにプロセス処理を行うのが主流である（ＣｔｏＷ）。この場合、チップ接続後にプロセスを施すために、半導体チップと半導体ウェハ間の隙間（ギャップ）に樹脂封止等を行うことでチップの固定を強化するだけでなく、プロセス耐性を高める必要がある。半導体チップと半導体ウェハ間のギャップが狭い場合は、狭いギャップ内部全体を均一に樹脂で封止することが難しく、特に、複数個の半導体チップが離れてレイアウトされている場合ほど難しくなる。

樹脂封止を行っても、ギャップ中に隙間（ボイド）ができた場合は、プロセス中の熱負荷やバンプ電極の接続時における熱負荷による樹脂の縮小や膨張が発生して、バンプ電極の接続不良を引き起こしたり、チップ表面に凹凸が発生したりするなどの不具合が発生していた。たとえ、ギャップ間にボイド等の空間なく埋め込むことができたとしても、樹脂からの脱ガスによる凹凸の発生、樹脂とシリコン（Ｓｉ）との熱膨張係数差による凹凸の発生は避けられない。この影響は、半導体チップが薄ければ薄いほど問題となる。特に、半導体チップを多段で複数接続する場合は、加熱工程が複数回になるためバンプ電極や封止樹脂材料の選択が困難であった。

また、チップ接続後に半導体チップの薄基板加工を行う場合は、加工中に研磨砥石が樹脂で目詰まりを起こし、精度の高い薄基板加工ができないという問題があった。この場合、ギャップに埋め込まれなかった半導体チップ周辺の余分な樹脂のみを選択的に除去する必要があるが、余分な樹脂のみを選択的に除去するのは非常に困難であり、樹脂材料の選択範囲を狭めていた。一方、ＣＭＯＳイメージセンサ等のセンサ面を直接接続することができない半導体デバイスが形成された半導体チップの場合は、チップ接続後の樹脂封止によりセンサ面が破壊されるので、上述した従来の逐次積層方法を適用することはできなかった。

接続後に樹脂埋め込みを行うのではなく、接続時にバンプ電極と一緒に周辺部を樹脂で固定または接続する方法もある。このような樹脂の先塗布型では、先に塗布された樹脂が邪魔になって位置ずれを引き起こす可能性が高く、樹脂自体が接続領域に存在するため電気抵抗が上がる等の問題が解決されていない。また、感光性樹脂を用いてバンプ電極を形成し、バンプ電極とその周辺にある樹脂を同時に接続するハイブリッド型の接続では、先塗布型のような位置ずれや電気抵抗の上昇は少ないが、接続面の平坦性が高くないと信頼性の高い接続ができないので、複数の半導体チップを並べて一度に接続することが困難である。いずれにせよ、先塗布型の接続やハイブリッド型の接続は、半導体チップ間に樹脂が埋め込まれているので、接続時またはその後の熱処理で、樹脂とシリコン（Ｓｉ）の熱膨張係数の差、樹脂中のボイド、または、樹脂からの脱ガス等で、チップ表面に凹凸が発生する可能性が高い。また、一度半導体チップと半導体チップ間、または、半導体チップと半導体ウェハ間が樹脂で固定されてしまうと、容易に半導体チップを剥がすことができなくなる問題もある。

本発明の目的は、半導体ウェハから切り出したチップ状態のままで、薄基板加工と平坦化処理が可能で、その平坦面に貫通電極とバンプ電極を形成できる半導体装置およびその製造方法を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明における半導体装置の製造方法は、複数の半導体チップが積層された積層半導体装置の製造方法に関するものである。ここで、本発明は、（ａ）第１半導体チップのバンプ電極形成領域を囲む第１接続部によって、半導体ウェハの第１チップ領域上に前記第１半導体チップを搭載して固定する工程と、（ｂ）第２半導体チップのバンプ電極形成領域を囲む第２接続部によって、前記半導体ウェハの前記第１チップ領域に隣接する第２チップ領域上に前記第２半導体チップを搭載して固定する工程と、を備える。さらに、本発明は、（ｃ）少なくとも、前記第１半導体チップと前記第２半導体チップとの間にある隙間の一部に充填材を埋め込む工程と、を備えることを特徴とする。

また、本発明における半導体装置の製造方法は、（ａ）上層半導体チップのバンプ電極形成領域を囲む第１接続部によって、下層半導体チップ上に前記上層半導体チップを搭載して固定する工程と、（ｂ）前記下層半導体チップの側面から前記上層半導体チップの側面にわたる補強部を形成する工程と、を備えることを特徴とするものである。

さらに、本発明における半導体装置は、複数の半導体チップが積層された半導体装置であって、（ａ）下層半導体チップと、（ｂ）前記下層半導体チップ上に搭載された上層半導体チップと、を備える。ここで、前記下層半導体チップと前記上層半導体チップとの間には、前記上層半導体チップのバンプ電極形成領域を囲む接続部が設けられていることを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体チップと半導体ウェハ間、または、半導体チップと半導体チップ間を樹脂封止することがないので、複数の熱処理工程を経ても樹脂とシリコン（Ｓｉ）の熱膨張係数差に起因した表面凹凸等が発生しにくい。また、薄基板加工前に余分な樹脂の除去を行う必要もなく、高精度な基板加工と平坦面を得ることができる。つまり、本発明によれば、半導体装置の信頼性を向上させることができる。

本発明の実施の形態１における半導体装置の製造工程を示す断面図である。 図１に続く半導体装置の製造工程を示す断面図である。 図２に続く半導体装置の製造工程を示す断面図である。 図１〜図３を実施することにより形成された半導体チップの平面構成を示す図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図５を実施することにより形成された半導体ウェハのチップ領域の平面構成を示す図である。 図５に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 実施の形態１における積層半導体チップの構造を示す断面図である。 変形例における積層半導体チップの構造を示す断面図である。 実施の形態２における半導体チップの平面構成を示す図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 実施の形態３における半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 実施の形態３における変形例を示す断面図である。 実施の形態４における半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜本発明の概要＞
一般的なＣｔｏＷの場合、チップ状態のままプロセス処理を行うには、半導体チップを半導体ウェハに接続した後に、半導体チップと半導体ウェハ間に樹脂等を注入することで、半導体チップと半導体ウェハの固定強化や、デバイス面や半導体チップと半導体ウェハをつなぐバンプ電極等の保護を行う必要がある。しかしながら、半導体チップと半導体ウェハ間のギャップが狭い場合、半導体チップが平面上に複数レイアウトされていると、半導体チップと半導体ウェハ間のギャップに均一に隙間なく樹脂を注入することは困難となる。また、プロセス処理や接続時の加熱による、半導体チップと樹脂の熱膨張係数差およびボイド等から生じる表面凹凸の発生やチップ傾斜等の問題が避けられない。さらに、半導体チップの薄基板加工時に、半導体チップ周辺に付着している余分な樹脂を除去しなければ精度の高い加工を行うことができなかった。

そこで、本発明者等は、半導体チップを半導体ウェハや別の半導体チップに接続し、チップ状態のままプロセス処理を行う場合において生じる三次元積層技術の上述した問題点を克服するための検討を行なった。その結果、半導体チップを半導体ウェハまたは他の半導体チップに接続する際、半導体チップ内の外周部に沿って、半導体チップ内の内部領域を囲う接続部を設けることで、半導体チップと半導体チップ間、半導体チップと半導体ウェハ間の隙間に樹脂を埋め込むことを必要とせずに、薄基板加工および平坦化、あるいは、貫通電極やバンプ電極の形成が可能であることを見出し、本発明を完成するに至った。さらに、本発明では、例えば、半導体ウェハ上に複数の半導体チップを搭載して上述した接続部で固定するが、固定された複数の半導体チップのうち、隣接する半導体チップ間に生じる隙間の一部に充填材を埋め込むことにより、半導体チップの半導体ウェハへの固定を強化できることを見出し、本発明を完成するに至った。本発明はこのような知見に基づき生まれたものである。

このように本発明では、半導体チップを半導体ウェハや他の半導体チップに接続させる際、半導体チップと半導体チップ間または半導体チップと半導体ウェハ間に、半導体チップ内の外周部に沿って、半導体チップ内の内部領域を囲う接続部を設ける（第１特徴点）ことで、半導体チップ接続後の半導体チップと半導体チップ間、または、半導体チップと半導体ウェハ間に樹脂を注入する樹脂注入工程を不要としている。さらに、本発明では、第１特徴点である接続部によって、半導体ウェハ上に固定された複数の半導体チップのうち、隣接する半導体チップ間に生じる隙間の一部に充填材を埋め込む工程を有する（第２特徴点）ことによって、半導体チップの半導体ウェハへの固定を強化した状態で、薄基板加工および平坦化を実施できる。この結果、本発明によれば、第１特徴点と第２特徴点を有しているので、樹脂と半導体チップ（シリコンチップ）の熱膨張係数差から生じる凹凸の発生やボイドに起因した半導体チップの傾斜等がなく、さらに、薄基板加工前に余分な樹脂を除去する必要もなく、さらには、薄基板加工および平坦化工程の信頼性も向上させることができる。これにより、本発明によれば、半導体装置の製造工程を簡略できるだけでなく、従来技術よりも信頼性の高いＣｔｏＷプロセスを行うことができる。

＜半導体装置の製造方法＞
以下に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。実施の形態１においては、まず初めに半導体ウェハの検査方法に関して説明する。半導体ウェハの検査は、一般的な半導体ウェハ検査装置（ウェハプローバ）を用いて、ウェハレベルで行う。ウェハ検査によって良品チップと不良品チップを判別するには、予めチップ領域に良品検査ができるような回路および電極を形成しておく必要がある。非接触でウェハ検査をする場合は、検査専用の電極を形成する必要はない。また、半導体ウェハ上に良品・不良品のマーキングを行っても良いが、マッピングデータから半導体ウェハ上の良品・不良品を判別する方法が望ましい。

次に、例えば、シリコン単結晶からなる半導体ウェハ１Ｓの半導体デバイス形成領域ＤＲ上にバンプ電極を形成する方法を、図１〜図３を用いて説明する。バンプ電極は一般的なセミアディティブ法を用いて作製した。図１に示すように、半導体ウェハ１Ｓには、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）や多層配線が形成された半導体デバイス形成領域ＤＲが設けられている。そして、この半導体デバイス形成領域ＤＲ上に給電用のシード層ＳＬをスパッタリング法で堆積した後、このシード層ＳＬ上にレジスト膜ＦＲを塗布し、通常のフォトリソグラフィ工程によってバンプ電極パターンを形成する。シード層ＳＬは、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、銅（Ｃｕ）などを用い、その厚さは、トータルで３０ｎｍ〜６００ｎｍとする。このとき、半導体デバイス形成領域ＤＲの表面段差が大きい場合は、シード層ＳＬの膜厚を厚くする必要があるが、シード層ＳＬの膜厚が厚いほど除去しにくくなるので可能な限りシード層ＳＬの膜厚は薄いほうが良い。具体的に、本実施の形態１におけるシード層は、バリアメタル膜として窒化チタン膜とチタン膜を５０ｎｍ堆積させた後、銅膜を１００ｎｍ堆積させることにより形成している。

レジスト膜ＦＲの膜厚は、バンプ電極の高さに依存して変える必要があり、１〜２０μｍの範囲が望ましい。通常のバンプ電極の高さは、バンプ径にもよるが１〜５μｍ程度なので、この場合、レジスト膜ＦＲの厚さの目安は２〜８μｍ程度となる。バンプ電極パターンは、（１）半導体デバイス形成領域ＤＲに形成されている複数のＭＯＳＦＥＴや多層配線からなる回路と電気的に導通して信号を送受信するためのバンプ電極、（２）回路と電気的な導通のないダミーバンプ電極、（３）ダイシング等で個片化された半導体チップのチップ接続面周辺を囲うように形成される凸形状部（接続部）の３種類を形成するようにパターニングされている。バンプ電極の形状に関しては、（１）に示すバンプ電極と（２）に示すダミーバンプ電極は同形状でも異形状でも良く、丸や四角や多角形、縦長やドーナッツ形状であってもよい。（３）に示す凸形状部は（２）に示すダミーバンプ電極と同様に回路との電気的な導通がないのが望ましいが、回路と電気的な導通があっても構わない。また、（３）に示す凸形状部はチップ接続面周辺を囲うパターン形状をしており、直線形状でもジグザグ形状でも蛇行形状であっても構わないし、１つだけでなく複数本あっても良い。また、（３）に示す凸形状部の下にも回路を設置することも可能である。ここで、電気的な導通を必要とする（１）に示すバンプ電極以外のバンプ材料は、金属でなく樹脂であっても構わない。

続いて、図２に示すように、バンプ電極パターンを形成した後、バンプ電極パターンの開口領域に金属めっきを行なって、バンプ電極ＢＭＰ（ダミーバンプ電極も含む）と凸形状部ＶＥＵを形成する。バンプ電極ＢＭＰおよび凸形状部ＶＥＵは、最初に加熱や加圧で形状が変化しない硬い金属（ニッケル（Ｎｉ）、銅（Ｃｕ）など）をめっき法で形成したピラーと、このピラー上に加熱や加圧で形状が変化するめっき法で形成した柔らかい金属（錫（Ｓｎ）、錫銀（ＳｎＡｇ）、錫銀銅（ＳｎＡｇＣｕ）、インジウム（Ｉｎ）等）から構成される。ここで、硬い金属と柔らかい金属の高さの比率は、２：１〜２：１０程度が望ましい。硬い金属の高さの比率が高い場合には、柔らかい金属の割合が少なくなるので、各バンプ電極ＢＭＰ間の高さばらつきが大きい場合に接続不良を起こしやすくなる。逆に、硬い金属の高さ比率が低い場合は、柔らかい金属部分のバンプ電極ＢＭＰが倒れる可能性が高くなるだけでなく、柔らかい金属が接続時に変形して左右に流れ出し、隣りのバンプ電極との間のショート不良の原因にもなる。このため、硬い金属と柔らかい金属の高さ比率は１：１〜１：３程度が望ましい。めっき処理後、パターニングしたレジスト膜ＦＲの除去とシード層ＳＬの除去を行うと、バンプ電極ＢＭＰおよび凸形状部ＶＥＵが完成する。なお、バンプ電極ＢＭＰおよび凸形状部ＶＥＵの作製はめっき法だけでなく、蒸着法を使用することも可能である。この場合、給電用のシード層ＳＬの形成は不要だが、リフトオフプロセスを用いる必要がある。本実施の形態１におけるバンプ電極ＢＭＰの直径は１０μｍ、高さは５μｍで、Ｃｕピラー上にＳｎＡｇをめっき法で形成した。ＣｕピラーとＳｎＡｇの高さ比は２：３である（２μｍ／３μｍ）。このとき、凸形状部の幅は、バンプ電極ＢＭＰの幅よりも小さくなるように形成される。

次に、図３に示すように、バンプ電極ＢＭＰおよび凸形状部ＶＥＵを形成した後、半導体ウェハの薄基板加工により、半導体ウェハの厚さを所望の基板厚さに調整する。その後、半導体ウェハ１Ｓのチップ領域をダイシングすることにより、複数の半導体チップＣＨＰを形成する。ここで、半導体ウェハ１Ｓの厚さは、個片化された半導体チップＣＨＰの厚さそのものであり、１００μｍ〜２００μｍ程度が望ましい。通常、ストレスリリーフを施しても、半導体チップＣＨＰの厚さが１００μｍよりも薄くなると、半導体チップＣＨＰが割れたり破損したりしやすくなるだけでなく、半導体チップＣＨＰそのものの応力で半導体チップＣＨＰが曲がり平坦ではなくなる。逆に、半導体チップＣＨＰの厚さが２００μｍよりも厚い場合は、ストレスリリーフ無しでも、半導体チップＣＨＰが割れたり破損したりしにくく、半導体チップＣＨＰが曲がりにくいが、半導体チップＣＨＰを別の半導体ウェハに固定した後に削る量が増えてしまう。このことから、半導体ウェハ１Ｓの厚さは１００μｍ〜２００μｍの範囲に調整することが望ましいのである。本実施の形態１では、半導体ウェハ１Ｓの厚さ、つまり、半導体チップＣＨＰの厚さを２００μｍに調整している。

図４は、個片化された半導体チップＣＨＰのレイアウト構成を示す上面図である。図４に示すように、本実施の形態１における半導体チップＣＨＰは、矩形形状をしており、半導体チップＣＨＰ内の外周部に沿うように、半導体チップＣＨＰの内部領域（バンプ電極形成領域）を囲む凸形状部ＶＥＵが設けられている。そして、この凸形状部ＶＥＵで囲まれた内部領域に複数のバンプ電極ＢＭＰ（ダミーバンプ電極（図示せず）も含む場合もある）が配列されている。このとき、凸形状部ＶＥＵの幅は、バンプ電極ＢＭＰの幅よりも小さくなっている。

続いて、個片化された半導体チップＣＨＰを接続する半導体ウェハ１Ｗの作製方法について、図面を参照しながら説明する。本実施の形態１では、半導体ウェハ１Ｗに予め貫通電極を形成しておき、半導体チップＣＨＰを積層した後、半導体ウェハ１Ｗを薄板化して貫通電極の端部を露出させる例である。この例は、半導体チップＣＨＰの種類が変わっても、半導体ウェハ１Ｗを共通で使用する場合、最後に積層する半導体チップＣＨＰがそれまで重ねてきた半導体チップＣＨＰとは外形形状が異なる場合（小さい）等の利点を有する。同じサイズの半導体チップＣＨＰを重ねる場合は、半導体ウェハ１Ｗに予め貫通電極を形成する必要はなく、最後に重ねた半導体チップＣＨＰに貫通電極とバンプ電極を形成する構成も取ることができる。

まず、図５に示すように、半導体ウェハ１Ｗにバンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵを、一般的なレジストパターニング技術とシリコンエッチング技術を使用して形成する。このバンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵは、半導体ウェハ１Ｗに形成されている複数のチップ領域のそれぞれに形成される。

バンプ電極受入部ＢＲＵの大きさ（幅）は、半導体チップ側に形成したバンプ電極ＢＭＰの大きさよりも１．０５倍〜１．５倍ほど大きくする。バンプ電極受入部ＢＲＵの大きさがバンプ電極ＢＭＰの大きさの１．０５倍よりも小さい場合は、バンプ電極ＢＭＰがバンプ電極受入部ＢＲＵの内部に入りにくくなってしまう。逆に、バンプ電極受入部ＢＲＵの大きさがバンプ電極ＢＭＰの大きさの１．５倍よりも大きい場合は、バンプ電極ＢＭＰがバンプ電極受入部ＢＲＵに入りやすいが、チップ位置が動きやすく合わせずれが発生してしまう。したがって、バンプ電極受入部ＢＲＵの大きさ（幅）は、半導体チップ側に形成したバンプ電極ＢＭＰの大きさの１．１倍〜１．３倍程度が望ましい。

なお、半導体チップＣＨＰ側に形成されている凸形状部ＶＥＵと、半導体ウェハ１Ｗに形成される凹形状部ＣＡＵの関係も、バンプ電極ＢＭＰとバンプ電極受入部ＢＲＵの関係と同様に考えることができるので、凹形状部ＣＡＵの大きさ（幅）も、半導体チップ側に形成した凸形状部ＶＥＵの大きさよりも１．０５倍〜１．５倍ほど大きくする。さらに、望ましくは、凹形状部ＣＡＵの大きさ（幅）を、半導体チップ側に形成した凸形状部ＶＥＵの大きさの１．１倍〜１．３倍程度にする。

本実施の形態１では、その後の工程で示すように、半導体ウェハ１Ｗに貫通電極があるので、貫通電極の内部に施すめっき膜の厚みや側壁絶縁膜の厚さ等を予め考慮する必要がある。例えば、個片化された半導体チップＣＨＰのバンプ電極ＢＭＰの直径が１０μｍ、貫通電極の内部に施すめっき膜のめっき厚が４μｍ、側壁絶縁膜の厚さが０．５μｍならば、半導体ウェハ１Ｗに形成するバンプ電極受入部ＢＲＵの直径は、１０μｍ×１．１〜１．３倍＋めっき厚４μｍ×２＋側壁絶縁膜の厚さ０．５μｍ×２＝２０μｍ〜２２μｍになる。本実施の形態１では、例えば、バンプ電極受入部ＢＲＵの大きさ（幅）を２１μｍとしている。

また、バンプ電極受入部ＢＲＵの深さは、半導体チップＣＨＰ側に形成したバンプ電極の高さの０．０５倍〜１．３倍程度に調整する。バンプ電極受入部ＢＲＵの深さがバンプ電極の高さの０．０５倍よりも浅い場合には、個片化した半導体チップＣＨＰのバンプ電極ＢＭＰがバンプ電極受入部ＢＲＵからはずれやすく、合わせずれを起こしやすくなってしまう。逆に、バンプ電極受入部ＢＲＵの深さがバンプ電極の高さの１．３倍よりも大きい場合には、バンプ電極受入部ＢＲＵにしっかり入りはずれにくいが、バンプ電極ＢＭＰが後述する貫通電極と接続されない可能性が高くなる。したがって、バンプ電極受入部ＢＲＵの深さは、半導体チップ側に形成したバンプ電極ＢＭＰの高さの０．３倍〜０．９倍程度が望ましい。この場合も、貫通電極の内部に施すめっき膜の厚み、バンプ電極受入部ＢＲＵの底部に形成される絶縁膜の厚さ等を予め考慮する必要がある。個片化された半導体チップＣＨＰのバンプ電極ＢＭＰの高さが５μｍ、貫通電極の内部に施すめっき膜の厚さが４μｍ、絶縁膜の厚さが０．５μｍならば、半導体ウェハ１Ｗに形成するバンプ電極受入部ＢＲＵの深さは、５μｍ×０．０５倍〜１．３倍＋めっき膜の厚さ４μｍ＋絶縁膜の厚さ０．５μｍ＝４．７５μｍ〜１１μｍとなる。本実施の形態１では、例えば、バンプ電極受入部ＢＲＵの深さを９μｍとしている。

なお、半導体チップＣＨＰ側に形成されている凸形状部ＶＥＵと、半導体ウェハ１Ｗに形成される凹形状部ＣＡＵの関係も、バンプ電極ＢＭＰとバンプ電極受入部ＢＲＵの関係と同様に考えることができるので、凹形状部ＣＡＵの深さも、半導体チップ側に形成した凸形状部ＶＥＵの高さの０．０５倍〜１．３倍程度にする。さらに、望ましくは、凹形状部ＣＡＵの深さを、半導体チップ側に形成した凸形状部ＶＥＵの高さの０．３倍〜０．９倍程度にする。

図６は、半導体ウェハ１Ｗの表面（上面）（１つのチップ領域）に形成されたバンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵのレイアウト構成を示す上面図である。図６に示すように、複数のバンプ電極受入部ＢＲＵを囲むように凹形状部ＣＡＵが形成されていることがわかる。つまり、半導体ウェハ１Ｗに形成されるバンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵの配置構成は、図４に示す半導体チップＣＨＰに形成されたバンプ電極ＢＭＰおよび凸形状部ＶＥＵの配置構成に対応している。このとき、図４に示す凸形状部ＶＥＵの幅をバンプ電極ＢＭＰの幅よりも小さく形成した理由は、半導体ウェハ１Ｗに形成される凹形状部ＣＡＵの幅をバンプ電極受入部ＢＲＵの幅よりも小さくするためである。なぜなら、半導体ウェハ１Ｗ上に半導体チップＣＨＰをしっかり固定する観点から、半導体ウェハ１Ｗに形成される凹形状部ＣＡＵの深さをバンプ電極受入部ＢＲＵの深さを揃える必要があるからである。すなわち、凹形状部ＣＡＵおよびバンプ電極受入部ＢＲＵは、半導体ウェハ１Ｗを構成するシリコンをエッチングすることにより形成されるが、このときのエッチング特性として、エッチングする形状に依存してエッチング速度に差が生じるからである。つまり、バンプ電極受入部ＢＲＵの幅と凹形状部ＣＡＵの幅を同程度にすると、バンプ電極受入部ＢＲＵのエッチング速度よりも、凹形状部ＣＡＵのエッチング速度の方が大きくなってしまうため、凹形状部ＣＡＵの深さがバンプ電極受入部ＢＲＵの深さよりも深くなってしまう。そこで、本実施の形態１では、凹形状部ＣＡＵの幅をバンプ電極受入部ＢＲＵの幅よりも小さく形成することにより、バンプ電極受入部ＢＲＵのエッチング速度と、凹形状部ＣＡＵのエッチング速度とが同程度になるように調整している。この結果、本実施の形態１によれば、半導体ウェハ１Ｗに形成される凹形状部ＣＡＵの深さをバンプ電極受入部ＢＲＵの深さを揃えることができるのである。

次に、図７に示すように、半導体ウェハ１Ｗにバンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵを形成した後、バンプ電極受入部ＢＲＵの底部に貫通電極用の溝ＤＩＴを形成する。ここでは、ＣＶＤ法（Chemical Vapor Deposition）を使用することにより形成された酸化シリコン膜からなるハードマスクで溝ＤＩＴを加工する。ハードマスクは、一般的な低温ＣＶＤ膜で形成し、形成温度は４００℃以下が望ましく、実際には１５０℃以下の温度が最適である。ハードマスクを用いる理由は、貫通電極の加工後に酸化シリコン膜が貫通電極の周辺すべてを絶縁体として覆うことができるためである。

続いて、図８に示すように、貫通電極用の溝ＤＩＴを加工した後、溝ＤＩＴの側壁に低温ＣＶＤ法により絶縁膜（図示せず）を形成する。この後、溝ＤＩＴの内部にめっき膜ＰＦを形成するため、シード層（図示せず）をスパッタリング法で堆積させ、通常のめっき法により、溝ＤＩＴの内部にめっき膜ＰＦを充填する。シード層はチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、銅（Ｃｕ）などを使用し、シード層の厚さはトータルで３０ｎｍ〜１５００ｎｍとする。めっき膜ＰＦの材料には、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）等を用いる。溝ＤＩＴの内部にめっき膜ＰＦを充填して、複数の貫通電極ＴＳＶを形成した後、半導体ウェハ１Ｗの表面に形成されている余分なめっき膜ＰＦをＣＭＰ法（Chemical Mechanical Polishing）等で平坦化して除去する。

ここまでの工程により、バンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵの内部に、絶縁膜（図示せず）を介して、めっき膜ＰＦが形成されることになる。また、貫通電極ＴＳＶ内部にめっき膜ＰＦを充填した後に、柔らかい金属（Ｓｎ、ＳｎＡｇ、ＳｎＡｇＣｕ、Ｉｎ等）を形成し、この後にＣＭＰ法による平坦化を実施してもよい。ＣＭＰ法による平坦化処理後にめっきを施す場合、無電解めっき法を使用して選択的にめっきする方法もある。本実施の形態１では、貫通電極ＴＳＶの直径は８μｍであり、シード層のバリアメタル膜としてタンタル（Ｔａ）と窒化チタン（ＴｉＮ）を５０ｎｍ、Ｃｕシード層を６００ｎｍ堆積させた。貫通電極ＴＳＶの内部を銅めっき膜にて埋め込んだ後に錫めっき膜を０．３μｍ形成した。

次に、個片化した複数の半導体チップＣＨＰ１を半導体ウェハ１Ｗに接続した後、半導体ウェハ１Ｗに接続した半導体チップＣＨＰ１の薄基板加工と平坦化するまでの工程について図面を参照しながら説明する。まず、図９に示すように、半導体チップＣＨＰ１に形成されたバンプ電極ＢＭＰを、半導体ウェハ１Ｗに形成されたバンプ電極受入部ＢＲＵにはめ込んでいくとともに、半導体チップＣＨＰ１に形成された凸形状部ＶＥＵを、半導体ウェハ１Ｗに形成された凹形状部ＣＡＵにはめ込んでいく。例えば、第１半導体チップ（半導体チップＣＨＰ１）に形成されているバンプ電極ＢＭＰを半導体ウェハ１Ｗの第１チップ領域上に形成されているバンプ電極受入部ＢＲＵにはめ込むとともに、第１半導体チップ（半導体チップＣＨＰ１）に形成された凸形状部ＶＥＵを、半導体ウェハ１Ｗの第１チップ領域に形成された凹形状部ＣＡＵにはめ込んでいく。同様に、第２半導体チップ（半導体チップＣＨＰ１）に形成されているバンプ電極ＢＭＰを半導体ウェハ１Ｗの第１チップ領域に隣接する第２チップ領域上に形成されているバンプ電極受入部ＢＲＵにはめ込むとともに、第２半導体チップ（半導体チップＣＨＰ１）に形成された凸形状部ＶＥＵを、半導体ウェハ１Ｗの第２チップ領域に形成された凹形状部ＣＡＵにはめ込んでいく。

この際、ウェハ温度はバンプ電極ＢＭＰおよび凸形状部ＶＥＵが溶解しない程度の低い温度（常温でも可能）で実施する。このため、バンプ電極ＢＭＰとバンプ電極受入部ＢＲＵとは接触はしていても完全に接続されていない。同様に、凸形状部ＶＥＵと凹形状部ＣＡＵとは接触はしていても完全に接続されていない。すべての半導体チップＣＨＰ１を半導体ウェハ１Ｗにはめ込んだ後に、半導体チップＣＨＰ１と半導体ウェハ１Ｗを一括して接続する。このときの接続温度や接続圧力は、バンプ電極ＢＭＰおよび凸形状部ＶＥＵの材料やバンプ電極ＢＭＰの数、接続する半導体チップ数によって変わる。本実施の形態１では、例えば、半導体チップ側のバンプ電極ＢＭＰおよび凸形状部ＶＥＵはＳｎＡｇであり、バンプ電極受入部ＢＲＵ側の最表面の金属は錫（Ｓｎ）としている。そして、最大接続温度は２８０℃であり、接続圧力は１０Ｎ／チップとしている。

ここで、本実施の形態１の特徴は、半導体チップＣＨＰ１を半導体ウェハ１Ｗに接続する際、半導体チップＣＨＰ１内の外周部に沿って、半導体チップＣＨＰ１内の内部領域（バンプ電極形成領域）を囲う接続部を設けている点にある。具体的に、本実施の形態１では、半導体ウェハ１Ｗのチップ領域の表面に、凹形状をした複数のバンプ電極受入部ＢＲＵと、複数のバンプ電極受入部ＢＲＵを囲む凹形状部ＣＡＵとを形成している。そして、半導体チップＣＨＰ１を半導体ウェハ１Ｗに搭載して固定する際、複数のバンプ電極ＢＭＰのそれぞれを、複数のバンプ電極受入部ＢＲＵのそれぞれに挿入するとともに、凸形状部ＶＥＵを凹形状部ＣＡＵに挿入している。このように、本実施の形態１によれば、凸形状部ＶＥＵを凹形状部ＣＡＵに挿入することにより、半導体チップＣＨＰ１内の内部領域（バンプ電極形成領域）を囲う接続部が構成されることになる。

例えば、一般的なＣｔｏＷの場合、半導体チップＣＨＰ１を半導体ウェハ１Ｗに接続した後に、半導体チップＣＨＰ１と半導体ウェハ１Ｗ間に樹脂等を注入することで、半導体チップＣＨＰ１と半導体ウェハ１Ｗの固定強化や、デバイス面や半導体チップＣＨＰ１と半導体ウェハ１Ｗをつなぐバンプ電極ＢＭＰ等の保護を行っている。

ところが、半導体チップＣＨＰ１と半導体ウェハ１Ｗ間のギャップが狭い場合、半導体チップＣＨＰ１が平面上に複数レイアウトされていると、半導体チップＣＨＰ１と半導体ウェハ１Ｗ間のギャップに均一に隙間なく樹脂を注入することは困難となる。さらに、プロセス処理や接続時の加熱による、半導体チップＣＨＰ１と樹脂の熱膨張係数差およびボイド等から生じる表面凹凸の発生やチップ傾斜等の問題が発生する。

これに対し、本実施の形態１によれば、凸形状部ＶＥＵを凹形状部ＣＡＵに挿入することにより構成される接続部によって、半導体チップＣＨＰ１を確実に半導体ウェハ１Ｗへ固定することができるため、半導体チップＣＨＰ１と半導体ウェハ１Ｗの間に樹脂を埋め込む工程が不要となる。このことから、本実施の形態１によれば、半導体チップＣＨＰ１を確実に半導体ウェハ１Ｗへ固定しながら、半導体チップＣＨＰ１と半導体ウェハ１Ｗとの間に樹脂を埋め込むことで生じる問題点を解決することができる。

さらに、半導体チップＣＨＰ１と半導体ウェハ１Ｗの隙間に樹脂を埋め込む場合、複数の半導体チップＣＨＰ１のそれぞれを半導体ウェハ１Ｗ上に搭載する毎に熱処理を加える必要がある。したがって、複数の半導体チップＣＨＰ１のうち、最初の方の段階で半導体ウェハ１Ｗに搭載されたものは、最後の方の段階で半導体ウェハ１Ｗに搭載されたものに比べて熱負荷が大きくなる。つまり、半導体ウェハ１Ｗ上に搭載された複数の半導体チップＣＨＰ１に加わる熱負荷のばらつきが生じることになる。この結果、複数の半導体チップＣＨＰ１に形成されている半導体デバイスの特性ばらつきも大きくなるおそれが高まる。特に、熱負荷が大きくなると、半導体チップＣＨＰ１に形成されているバンプ電極ＢＭＰの表面酸化も起こりやすくなる。

これに対し、本実施の形態１によれば、まず、熱負荷をかけない状態で、すべての半導体チップＣＨＰ１を半導体ウェハ１Ｗ上に搭載した後、一度に熱負荷を印加するため、各半導体チップＣＨＰ１に加わる熱負荷を均一にすることができる。このことから、複数の半導体チップＣＨＰ１のそれぞれに形成されている半導体デバイスの特性ばらつきを抑制することができるとともに、半導体チップＣＨＰ１に加わる熱負荷を最小限にすることができるため、バンプ電極ＢＭＰの表面酸化も抑制することができる。

また、本実施の形態１では、半導体チップＣＨＰ１を半導体ウェハ１Ｗに搭載して固定する際、複数のバンプ電極ＢＭＰのそれぞれを、複数のバンプ電極受入部ＢＲＵのそれぞれに挿入するとともに、凸形状部ＶＥＵを凹形状部ＣＡＵに挿入するように構成している。このため、例えば、半導体ウェハ１Ｗの表面を平坦にして、この平坦面上にバンプ電極ＢＭＰを搭載する場合に比べて、半導体ウェハ１Ｗ上に積層した半導体チップＣＨＰ１の高さを低くすることができる。つまり、本実施の形態１では、半導体ウェハ１Ｗと半導体チップＣＨＰ１との積層厚を薄くすることができる。

さらに、例えば、半導体チップＣＨＰ１に形成されている複数のバンプ電極ＢＭＰや凸形状部ＶＥＵの間に高さばらつきがある場合でも、本実施の形態１では、半導体ウェハ１Ｗに形成されている凹形状のバンプ電極受入部ＢＲＵや凹形状部ＣＡＵで、バンプ電極ＢＭＰの高さばらつきを吸収することができるので、半導体ウェハ１Ｗと半導体チップＣＨＰ１との接続信頼性を向上させることができる。

続いて、図１０に示すように、複数の半導体チップＣＨＰ１を半導体ウェハ１Ｗ上に搭載して固定した後、スパッタリング法を使用することにより、半導体チップＣＨＰ１と半導体チップＣＨＰ１との間の隙間にシード層を堆積させる。その後、シードリカバリとして無電解めっき液に、半導体チップＣＨＰ１を搭載した半導体ウェハ１Ｗを浸漬し、電解めっき法によって、半導体チップＣＨＰ１と半導体チップＣＨＰ１との間の隙間を充填材ＦＬ（めっき膜）で埋める。このめっき膜（充填材ＦＬ）により、複数の半導体チップＣＨＰ１間の隙間がなくなり、半導体チップＣＨＰ１間の接続を強固にすることができる。

このようにして、複数の半導体チップＣＨＰ１間の隙間を充填材ＦＬ（めっき膜）で埋め込んだ後、複数の半導体チップＣＨＰ１の表面（上面）を一般的なバックグラインド（ＢＧ）で設定厚さの数μｍ手前まで薄基板加工する。その後、複数の半導体チップＣＨＰ１の表面をＣＭＰ法によって平坦化する。最終的な半導体チップＣＨＰ１の仕上げ厚さは、このＣＭＰ法による平坦化処理によって調整される。本実施の形態１では、例えば、半導体チップＣＨＰ１間の隙間を埋めるめっき膜はニッケル（Ｎｉ）から構成することができ、その高さは４２μｍ程度としている。

このように本実施の形態１のさらなる特徴は、複数の半導体チップＣＨＰ１間の隙間を充填材ＦＬ（めっき膜）で埋める点にある。これにより、複数の半導体チップＣＨＰ１間の隙間がなくなり、複数の半導体チップＣＨＰ１間の接続を強固にすることができる。この結果、半導体チップＣＨＰ１がずれることなく、上述したバックグラインド工程やＣＭＰ法による平坦化工程を実施することができる。

ここで、本実施の形態１では、半導体チップＣＨＰ１間の隙間をすべて充填材ＦＬ（めっき膜）で埋め込む構成について説明したが、例えば、半導体チップＣＨＰ１の間に形成されている隙間の途中の高さまで充填材ＦＬ（めっき膜）を埋め込むこともできる。この場合、半導体チップＣＨＰ１間の隙間をすべて充填材ＦＬ（めっき膜）で埋める場合よりも、複数の半導体チップＣＨＰ１間の接続強度は低下するものの、最終的な半導体チップＣＨＰ１の仕上げ厚さ程度までしか充填材ＦＬ（めっき膜）が埋め込まれていないとすると、上述したバックグラインド工程やＣＭＰ法による平坦化工程では、半導体チップＣＨＰ１を構成するシリコンだけを研磨することになる。このため、バックグラインド工程やＣＭＰ法による平坦化工程を実施しやすくなり、複数の半導体チップＣＨＰ１の表面の平坦性を向上させることができる。

一方、半導体チップＣＨＰ１間の隙間をすべて充填材ＦＬ（めっき膜）で埋める場合には、バックグラインド工程やＣＭＰ法による平坦化工程で、半導体チップＣＨＰ１を構成するシリコンと、充填材ＦＬを構成するめっき膜という異なる材料を同時に研磨することになる。このため、バックグラインド工程やＣＭＰ法による平坦化工程を実施することによる複数の半導体チップＣＨＰ１の表面の平坦性は低下するが、複数の半導体チップＣＨＰ１間の接続強度を向上させることができる。

ここで、半導体チップＣＨＰ１の薄基板加工をバックグラインド（ＢＧ）の代わりにドライエッチングやウェットエッチングを用いることも可能である。また、本実施の形態１では、半導体チップＣＨＰ１間の隙間を埋める充填材ＦＬにめっき膜（金属膜）を使用したが、半導体チップＣＨＰ１の薄基板加工に悪影響を及ぼさないのであれば、半導体チップＣＨＰ１間の隙間を樹脂で埋め込むことも可能である。ただし、充填材ＦＬに樹脂を使用するよりも、めっき膜（金属膜）を使用する方が望ましい。なぜなら、樹脂は比較的柔らかいため、研磨装置に目詰まりが発生しやすい一方、めっき膜（金属膜）は比較的硬いため、研磨装置に目詰まりが発生しにくく、安定して半導体チップＣＨＰ１の表面研磨を実施することができるからである。なお、本実施の形態１では、半導体チップＣＨＰ１の薄基板加工によりチップ厚を４４μｍまで薄板化し、さらに、その表面をＣＭＰ法による平坦化処理によって約４μｍほど研磨している。この結果、本実施の形態１での最終的な半導体チップＣＨＰ１のチップ厚は４０μｍである。

次に、さらに、半導体チップＣＨＰ１の上方に半導体チップを積層する工程について、図面を参照しながら説明する。半導体チップＣＨＰ１の上方に半導体チップを積層する工程は、半導体ウェハ１Ｗ上に半導体チップＣＨＰ１を搭載して固定する工程とほぼ同じである。しかしながら、この後に説明する工程では、複数の半導体チップＣＨＰ１間の隙間に埋め込んだめっき膜（充填材）が存在する点が大きく異なる。複数の半導体チップＣＨＰ１間の隙間に埋め込んだめっき膜（充填材）が、半導体チップＣＨＰ１の薄基板加工や平坦化加工の際に窪んだり（凹）、突状（凸）になってしまった場合は、その凹凸を修復する処理が必要となる。例えば、半導体チップＣＨＰ１の表面にＳＯＧ（Spin on Grass）膜を塗布することで凹凸を低減したり、めっき膜のみを選択的に研磨可能なＣＭＰ処理を前もって行う必要がある。これらの工程後、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、複数の半導体チップＣＨＰ１の表面（上面）にバンプ電極受入部ＢＲＵ２および凹形状部ＣＡＵ２を形成する。

その後、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、バンプ電極受入部ＢＲＵ２の底面に、半導体チップＣＨＰ１のデバイス形成領域に達する溝ＤＩＴ２を形成する。このとき形成される溝ＤＩＴ２は、半導体チップＣＨＰ１の上面（露出面）とは反対側のデバイス形成領域に形成されているデバイスパターンに合わせて形成する必要があるので、合わせマークはシリコンからなる半導体チップＣＨＰ１を透過させて確認しなければならない。このため、一般的な可視光を用いたアライメントではなく、赤外線を用いたアライメントが必要となる。半導体チップＣＨＰ１はそれぞれ微妙に位置がずれていることが予想されるので、半導体チップＣＨＰ１ごとにアライメントを行える露光機を使用する必要がある。また、半導体ウェハ１Ｗの作製方法と比較して、接続された半導体チップＣＨＰ１への溝ＤＩＴ２の形成では、溝ＤＩＴ２の加工方法が大きく異なる。溝ＤＩＴ２の設計値が異なる場合は、直径や深さに応じた溝ＤＩＴ２の加工条件を新たに設定すれば良いが、溝ＤＩＴ２の底部に絶縁膜がある場合は、底部でのノッチ発生を極力抑制する必要があり、ＬＦ（Low Frequency）パルス電源を使用する。ＬＦパルス電源を使用しないで溝ＤＩＴ２の底部の絶縁膜加工を行う場合は、オーバーエッチングを極力低減しなければならない。

以上のように、半導体ウェハ１Ｗに接続した半導体チップＣＨＰ１へのバンプ電極受入部ＢＲＵ２および凹形状部ＣＡＵ２の形成は、一般的なフォトリソグラフィ工程でマスクパターンを形成し、その後、このマスクパターンをマスクにしたシリコンのドライエッチングで行なわれる（図１２参照）。そして、溝ＤＩＴ２は、低温ＣＶＤ膜とフォトリソグラフィ工程によるハードマスクパターンとを形成した後、シリコンのドライエッチングで加工する（図１３参照）。溝ＤＩＴ２を形成した後は、溝ＤＩＴ２の内部に側壁絶縁膜を形成し、溝ＤＩＴ２の底部に形成されている絶縁膜をドライエッチングで除去する。そして、スパッタリング法によって、溝ＤＩＴ２の内壁にシード層を堆積させてから、図１４に示すように、めっき法により溝ＤＩＴ２の内部にめっき膜ＰＦ２を埋め込むことによりプラグＰＬＧ１を形成する。最後に、余分なめっき膜（金属膜）をＣＭＰ法によって除去する。

次に、図１５に示すように、個片化された半導体チップＣＨＰ２に形成されているバンプ電極ＢＭＰ２および凸形状部ＶＥＵ２を、半導体チップＣＨＰ１の上面に形成されているバンプ電極受入部ＢＲＵ２および凹形状部ＣＡＵ２にはめ込み、すべての半導体チップＣＨＰ２をはめ込んだ後に、熱処理および加圧処理を施して一括で接続する。前述した工程と同様に、スパッタリング法でシード層を堆積した後、無電解めっき液に半導体ウェハ１Ｗを浸漬させてシード層のリカバリを行った後、複数の半導体チップＣＨＰ２間の隙間をめっき膜（充填材ＦＬ）で埋め込む。そして、隙間を埋めるめっき膜を形成した後、接続された半導体チップＣＨＰ２の上面に対して薄基板加工と平坦化加工を行うことにより、半導体チップＣＨＰ１と半導体チップＣＨＰ２を積層した半導体ウェハ１Ｗが得られる。その後、図１６に示すように、半導体チップＣＨＰ２の上面に薄基板加工と平坦化処理を行い、半導体チップＣＨＰ２の上面にバンプ電極受入部ＢＲＵ３、凹形状部ＣＡＵ３およびプラグＰＬＧ２を形成する。次に、半導体チップＣＨＰ３に形成されているバンプ電極ＢＭＰ３および凸形状部ＶＥＵ３を、半導体チップＣＨＰ２の上面に形成されているバンプ電極受入部ＢＲＵ３および凹形状部ＣＡＵ３にそれぞれはめ込み、すべての半導体チップＣＨＰ３をはめ込んだ後に、熱処理および加圧処理を施して一括で接続する。その後、上述した方法と同様な方法で、複数の半導体チップＣＨＰ３間の隙間をめっき膜（充填材ＦＬ）で埋め込むことにより、半導体チップＣＨＰ２上に半導体チップＣＨＰ３を積層する。

続いて、半導体チップＣＨＰ１〜半導体チップＣＨＰ３を積層した半導体ウェハ１Ｗの基板側裏面を上面に向けた後、この基板側裏面を薄基板加工し、あらかじめ内部に形成してある貫通電極ＴＳＶを露出させて、貫通電極ＴＳＶ上にバンプ電極ＢＭＰ４を形成する方法について、図面を参照しながら説明する。

まず、図１７に示すように、半導体ウェハ１Ｗの基板側裏面から貫通電極ＴＳＶの端部を露出させるために、半導体ウェハ１Ｗの基板側裏面から一般的なバックグラインド工程によって薄基板加工した後、ＣＭＰ法による平坦化処理を行う。この際、貫通電極ＴＳＶの端部が露出する数μｍ手前で平坦化処理を止める。これは、貫通電極ＴＳＶの端部が露出するまで平坦化処理を実施すると、露出した貫通電極ＴＳＶから貫通電極ＴＳＶの材料である銅（汚染物質）が拡散してしまうことを防止するためである。

次に、貫通電極ＴＳＶの周辺のみを開口させるようにパターニングされたレジスト膜を使用して半導体ウェハ１Ｗを加工し、貫通電極ＴＳＶの上部に形成されている絶縁膜を露出させる。そして、その絶縁膜上に低温ＣＶＤ法にて絶縁膜ＩＬを形成し、再び、貫通電極ＴＳＶの上部のみを開口するレジスト膜によって絶縁膜ＩＬを加工し、貫通電極ＴＳＶの上部を露出させる。その後、図１８に示すように、露出した貫通電極ＴＳＶに、一般的なセミアディティブ法による、シード層の堆積とフォトリソグラフィ工程によるバンプ電極パターンを形成し、前述した工程と同様なめっき処理により、貫通電極ＴＳＶと電気的に接続するバンプ電極ＢＭＰを形成する。

続いて、図１９に示すように、半導体チップＣＨＰ１〜半導体チップＣＨＰ３を積層した半導体ウェハ１Ｗをダイシングすることにより、個片化された複数の積層半導体チップＬＣＨＰを得ることができる。この場合，半導体ウェハ１Ｗのダイシング前に，半導体チップＣＨＰ３の基板部分の薄基板加工を行って所望の基板厚さに調整してからダイシングすることも可能である。この積層半導体チップＬＣＨＰは、半導体チップＣＨＰ１〜半導体チップＣＨＰ３と、半導体ウェハ１Ｗを切断することにより形成されたインタポーザチップ（基板チップ）ＩＰＣＨＰから構成される。ここで、ダイシングの際、図１９に示すように、チップ領域を囲む凹形状部ＣＡＵ１〜ＣＡＵ３および凸形状部ＶＥＵ１〜ＶＥＵ３をすべて除去する構成を取ることができる。この場合、積層半導体チップＬＣＨＰの半導体チップ間に隙間が現れる。そこで、例えば、図２０に示すように、この隙間に樹脂ＲＪを埋め込んで固定することにより、強固な積層半導体チップＬＣＨＰを得ることができる。

ここでの隙間への樹脂ＲＪの埋め込みは、バンプ電極ＢＭＰ〜ＢＭＰ３の接続も兼ねるものではないため、樹脂ＲＪの埋め込み後に行なわれる熱処理は比較的低温で行なわれることになる。具体的に、例えば、バンプ電極ＢＭＰ〜ＢＭＰ３の接続も目的とする場合は、３００℃以上の熱処理が必要となり、半導体チップＣＨＰ１〜ＣＨＰ３と樹脂ＲＪの熱膨張係数差およびボイド等から生じる表面凹凸の発生やチップ傾斜等が問題となりやすい。これに対し、ここでの隙間への樹脂ＲＪの埋め込みは、バンプ電極ＢＭＰ〜ＢＭＰ３の接続も兼ねるものではないため、例えば、２００℃以下で行うことができる。このことから、半導体チップＣＨＰ１〜ＣＨＰ３と樹脂ＲＪの熱膨張係数差およびボイド等から生じる表面凹凸の発生やチップ傾斜等は顕在化しないものと考えられる。

一方、ダイシングの際、図２１に示すように、チップ領域を囲む凹形状部ＣＡＵ１〜ＣＡＵ３および凸形状部ＶＥＵ１〜ＶＥＵ３をすべて残存させる構成を取ることができる。この場合、製品としての積層半導体チップＬＣＨＰ２に、そのまま、凹形状部ＣＡＵ１〜ＣＡＵ３および凸形状部ＶＥＵ１〜ＶＥＵ３からなる接続部が痕跡として残存することになる。このような構成の積層半導体チップＬＣＨＰ２では、各半導体チップ間の隙間が接続部で塞がれた状態となるため、この隙間への樹脂の埋め込みはできない。ただし、このような積層半導体チップＬＣＨＰであっても、例えば、積層半導体チップＬＣＨＰ２の側面のみを樹脂で固定することはでき、この構成であっても強固な積層半導体チップＬＣＨＰ２を得ることができる。

以上のようにして、本実施の形態１によれば、生産性の高いＣｔｏＷ技術を使用しつつ、歩留まり向上を図ることが可能な半導体装置の製造方法を提供することができる。

（実施の形態２）
次に、本実施の形態２における半導体装置の製造方法について、図面を参照しながら説明する。なお、前記実施の形態１に記載され、本実施の形態２に未記載の事項は、特段の事情がない限り、本実施の形態２にも適用することができる。

本実施の形態２における半導体装置の製造方法と前記実施の形態１における半導体装置の製造方法との相違点は、デバイス面にバンプ電極および凸形状部が形成された半導体チップを、予め貫通電極とバンプ電極受入部および凹形状部が形成された半導体ウェハに接続した後の工程にある。具体的に、前記実施の形態１では、複数の半導体チップを半導体ウェハに接続した後に、複数の半導体チップ間の隙間を充填材（めっき膜）で埋め込んでから、半導体チップの薄基板加工と平坦化処理を行っている。一方、本実施の形態２では、複数の半導体チップを半導体ウェハに接続した後に、半導体チップの薄基板加工と平坦化処理を行い、その後、複数の半導体チップ間の隙間を充填材（めっき膜）で埋め込んで固定する点が前記実施の形態１と異なる。以下に、前記実施の形態１とは異なる方法で個片化された半導体チップを逐次積層する方法について説明する。

まず初めに、図２２に示すように、半導体ウェハのデバイス面へバンプ電極ＢＭＰおよび凸形状部ＶＥＵａ、ＶＥＵｂを形成し、良品チップ検査を実施した後、半導体ウェハの薄基板加工とダインシングを行うことにより個片化された半導体チップＣＨＰ１を作製する。そして、図２３に示すように、予めバンプ電極受入部ＢＲＵ、凹形状部ＣＡＵａ、ＣＡＵｂおよび貫通電極ＴＳＶを形成した半導体ウェハ１Ｗを準備し、個片化された半導体チップＣＨＰ１と半導体ウェハ１Ｗとを接続する。具体的に、半導体チップＣＨＰ１に形成されたバンプ電極ＢＭＰを、半導体ウェハ１Ｗに形成されたバンプ電極受入部ＢＲＵにはめ込んでいくとともに、半導体チップＣＨＰ１に形成された凸形状部ＶＥＵａ、ＶＥＵｂを、半導体ウェハ１Ｗに形成された凹形状部ＣＡＵａ、ＣＡＵｂに、それぞれ、はめ込んでいく。この際、ウェハ温度はバンプ電極ＢＭＰおよび凸形状部ＶＥＵａ、ＶＥＵｂが溶解しない程度の低い温度（常温でも可能）で実施する。このため、バンプ電極ＢＭＰとバンプ電極受入部ＢＲＵとは接触はしていても完全に接続されていない。同様に、凸形状部ＶＥＵａ、ＶＥＵｂと凹形状部ＣＡＵａ、ＣＡＵｂとは接触はしていても完全に接続されていない。すべての半導体チップＣＨＰ１を半導体ウェハ１Ｗにはめ込んだ後に、半導体チップＣＨＰ１と半導体ウェハ１Ｗを一括して接続する。このときの接続温度や接続圧力は、バンプ電極ＢＭＰおよび凸形状部ＶＥＵａ、ＶＥＵｂの材料やバンプ電極ＢＭＰの数、接続する半導体チップ数によって変わる。

ここで、本実施の形態２の特徴は、図２２に示すように、半導体チップＣＨＰ１の内部領域（バンプ電極ＢＭＰ形成領域）を囲む凸形状部ＶＥＵａ、ＶＥＵｂを２列で形成している点にある。これにより、図２３に示すように、半導体チップＣＨＰ１を半導体ウェハ１Ｗに搭載して固定する際、半導体チップＣＨＰ１と半導体ウェハ１Ｗ間の接続面積を増やすことができる。このため、本実施の形態２によれば、半導体チップＣＨＰ１と半導体ウェハ１Ｗとの接続強度を強化することができる。このとき、半導体チップＣＨＰ１に形成する接続部を、凸形状部ＶＥＵａおよび凸形状部ＶＥＵｂから形成するのではなく、幅の広い１列の凸形状部から構成することによっても、半導体チップＣＨＰ１と半導体ウェハ１Ｗとの接続強度を強化することができると考えられる。しかし、本実施の形態２では、以下に示す理由から、半導体チップＣＨＰ１に形成する接続部を、凸形状部ＶＥＵａおよび凸形状部ＶＥＵｂの２列から形成している。すなわち、バンプ電極形成領域を囲む凸形状部（接続部）の幅を広げずに２列にした理由は、半導体ウェハ１Ｗに形成されるバンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵａ、ＣＡＵｂを形成する際のドライエッチング特性に起因している。つまり、半導体チップＣＨＰ１に形成する接続部を、幅の広い１列の凸形状部ＶＥＵから構成する場合、この凸形状部ＶＥＵをはめ込むために、半導体ウェハ１Ｗに形成される凹形状部ＣＡＵの幅も大きくする必要がある。この場合、半導体ウェハ１Ｗには、バンプ電極ＢＭＰをはめ込むためのバンプ電極受入部ＢＲＵと、幅の広い凹形状部ＣＡＵとを形成することになる。ところが、シリコンのドライエッチング特性として、凹形状部ＣＡＵの幅が広くなると、それだけ、凹形状部ＣＡＵの深さが深くなってしまうのである。つまり、シリコンのドライエッチングでは、幅の広いパターンと幅の狭いパターンとを同時に加工する場合、幅の広いパターンの深さが幅の狭いパターンの深さよりも深くなってしまう特性がある。したがって、半導体ウェハ１Ｗにバンプ電極受入部ＢＲＵと、バンプ電極受入部ＢＲＵよりも幅の広い凹形状部ＣＡＵとを形成すると、バンプ電極受入部ＢＲＵの深さよりも、幅の広い凹形状部ＣＡＵの深さのほうが深くなってしまうのである。すると、バンプ電極ＢＭＰをバンプ電極受入部ＢＲＵにはめ込む際には、バンプ電極ＢＭＰがバンプ電極受入部ＢＲＵの内部に確実に充填される。これに対し、凸形状部ＶＥＵを凹形状部ＣＡＵにはめ込んでいく際、凹形状部ＣＡＵの深さが深い分だけ、凹形状部ＣＡＵの内部に空間が残存してしまい接続強度が弱くなってしまう。

そこで、本実施の形態２では、半導体チップＣＨＰ１と半導体ウェハ１Ｗとの接続強度を強化する方法として、半導体チップＣＨＰ１に形成する接続部を、幅の広い１列の凸形状部ＶＥＵから構成するのではなく、バンプ電極ＢＭＰよりも幅の狭い２列の凸形状部ＶＥＵａおよび凸形状部ＶＥＵｂから構成している。これにより、半導体ウェハ１Ｗには、バンプ電極ＢＭＰをはめ込むためのバンプ電極受入部ＢＲＵと、バンプ電極受入部ＢＲＵの幅よりも小さな幅を有する２列の凹形状部ＣＡＵａ、ＣＡＵｂとを形成すればよいことになる。この結果、本実施の形態２によれば、バンプ電極受入部ＢＲＵおよび幅の狭い凹形状部ＣＡＵａ、ＣＡＵｂをドライエッチングで加工することになるため、バンプ電極受入部ＢＲＵの深さと、２列の凹形状部ＣＡＵａ、ＣＡＵｂの深さとの間のばらつきを抑制することができる。このように、本実施の形態２によれば、バンプ電極受入部ＢＲＵの幅よりも小さな幅を有する２列の凹形状部ＣＡＵａ、ＣＡＵｂを形成して、それぞれの凹形状部ＣＡＵａ、ＣＡＵｂに、凸形状部ＶＥＵａ、ＶＥＵｂをはめ込むように構成される。この結果、本実施の形態２によれば、半導体チップＣＨＰ１と半導体ウェハ１Ｗとの接続強度の向上を図ることができるとともに、バンプ電極受入部ＢＲＵの深さと、２列の凹形状部ＣＡＵａ、ＣＡＵｂの深さとの間の深さばらつきを抑制することができる。

続いて、図２４に示すように、個片化された複数の半導体チップＣＨＰ１を半導体ウェハ１Ｗに搭載して固定した後、半導体チップＣＨＰ１の裏面の薄基板加工と平坦化処理を行う。この時の半導体チップＣＨＰ１のチップ厚さは、例えば、４０μｍであった。このように、本実施の形態２では、複数の半導体チップＣＨＰ１間に存在する隙間に充填材を充填する前に、半導体チップＣＨＰ１の裏面の薄基板加工および平坦化処理を実施している。なぜなら、本実施の形態２では、上述したように、半導体ウェハ１Ｗに２列の凹形状部ＣＡＵａ、ＣＡＵｂを形成して、それぞれの凹形状部ＣＡＵａ、ＣＡＵｂに、半導体チップＣＨＰ１の凸形状部ＶＥＵａ、ＶＥＵｂをはめ込むよう構成しているため、半導体チップＣＨＰ１と半導体ウェハ１Ｗとの接続強度を強化できているからである。つまり、本実施の形態２では、半導体チップＣＨＰ１と半導体ウェハ１Ｗとの接続強度が向上していることから、複数の半導体チップＣＨＰ１間の隙間を充填材で埋め込まなくても、薄基板加工および平坦化処理によって、半導体チップＣＨＰ１に位置ずれが発生しにくくなるからである。

そして、図２５に示すように、薄基板加工および平坦化処理後を実施した後、複数の半導体チップＣＨＰ１の上面にシード層を堆積し、さらに、無電解めっき法によってシードリカバリを施す。そして、複数の半導体チップＣＨＰ１の上面、および、複数の半導体チップＣＨＰ１間の隙間を充填するようにめっき膜（充填材ＦＬ）を形成する。このときのめっき膜の厚さは４３μｍである。次に、半導体チップＣＨＰ１の上面に形成されためっき膜を除去するために、めっき膜の平坦化処理を、例えば、ＣＭＰ法で実施する。このＣＭＰ法による平坦化処理によって、複数の半導体チップＣＨＰ１の上面を平坦化することができる。このように本実施の形態２では、薄基板加工および平坦化処理を実施した後に、めっき膜（充填材ＦＬ）によって半導体チップＣＨＰ１間の隙間を埋め込み、その後、半導体チップＣＨＰ１の上面に形成されている余分なめっき膜を除去することにより、半導体チップＣＨＰ１の表面を平坦化することができるので、信頼性の高いプロセスを実現できる。

次に、図２６に示すように、一般的なフォトリソグラフィ技術とエッチング技術により、半導体チップＣＨＰ１の上面にバンプ電極受入部ＢＲＵ２および凹形状部ＣＡＵ２ａ、ＣＡＵ２ｂを形成する。その後、低温ＣＶＤ膜をハードマスクパターンとしたドライエッチングにより、プラグ用の溝をバンプ電極受入部ＢＲＵ２の底部に形成する。このプラグ用の溝を形成した後は、溝の内部に側壁絶縁膜を形成し、溝の底部に形成されている絶縁膜をドライエッチングで除去する。そして、スパッタリング法によって、溝の内壁にシード層を堆積させてから、めっき法により溝の内部にめっき膜を埋め込むことによりプラグＰＬＧ１を形成する。最後に、余分なめっき膜（金属膜）をＣＭＰ法によって除去する。

続いて、図２７に示すように、半導体チップＣＨＰ１の上面にバンプ電極受入部ＢＲＵ２および凹形状部ＣＡＵ２ａ、ＣＡＵ２ｂまで形成した後、再び、個片化された半導体チップＣＨＰ２をはめ込み、すべての半導体チップＣＨＰ２をはめ込んだ後に一括で接続する。上述した工程と同様に、接続された半導体チップＣＨＰ２の上面の薄基板加工と平坦化処理を実施する。その後、スパッタリング法でシード層を堆積した後、無電解めっき液に半導体ウェハ１Ｗを浸漬させてシード層のリカバリを行ってから、複数の半導体チップＣＨＰ２間の隙間をめっき膜（充填材ＦＬ）で埋め込む。隙間を埋めるめっき膜（充填材ＦＬ）を形成した後、半導体チップＣＨＰ２上の余分なめっき膜を、例えば、ＣＭＰ法によって除去することにより、半導体チップＣＨＰ２の上面を平坦化する、これにより、半導体チップＣＨＰ１および半導体チップＣＨＰ２を積層した半導体ウェハ１Ｗを得ることができる。

次に、半導体チップＣＨＰ２の上面に、再び、バンプ電極受入部および凹形状部を形成し、さらに、半導体チップＣＨＰ２の上面に３層目の半導体チップを接続する。そして、上述した工程と同様して、接続された３層目の半導体チップの上面の薄基板加工と平坦化処理を実施する。その後、３層目の半導体チップの隙間をめっき膜（充填材）で埋め込むことにより、半導体チップＣＨＰ１、半導体チップＣＨＰ２、および、３層目の半導体チップを積層した半導体ウェハ１Ｗを得ることができる。

その後、前記実施の形態１と同様に、半導体チップＣＨＰ１、半導体チップＣＨＰ２、および、３層目の半導体チップを積層した半導体ウェハ１Ｗを薄基板加工して貫通電極ＴＳＶの端部を露出させた後、貫通電極ＴＳＶ上にバンプ電極ＢＭＰ４を形成する（図１６、図１７参照）。次に、貫通電極ＴＳＶの端部にバンプ電極ＢＭＰ４を形成した半導体ウェハ１Ｗをダイシングすることで、個片化された積層半導体チップＬＣＨＰを得ることができる。

以上のようにして、本実施の形態２によれば、生産性の高いＣｔｏＷ技術を使用しつつ、歩留まり向上を図ることが可能な半導体装置の製造方法を提供することができる。また、本実施の形態２では、薄基板加工および平坦化処理を実施した後に、めっき膜（充填材ＦＬ）によって半導体チップＣＨＰ１間の隙間を埋め込み、その後、半導体チップＣＨＰ１の上面に形成されている余分なめっき膜を除去することにより、半導体チップＣＨＰ１の表面を平坦化することができるので、信頼性の高いプロセスを実現できる。

（実施の形態３）
前記実施の形態１では、半導体チップＣＨＰ１にバンプ電極ＢＭＰおよび凸形状部ＶＥＵを形成し、半導体ウェハ１Ｗにバンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵを形成する例について説明した。本実施の形態３では、半導体チップＣＨＰ１にバンプ電極ＢＭＰおよび凹形状部ＣＡＵを形成し、半導体ウェハ１Ｗにバンプ電極受入部ＢＲＵおよび凸形状部ＶＥＵを形成する例について説明する。

まず初めに、図２８に示すように、半導体ウェハのデバイス面へバンプ電極ＢＭＰおよび凹形状部ＣＡＵを形成し、良品チップ検査を実施した後、半導体ウェハの薄基板加工とダインシングを行うことにより個片化された半導体チップＣＨＰ１を作製する。そして、図２８に示すように、予めバンプ電極受入部ＢＲＵおよび凸形状部ＶＥＵを形成した半導体ウェハ１Ｗを準備し、個片化された半導体チップＣＨＰ１と半導体ウェハ１Ｗとを接続する。具体的に、図２９に示すように、半導体チップＣＨＰ１に形成されたバンプ電極ＢＭＰを、半導体ウェハ１Ｗに形成されたバンプ電極受入部ＢＲＵにはめ込んでいくとともに、半導体ウェハ１Ｗに形成された凸形状部ＶＥＵを、半導体チップＣＨＰ１に形成された凸形状部ＶＥＵにはめ込んでいく。この際、ウェハ温度はバンプ電極ＢＭＰおよび凸形状部ＶＥＵが溶解しない程度の低い温度（常温でも可能）で実施する。このため、バンプ電極ＢＭＰとバンプ電極受入部ＢＲＵとは接触はしていても完全に接続されていない。同様に、凸形状部ＶＥＵと凹形状部ＣＡＵとは接触はしていても完全に接続されていない。すべての半導体チップＣＨＰ１を半導体ウェハ１Ｗにはめ込んだ後に、半導体チップＣＨＰ１と半導体ウェハ１Ｗを一括して接続する。このときの接続温度や接続圧力は、バンプ電極ＢＭＰおよび凸形状部ＶＥＵの材料やバンプ電極ＢＭＰの数、接続する半導体チップ数によって変わる。

ここで、本実施の形態３の特徴は、半導体チップＣＨＰ１を半導体ウェハ１Ｗに接続する際、半導体チップＣＨＰ１内の外周部に沿って、半導体チップＣＨＰ１内の内部領域（バンプ電極形成領域）を囲う接続部を設けている点にある。具体的に、本実施の形態３では、半導体ウェハ１Ｗのチップ領域の表面に、凹形状をした複数のバンプ電極受入部ＢＲＵと、複数のバンプ電極受入部ＢＲＵを囲む凸形状部ＶＥＵとを形成している。そして、半導体チップＣＨＰ１を半導体ウェハ１Ｗに搭載して固定する際、複数のバンプ電極ＢＭＰのそれぞれを、複数のバンプ電極受入部ＢＲＵのそれぞれに挿入するとともに、凹形状部ＣＡＵを凸形状部ＶＥＵに挿入している。このように、本実施の形態３によれば、半導体チップＣＨＰ１に形成されている凹形状部ＣＡＵに、半導体ウェハ１Ｗに形成されている凸形状部ＶＥＵに挿入することにより、半導体チップＣＨＰ１内の内部領域（バンプ電極形成領域）を囲う接続部が構成されることになる。

このように構成されている本実施の形態３によれば、半導体チップＣＨＰ１に形成されている凹形状部ＣＡＵに、半導体ウェハ１Ｗに形成されている凸形状部ＶＥＵを挿入することにより構成される接続部によって、半導体チップＣＨＰ１を確実に半導体ウェハ１Ｗへ固定することができるため、半導体チップＣＨＰ１と半導体ウェハ１Ｗの間に樹脂を埋め込む工程が不要となる。このことから、本実施の形態３によれば、半導体チップＣＨＰ１を確実に半導体ウェハ１Ｗへ固定しながら、半導体チップＣＨＰ１と半導体ウェハ１Ｗとの間に樹脂を埋め込むことで生じる問題点を解決することができる。

続いて、図３０に示すように、複数の半導体チップＣＨＰ１を半導体ウェハ１Ｗ上に搭載して固定した後、スパッタリング法を使用することにより、半導体チップＣＨＰ１と半導体チップＣＨＰ１との間の隙間にシード層を堆積させる。その後、シードリカバリとして無電解めっき液に、半導体チップＣＨＰ１を搭載した半導体ウェハ１Ｗを浸漬し、電解めっき法によって、半導体チップＣＨＰ１と半導体チップＣＨＰ１との間の隙間を充填材ＦＬ（めっき膜）で埋める。このめっき膜（充填材ＦＬ）により、複数の半導体チップＣＨＰ１間の隙間がなくなり、半導体チップＣＨＰ１間の接続を強固にすることができる。

このように本実施の形態３のさらなる特徴は、複数の半導体チップＣＨＰ１間の隙間を充填材ＦＬ（めっき膜）で埋める点にある。これにより、複数の半導体チップＣＨＰ１間の隙間がなくなり、複数の半導体チップＣＨＰ１間の接続を強固にすることができる。この結果、半導体チップＣＨＰ１がずれることなく、上述したバックグラインド工程やＣＭＰ法による平坦化工程を実施することができる。

以上のようにして、複数の半導体チップＣＨＰ１間の隙間を充填材ＦＬ（めっき膜）で埋め込んだ後、図３１に示すように、複数の半導体チップＣＨＰ１の表面（上面）の薄基板加工および平坦化処理を実施する。その後、前記実施の形態１と同様な工程を経ることにより、本実施の形態３における半導体装置を製造することができる。

なお、図３２は、本実施の形態３の変形例を示す図である。図３２に示すように、隣接する半導体チップＣＨＰ１の端部に、それぞれ、凹形状部ＣＡＵを設け、この隣接する半導体チップＣＨＰ１に跨るように形成されている凹形状部ＣＡＵの内部に、半導体ウェハ１Ｗに形成した凸形状部ＶＥＵを挿入するように構成してもよい。

（実施の形態４）
前記実施の形態１〜３では、複数の良品チップを半導体ウェハに接続して処理する場合（以下、ＣｔｏＷという（Chip to Wafer））について説明したが、本実施の形態４では、単体の良品チップを別の半導体チップに接続して処理する場合（以下、ＣｔｏＣという（Chip to Chip））に本発明の技術的思想を適用する例について説明する。

まず初めに、図３３に示すように、半導体ウェハのデバイス面へバンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵを形成し、良品チップ検査を実施した後、半導体ウェハの薄基板加工とダインシングを行うことにより個片化された半導体チップＣＨＰ１を作製する。さらに、本実施の形態４では、別の半導体ウェハのデバイス面へバンプ電極ＢＭＰおよび凸形状部ＶＥＵを形成し、良品チップ検査を実施した後、半導体ウェハの薄基板加工とダインシングを行うことにより個片化された半導体チップＣＨＰ２を作製する。

そして、図３３に示すように、予めバンプ電極受入部ＢＲＵおよび凹形状部ＣＡＵを形成した半導体チップＣＨＰ１を台座部ＰＥ上に配置し、台座部ＰＥ上に配置した半導体チップＣＨＰ１と半導体チップＣＨＰ２とを接続する。

具体的に、図３４に示すように、半導体チップＣＨＰ２に形成されたバンプ電極ＢＭＰを、半導体チップＣＨＰ１に形成されたバンプ電極受入部ＢＲＵにはめ込んでいくとともに、半導体チップＣＨＰ２に形成された凸形状部ＶＥＵを、半導体チップＣＨＰ１に形成された凹形状部ＣＡＵにはめ込んでいく。このとき、加熱処理および加圧処理を施すことにより、半導体チップＣＨＰ２を半導体チップＣＨＰ１に確実に固定することができる。

本実施の形態４では、半導体チップＣＨＰ１の表面（上面）に、凹形状をした複数のバンプ電極受入部ＢＲＵと、複数のバンプ電極受入部ＢＲＵを囲む凹形状部ＣＡＵとを形成している。そして、半導体チップＣＨＰ２を半導体チップＣＨＰ１に搭載して固定する際、複数のバンプ電極ＢＭＰのそれぞれを、複数のバンプ電極受入部ＢＲＵのそれぞれに挿入するとともに、凸形状部ＶＥＵを凹形状部ＣＡＵに挿入している。このように、本実施の形態４によれば、半導体チップＣＨＰ１に形成されている凹形状部ＣＡＵに、半導体チップＣＨＰ２に形成されている凸形状部ＶＥＵを挿入することにより、半導体チップＣＨＰ２内の内部領域（バンプ電極形成領域）を囲う接続部が構成されることになる。

このように構成されている本実施の形態４によれば、半導体チップＣＨＰ１に形成されている凹形状部ＣＡＵに、半導体チップＣＨＰ２に形成されている凸形状部ＶＥＵを挿入することにより構成される接続部によって、半導体チップＣＨＰ２を確実に半導体チップＣＨＰ１へ固定することができる。このため、半導体チップＣＨＰ１と半導体チップＣＨＰ２の間に樹脂を埋め込む工程が不要となる。このことから、本実施の形態４によれば、半導体チップＣＨＰ２を確実に半導体チップＣＨＰ１へ固定しながら、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間に樹脂を埋め込むことで生じる問題点を解決することができる。

続いて、図３５に示すように、半導体チップＣＨＰ１の側面から半導体チップＣＨＰ２の側面にわたって補強材ＲＦＭを形成する。この補強材ＲＦＭは、例えば、めっき膜から構成される。これにより、本実施の形態４によれば、半導体チップＣＨＰ１と半導体チップＣＨＰ２との接続強度を向上させることができる。

その後、図３６に示すように、半導体チップＣＨＰ２の表面（上面）に対して、薄基板加工および平坦化処理を実施する。このとき、本実施の形態４では、半導体チップＣＨＰ１に形成されている凹形状部ＣＡＵに、半導体チップＣＨＰ２に形成されている凸形状部ＶＥＵを挿入しているとともに、半導体チップＣＨＰ１の側面から半導体チップＣＨＰ２の側面にわたって補強材ＲＦＭが形成されている。このため、半導体チップＣＨＰ２の表面（上面）に対して、薄基板加工および平坦化処理を実施しても、半導体チップＣＨＰ２が半導体チップＣＨＰ１に対してずれてしまうということを防止できる。以上のようにして、本実施の形態４における半導体装置を製造することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

１Ｓ 半導体ウェハ
１Ｗ 半導体ウェハ
ＢＭＰ バンプ電極
ＢＭＰ２ バンプ電極
ＢＭＰ３ バンプ電極
ＢＭＰ４ バンプ電極
ＢＲＵ バンプ電極受入部
ＢＲＵ２ バンプ電極受入部
ＢＲＵ３ バンプ電極受入部
ＣＡＵ 凹形状部
ＣＡＵａ 凹形状部
ＣＡＵｂ 凹形状部
ＣＡＵ２ 凹形状部
ＣＡＵ２ａ 凹形状部
ＣＡＵ２ｂ 凹形状部
ＣＡＵ３ 凹形状部
ＣＨＰ 半導体チップ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＤＩＴ 溝
ＤＩＴ２ 溝
ＤＲ デバイス形成領域
ＦＬ 充填材
ＦＲ レジスト膜
ＩＬ 絶縁膜
ＩＰＣＨＰ インタポーザチップ
ＬＣＨＰ 積層半導体チップ
ＬＣＨＰ２ 積層半導体チップ
ＰＥ 台座部
ＰＦ めっき膜
ＰＦ２ めっき膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＲＦＭ 補強材
ＳＬ シード層
ＴＳＶ 貫通電極
ＶＥＵ 凸形状部
ＶＥＵａ 凸形状部
ＶＥＵｂ 凸形状部
ＶＥＵ２ 凸形状部
ＶＥＵ２ａ 凸形状部
ＶＥＵ２ｂ 凸形状部
ＶＥＵ３ 凸形状部

Claims (14)

1. 複数の半導体チップが積層された半導体装置の製造方法であって、
   （ａ）第１半導体チップのバンプ電極形成領域を囲む第１接続部によって、半導体ウェハの第１チップ領域上に前記第１半導体チップを搭載して固定する工程と、
   （ｂ）第２半導体チップのバンプ電極形成領域を囲む第２接続部によって、前記半導体ウェハの前記第１チップ領域に隣接する第２チップ領域上に前記第２半導体チップを搭載して固定する工程と、
   （ｃ）少なくとも、前記第１半導体チップと前記第２半導体チップとの間にある隙間の一部に充填材を埋め込む工程と、を備えることを特徴とする半導体装置の製造方法。
2. 複数の半導体チップが積層された半導体装置の製造方法であって、
   （ａ）上層半導体チップのバンプ電極形成領域を囲む第１接続部によって、下層半導体チップ上に前記上層半導体チップを搭載して固定する工程と、
   （ｂ）前記下層半導体チップの側面から前記上層半導体チップの側面にわたる補強部を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法であって、
   前記充填材は、金属または樹脂から構成されていることを特徴とする半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法であって、
   前記（ｃ）工程は、めっき法により、金属からなる前記充填材で、少なくとも前記隙間の一部を埋め込むことを特徴とする半導体装置の製造方法。
5. 請求項１に記載の半導体装置の製造方法であって、
   前記第１接続部は、前記第１半導体チップの接続面と前記第１チップ領域の表面のうちの一方の面に形成された凸部を、他方の面に形成された凹部に挿入することにより形成され、
   前記第２接続部は、前記第２半導体チップの接続面と前記第２チップ領域の表面のうちの一方の面に形成された凸部を、他方の面に形成された凹部に挿入することにより形成されていることを特徴とする半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   前記（ａ）工程および前記（ｂ）工程を実施する前に、
   （１）前記第１半導体チップのバンプ電極形成領域に形成された複数の第１バンプ電極と、前記複数の第１バンプ電極を囲む第１凸形状部と、を有する前記第１半導体チップを用意する工程と、
   （２）前記第２半導体チップのバンプ電極形成領域に形成された複数の第２バンプ電極と、前記複数の第２バンプ電極を囲む第２凸形状部と、を有する前記第２半導体チップを用意する工程と、
   （３）前記第１チップ領域と、前記第１チップ領域に隣接する第２チップ領域とを有する半導体ウェハを用意する工程と、
   （４）前記半導体ウェハの前記第１チップ領域の表面に、凹形状をした複数の第１バンプ電極受入部と、前記複数の第１バンプ電極受入部を囲む第１凹形状部とを形成し、
   前記半導体ウェハの前記第２チップ領域の表面に、凹形状をした複数の第２バンプ電極受入部と、前記複数の第２バンプ電極受入部を囲む第２凹形状部とを形成する工程と、を有し、
   前記（ａ）工程は、前記複数の第１バンプ電極のそれぞれを、前記複数の第１バンプ電極受入部のそれぞれに挿入するとともに、前記第１凸形状部を前記第１凹形状部に挿入し、
   前記（ｂ）工程は、前記複数の第２バンプ電極のそれぞれを、前記複数の第２バンプ電極受入部のそれぞれに挿入するとともに、前記第２凸形状部を前記第２凹形状部に挿入することを特徴とする半導体装置の製造方法。
7. 請求項１に記載の半導体装置の製造方法であって、さらに、
   （ｄ）前記（ｃ）工程後、前記半導体ウェハと接続する前記第１半導体チップの下面とは反対側の上面と、前記半導体ウェハと接続する前記第２半導体チップの下面とは反対側の上面とを、研磨あるいはエッチングする工程を有することを特徴とする半導体装置の製造方法。
8. 請求項１に記載の半導体装置の製造方法であって、さらに、
   （ｅ）前記半導体ウェハを貫通する複数の貫通電極を形成する工程を有することを特徴とする半導体装置の製造方法。
9. 請求項１に記載の半導体装置の製造方法であって、さらに、
   （ｆ）前記半導体ウェハを切断するとともに、少なくとも一部に前記充填材が埋め込まれた前記隙間も切断する工程を有することを特徴とする半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法であって、
    前記（ｆ）工程は、前記第１接続部および前記第２接続部も除去することを特徴とする半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法であって、さらに、
    （ｇ）前記半導体ウェハを切断することで形成された基板チップと、前記基板チップ上に搭載された前記第１半導体チップを含む積層半導体チップを形成した後、
    前記基板チップと前記第１半導体チップとの間の隙間に樹脂を埋め込む工程を有することを特徴とする半導体装置の製造方法。
12. 請求項９に記載の半導体装置の製造方法であって、
    前記（ｆ）工程は、前記第１接続部および前記第２接続部を残すことを特徴とする半導体装置の製造方法。
13. 複数の半導体チップが積層された半導体装置であって、
    （ａ）下層半導体チップと、
    （ｂ）前記下層半導体チップ上に搭載された上層半導体チップと、を備え、
    前記下層半導体チップと前記上層半導体チップとの間には、前記上層半導体チップのバンプ電極形成領域を囲む接続部が設けられていることを特徴とする半導体装置。
14. 請求項１３に記載の半導体装置であって、
    前記下層半導体チップに、凹形状をした複数のバンプ電極受入部と、前記複数のバンプ電極受入部を囲む凹形状部とが形成され、
    前記上層半導体チップに、複数のバンプ電極と、前記複数のバンプ電極を囲む凸形状部とが形成され、
    前記複数のバンプ電極のそれぞれが、前記複数のバンプ電極受入部のそれぞれに挿入され、前記凸形状部が前記凹形状部に挿入されていることを特徴とする半導体装置。

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