JP2010103195A - 積層型半導体装置、積層型半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】積層型半導体装置は、回路領域と、回路領域の素子と電気的に接続された第1のバンプ群と、回路領域を囲んだパターンを形成する、回路領域の素子とは電気的に接続されない第2のバンプ群とをそれぞれ備える複数の半導体チップを、第1のバンプ群の少なくとも対向しあう一部同士、および第2のバンプ群の少なくとも対向しあう一部同士を接合して積層する。
【選択図】図1
Description
素子および回路が形成された半導体チップを3次元構造へと展開する3D−LSIは、およそ3つに分類される。一つはKGD(Known-Good-Die)のみを低精度のダイボンダで積層しワイヤボンドで半導体チップ間を接続する「簡易Chip積層」であり、一つはバーンイン・テストを行った良品パッケージを積層する「パッケージ型積層」である。そしてもう一つが、Siウエハ上に素子間の貫通電極を設けウエハもしくは半導体チップ同士を直接接続して形成する「貫通電極方積層(以下、TSV:Through Si Via積層と言う)」である。
図7は、第2の実施形態に係る、半導体チップ100の端部付近の断面図である。本実施形態における半導体チップ100の正面図は、図1を用いて説明した第1の実施形態の半導体チップ100の正面図と同じである。
図8は、第3の実施形態に係る、半導体チップ800を模式的に示す正面図である。回路領域101、複数の回路バンプ102(第1のバンプ群)、複数のダミーバンプ103(第2のバンプ群)の配置については第1の実施形態と同等であるが、メタルパターン801を設けた点が第1の実施形態とは異なる。具体的には、回路領域101を閉じて囲むように外側にメタルパターン801が配され、その上にダミーバンプ103が存在するように構成されている。
図10は、第4の実施形態に係る、半導体チップ800の端部付近の断面図である。本実施形態における半導体チップ800の正面図は、図8を用いて説明した第3の実施形態の半導体チップ800の正面図と同じである。
図11は、第5の実施形態に係る、半導体チップ1100を模式的に示す正面図である。回路領域101、回路バンプ102(第1のバンプ群)の配置については第3の実施形態と同等であるが、メタルパターン1101の上にダミーバンプ群(第2のバンプ群)として一体的にダミーバンプ層1103を設けた点が第3の実施形態とは異なる。回路領域101を閉じて囲むように外側にメタルパターン1101が配されている点は、第3の実施形態におけるメタルパターン801と同様である。
図13は、第6の実施形態に係る、半導体チップ1100を模式的に示す正面図である。回路領域101、回路バンプ102(第1のバンプ群)の配置については第5の実施形態と同等である。また、メタルパターン1301の上にダミーバンプ群(第2のバンプ群)として一体的にダミーバンプ層1303を設けた点も第5の実施形態と同等であるが、本実施形態におけるメタルパターン1301の形状が第5の実施形態のそれと異なる。具体的には、回路領域101を完全に閉じて囲むのではなく、数箇所(図では4箇所)でパターンが寸断されている。このように構成することで、半導体チップを接合した後には寸断箇所が回路領域と連通する空隙となり、アンダーフィル501の充填を、作業が比較的容易である流入により行える。同時に、回路領域101の大部分はダミーバンプ層1303で囲まれるので、完全に囲まれた構成に準じた回路領域101の保護が期待できる。
図14は、第7の実施形態に係る、半導体チップ1400を模式的に示す正面図である。メタルパターン1401の上にダミーバンプ群(第2のバンプ群)として一体的にダミーバンプ層1403を設けた点は第5の実施形態と同等であるが、本実施形態におけるメタルパターン1401の位置が第5の実施形態のそれと異なる。第5の実施形態においては、メタルパターン1101を半導体チップ1100の外周部から離間させて配置しているが、本実施形態においては外周部に接するように配置されている。
図16は、第8の実施形態に係る、半導体チップ1600を模式的に示す正面図である。回路領域101の配置については第5の実施形態と同等である。また、メタルパターン1601の上にダミーバンプ群(第2のバンプ群)として一体的にダミーバンプ層1603を設けた点も第5の実施形態と同等であるが、本実施形態におけるメタルパターン1601の形状および回路バンプ1602の配置が第5の実施形態のそれと異なる。
図6を用いて説明した半導体チップの積層についてはC2Cとして説明したが、上述のように、積層型半導体装置の製造工程としては、W2Wも考えられる。本実施形態においては、W2Wにより積層する工程の一例について説明する。
Claims (29)
- 回路領域と、
前記回路領域の素子と電気的に接続された第1のバンプ群と、
前記回路領域を囲んだパターンを形成する、前記回路領域の素子とは電気的に接続されない第2のバンプ群とをそれぞれ備える複数の半導体チップを、
前記第1のバンプ群の少なくとも対向しあう一部同士、および前記第2のバンプ群の少なくとも対向しあう一部同士を接合して積層した積層型半導体装置。 - 積層した半導体チップ間をアンダーフィルで充填した請求項1に記載の積層型半導体装置。
- 積層した半導体チップの最外面の少なくとも一面にヒートスプレッタを接合した請求項1または2に記載の積層型半導体装置。
- 前記半導体チップはTSV(Through Si Via)を備え、
前記第2のバンプ群の少なくとも一部を、前記TSVの先端に形成した請求項1ないし3のいずれか1項に記載の積層型半導体装置。 - 前記半導体チップ上にメタルパターンを備え、
前記第2のバンプ群の少なくとも一部を、前記メタルパターン上に形成した請求項1ないし4のいずれか1項に記載の積層型半導体装置。 - 前記メタルパターン上に形成された前記第2のバンプ群は、少なくとも接合後においては、前記メタルパターン上で隙間の無い接合層を形成する請求項5に記載の積層型半導体装置。
- 前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項5または6に記載の積層型半導体装置。
- 前記メタルパターンは、前記半導体チップの外周部に接するパターンである請求項5ないし7のいずれか1項に記載の積層型半導体装置。
- 前記メタルパターンは、前記半導体チップの外周部から離間したパターンである請求項5ないし7のいずれか1項に記載の積層型半導体装置。
- 前記第2のバンプ群の単位面積あたりの密度は、前記第1のバンプ群の単位あたりの密度より大きい請求項1ないし9のいずれか1項に記載の積層型半導体装置。
- 前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記第2のバンプ群のパターンの幅は、発熱の小さい領域に隣接する前記第2のバンプ群のパターンの幅よりも大きい請求項1ないし10のいずれか1項に記載の積層型半導体装置。
- 前記第1のバンプ群と前記第2のバンプ群のそれぞれのバンプは同一の材質である請求項1ないし11のいずれか1項に記載の積層型半導体装置。
- 前記第1のバンプ群と前記第2のバンプ群のそれぞれのバンプは同一の大きさである請求項1ないし12のいずれか1項に記載の積層型半導体装置。
- 回路領域を有する半導体チップに、前記回路領域の素子と電気的に接続された第1のバンプ群と、前記回路領域を囲んだパターンを形成する前記回路領域の素子とは電気的に接続されない第2のバンプ群とを設けるバンプ群形成ステップと、
前記バンプ群形成ステップを経た複数の半導体チップを積み重ね、対向する第1のバンプ群同士、および対向する第2のバンプ群同士を接合する積層ステップと、
を備える積層型半導体装置の製造方法。 - 積層した半導体チップ間をアンダーフィルで充填するアンダーフィル充填ステップを更に備える請求項14に記載の積層型半導体装置の製造方法。
- 積層した半導体チップの最外面の少なくとも一面にヒートスプレッタを接合するヒートスプレッタ接合ステップを更に備える請求項14または15に記載の積層型半導体装置の製造方法。
- 前記半導体チップにTSV(Through Si Via)を形成するTSV形成ステップを更に備え、
前記バンプ群形成ステップは、前記第2のバンプ群の少なくとも一部を、前記TSVの先端に形成する請求項14ないし16のいずれか1項に記載の積層型半導体装置の製造方法。 - 前記半導体チップ上にメタルパターンを形成するメタルパターン形成ステップを更に備え、
前記バンプ群形成ステップは、前記第2のバンプ群の少なくとも一部を、前記メタルパターン上に形成する請求項14ないし17のいずれか1項に記載の積層型半導体装置の製造方法。 - 前記メタルパターン上に形成された前記第2のバンプ群は、前記積層ステップにより、前記メタルパターン上で隙間の無い接合層を形成するように接合される請求項18に記載の積層型半導体装置の製造方法。
- 前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項18または19に記載の積層型半導体装置の製造方法。
- 前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記半導体チップの外周部に接するパターンである請求項18ないし20のいずれか1項に記載の積層型半導体装置の製造方法。
- 前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記半導体チップの外周部に接しないパターンである請求項18ないし20のいずれか1項に記載の積層型半導体装置の製造方法。
- 前記バンプ群形成ステップにより形成する前記第2のバンプ群の単位面積あたりの密度は、前記第1のバンプ群の単位あたりの密度より大きい請求項14ないし22のいずれか1項に記載の積層型半導体装置の製造方法。
- 前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記第2のバンプ群のパターンの幅が、発熱の小さい領域に隣接する前記第2のバンプ群のパターンの幅よりも大きくなるように、前記バンプ群形成ステップにより形成する請求項17ないし23のいずれか1項に記載の積層型半導体装置の製造方法。
- 前記バンプ群形成ステップでは、前記第1のバンプ群と前記第2のバンプ群のそれぞれのバンプを同一の材質で形成する請求項14ないし24のいずれか1項に記載の積層型半導体装置の製造方法。
- 前記バンプ群形成ステップでは、前記第1のバンプ群と前記第2のバンプ群のそれぞれのバンプを同一の大きさで形成する請求項14ないし25のいずれか1項に記載の積層型半導体装置の製造方法。
- 前記バンプ群形成ステップでは、前記第1のバンプ群と前記第2のバンプ群を同時に形成する請求項14ないし26のいずれか1項に記載の積層型半導体装置の製造方法。
- 前記積層ステップは、前記バンプ群形成ステップを経た前記半導体チップが2次元的に複数配置された半導体基板を、積み重ねて接合する請求項14ないし27のいずれか1項に記載の積層型半導体装置の製造方法。
- 前記積層ステップは、2次元的に複数配置される半導体チップの境界に設けられた指標をアライメントマークとして位置合わせを行い、複数の半導体基板を積み重ねる請求項28に記載の積層型半導体装置の製造方法。
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