JP2016139814A - 温度管理強化型半導体ダイアセンブリ、それを含む半導体デバイスおよび関連方法 - Google Patents

温度管理強化型半導体ダイアセンブリ、それを含む半導体デバイスおよび関連方法 Download PDF

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Abstract

【課題】複数の積層半導体ダイスを採用したパッケージ内の各ダイの最大動作温度が、許容限度を超えないようにすることができる半導体ダイアセンブリ内の熱伝達を管理するダイアセンブリ、半導体デバイスおよび方法を提供する。
【解決手段】半導体ダイアセンブリ１００は、積層された複数の半導体ダイ１０８ａー１０８ｄを含む。別の半導体ダイ１０２は、積層に隣接しており、相対的により高い電力密度領域１１４を含んでもよく、また、積層を越えて周辺部に伸びる領域を備える。導電要素１２０は、積層中の半導体ダイ１０８ａー１０８ｄの集積回路およびもう一方の半導体ダイ１０２の集積回路の間に伸び、また、これらを電気的に相互接続する。熱ピラー１２０は、積層の半導体ダイ１０８ａー１０８ｄ間に挿入され、リッド１３４などの熱放散構造は、積層の最上段ダイ１０８ｄおよびもう一方の半導体ダイの高い電力密度領域１１４と熱接触する。
【選択図】図１

Description

（優先権主張）
本出願は、２０１２年９月１３日出願の米国特許出願第１３／６１３，２３５号の利益を主張する。この特許出願は、２０１１年１１月１４日出願の米国仮出願特許第６１／５５９，６５９号の利益、および２０１１年１１月１４日出願の米国仮出願特許第６１／５５９，６６４号の利益を主張する。また、本出願は、２０１２年９月１３日出願の「多重熱経路を備えた積層半導体ダイアセンブリおよび関連システムおよび方法（ＳＴＡＣＫＥＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＩＥ ＡＳＳＥＭＢＬＩＥＳ ＷＩＴＨ ＭＵＬＴＩＰＬＥ ＴＨＥＲＭＡＬ ＰＡＴＨＳ ＡＮＤ ＡＳＳＯＣＩＡＴＥＤ ＳＹＳＴＥＭＳ ＡＮＤ ＭＥＴＨＯＤＳ）」の名称の米国特許出願第１３／６１３，５４０号に関連する。
（技術分野）
本開示の実施形態は、温度管理強化型半導体ダイアセンブリ、このようなアセンブリを含む半導体デバイス、および関連方法に関する。
回路の高密度化は、半導体デバイス生産者の継続した目標である。長い間支持されている構造の１つは、垂直積層半導体ダイスアセンブリで、少なくともそのダイスの一部は電気的に相互接合されており、また、積層ダイアセンブリは、導電性パターンを有する基板などの高位レベルパッケージングに機械的、電気的に接続されている。
複数の積層半導体ダイスを採用した構造の１つは、マイクロピラー（Ｍｉｃｒｏｐｉｌｌａｒ）グリッドアレイパッケージ（「ＭＰＧＡ」）である。このようなパッケージは、最上段ダイから最下段ダイまで垂直に相互接続された複数の（例えば、４つ）ダイナミックランダムアクセス（ＤＲＡＭ）半導体メモリダイスの積層を含み、非制限的例の、システムオンチップ（ＳｏＣ）ダイ、などの論理ダイに接続するために、複数の電気導電性ピラーが、最下段メモリダイの下側から伸びる。
論理ダイまたはＳｏＣダイの供給者は、通常、それらのデバイスを、ボールグリッドアレイ（ＢＧＡ）基板、などのインターポーザにマウントする。この場合、論理ダイまたはＳｏＣダイは、ＭＰＧＡの下側の導電性ピラーに接続するための導電性貫通孔を有する。ＭＰＧＡは、インターポーザ上の論理ダイまたはＳｏＣダイにマウントされ、次に、アセンブリが、封止剤を使って完成ボールグリッドアレイ（ＢＧＡ）パッケージ中にオーバーモールドされる。
上述の構造は、高速メモリアクセスを可能とし、必要電力を減らす。
特に有望なＭＰＧＡ実装の１つは、所謂「ハイブリッドメモリキューブ」（ＨＭＣ）で、ＤＲＡＭダイスの垂直積層の下の高速論理ダイを組み込んだダイアセンブリは、シリコン貫通孔（ＴＳＶ）で相互接続される。ＤＲＡＭダイスは、特に、データのみを処理し、一方、論理ダイは、ＨＭＣ内の全ＤＲＡＭ制御を提供するように構成される。この設計は、レイテンシを減らし、バンド幅と速度を大きく改善する一方で、電力需要および物理的スペース要求を顕著に低減し、また、複数のプラットホームおよび異なる論理ダイスを通して使用を許容する柔軟性を得ることが期待されている。
上記設計の最終製品は、特に、所謂「スマートフォン」、ラップトップおよびノートブックコンピューター、スーパーコンピューター、ＢＬＡＣＫＢＥＲＲＹ（登録商標）デバイス、ｉＰＨＯＮＥ（登録商標）およびｉＰＡＤ（登録商標）デバイスなどのモバイル電子デバイス、ならびにＤＲＯＩＤ（登録商標）デバイスを含む各種の用途があると思われる。
上で言及した設計の実装に関する重要な留意点の１つは、ダイアセンブリの底部にある論理またはＳｏＣダイにより動作中に生成される実質的な量の熱を効率的に温度管理し、それにより、通常、Ｔｍａｘと呼ばれるパッケージ内の各ダイの最大動作温度が、許容限度を超えないようにすることである。
本開示の一実施形態では、半導体ダイアセンブリは、積層された複数の半導体ダイス、積層中の半導体ダイス集積回路の間に介在し、それらを相互接続する導電要素、積層中の半導体ダイス間に介在し、集積回路から電気絶縁された熱伝導構造、ならびに積層中の半導体ダイス間、および導電要素と熱伝導性要素の周りに位置する誘電材料を含む。
別の実施形態では、半導体デバイスは、積層された複数のメモリダイス、積層中の隣接メモリダイスの間で、積層中の隣接メモリダイス集積回路を電気接続する導電要素以外の複数の熱伝導構造、および隣接メモリダイス間および複数の熱伝導構造の周りに介在する誘電材料を含む。論理ダイは、積層の底部にあって、相対的により高い電力密度領域と相対的により低い電力密度領域を含み、少なくとも一部の相対的により高い電力密度領域は、少なくとも積層の１つの側面を越えて周辺部に伸びる。論理ダイより大きい基板の周辺横方向の広がりは、論理ダイの下にあり、リッドは積層メモリダイスおよび論理ダイの上に配置され、基板と熱接触し、積層の最上段メモリダイおよび論理ダイの相対的により高い電力密度領域と熱接触している。
また別の実施形態は、第２の、より高いＴｍａｘ仕様の別の半導体ダイに電気接続された第１のＴｍａｘ仕様の積層半導体ダイスを含む半導体ダイアセンブリ内で生成された熱を分布させる方法であり、方法は、積層半導体ダイス間の電気導電要素以外の熱伝導構造を備えたもう一方の半導体ダイのすぐ隣の積層の半導体ダイから、もう一方の積層半導体ダイから最も離れた半導体ダイを経由した、熱放散構造への熱伝達を強化すること、もう一方の半導体ダイから積層のすぐ隣の半導体ダイへの熱伝達を抑制すること、および別の半導体ダイから熱放散構造へ熱を直接伝達すること、を含む。
さらなる実施形態では、半導体ダイパッケージは、周辺部に伸びる領域を有する論理ダイ上の積層メモリダイス、メモリダイス集積回路から電気絶縁された積層中の隣接メモリダイス間の熱伝導構造、積層最上段メモリダイと熱接触し、周辺部に伸びる論理ダイ領域を備えた熱放散構造、を含む。
またさらなる実施形態では、半導体ダイアセンブリは、積層された複数の半導体ダイス、相対的により低い電力密度領域および相対的により高い電力密度領域を含むその積層に隣接する別の半導体ダイ、積層中の半導体ダイス集積回路およびもう一方の半導体ダイの集積回路の間に介在し、それらを電気的に相互接続する導電要素、積層半導体ダイス間に挿入された電気絶縁された熱ピラー、ならびに、積層最上段ダイおよびもう一方の半導体ダイの相対的により高い電力密度領域と熱接触している熱放散構造、を含む。
さらなる実施形態では、複数の半導体ダイスを含むアセンブリ中の熱伝達を管理する方法は、一部のより高い電力のダイから、隣接するより低い電力のダイへの熱伝達を遅らせること、隣接するより低い電力のダイから、少なくとも１つの他のより低い電力のダイへの熱伝達を強化し、より高い電力のダイの別の部分から、隣接する熱放散構造へ熱を伝達すること、を含む。
さらに別の追加の実施形態では、マルチダイアセンブリは、別の半導体ダイ上に積層された半導体ダイ、および複数の横方向に間隔を置いて配置された、少なくとも１つの半導体ダイおよびもう一方の半導体ダイの間に介在し、これらから電気絶縁された熱伝導構造、を含む。
ハイブリッドメモリキューブとして構成された半導体デバイスパッケージの一部の側断面図である。 図１の半導体デバイスパッケージの一部の拡大側断面図である。 表面に導電要素および熱ピラーを備えた半導体ダイの一部の正面図である。 表面に導電要素および熱ピラーを備えた半導体ダイの一部の正面図である。 表面に導電要素および熱ピラーを備えた半導体ダイの一部の正面図である。 横方向に片寄らせた熱ピラーを備えた２つの積層半導体ダイスの拡大側断面図である。
半導体ダイアセンブリ、半導体ダイアセンブリを含む半導体デバイス、および半導体ダイアセンブリを製造する方法、が開示される。本明細書で使われる用語の「ウエハ」は、バルク半導体基板の形の種々の半導体材料を意味し、含み、従来の実質的に円形のウエハに限定されない。本明細書で使われる用語の「半導体材料」は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、および他のＩＩＩ−ＶまたはＩＩ−ＶＩタイプ半導体材料を意味し、含む。本明細書で使われる用語の「半導体ダイ」および「ダイ」ならびにそれらの複数形は、集積回路を有し、バルク半導体基板からダイシングされたセグメントまたはセグメント（複数）を意味し、含む。本明細書で使われる用語の「メモリダイ」およびその複数形は、非限定的例としての、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、および他のメモリ形態を含む全ての形態の集積回路メモリを意味し、含む。
以下の説明は、本開示の実施形態の完全な説明を行うために、材料タイプおよび処理条件などの特定の詳細を提供する。しかし、当業者なら、本開示の実施形態は、これらの特定の詳細を採用しなくても実施できることを理解するであろう。実際に、本開示の実施形態は、産業界で採用されている従来の半導体製造技術を併用すれば実施可能である。さらに、以下に提供される説明は、半導体デバイス製造用の完全なプロセスフローを形成していない。本開示の実施形態を理解するために必要なこれらのプロセス作業と構造のみが、以下で詳細に記載される。半導体構造から完全な半導体デバイスを形成する追加の作業は従来の製造技術で行うことができる。
次の詳細説明では、付随する図に対し参照が行われ、図は、説明の一部を構成し、図で本開示を実施できる具体的実施形態が例として示される。これらの実施形態は、十分詳細に説明されるので、当業者が本開示の実施形態を実施することが可能となる。しかし、他の実施形態も実行でき、本開示に包含される構造的、論理的、および電気的変更も実施可能である。本仕様書で示される図は、いずれかの特定のアセンブリ、メモリダイ、論理ダイ、またはシステムの実際の観察を意図するものではなく、本開示の実施形態をより完全に記載するために採用された理想化された表現を意図しているにすぎない。本明細書で呈示される図は、必ずしも縮尺通りではない。さらに、図間で共通の要素は、同じ、または類似の数字の呼称になっている。
本明細書で採用される用語の「約」、および所与のパラメータと一緒に使われる「実質的に」は、状況に応じて、通常の製造許容誤差、材料の変動値、測定装置の精度、制御の整合性、などの、その特定のパラメータに関する指定値からの誤差をそれぞれ意味し、含む。
ここで、図１〜４を参照すると、１つまたは複数の本開示の実施形態による半導体ダイアセンブリおよび半導体デバイスが記載されている。
一実施形態では、半導体ダイアセンブリは、積層された複数の半導体ダイス、積層中の半導体ダイスの集積回路の間に介在して相互接続する導電要素、集積回路から電気絶縁された積層中の半導体ダイス間の熱伝導構造、ならびに積層中の半導体ダイスの間、および導電要素と熱ピラーの回りに配置された誘電材料を含む。
図１は、ＢＧＡパッケージとして構成されたＨＭＣ１００の一部を模式的に示す。具体的には、図１は、ＨＭＣ１００の半分を示し、残りの半分が、示した半分の鏡像を構成する場合もある。しかし、ＨＭＣ１００は、対称的でも、そうでなくてもよく、対称性は、本開示の実施形態の実行と機能にとって重要ではない。高速論理ダイ１０２は、複数の外部電気導電要素１０４ａを使って、インターポーザ１０６の形の基板の（図示せず）回路に電気的および物理的に接続され、外部電気導電要素１０４ａは、論理ダイ１０２のインターポーザ１０６への取り付けを強化するために、エポキシなどの誘電封止剤材料１０５を貫通して伸びる。インターポーザ１０６は、次に、別の複数の外部電気導電要素１０４ｂを採用して高レベルパッケージングに接続する。外部電気導電要素１０４ａおよび１０４ｂは、通常のはんだボールとして示されているが、限定されないが、金属、導電性エポキシ、導体充填エポキシ、ならびにＺ軸異方性導電性フィルムのスタッド、バンプ、ピラーまたはカラム、などの種々の材料および構造を含む他の電気導電要素もＨＭＣ１００用の信号、電力および接地導体として使用可能である。
高速論理ダイ１０２は、垂直積層メモリダイス１０８ａ〜１０８ｄを越えて、メモリダイ積層１１０の１つまたは複数の側面の周辺部に伸びる。一実施形態では、メモリダイス１０８ａ〜１０８ｄは、ＤＲＡＭダイスである。ポーチまたはシェルフとして特徴付けられる場合もある、論理ダイ１０２の周辺部へ伸びる領域１１２は、相対的により高い電力密度領域１１４を含んでもよく、一方、論理ダイ１０２の内部領域は、相対的により低い電力密度領域１１８を含む。同様に、別の実施形態では、論理ダイ１０２の内部領域１１６は、相対的により高い電力密度領域を含み、周辺部に伸びる領域１１２は、相対的により低い電力密度領域を含んでもよい。一部の実施形態では、論理ダイ１０２は、２つ以上の相対的により高い電力密度領域を含んでもよい。高電力密度領域１１４は、例えば、ＳＥＲＤＥＳ（すなわち、シリアライザ−デシリアライザ）高速通信リンクを含んでもよい。より高い電力密度領域１１４は、ダイアセンブリの動作中の大きな熱源であり、本開示の実施形態に含めて、メモリダイス１０８ａ〜１０８ｄの内の１つまたは複数の熱誘導劣化および故障、ならびに、論理ダイ１０２の故障を避けることができる。
論理ダイ１０２およびメモリダイ１０８ａ、ならびにメモリダイス１０８ｂ〜１０８ｄは、複数の電気導電要素１２０により電気的に相互接続され、このそれぞれは、金属材料または導電性または導体充填エポキシなどの他の電気導電性材料のピラー、カラム、スタッドまたはバンプの形の飛び飛びの要素を含んでもよい。論理ダイ１０２およびメモリダイス１０８ａ〜１０８ｄのそれぞれの能動面とその反対にある裏側との間の電気接続は、導電性貫通孔１２２を使って行うことができ、これは、上記のように、この産業分野では、通常、シリコン貫通孔、または「ＴＳＶ」と呼ばれ、通常、従来法で形成され、誘電材料を使って、周辺半導体材料から電気絶縁される。一部の実施形態では、ＴＳＶは、１つまたは複数のダイスの部分厚さ中に伸びるのみでもよい。これは、信号、電力、および接地電位を伝達する目的で、望ましいバリア材料を含むライナー中に配置できる種々の導電性材料をＴＳＶとして使ってもよい。銅は、ＴＳＶの使用に適する材料の１つである。
導電要素１２０およびＴＳＶ１２２は、電気接続の付与に加えて、論理ダイ１０２からメモリダイ積層１１０への熱伝達も付与する。このような熱伝達は、メモリダイ積層１１０に対する、特に、論理ダイ１０２との熱的結合のために最下段メモリダイ１０８ａに対する有害作用のために望ましいものではない。具体的には、論理ダイ１０２により、および、特に、相対的により高い電力密度領域１１４により生成され、最下段メモリダイ１０８ａに伝達された熱、ならびに、メモリダイス１０８ａ〜１０８ｄにより生成される熱を、許容最大値未満のダイの温度で動作するように維持するために十分効率的にメモリダイ積層１１０を通して伝達できない場合が多い。従って、このような熱は、許容限度を越えるメモリダイ１０８ａ（および、時間が経過すると、メモリダイ積層１１０中の他のメモリダイス１０８でもおそらく）のＴｍａｘを生じ、メモリダイ１０８ａを劣化させ、最終的にそのダイに損傷を与える可能性がある。従って、本開示の実施形態は、ＨＭＣ１００または他のマルチダイアセンブリの一部内の熱伝達を選択的に遅らせ、および高めることにより温度管理を強化する機能および要素を提供する。
一実施形態では、本明細書では、「熱ピラー」と呼び、電気導電要素１２０（以降、「導電要素」と呼ぶ場合もある）とは区別され、電気導電性ピラーを含むことも可能な、また、論理ダイ１０２およびメモリダイス１０８ａ〜１０８ｄの集積回路を電気的に相互接続するピラー１３０の形の熱伝導構造を、メモリダイス１０８ａ〜１０８ｄの一部または全ての間に使用し、メモリダイ積層１１０からサーマルインターフェースマテリアル（ＴＩＭ）１３２へ、さらに最終的には、熱放散構造への熱伝達を選択的に促進できる。熱伝導構造は、また、１つの形は熱スプレッダとしても特徴付けでき、さらに、リッド１３４の構造にすることもできる。リッド１３４は、例えば、ＴＩＭで接合された熱放散改善用の複数のフィンまたは他の表面積増加構造を有するヒートシンク（図示せず）を備えてもよく、または、一体型ヒートシンク構造を含んでもよい。熱ピラー１３０は、メモリダイス１０８ａ〜１０８ｄの集積回路に電気接続しないで、それぞれのメモリダイ積層１１０のメモリダイス１０８ａ〜１０８ｄの間の熱伝達導管としてのみ作用する。熱ピラー１３０は、銅ピラー、スタッド、バンプまたはパッド、はんだキャップを有する銅ピラーもしくはスタッド、ニッケルバリア層およびはんだキャップを有する銅ピラーもしくはスタッド、の形の飛び飛びの要素、または限定されないが、銅、スズ、銀、およびインジウムを含む１つまたは複数の適切な材料を含む別の高熱伝導構造を含んでもよい。熱伝導率以外の熱ピラー１３０の特性は、それらの機能にとって重要ではなく、したがって、各種の材料を利用可能である。
特に、少なくとも一部の実施形態では、論理ダイ１０２からの熱伝達を制限するために、論理ダイ１０２および最下段メモリダイ１０８ａの間に熱ピラー１３０を採用できない。一方、熱ピラー１３０を使って、メモリダイ１０８ａから、上方のメモリダイス１０８ｂ〜１０８ｄおよびＴＩＭ１３２を通してリッド１３４への熱伝達を促進する。一部の実施形態では、論理ダイ１０２とメモリダイ１０８ａの間により少ない数の熱ピラー１３０を採用して、メモリダイス１０８ａ〜１０８ｄ間の熱ピラー１３０よりも少ない熱伝達能力を与えてもよい。図２は、多層構造の最下段メモリダイ１０８ａおよび第２のメモリダイ１０８ｂセグメントと併せて、論理ダイ１０２セグメントを含む図１の拡大部分を示す。図示されるように、電気導電要素１２０は、それぞれ、図１に示す方向であり、論理ダイ１０２とメモリダイス１０８ａ〜１０８ｄは、所謂「フリップチップ」方向であり、逆向きである。結合パッド１４２の下に銅ピラー１４０、銅ピラー１４０の下にニッケルバリア材料１４４、およびニッケルバリア材料１４４の下にはんだ材料１４６（例えば、Ｓｎ／Ａｇ、Ｓｎ／Ｐｂ）を含み、はんだ１４６は、リフロー時に対向する低位側ダイの導電性パッド１４８に接合される。図に示すように、銅ピラー１４０は、各メモリダイ１０８の能動面１５０上に形成されるが、それらはダイの裏面１５２上にあってもよく、また、導電性パッド１４８は、活性表面１５０上に形成できることが意図されている。
熱ピラー１３０は、導電要素１２０と同様に、またはそれと違うように構築してもよい。図２に示すように、熱ピラー１３０は、それぞれ、銅ピラー１４０、ニッケルバリア材料１４４、およびはんだ材料１４６を含んでもよく、この内の後者は、リフロー時に、反対側のダイ上の導電性パッド１４８に接合される。図２に示すように、熱ピラー１３０は、メモリダイ１０８ｂの能動面パッシベーション１５４上で、パッシベーション１５４から隆起するように配置してもよい。さらに、熱ピラー１３０と一緒に使われる導電性パッド１４８ｔは、能動面パッシベーション１５４を通ってＴＳＶ１２２に電気接続される導電要素１２０と一緒に使われる導電性パッド１４８とは違って、結合パッド１４２を通して、その上に導電性パッド１４８ｔがあるメモリダイ１０８ａと電気接触していない。むしろ、導電性パッド１４８ｔは、そのダイのパッシベーション１５６上に配置でき、パッシベーション１５６は、裏面パッシベーションとして図２に示される。
また、能動面パッシベーション１５４により熱ピラー１３０がメモリダイ１０８ｂから電気絶縁される場合には、導電性パッド１４８ｔおよび一部の実施形態では、点線で示されるバリア材料１５８、例えば、ＳｉＮｘ、ＳｉＯｘの内の少なくとも１つは、裏面１５２上に直接配置されてもよい。バリア材料１５８は、化学蒸着により沈積させた酸化ケイ素／窒化ケイ素を含んでもよい。バリア材料１５８は、裏面パッシベーション１５６が無い場合に裏面１５２上の導電性パッド１４８ｔの下の裏面１５２上に配置され、導電性パッド１４８の材料の、関連メモリダイ１０８の半導体材料中への望ましくない移動を防ぐことができる。他のバリア材料１５８には、限定されないが、窒化タングステンおよび窒化チタンが含まれてもよい。チタニウムまたはタンタルなどの追加の接着材料を、バリア材料１５８の沈着前に裏面１５２上に配置して、バリア材料１５８の関連ダイ１０８半導体材料への接合を促進してもよい。
誘電アンダーフィル材料１６０は、論理ダイ１０２および最下段メモリダイ１０８ａの間に伸び、ならびに各メモリダイス１０８ａ〜１０８ｄおよび１つまたは複数の隣接メモリダイス１０８ａ〜１０８ｄの間に伸び、導電要素１２０および熱ピラー１３０の周りに横方向に伸びる。例えば、キャピラリーアンダーフィル、プリアプライド用非導電性ペースト、非導電性フィルム、ウエハレベルアンダーフィル、または成形アンダーフィルを誘電アンダーフィル１６０として採用してもよい。
さらに、熱ピラー１３０は、導電要素１２０と類似の構造および材料含量であるように図示され、説明されているが、これは、例であり、限定されない。例えば、熱ピラー１３０は、一体型の銅ピラー、またははんだ材料キャップを有する銅ピラーを含んでもよいが、介在するバリア材料は無く、または、はんだバンプのみを含む場合さえある。さらに、低熱収支を伴う、低動作温度を必要とするアセンブリのために、および性能を高めるために、インジウムベースはんだ、などの低温はんだ材料を使ってもよい。１つの半導体ダイにより保持される熱ピラー１３０は、隣接する半導体ダイに接触させることのみが目的で、必ずしも、それに接合する必要が無い場合は、導電性パッド１４８を除外して、熱ピラー１３０の末端を、隣接半導体ダイ上のバリア材料１５８、例えば、ＳｉＮｘおよびＳｉＯｘの内の少なくとも１つに直接接触させてもよい。
例えば、熱ピラー１３０の形の熱伝導構造は、図１に示すように、メモリダイス１０８ａ〜１０８ｄの主要面（例えば、能動面および裏面）全体にわたり実質的に均一に分布されており、実質的に均一に熱伝達させられるようにすることが意図されている。しかし、このような熱ピラー１３０はまた、非均一に分布していてもよく、動作中により大きな熱発生を示す領域に、さらに多くの熱ピラーが配置されるが、このような領域は、この産業分野では、「ホットスポット」として特徴付けられている。このような非均質の熱ピラー分布は、単独または組み合わせた１つまたは複数の実施態様を含んでもよい。例えば、図３Ａに示すように、ホットスポット１５５に隣接して（例えば、上部に）導電要素１２０と共に散在している熱ピラー１３０（わかりやすくするために、「Ｔ」とも命名されている）は、メモリダイ１０８の他の領域の熱ピラー１３０より単位表面積当たり、より多くの数で、より小さいピッチであってもよい。図３Ｂでは、ホットスポット１５５に隣接して導電要素１２０と共に散在している熱ピラー１３０ａは、メモリダイ１０８の他の領域の熱ピラー１３０と、単位表面積当たり同じ数であってもよいが、例えば、より大きな円柱状熱ピラー１３０ａ１、卵型熱ピラー１３０ａ２、または矩形熱ピラー１３０ａ３などの、より大きな横断面積であってもよい。図３Ｃでは、熱伝導構造１３０ｂは、それ自体は、ピラーとして構成されなくともよいが、むしろ、直鎖または非直線壁構造として構成されている。従って、本明細書で使われる用語の「ピラー」は、種々の熱伝導構造を包含するために、限定する意味ではなく、包括的な意味で解釈されるべきである。さらに、わかりやすくするために、相対的特徴サイズは、縮小され、ピッチは拡大されているので、当業者なら、導電要素１２０ならびに熱ピラー１３０、１３０ａおよび１３０ｂの寸法およびピッチは、原寸に比例していないことを理解するであろう。
従って、少なくとも２つの隣接メモリダイスの間に伸びる熱伝導構造は、積層の周辺内の少なくとも１つの他の領域の熱伝達能力より大きな積層の周辺内の少なくとも１つの領域中の熱伝達能力を与える大きさに作られ、構成された少なくとも１つの構造であってもよい。
さらに、複数の熱伝導構造は、積層中の最下段メモリダイおよび論理ダイの間に伸び、複数の熱伝導構造は、積層中の隣接メモリダイス間に伸びる別の複数の熱伝導構造により与えられる熱伝達能力よりも、論理ダイおよび最下段メモリダイの間で小さい熱伝達能力を与える大きさに作られ、構成された少なくとも１つの構造であってもよい。
また、積層された種々のメモリダイス１０８の間に伸びる熱ピラー１３０が垂直に整列している必要はないことも意図されている。例えば、図４に示すように、メモリダイ１０８ｂからメモリダイ１０８ｃに伸びる熱ピラー１３０−１は、メモリダイ１０８ａからメモリダイ１０８ｂに伸びる熱ピラー１３０−２から、横方向に片寄っていてもよい。さらに、破線で示される熱伝導性材料の熱伝達線１３８は、熱ピラー１３０−１の位置から、熱ピラー１３０−２の上の位置まで横方向に伸びて、２つの熱ピラー１３０−１および１３０−２の間の熱伝達を促進してもよい。
ある実施形態では、半導体ダイパッケージは、周辺部に伸びる領域を有する論理ダイの上の積層メモリダイス、積層中の隣接メモリダイの間に伸び、メモリダイス集積回路から電気絶縁された熱伝導構造、ならびに積層中の最上段メモリダイ、および周辺部に伸びる論理ダイの領域と熱接触している熱放散構造、を含む。
一部の実施形態では、さらなる温度管理の強化には、適切なＴＩＭ１３２およびリッド封止材料１３６（図１）と組み合わせた、リッド１３４（図１）の材料の選択的使用を含んでもよい。このリッドは熱スプレッダとしても特徴付けることもできる。例えば、リッド１３４には、ニッケルコート銅、アルミニウム、または陽極酸化アルミニウムなどの金属材料；ＡｌＳｉＣ、ＡｌＮ、ダイアロイ（ｄｉａｌｌｏｙ：（ダイアモンド／金属合金））、またはＳｉなどの低熱膨張係数（ＣＴＥ）高熱伝導率セラミックまたは複合材料を含めてもよい。リッド１３４は、製造とアセンブリを容易にするため、および１つまたは複数の部分のリッド１３４の熱伝達特性を選択的に適合させるために、一体構造、または複数の部分を含んでもよい。さらに、リッド１３４としてマイクロヒートパイプを採用することもできるが、このような構造は複雑化をもたらし、従って高価になる。
ＴＩＭ１３２には、ポリマーＴＩＭ、例えば、シリコーンベースゲルまたは接着剤、またはエポキシを含めてもよい。また、ＴＩＭ１３２には、インジウムまたは他の（Ｓｎ、Ａｇ、など）はんだ、などの金属ＴＩＭを含めてもよく、またはダイアモンド様炭素（ＤＬＣ）またはカーボンナノチューブなどのさらに高性能な材料を含めてもよい。リッド封止材料１３６により、リッド１３４がインターポーザ１０６に固定されるので、ＴＩＭ１３２は、最上段メモリダイ１０８ｄとリッド１３４の間に接着または他の結合効果を付与できる（必要というわけではないが）ことに留意されたい。ＴＩＭ１３２用の適切な選択の１つは、ポリマーベースの金属充填ＴＩＭである。
再度、図１を参照すると、注目すべきは、一部の実施形態では、リッド１３４は、メモリダイ積層１１０および論理ダイ１０２の周辺部に伸びる領域１１２に対する選択された近接度に関して構成できることであり、リッド１３４の第１の部分１３４ａは、ＴＩＭ１３２セグメントを介して最上段メモリダイ１０８ｄに熱接触し、別のリッド部１３４ｂは、別のＴＩＭ１３２セグメントを介して論理ダイ１０２の周辺部に伸びる領域１１２と密接に熱接触し、および、さらなるリッド部１３４ｃは、リッド封止材料１３６を介してインターポーザ１０６と熱接触する。リッド１３４は、メモリダイス１０８ａ〜１０８ｄおよび論理ダイ１０２の両方を収容するキャビティ１７０を備えるように構成され、リッド部１３４ａのキャビティフロア１７２は、メモリダイ１０８ｄ用の熱接触領域を与え、別のリッド部１３４ｂのステップ１７４は、論理ダイ１０２の伸長周辺領域１１２用の熱接触領域を与え、およびさらなるリッド部１３４ｃのステップ１７６は、インターポーザ１０６との熱接触領域を与える。従って、２つの別々の熱伝達経路が提供される。
このような実施形態では、半導体デバイスは、積層された複数のメモリダイス；積層中の隣接メモリダイス間の熱伝導構造；隣接メモリダイス間および熱伝導要素の周りに介在する誘電材料；積層の底部に位置し、相対的により高い電力密度領域および相対的により低い電力密度領域を含み、少なくとも一部の相対的により高い電力密度領域が積層の少なくとも１つの側面を越えて周辺部に伸びる論理ダイ；論理ダイより大きい周辺横方向広がりのある論理ダイの下の基板；ならびにメモリダイスの積層および基板と熱接触している論理ダイの上に配置され、積層の最上段メモリダイと熱接触し、さらに論理ダイの相対的により高い電力密度領域と熱接触するリッド、を含む。
リッド封止材料１３６は、例えば、シリコーンベースもしくはエポキシベース接着剤、または、はんだ、などのいくつかの異なる形態を取ることができる。リッド１３４およびインターポーザ１０６の間のＳｉ−ＳｉまたはＣｕ−Ｃｕ直接リッド封止の使用、などの別の手法を取ってもよい。リッド封止材料１３６用の適切な選択の１つは、ＥＡ−６７００ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ａｄｈｅｓｉｖｅ（Ｄｏｗ Ｃｏｒｎｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ ｏｆ Ｍｉｄｌａｎｄ、Ｍｉｃｈｉｇａｎ）として提供されるシリコーンベース接着剤である。
一部の実施形態では、論理ダイ１０２およびメモリダイス１０８ａ〜１０８ｄの構造に関しては、パッシベーション材料の適切な選択を行うことにより、所望に応じ、熱伝達を遅らせるか、または高めることができる。例えば、従来のポリマーベースパッシベーション材料を、最下段メモリダイ１０８ａに面する論理ダイ１０２の主表面に、任意選択で、メモリダイ１０８ａの主表面側に、採用できる。このような材料、例えば、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、またはビスマレイミド−トリアジン（ＢＴ）樹脂は、０．２Ｗ／ｍＫ台の低熱伝導率を示す。このような材料の使用は、論理ダイ１０２からメモリダイ１０８ａへの熱伝達を都合よく遅らせる。他方、効率的な拡散バリアとして作用する、より高い２．０Ｗ／ｍＫ台の熱伝導率を示すパッシベーション材料を、メモリダイス１０８ａ〜１０８ｄの能動面パッシベーション１５４および裏面パッシベーション１５６の両方として採用し、リッド１３４への熱伝達を促進できる。適切な材料には、例えば、限定されないが、ＳｉＮｘ、ＳｉＯｘ、またはスピンオンガラス（ＳＯＧ）が含まれる。結晶質Ｓｉ３Ｎ４が３０Ｗ／ｍＫの熱伝導率を有するものとしてよく引き合いに出されるが、ウエハ処理に使われるような低温沈着条件を使うと、２．０Ｗ／ｍＫのより低い熱伝導率（κ値）が得られる。κ値は、例えば、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＮｄＯｘを加えることにより、１００Ｗ／ｍＫを越える値まで劇的に高めることができる。勿論、比較的薄いパッシベーション層の使用により、メモリダイ１０８と接触熱ピラー１３０の間の熱伝達が促進される。
アンダーフィル材料１６０には、上述のように、任意の適切な誘電材料または材料（複数）を使うことができる。しかし、論理ダイ１０２およびＤＲＡＭダイ１０８ａの間で相対的に低い熱伝導率（例えば、低κ）を示すアンダーフィルを採用して、熱伝達を抑制するのが望ましい場合があり、一方、ＤＲＡＭダイス１０８ａ〜１０８ｄ間で相対的に高い熱伝導率（例えば、高κ）を示し得る別の、異なるアンダーフィル材料を採用し、熱伝達を高めるのが望ましい場合もある。例えば、窒化ホウ素、シリカコート窒化アルミニウム、および酸化アルミニウム充填剤が、アンダーフィル材料の熱伝導を高める材料として提案されている。論理ダイ１０２およびメモリダイ１０８ａ間に配置するための適切なアンダーフィルは、約０．２〜約０．５Ｗ／ｍＫの熱伝導率を示す従来のキャピラリーアンダーフィルでもよい。相互隣接メモリダイス１０８ａ〜１０８ｄ間に、従来の非導電性の約０．５Ｗ／ｍＫの熱伝導率のノーフローエポキシペーストを配置することができる。しかし、論理ダイ１０２およびメモリダイ１０８ａ間、ならびに各メモリダイス１０８ａ〜１０８ｄ間に、同じまたは異なるアンダーフィル材料１６０を使ってもよい。
広い視点から、異なる熱伝導率を示す異なる誘電材料を積層された異なる半導体ダイス間にそれぞれ採用し、積層中の隣接ダイス間の熱伝達を促進、または抑制できる。同様に、異なる熱伝導率を示す誘電材料を垂直方向に隣接する半導体ダイスの異なる、横方向に間隔を隔てた領域の間に配置し、垂直方向の熱伝達を選択的に促進または妨害できる。例えば、多層構造の積層された半導体ダイスの相対的により高い電力密度領域を垂直方向に整列させ、高熱伝導率の誘電材料を相対的により高い電力密度領域と整列させた半導体ダイス間に採用して、熱伝達が強化された導管を提供でき、一方、隣接半導体ダイス間の横方向に隣接する領域か、または周辺領域により低い熱伝導率の誘電材料を充填し、熱伝達を抑制できる。
例えば、銅とはんだキャップの間にニッケルバリアを有する銅の熱ピラー１３０は、パッシベーションを介して約３０Ｗ／ｍＫ台の熱伝導率にすることができる。従って、十分な横断面積と十分な数の熱ピラー１３０の存在は、アンダーフィル材料１６０の相対的に限られた熱伝導率を相殺できる。勿論、論理ダイ１０２および最下段メモリダイ１０８ａ間に熱ピラー１３０の無い場合に低κアンダーフィル材料１６０を採用することにより、論理ダイ１０２および最下段メモリダイ１０８ａ間の熱伝達を都合よく抑制できる。
本開示の実施形態を大局的に捉えると、構造と材料の選択的使用を採用することにより、マルチダイアセンブリの異なる領域を選択的に、実質的に、熱結合または熱分断して、アセンブリの各ダイの全ての部品をＴｍａｘ未満の動作温度に維持できる。別の観点からのアプローチにより、本開示の実施形態を使って、選択的に、有利に、マルチダイアセンブリの種々のダイスにより生成される熱を再分布させることができる。
従って、本開示の実施形態は、第２の、より高いＴｍａｘ仕様の別の半導体ダイに電気接続された第１のＴｍａｘ仕様の積層半導体ダイスを含む半導体ダイアセンブリ内で生成される熱を分配する方法を含み、この方法は、積層半導体ダイス間の電気導電要素以外の熱伝導構造を備えたもう一方の半導体ダイのすぐ隣の積層半導体ダイから、もう一方の積層半導体ダイから最も離れた半導体ダイを経由した、熱放散構造までの熱伝達を強化すること、もう一方の半導体ダイからすぐ隣の積層半導体ダイへの熱伝達を抑制すること、およびもう一方の半導体ダイから熱放散構造へ直接熱を伝達すること、を含む。
将来の展望に関して、論理ダイ１０２、およびその上に４つのＤＲＡＭダイス１０８ａ〜１０８ｄの積層を採用したＨＭＣ１００の場合について検討してみよう。図１に示すように、より高い電力密度領域１１４を含んでもよい論理ダイ１０２の伸長周辺領域１１２は、ダイ積層１１０の１つまたは複数の側面を越えて周辺部に伸びる。ダイアセンブリ中に局所ホットスポットを生成する論理ダイ１０２の高い電力密度領域１１４は、従来の熱管理技術が採用される場合、銅ＴＳＶを使った場合でも、論理ダイ上のＤＲＡＭダイ積層１１０を採用する従来のパッケージ中で、３０℃のアセンブリのダイス中のＴｍａｘを高める原因となる可能性がある。
例えば、再度、図１を参照して、熱スプレッダとも呼ばれる従来のリッドは、ＴＩＭ１３２を介したダイ積層１１０の上端との熱接触のみであり、このようなリッドの内部プロファイルは、破線Ｌにより示され、より高い電力密度領域１１４を含む場合もある伸長周辺領域１１２がリッド・BR>フ接触から外れる。結果として、論理ダイ１０２の周辺部に伸びる領域１１２から内部プロファイルＬを有するリッドまでの利用できる主熱伝達経路は、メモリダイ積層１１０を介するものになる。最底部ＤＲＡＭダイ１０８ａは、特に、論理ダイ１０２からの著しく増加した熱流に遭遇する。これは、仕様の要件より劇的に高い接合部温度、ＴｊおよびＴｍａｘを生ずる。対照的に、本開示の１つまたは複数の実施形態は、ＴＩＭ１３２およびリッド１３４のステップ１７４を介して論理ダイ１０２の周辺部に伸びる領域１１２に対し、第１の熱伝達経路（矢印ＨＴ１）を提供し、ＤＲＡＭダイス１０８ａ〜１０８ｄを実質的に迂回させる。最下段メモリダイ１０８からの熱、および論理ダイ１０２からの全ての残留熱に対しては、メモリダイス１０８ｂ〜１０８ｄを通る熱ピラー１３０による、およびＴＩＭ１３２からリッド１３４への、別の、第２の熱伝達経路ＨＴ２が提供される。従って、本開示の実施形態は、２つの分断された熱伝達経路ＨＴ１およびＨＴ２を提供し、ＨＭＣ１００の温度管理を強化し、最底部ＤＲＡＭダイ１０８ａのより低い動作温度を実現し、論理ダイ１０２およびＤＲＡＭダイス１０８ａ〜１０８ｄの両方を、それぞれの温度仕様に適合させる。
考察下の具体的な例では、論理ダイのＴｍａｘは、１０５℃未満で、ＤＲＡＭは、９５℃未満である。市販のＡＮＳＹＳ、Ｉｎｃ．、Ｃａｎｏｎｓｂｕｒｇ、Ｐｅｎｎｓｙｌｖａｎｉａの有限要素解析ＡＮＳＹＳ（登録商標）ＭＥＣＨＡＮＩＣＡＬコンピュータ支援エンジニアリング（ＣＡＥ）ソフトウェアを使って、４つのＤＲＡＭダイス１０８ａ〜１０８ｄ＋１つの論理ダイ１０２の積層に対し、数学的熱シミュレーションを行った。行ったシミュレーション用のパラメータ値は、以降で設定される。アセンブリの基板（例えば、インターポーザ１０６）側経由の熱流束放散は無いとして、論理ダイ１０２上で１１．２Ｗ電力、および各ＤＲＡＭダイ１０８上で１．６Ｗ電力の境界条件を採用した。論理ダイ１０２およびそれぞれのＤＲＡＭダイス１０８ａ〜１０８ｄは、約５０μｍ厚さ、室温で１４０Ｗ／ｍＫと動作温度で１１０Ｗ／ｍｋの熱伝導率（κ）のシリコンであると指定した。ダイス間のアンダーフィルは、κ＝０．５Ｗ／ｍＫとし、各ダイ能動面のパッシベーションを４μｍでκ＝０．２Ｗ／ｍＫのポリイミドと指定した。各ダイの裏面パッシベーションを別の０．５μｍのκ＝２．０Ｗ／ｍＫのシリコンナイトライドを含む１．５〜２μｍのポリイミドと指定し、また、κ＝１．５Ｗ／ｍＫの誘電ライナーを含む各ダイ内のＴＳＶ１２２をκ＝３９８Ｗ／ｍＫと指定した。ＴＩＭ１３２を３．８Ｗ／ｍＫの熱伝導率と指定した。ニッケルバリア層とＳｎＡｇはんだを有する３０μｍ直径の銅ピラーを含み、９８Ｗ／ｍＫの熱伝導率の導電要素１２０を備え、ＴＳＶと連通しているが、いずれのダイス間にも熱ピラー１３０がない状態で、また、論理ダイ１０２の周辺部に伸びる領域１１２と接触していない（図１の破線Ｌにより示されるように）従来の方式で構成されたリッドを採用した場合、成形品で、論理ダイのＴｍａｘは１２７．７℃であり、一方、最底部ＤＲＡＭのＴｍａｘは、１０８．９℃であった。図１に関して記載のように、３．８Ｗ／ｍＫの熱伝導率の５０μｍ厚さのＴＩＭおよび、論理ダイ１０２の周辺部に伸びる領域１１２上のリッド１３４の４００μｍオーバーラップを備えた本開示によるリッド１３４を使うことにより、論理ダイＴｍａｘは、１０５．９℃に低下し、一方、最低部ＤＲＡＭのＴｍａｘは、９８．９℃に低下した。アセンブリの全ダイス間で１００μｍのピッチの電気絶縁された３０Ｗ／ｍＫのパッシベーションを介した熱伝導率の３０μｍ直径の熱ピラー１３０を加える場合は、９９．０℃の論理ダイＴｍａｘの結果で、一方、Ｔｍａｘ最底部ＤＲＡＭは、９５．５℃の結果であり、論理ダイ１０２は、仕様内であったが、最低部ＤＲＡＭダイ１０８ａは、仕様からはまだ外れていた。しかし、最底部ＤＲＡＭダイ１０８ａおよび論理ダイ１０２の間の熱ピラー１３０を取り除くと、１０２．８℃の論理ダイＴｍａｘ、および９３．０℃のＤＲＡＭ Ｔｍａｘとなり、十分仕様内であった。一部の熱ピラーは、論理ダイ１０２およびＤＲＡＭダイ１０８ａの間に採用され、仕様外の値までＤＲＡＭダイ１０８ａを加熱することなく、論理ダイ温度をさらに下げることが可能であることが意図されている。
上述のように、複数の半導体ダイスを含むアセンブリ中の熱伝達を管理する方法は、より高い電力のダイの一部から、隣接のより低い電力のダイへの熱伝達を遅らせること、隣接のより低い電力のダイから、少なくとも１つの他の低い電力のダイへの熱伝達を強化すること、およびより高い電力のダイの別の部分から、隣接する熱放散構造へ熱を伝達すること、を含む。
また、上述のように、本開示の実施形態は、別の半導体ダイ上に積層された半導体ダイ、および複数の横方向に間隔を置いて配置された、少なくとも１つの半導体ダイおよびもう一方の半導体ダイの間に介在し、少なくとも１つの半導体ダイおよびもう一方の半導体ダイから電気絶縁された熱伝導構造、を含むマルチダイアセンブリとして特徴付けできる。
個別メモリダイス１０８ａ〜１０８ｄの積層との関連で図示されているが、本開示は、また、より大きな、またはより小さいメモリダイスの使用、ならびにメモリダイスの複数の積層の使用、論理ダイ上の各積層、ならびにそれぞれ２つ以上のメモリダイを含む積層された部分ウエハセグメント、２つ以上の論理ダイを含むウエハセグメント上の多層構造の使用も意図している。
本開示の実施形態により与えられる上記に列挙した利点に加えて、また、導電要素１２０と関連して、ウエハ規模で行うことができるような電気メッキまたは無電解メッキによる熱ピラー１３０の形成は、構造の両方のタイプのメッキの改善された均一性を生ずることに留意されたい。
また、本開示は、選択的熱伝達抵抗、選択的熱伝達強化、およびアセンブリの部分内の、および外部への熱放散のための熱放散構造への熱伝達に関する選択的熱伝達再分布の形の温度管理のための構造と材料を備えたメモリおよび論理ダイス以外の半導体ダイスを組み込んだ、マルチダイアセンブリの１つまたは複数の実施形態の実施を意図している。このような熱放散構造およびこれらの組み合わせは、限定されないが、リッド、ヒートシンク、熱スプレッダ、マイクロヒートパイプ、などを含む。
上述の種々の実施形態では、半導体ダイアセンブリは、積層された複数の半導体ダイス、相対的により低い電力密度領域および相対的により高い電力密度領域を含むその積層に隣接する別の半導体ダイ、電気的に相互接続している積層中の半導体ダイスの集積回路およびもう一方の半導体ダイの集積回路の間の導電要素、積層半導体ダイス間に挿入された熱ピラー、および、積層最上段ダイおよびもう一方の半導体ダイの相対的により高い電力密度領域と熱接触している熱放散構造、を含む。
本開示は、種々の修正および代替形態が可能であるが、具体的実施形態は、図を用いて例として示され、本明細書で詳細に記載されてきた。しかし、本開示は、特定の開示形態に限定する意図はない。むしろ、本開示は、以下に添付の請求項およびそれらの法的等価物により規定される本発明の範囲内に入る全ての修正、等価物、および代替物を包含する。

Claims (11)

  1. 互いに積層された第１及び第２の半導体ダイを含むダイ積層と、
    前記第１及び第２の半導体ダイの間に介在し、それぞれを電気的に接続する複数の導電要素と、
    前記第１及び第２の半導体ダイの少なくとも一方に設けられた複数の導電性貫通孔であって、各々が、対応する前記複数の導電要素と電気的に接続する複数の導電性貫通孔と、
    前記第１及び第２の半導体ダイの間に、前記複数の導電要素および複数の導電性貫通孔のいずれとも電気的に絶縁されて設けられた複数のバンプと、
    を含み、
    前記複数のバンプは、第１のピッチで配置された複数の第１のバンプと前記第１のピッチとは異なる第２のピッチで配置された複数の第２のバンプとを有する、
    半導体デバイス。
  2. 前記第１及び第２の半導体ダイのそれぞれは能動面と前記能動面と対向する裏面を含み、前記第１の半導体ダイと前記第２の半導体ダイは、前記第１の半導体ダイの前記裏面と前記第２の半導体ダイの前記能動面とが対面するように積層され、前記複数のバンプは前記第１の半導体ダイの前記裏面と前記第２の半導体ダイの前記能動面との間に設けられることを特徴とする請求項１に記載の半導体デバイス。
  3. 前記複数の第１のバンプは前記複数の第２のバンプと実質的に同一の大きさであることを特徴とする請求項１又は２に記載の半導体デバイス。
  4. 前記第１及び第２の半導体ダイのそれぞれはメモリダイを含み、前記半導体デバイスは前記ダイ積層の下に位置する論理ダイをさらに含み、前記論理ダイは前記ダイ積層の少なくとも1つの端部よりも外側まで延在することを特徴とする請求項１乃至３に記載の半導体デバイス。
  5. 前記半導体デバイスはさらにリッドを備え、前記リッドは前記ダイ積層に含まれる複数の半導体ダイのうちの最上層のダイと前記論理ダイとの両方に熱的に接触することを特徴とする請求項４に記載の半導体デバイス。
  6. 前記半導体デバイスはさらに基板を備え、前記基板上に前記論理ダイと前記ダイ積層が設けられ、前記リッドは前記基板と熱的に接触することを特徴とする請求項５に記載の半導体デバイス。
  7. 前記リッドと前記ダイ積層の側面との間にキャビティを備える請求項５又は６に記載の半導体デバイス。
  8. 互いに積層された複数の半導体ダイであって、
    各々が、能動面と裏面と、
    前記能動面から裏面へ貫通する複数の導電性貫通孔と、
    前記裏面に形成された複数の第１のバンプであって、それぞれが前記複数の導電性貫通孔のうちの対応する１つと電気的に接続される複数の第１のバンプと、
    前記裏面に形成された複数の第２のバンプであって、それぞれが複数の前記貫通電極のいずれとも電気的に接続されない複数の第２のバンプと、
    前記裏面に形成された複数の第３のバンプであって、それぞれが複数の前記貫通電極のいずれとも電気的に接続されない複数の第３のバンプと、
    を含む、複数の半導体ダイを備え、
    前記複数の第２のバンプは、第１のピッチで繰り返し配置され、前記複数の第３のバンプは、前記第１のピッチとは異なる第２のピッチで繰り返し配置されることを特徴とする半導体デバイス。
  9. 前記複数の第１のバンプが、少なくとも前記第１及び第２のピッチの一つと異なる第３のピッチで繰り返し配置されることを特徴とする請求項８に記載の半導体デバイス。
  10. 前記複数の第１のバンプが、前記複数の第２のバンプ及び前記複数の第３のバンプと実質的に同一の大きさであることを特徴とする請求項８又は９に記載の半導体デバイス。
  11. 前記複数の半導体ダイの各々が、さらに、前記能動面に形成された複数の第４のバンプであって、それぞれが前記複数の導電性貫通孔のうちの対応する１つと電気的に接続される複数の第４のバンプを含み、前記複数の半導体ダイは、前記複数の半導体ダイのうちの１つの前記第１のバンプが、前記複数の半導体ダイのうちの他の１つの前記複数の第４のバンプのうちの対応する１つと接続するように積層されることを特徴とする請求項８乃至１０のいずれかに記載の半導体デバイス。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153520B2 (en) 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
JP2013197387A (ja) * 2012-03-21 2013-09-30 Elpida Memory Inc 半導体装置
US8816494B2 (en) * 2012-07-12 2014-08-26 Micron Technology, Inc. Semiconductor device packages including thermally insulating materials and methods of making and using such semiconductor packages
KR20140023706A (ko) * 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 반도체 장치의 파워 ｔｓｖ
US9343419B2 (en) * 2012-12-14 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
US8803306B1 (en) * 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US9129944B2 (en) 2013-01-18 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US9601406B2 (en) 2013-03-01 2017-03-21 Intel Corporation Copper nanorod-based thermal interface material (TIM)
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9583415B2 (en) * 2013-08-02 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal interface material on the sidewalls of stacked dies
US9082743B2 (en) 2013-08-02 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packages with heat dissipation structures
KR20150018099A (ko) * 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 적층 반도체 장치
KR102165267B1 (ko) * 2013-11-18 2020-10-13 삼성전자 주식회사 Ｔｓｖ 구조를 포함하는 집적회로 소자 및 그 제조 방법
US9735082B2 (en) * 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US9287240B2 (en) 2013-12-13 2016-03-15 Micron Technology, Inc. Stacked semiconductor die assemblies with thermal spacers and associated systems and methods
JP6135533B2 (ja) * 2014-02-06 2017-05-31 日立金属株式会社 マルチモジュール
US9281302B2 (en) 2014-02-20 2016-03-08 International Business Machines Corporation Implementing inverted master-slave 3D semiconductor stack
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US10020236B2 (en) 2014-03-14 2018-07-10 Taiwan Semiconductar Manufacturing Campany Dam for three-dimensional integrated circuit
US9269700B2 (en) * 2014-03-31 2016-02-23 Micron Technology, Inc. Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods
US20150279431A1 (en) 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
US20150286529A1 (en) * 2014-04-08 2015-10-08 Micron Technology, Inc. Memory device having controller with local memory
US10418330B2 (en) * 2014-04-15 2019-09-17 Micron Technology, Inc. Semiconductor devices and methods of making semiconductor devices
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
WO2015171914A1 (en) * 2014-05-08 2015-11-12 Micron Technology, Inc. Hybrid memory cube system interconnect directory-based cache coherence methodology
US9520370B2 (en) * 2014-05-20 2016-12-13 Micron Technology, Inc. Methods of forming semiconductor device assemblies and interconnect structures, and related semiconductor device assemblies and interconnect structures
US9431360B2 (en) * 2014-05-27 2016-08-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US9653381B2 (en) 2014-06-17 2017-05-16 Micron Technology, Inc. Semiconductor structures and die assemblies including conductive vias and thermally conductive elements and methods of forming such structures
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9691746B2 (en) * 2014-07-14 2017-06-27 Micron Technology, Inc. Methods of manufacturing stacked semiconductor die assemblies with high efficiency thermal paths
US9443744B2 (en) * 2014-07-14 2016-09-13 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and associated methods
US9337119B2 (en) * 2014-07-14 2016-05-10 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and associated systems
US9735130B2 (en) * 2014-08-29 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9496154B2 (en) 2014-09-16 2016-11-15 Invensas Corporation Use of underfill tape in microelectronic components, and microelectronic components with cavities coupled to through-substrate vias
KR102307490B1 (ko) * 2014-10-27 2021-10-05 삼성전자주식회사 반도체 패키지
US9543274B2 (en) 2015-01-26 2017-01-10 Micron Technology, Inc. Semiconductor device packages with improved thermal management and related methods
US9397078B1 (en) * 2015-03-02 2016-07-19 Micron Technology, Inc. Semiconductor device assembly with underfill containment cavity
US9601374B2 (en) 2015-03-26 2017-03-21 Micron Technology, Inc. Semiconductor die assembly
KR102373543B1 (ko) * 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
US9780079B2 (en) 2015-04-30 2017-10-03 Micron Technology, Inc. Semiconductor die assembly and methods of forming thermal paths
US9768149B2 (en) * 2015-05-19 2017-09-19 Micron Technology, Inc. Semiconductor device assembly with heat transfer structure formed from semiconductor material
US10215500B2 (en) 2015-05-22 2019-02-26 Micron Technology, Inc. Semiconductor device assembly with vapor chamber
US9645619B2 (en) * 2015-05-29 2017-05-09 Corsair Memory, Inc. Micro heat pipe cooling system
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
KR102445662B1 (ko) 2015-07-01 2022-09-22 삼성전자주식회사 스토리지 장치
WO2017052605A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Redistribution layer diffusion barrier
US10163859B2 (en) * 2015-10-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US10068875B2 (en) * 2015-10-22 2018-09-04 Micron Technology, Inc. Apparatuses and methods for heat transfer from packaged semiconductor die
KR20170066843A (ko) * 2015-12-07 2017-06-15 삼성전자주식회사 적층형 반도체 장치 및 적층형 반도체 장치의 제조 방법
CA3008825C (en) 2015-12-15 2021-05-25 Google Llc Superconducting bump bonds
US9875993B2 (en) * 2016-01-14 2018-01-23 Micron Technology, Inc. Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
US10032695B2 (en) * 2016-02-19 2018-07-24 Google Llc Powermap optimized thermally aware 3D chip package
KR102579876B1 (ko) * 2016-02-22 2023-09-18 삼성전자주식회사 반도체 패키지
US9960150B2 (en) 2016-06-13 2018-05-01 Micron Technology, Inc. Semiconductor device assembly with through-mold cooling channel formed in encapsulant
US10236229B2 (en) 2016-06-24 2019-03-19 Xilinx, Inc. Stacked silicon package assembly having conformal lid
US9859262B1 (en) 2016-07-08 2018-01-02 Globalfoundries Inc. Thermally enhanced package to reduce thermal interaction between dies
US9978696B2 (en) * 2016-09-14 2018-05-22 Analog Devices, Inc. Single lead-frame stacked die galvanic isolator
US10068879B2 (en) 2016-09-19 2018-09-04 General Electric Company Three-dimensional stacked integrated circuit devices and methods of assembling the same
US10008395B2 (en) * 2016-10-19 2018-06-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
US9761543B1 (en) * 2016-12-20 2017-09-12 Texas Instruments Incorporated Integrated circuits with thermal isolation and temperature regulation
US10062634B2 (en) * 2016-12-21 2018-08-28 Micron Technology, Inc. Semiconductor die assembly having heat spreader that extends through underlying interposer and related technology
US20180197761A1 (en) * 2017-01-10 2018-07-12 Axcelis Technologies, Inc. Active workpiece heating or cooling for an ion implantation system
US9865570B1 (en) * 2017-02-14 2018-01-09 Globalfoundries Inc. Integrated circuit package with thermally conductive pillar
US10199356B2 (en) * 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
CN107247685B (zh) * 2017-05-26 2021-01-12 京信通信技术(广州)有限公司 Mems器件端口特性参数提取方法和装置
US10090282B1 (en) 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
US10957611B2 (en) * 2017-08-01 2021-03-23 Mediatek Inc. Semiconductor package including lid structure with opening and recess
US10340242B2 (en) * 2017-08-28 2019-07-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
JP2019054181A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体パッケージ
CN108257927B (zh) * 2018-01-17 2020-02-07 深圳市晶存科技有限公司 一种半导体存储器件
US10453820B2 (en) 2018-02-07 2019-10-22 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
US10573630B2 (en) * 2018-04-20 2020-02-25 Advanced Micro Devices, Inc. Offset-aligned three-dimensional integrated circuit
US10510629B2 (en) * 2018-05-18 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
US10685937B2 (en) 2018-06-15 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package having dummy structures and method of forming same
US10790251B2 (en) * 2018-06-20 2020-09-29 Micron Technology, Inc. Methods for enhancing adhesion of three-dimensional structures to substrates
US11107747B2 (en) * 2018-09-19 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with composite thermal interface material structure and method of forming the same
US11594463B2 (en) * 2018-10-11 2023-02-28 Intel Corporation Substrate thermal layer for heat spreader connection
US11152333B2 (en) * 2018-10-19 2021-10-19 Micron Technology, Inc. Semiconductor device packages with enhanced heat management and related systems
US11417628B2 (en) 2018-12-26 2022-08-16 Ap Memory Technology Corporation Method for manufacturing semiconductor structure
US11672111B2 (en) 2018-12-26 2023-06-06 Ap Memory Technology Corporation Semiconductor structure and method for manufacturing a plurality thereof
US11075167B2 (en) 2019-02-01 2021-07-27 Dialog Semiconductor (Uk) Limited Pillared cavity down MIS-SIP
KR20210131392A (ko) * 2019-02-22 2021-11-02 마이크론 테크놀로지, 인크. 메모리 디바이스 인터페이스 및 방법
US11171115B2 (en) 2019-03-18 2021-11-09 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
US11043472B1 (en) 2019-05-31 2021-06-22 Kepler Compute Inc. 3D integrated ultra high-bandwidth memory
CN113906505B (zh) 2019-05-31 2023-04-18 美光科技公司 用于片上系统装置的存储器组件
US10872835B1 (en) * 2019-07-03 2020-12-22 Micron Technology, Inc. Semiconductor assemblies including vertically integrated circuits and methods of manufacturing the same
US11211378B2 (en) 2019-07-18 2021-12-28 International Business Machines Corporation Heterogeneous integration structure for artificial intelligence computing
US11056443B2 (en) 2019-08-29 2021-07-06 Micron Technology, Inc. Apparatuses exhibiting enhanced stress resistance and planarity, and related methods
KR20210035546A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 반도체 패키지
JP2021052094A (ja) * 2019-09-25 2021-04-01 株式会社ミツバ ドライバ
US11064615B2 (en) * 2019-09-30 2021-07-13 Texas Instruments Incorporated Wafer level bump stack for chip scale package
CN111106079B (zh) * 2019-11-21 2021-08-27 青岛歌尔智能传感器有限公司 散热芯片及其制作方法和电子设备
KR20210065353A (ko) 2019-11-27 2021-06-04 삼성전자주식회사 반도체 패키지
CN113035801A (zh) * 2019-12-25 2021-06-25 台湾积体电路制造股份有限公司 存储器装置及其制造方法
TWI780666B (zh) * 2020-05-07 2022-10-11 愛普科技股份有限公司 半導體結構及製造複數個半導體結構之方法
KR20220015757A (ko) * 2020-07-31 2022-02-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20220019148A (ko) 2020-08-06 2022-02-16 삼성전자주식회사 반도체 패키지
CN111933589B (zh) * 2020-09-03 2021-02-09 立讯电子科技（昆山）有限公司 一种封装结构及其制备工艺
CN112164674A (zh) * 2020-09-24 2021-01-01 芯盟科技有限公司 堆叠式高带宽存储器
FR3115395A1 (fr) 2020-10-16 2022-04-22 Upmem Dispositif semi-conducteur comprenant un empilement de puces et puces d’un tel empilement
US11637072B2 (en) 2020-11-06 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
KR20220075507A (ko) 2020-11-30 2022-06-08 삼성전자주식회사 고 전도 층을 갖는 반도체 패키지
US11574891B2 (en) * 2021-01-26 2023-02-07 Nanya Technology Corporation Semiconductor device with heat dissipation unit and method for fabricating the same
US20220367311A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure and method for forming the same
KR20220163648A (ko) * 2021-06-03 2022-12-12 삼성전자주식회사 반도체 패키지
KR20220164946A (ko) * 2021-06-07 2022-12-14 삼성전자주식회사 반도체 패키지
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
US11955406B2 (en) * 2021-11-19 2024-04-09 Google Llc Temperature control element utilized in device die packages
US11887908B2 (en) * 2021-12-21 2024-01-30 International Business Machines Corporation Electronic package structure with offset stacked chips and top and bottom side cooling lid
WO2024014361A1 (ja) * 2022-07-14 2024-01-18 株式会社村田製作所 半導体モジュール
WO2024014360A1 (ja) * 2022-07-14 2024-01-18 株式会社村田製作所 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217205A (ja) * 2004-01-29 2005-08-11 Nec Electronics Corp チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ
JP2006210892A (ja) * 2004-12-27 2006-08-10 Nec Corp 半導体装置
WO2009063638A1 (ja) * 2007-11-15 2009-05-22 Panasonic Corporation 半導体発光装置
JP2010103195A (ja) * 2008-10-21 2010-05-06 Nikon Corp 積層型半導体装置、積層型半導体装置の製造方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3234374B2 (ja) 1993-12-01 2001-12-04 三菱電機株式会社 半導体パッケージ及びこのパッケージを備えた半導体装置
US6320257B1 (en) 1994-09-27 2001-11-20 Foster-Miller, Inc. Chip packaging technique
US5789810A (en) 1995-12-21 1998-08-04 International Business Machines Corporation Semiconductor cap
US6133637A (en) 1997-01-24 2000-10-17 Rohm Co., Ltd. Semiconductor device having a plurality of semiconductor chips
US6111313A (en) * 1998-01-12 2000-08-29 Lsi Logic Corporation Integrated circuit package having a stiffener dimensioned to receive heat transferred laterally from the integrated circuit
US6316786B1 (en) * 1998-08-29 2001-11-13 International Business Machines Corporation Organic opto-electronic devices
US7506527B2 (en) 2000-04-10 2009-03-24 Honeywell International, Inc. Making integral heat spreader by coining
US6462410B1 (en) 2000-08-17 2002-10-08 Sun Microsystems Inc Integrated circuit component temperature gradient reducer
TW513791B (en) 2001-09-26 2002-12-11 Orient Semiconductor Elect Ltd Modularized 3D stacked IC package
US6649443B2 (en) 2001-09-26 2003-11-18 Sun Microsystems, Inc. System for facilitating alignment of silicon die
US6637506B2 (en) 2002-03-08 2003-10-28 Sun Microsystems, Inc. Multi-material heat spreader
US6853068B1 (en) 2002-05-22 2005-02-08 Volterra Semiconductor Corporation Heatsinking and packaging of integrated circuit chips
US6665187B1 (en) 2002-07-16 2003-12-16 International Business Machines Corporation Thermally enhanced lid for multichip modules
US20040042178A1 (en) 2002-09-03 2004-03-04 Vadim Gektin Heat spreader with surface cavity
US7007741B2 (en) 2002-10-18 2006-03-07 Sun Microsystems, Inc. Conformal heat spreader
US6906413B2 (en) 2003-05-30 2005-06-14 Honeywell International Inc. Integrated heat spreader lid
US7014093B2 (en) 2003-06-26 2006-03-21 Intel Corporation Multi-layer polymer-solder hybrid thermal interface material for integrated heat spreader and method of making same
JP3732194B2 (ja) * 2003-09-03 2006-01-05 沖電気工業株式会社 半導体装置
US7239020B2 (en) * 2004-05-06 2007-07-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Multi-mode integrated circuit structure
US7119433B2 (en) 2004-06-16 2006-10-10 International Business Machines Corporation Packaging for enhanced thermal and structural performance of electronic chip modules
US8415788B2 (en) 2004-07-08 2013-04-09 Rambus Inc. System and method for dissipating heat from semiconductor devices
US7602618B2 (en) 2004-08-25 2009-10-13 Micron Technology, Inc. Methods and apparatuses for transferring heat from stacked microfeature devices
JP4836110B2 (ja) * 2004-12-01 2011-12-14 ルネサスエレクトロニクス株式会社 マルチチップモジュール
US7183638B2 (en) 2004-12-30 2007-02-27 Intel Corporation Embedded heat spreader
US7250576B2 (en) * 2005-05-19 2007-07-31 International Business Machines Corporation Chip package having chip extension and method
US7273090B2 (en) 2005-06-29 2007-09-25 Intel Corporation Systems for integrated cold plate and heat spreader
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
US8174114B2 (en) 2005-12-15 2012-05-08 Taiwan Semiconductor Manufacturing Go. Ltd. Semiconductor package structure with constraint stiffener for cleaning and underfilling efficiency
TW200743190A (en) * 2006-05-10 2007-11-16 Chung-Cheng Wang A heat spreader for electrical device
US20080001277A1 (en) 2006-06-30 2008-01-03 Tsrong Yi Wen Semiconductor package system and method of improving heat dissipation of a semiconductor package
US7928590B2 (en) * 2006-08-15 2011-04-19 Qimonda Ag Integrated circuit package with a heat dissipation device
US7547582B2 (en) 2006-09-26 2009-06-16 International Business Machines Corporation Method of fabricating a surface adapting cap with integral adapting material for single and multi chip assemblies
US7514775B2 (en) * 2006-10-09 2009-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
KR100874910B1 (ko) 2006-10-30 2008-12-19 삼성전자주식회사 수직형 열방출 통로를 갖는 적층형 반도체 패키지 및 그제조방법
KR101477309B1 (ko) 2007-03-06 2014-12-29 가부시키가이샤 니콘 반도체 장치
KR101361828B1 (ko) 2007-09-03 2014-02-12 삼성전자주식회사 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법
US8399973B2 (en) 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
TWI356485B (en) * 2008-02-05 2012-01-11 Ind Tech Res Inst Stacked chip structure and fabrication method ther
US8299590B2 (en) 2008-03-05 2012-10-30 Xilinx, Inc. Semiconductor assembly having reduced thermal spreading resistance and methods of making same
JP2009246258A (ja) 2008-03-31 2009-10-22 Nikon Corp 半導体装置および製造方法
JP2009277334A (ja) * 2008-04-14 2009-11-26 Hitachi Ltd 情報処理装置および半導体記憶装置
US7838967B2 (en) 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
US7939364B2 (en) 2008-05-15 2011-05-10 Oracle America, Inc. Optimized lid attach process for thermal management and multi-surface compliant heat removal
US7928562B2 (en) * 2008-07-22 2011-04-19 International Business Machines Corporation Segmentation of a die stack for 3D packaging thermal management
US7781883B2 (en) 2008-08-19 2010-08-24 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same
DE102008048005B3 (de) 2008-09-19 2010-04-08 Infineon Technologies Ag Leistungshalbleitermodulanordnung und Verfahren zur Herstellung einer Leistungshalbleitermodulanordnung
JP5331427B2 (ja) 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US7925949B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Embedded processor
US8314483B2 (en) 2009-01-26 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. On-chip heat spreader
US7964951B2 (en) 2009-03-16 2011-06-21 Ati Technologies Ulc Multi-die semiconductor package with heat spreader
JP2010251427A (ja) 2009-04-13 2010-11-04 Hitachi Ltd 半導体モジュール
US8518749B2 (en) 2009-06-22 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated heat spreader frame with embedded semiconductor die
KR101069499B1 (ko) 2009-10-05 2011-09-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8299608B2 (en) * 2010-07-08 2012-10-30 International Business Machines Corporation Enhanced thermal management of 3-D stacked die packaging
US8445918B2 (en) * 2010-08-13 2013-05-21 International Business Machines Corporation Thermal enhancement for multi-layer semiconductor stacks
US9153520B2 (en) 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217205A (ja) * 2004-01-29 2005-08-11 Nec Electronics Corp チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ
JP2006210892A (ja) * 2004-12-27 2006-08-10 Nec Corp 半導体装置
WO2009063638A1 (ja) * 2007-11-15 2009-05-22 Panasonic Corporation 半導体発光装置
JP2010103195A (ja) * 2008-10-21 2010-05-06 Nikon Corp 積層型半導体装置、積層型半導体装置の製造方法

Also Published As

Publication number Publication date
JP6122863B2 (ja) 2017-04-26
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EP2780939B1 (en) 2022-01-19
US20200350224A1 (en) 2020-11-05
JP5897729B2 (ja) 2016-03-30
US20130119528A1 (en) 2013-05-16
EP2780940A2 (en) 2014-09-24
WO2013074454A2 (en) 2013-05-23
KR101661041B1 (ko) 2016-10-10
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US11594462B2 (en) 2023-02-28
WO2013074454A3 (en) 2013-07-11
TW201327740A (zh) 2013-07-01
US10170389B2 (en) 2019-01-01
US9269646B2 (en) 2016-02-23
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EP2780940A4 (en) 2015-06-17
US10741468B2 (en) 2020-08-11
US20190122950A1 (en) 2019-04-25
TWI518872B (zh) 2016-01-21
WO2013074484A2 (en) 2013-05-23
EP2780939A4 (en) 2015-07-08

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