KR20150018099A - 적층 반도체 장치 - Google Patents

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Abstract

적층 반도체 장치는 메인 다이, 복수의 슬레이브 다이 및 수직 인터포저를 포함한다. 상기 수직 인터포저는 상기 메인 다이 상에 상기 메인 다이와 수직하게 적층된다.

Description

적층 반도체 장치 {STACKED SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 적층 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 적층 반도체 장치가 개발되었다. 최근에는 적층된 복수의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 실리콘 관통 비아 (Through Silicon Via) 방식이 사용되어오고 있다.
도 1은 종래기술에 따른 적층 반도체 장치(10)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 적층 반도체 장치(10)는 인터포저(11) 및 복수의 다이(12)를 포함한다. 상기 복수의 다이(12)는 상기 복수의 다이(12)를 관통하여 형성되는 관통 비아(13)를 통해 서로 전기적으로 연결된다. 상기 관통 비아(13)는 범프(14)를 통해 상기 인터포저(11)와 전기적으로 연결될 수 있다. 따라서, 상기 인터포저(11)는 상기 관통 비아(13)를 통해 상기 각각의 다이(12)로 신호를 입력시킬 수 있고, 상기 각각의 다이(12)에서 출력되는 신호를 상기 관통 비아(13)를 통해 수신할 수 있다.
실리콘 관통 비아와 같은 관통 비아는 전도 물질로 채워지므로 저항 및 캐패시터와 같은 특성을 갖는다. 따라서, 관통 비아를 통해 신호를 전송할 때 불가피하게 RC 지연이 발생할 수 밖에 없다. 예를 들어, 클럭 신호를 상기 인터포저(11)로부터 상기 복수의 다이(12)로 전송하는 경우, 첫 번째 적층된 다이가 상기 클럭 신호를 수신하는 시점과 마지막으로 적층된 다이가 상기 클럭 신호를 수신하는 시점에는 상당한 차이가 발생할 수 있다. 위와 같은 스큐는 클럭 신호에 동기하여 동작하는 반도체 장치의 동작 성능에 상당한 제약을 야기시킨다.
또한, 메모리와 같은 반도체 장치는 대용량의 데이터를 처리한다. 적층 반도체 장치에서 상기 데이터는 관통 비아를 통해 전송되므로, 상기 대용량의 데이터를 입출력 하기 위해서 필요한 관통 비아의 개수는 증가할 수 밖에 없다. 그러나, 상기 다이(12)의 면적에는 한계가 있기 때문에, 상기 다이(12)에 형성될 수 있는 관통 비아의 개수에는 제한이 있다. 위와 같은 문제는 반도체 장치의 대역폭(bandwidth)을 증가시키는데 제약으로 작용한다.
본 발명의 실시예는 수직으로 형성되는 인터포저를 구비하는 적층 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 적층 반도체 장치는 메인 다이; 상기 메인 다이 상에 상기 메인 다이와 수평하게 적층되는 복수의 슬레이브 다이; 및 상기 메인 다이 상에 상기 메인 다이와 수직하게 적층되는 수직 인터포저를 포함한다.
본 발명의 일 실시예에 따른 적층 반도체 장치는 메인 다이; 상기 메인 다이 상에 상기 메인 다이와 수평하게 순차적으로 적층되는 복수의 슬레이브 다이; 및 상기 메인 다이 상에 상기 메인 다이와 수직하게 적층되고, 적층된 상기 복수의 슬레이브 다이의 적어도 2개의 면을 둘러싸는 수직 인터포저를 포함한다.
본 발명의 실시예는 적층 다이의 면적 효율을 개선하고, 적층 반도체 장치의 동작 성능을 최적화할 수 있다.
도 1은 종래기술에 따른 적층 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 일 실시예에 따른 적층 반도체 장치의 구성을 보여주는 도면,
도 3은 본 발명의 일 실시예에 따른 적층 반도체 장치의 구성을 보여주는 도면,
도 4는 본 발명의 일 실시예에 따른 적층 반도체 장치의 구성을 보여주는 도면이다.
도 2에서, 적층 반도체 장치(1)는 복수의 다이를 포함한다. 본 발명의 실시예에서, 적층된 복수의 다이들 각각과 통신할 수 있는 다이를 메인 다이라고 칭하고, 상기 메인 다이와 통신하고, 서로 간에는 통신하지 않는 다이들을 슬레이브 다이라고 칭하기로 한다. 상기 적층 반도체 장치(1)는 적어도 하나의 메인 다이와 적어도 두 개 이상의 슬레이브 다이를 포함한다. 도 2에서는, 1개의 메인 다이와 8개의 슬레이브 다이가 적층되는 반도체 장치를 예시하였다. 상기 메인 다이(110)는 인터포저 칩, 컨트롤러 칩, 프로세서 칩 중 적어도 하나일 수 있고, 상기 슬레이브 다이(120)는 메모리 칩일 수 있다. 상기 적층 반도체 장치(1)는 단일 패키지로 패키징되어 시스템 온 칩(SoC) 또는 시스템 인 패키지(SiP)를 구성할 수 있다.
도 2에서, 상기 복수의 슬레이브 다이(120)는 상기 메인 다이(110) 상에 적층된다. 상기 복수의 슬레이브 다이(120)는 상기 메인 다이(110)와 수평하게 순차적으로 적층될 수 있다. 상기 메인 다이(110)는 가장 하단에 적층되는 것을 예시하였으나 이에 한정하는 것은 아니며, 상기 복수의 슬레이브 다이(120)들 중간에 적층될 수도 있고, 가장 상단에 적층될 수도 있다. 상기 적층 반도체 장치(1)는 복수의 관통 비아(130)를 포함하고, 상기 관통 비아(130)는 상기 복수의 슬레이브 다이(120)를 관통하여 형성된다. 상기 관통 비아(130)의 일 단은 범프(140)를 통해 상기 메인 다이(110)와 전기적으로 연결될 수 있다. 따라서, 상기 메인 다이(110)와 상기 복수의 슬레이브 다이(120)는 상기 관통 비아(130)를 통해 서로 전기적으로 연결될 수 있다.
상기 적층 반도체 장치(1)는 수직 인터포저(150)를 포함한다. 상기 수직 인터포저(150)는 상기 메인 다이(110)와 수직하게 상기 메인 다이(110) 상에 적층될 수 있다. 상기 수직 인터포저(150)는 상기 복수의 슬레이브 다이(120)와 적층되지 않는다. 상기 수직 인터포저(150)는 범프(160)를 통해 상기 메인 다이(110)와 전기적으로 연결될 수 있고, 또 다른 범프(170)를 통해 상기 각각의 복수의 슬레이브 다이(120)와 전기적으로 연결될 수 있다.
상기 수직 인터포저(150)는 상기 메인 다이(110)와 상기 복수의 슬레이브 다이(120) 사이에서 통신을 중계하는 인터페이스 칩일 수 있다. 상기 수직 인터포저(150)는 상기 메인 다이(110)로부터 수신한 신호를 상기 각각의 복수의 슬레이브 다이(120)로 전송할 수 있고, 상기 각각의 복수의 슬레이브 다이(120)에서 출력되는 신호를 상기 메인 다이(110)로 전송할 수 있다. 예를 들어, 상기 수직 인터포저(150)는 상기 메인 다이(110)로부터 수신한 클럭 신호를 상기 각각의 슬레이브 다이(120)로 전송할 수 있다. 메모리는 클럭 신호에 동기하여 동작하기 때문에, 상기 클럭 신호가 적층된 각각의 메모리로 입력되는 시점은 서로 동일한 것이 바람직하다. 상기 클럭 신호가 상기 관통 비아(130)를 통해 상기 각각의 슬레이브 다이(120)로 입력되는 경우, 상기 메인 다이(110) 상에 바로 적층된 슬레이브 다이와 가장 상 단에 적층된 슬레이브 다이가 상기 클럭 신호를 수신하는 시점에 차이가 발생할 수 밖에 없다. 상기 적층 반도체 장치(1)가 최적의 성능을 발휘하기 위해서는 상기 슬레이브 다이(120)들이 적층된 위치 또는 순서와 무관하게 동일한 시점에 동작을 시작하고 데이터를 출력할 수 있도록 하는 것이 중요하다.
본 발명의 실시예에 따른 적층 반도체 장치(1)는 상기 수직 인터포저(150)를 구비하여 적층된 슬레이브 다이(120)의 동작이 스큐 없이 동일한 시점에 수행될 수 있도록 상기 클럭 신호가 상기 슬레이브 다이(120)로 동일한 시점에 입력될 수 있도록 한다. 본 발명의 실시예에서, 상기 수직 인터포저(150)가 전송하는 신호를 클럭 신호로 예시하였지만, 이에 한정하는 것은 아니다. 후술되는 데이터뿐만 아니라 상기 메인 다이(110)와 상기 슬레이브 다이(120)가 서로 통신하는 신호 중 그 어느 것이라도 상기 수직 인터포저(150)를 통해 전송될 수 있을 것이다. 상기 수직 인터포저(150)는 상기 메인 다이(110)로부터 입력되는 신호가 전송될 수 있는 신호 경로(151)를 포함한다. 또한, 상기 메인 다이(110)로부터 상기 각각의 슬레이 다이(120)에 도달하는 각각의 신호 경로(151)의 길이는 실질적으로 동일하게 형성될 수 있다. 도 2에 도시된 것과 같이, 상기 신호 경로(151)는 나뭇가지 형태로 형성될 수 있고, 범프(160)를 통해 상기 메인 다이(110)와 연결된 지점부터 또 다른 범프(170)를 통해 상기 각각의 슬레이브 다이(120)까지 도달하는 신호 경로의 길이가 서로 동일할 수 있다.
도 3은 본 발명의 일 실시예에 따른 적층 반도체 장치(2)의 구성을 보여주는 도면이다. 도 3에서, 상기 적층 반도체 장치(2)는 하나의 메인 다이와 3개의 슬레이브 다이가 적층되는 것을 예시하였다. 상기 슬레이브 다이(220)는 상기 메인 다이(210) 상에 수평하게 적층된다. 상기 적층 반도체 장치(2)는 복수의 관통 비아(230)를 포함하고, 상기 관통 비아(230)는 상기 복수의 슬레이브 다이(220)를 관통하여 형성된다. 상기 관통 비아(230)의 일 단은 범프(240)를 통해 상기 메인 다이(210)와 연결된다. 따라서, 상기 메인 다이(210)와 상기 슬레이브 다이(220)는 상기 관통 비아(230)를 통해 전기적으로 연결될 수 있다.
상기 적층 반도체 장치(2)는 상기 메인 다이(210)와 수직하게 상기 메인 다이(210) 상에 적층되는 수직 인터포저(250)를 포함한다. 상기 수직 인터포저(250)는 범프(260)를 통해 상기 메인 다이(210)와 전기적으로 연결될 수 있고, 또 다른 범프(270)를 통해 상기 각각의 슬레이브 다이(220)와 전기적으로 연결될 수 있다. 상기 수직 인터포저(250)는 상기 메인 다이(210)와 상기 슬레이브 다이(220) 사이의 통신을 중계하는 인터페이스 칩일 수 있다.
상기 수직 인터포저(250)는 복수의 데이터 전송 라인(251)을 포함할 수 있다. 상기 수직 인터포저(250)는 상기 메인 다이(210)로부터 입력되는 데이터를 상기 각각의 슬레이브 다이(220)로 전송할 수 있고, 상기 각각의 슬레이브 다이(220)로부터 출력되는 데이터를 상기 메인 다이(210)로 전송할 수 있다. 메모리 장치는 대용량의 데이터를 입출력 하기 때문에, 메모리와 컨트롤러 또는 프로세서 사이에는 다수의 데이터 전송 라인 또는 채널이 필요하다. 시스템 온 칩이나 시스템 인 패키지와 같은 적층 반도체 장치는 관통 비아를 상기 데이터 전송 라인으로 활용하였다. 그러나, 적층되는 다이의 면적에는 한계가 존재하므로, 적층 반도체 장치에 형성할 수 있는 상기 관통 비아의 개수에도 제약이 발생한다. 따라서, 본 발명의 실시예에 따른 적층 반도체 장치(2)는 수직 인터포저(250)를 구비하고, 상기 데이터 전송라인(251)을 상기 수직 인터포저에 형성(250)시킨다. 따라서, 데이터 전송을 위한 관통 비아의 개수를 감소시킬 수 있고, 적층 반도체 장치의 대역폭을 크게 증가시킬 수 있다.
상기 적층 반도체 장치(2)의 상기 수직 인터포저(250)는 복수의 리피터(252)를 더 포함할 수 있다. 상기 복수의 리피터(252)는 상기 데이터 전송 라인(251) 중간에 배치되어 상기 데이터 전송 라인(251)을 구동할 수 있다. 상기 리피터(252)는 상기 데이터 전송 라인(251)을 구동하여 데이터가 보다 정확하게 전송될 수 있도록 한다.
도 4는 본 발명의 일 실시예에 따른 적층 반도체 장치(3)의 구성을 보여주는 도면이다. 도 4에서, 적층 반도체 장치(3)는 메인 다이(310), 복수의 슬레이브 다이(320) 및 수직 인터포저(350)를 포함한다. 상기 복수의 슬레이브 다이(320)는 상기 메인 다이(310) 상에서 상기 메인 다이(310)와 수평으로 적층된다. 상기 적층 반도체 장치(3)는 복수의 관통 비아(330)를 포함하고, 상기 복수의 관통 비아(330)는 상기 복수의 슬레이브 다이(320)를 관통하여 형성된다. 상기 복수의 관통 비아(330)의 일 단은 범프(340)를 통해 상기 메인 다이(310)와 연결된다. 따라서, 상기 메인 다이(310) 및 복수의 슬레이브 다이(320)는 상기 관통 비아(330)를 통해 전기적으로 연결된다.
상기 수직 인터포저(350)는 상기 메인 다이(310) 상에서 상기 메인 다이(310)와 수직으로 적층된다. 또한, 상기 인터포저(350)는 상기 적층된 슬레이브 다이(320)의 적어도 2개의 면을 둘러싸도록 형성될 수 있다. 도 4에서, 상기 수직 인터포저(350)는 적층된 상기 슬레이브 다이(320)의 3개의 면을 둘러싸도록 형성되는 것을 예시하였으나, 4개의 면을 전부 둘러쌀 수도 있다. 즉, 상기 수직 인터포저(350)는 신호 경로 벽(signal path wall)의 구조를 가질 수 있다. 상기 수직 인터포저(350)는 상기 메인 다이(310)와 상기 슬레이브 다이(320) 사이를 연결하는 복수의 데이터 전송 라인(351)을 포함한다. 상기 데이터 전송 라인(351)의 수는 무수히 많기 때문에, 상기 수직 인터포저(350)가 적층된 슬레이브 다이(320)의 여러 개의 면을 둘러싸도록 형성되는 경우 데이터 전송 라인을 배치할 수 있는 여유로운 공간을 확보할 수 있을 것이다. 또한, 데이터 전송 라인(351)뿐만 아니라 다른 신호 전송 라인을 함께 형성할 수 있으므로, 상기 슬레이브 다이(320) 상에 형성되는 관통 비아(330)의 개수를 더욱 줄이고, 상기 슬레이브 다이(320)의 면적을 더욱 감소시킬 수 있을 것이다.
또한, 앞서 언급한 신호 라인뿐만 아니라 상기 메인 다이(310)와 상기 슬레이브 다이(320) 사이에서 통신하는데 필요한 여러 회로들이 상기 수직 인터포저(350)에 형성될 수 있다. 즉, 상기 수직 인터포저(350)는 상기 메인 다이(310)를 구성하는 회로들뿐만 아니라, 상기 슬레이브 다이(320)를 구성하는 회로들 중 일부를 포함할 수 있다. 상기 메인 다인(310) 및 슬레이브 다이(320)를 구성하는 회로들을 상기 수직 인터포저(350)에 형성하는 경우, 상기 다이들(310, 320)의 면적 효율을 증가시키고 적층 반도체 장치(3)의 동작 성능을 더욱 최적화할 수 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1/2/3/10: 적층 반도체 장치 110/210/310: 메인 다이
120/220/320: 슬레이브 다이 130/230/330: 관통 비아
140/160/170/240/260/270/340/360/370: 범프
150/160/170: 수직 인터포저 151: 신호 경로
251/351: 데이터 전송 라인 252/352: 리피터

Claims (12)

  1. 메인 다이;
    상기 메인 다이 상에 상기 메인 다이와 수평하게 적층되는 복수의 슬레이브 다이; 및
    상기 메인 다이 상에 상기 메인 다이와 수직하게 적층되는 수직 인터포저를 포함하는 적층 반도체 장치.
  2. 제 1 항에 있어서,
    상기 수직 인터포저는 범프를 통해 상기 각각의 복수의 슬레이브 다이와 전기적으로 연결되는 적층 반도체 장치.
  3. 제 1 항에 있어서,
    상기 수직 인터포저는 범프를 통해 상기 메인 다이와 전기적으로 연결되는 적층 반도체 장치.
  4. 제 1 항에 있어서,
    상기 수직 인터포저는 상기 메인 다이로부터 클럭 신호를 수신하여 상기 각각의 슬레이브 다이로 상기 적어도 하나의 신호를 전송하는 적층 반도체 장치.
  5. 제 1 항에 있어서,
    상기 수직 인터포저는 상기 메인 다이와 상기 각각의 슬레이브 다이를 연결하는 신호 경로를 포함하고, 상기 메인 다이로부터 입력된 신호가 상기 각각의 슬레이브 다이로 전송되는 신호 경로의 길이는 동일한 적층 반도체 장치.
  6. 제 1 항에 있어서,
    상기 수직 인터포저는 상기 메인 다이와 상기 각각의 복수의 슬레이브 다이 사이를 연결하는 복수의 데이터 전송 라인을 포함하는 적층 반도체 장치.
  7. 제 6 항에 있어서,
    상기 수직 인터포저는 상기 복수의 데이터 전송 라인을 구동하는 리피터를 더 포함하는 적층 반도체 장치.
  8. 메인 다이;
    상기 메인 다이 상에 상기 메인 다이와 수평하게 순차적으로 적층되는 복수의 슬레이브 다이; 및
    상기 메인 다이 상에 상기 메인 다이와 수직하게 적층되고, 적층된 상기 복수의 슬레이브 다이의 적어도 2개의 면을 둘러싸는 수직 인터포저를 포함하는 적층 반도체 장치.
  9. 제 8 항에 있어서,
    상기 수직 인터포저는 범프를 통해 상기 각각의 복수의 슬레이브 다이와 전기적으로 연결되는 적층 반도체 장치.
  10. 제 8 항에 있어서,
    상기 수직 인터포저는 범프를 통해 상기 메인 다이와 전기적으로 연결되는 적층 반도체 장치.
  11. 제 8 항에 있어서,
    상기 수직 인터포저는 상기 메인 다이와 각각의 상기 슬레이브 다이 사이를 전기적으로 연결하는 복수의 데이터 전송 라인을 포함하는 적층 반도체 장치.
  12. 제 11 항에 있어서,
    상기 수직 인터포저는 상기 복수의 데이터 전송 라인을 구동하는 리피터를 더 포함하는 적층 반도체 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966363B1 (en) * 2017-02-03 2018-05-08 Nanya Technology Corporation Semiconductor apparatus and method for preparing the same
US10199356B2 (en) * 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US11031341B2 (en) * 2017-03-29 2021-06-08 Intel Corporation Side mounted interconnect bridges
US10090282B1 (en) 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US10453820B2 (en) * 2018-02-07 2019-10-22 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
US10700028B2 (en) * 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
KR102653837B1 (ko) * 2018-07-27 2024-04-02 에스케이하이닉스 주식회사 메모리 모듈 및 데이터 처리 시스템
KR20200099261A (ko) * 2019-02-14 2020-08-24 삼성전자주식회사 인터포저 및 이를 포함하는 전자 장치
US20220083224A1 (en) * 2020-09-11 2022-03-17 Rambus Inc. Block copy
CN117650128A (zh) * 2022-08-10 2024-03-05 长鑫存储技术有限公司 一种半导体封装结构及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945886A (en) * 1996-09-20 1999-08-31 Sldram, Inc. High-speed bus structure for printed circuit boards
US6535045B1 (en) * 1998-07-09 2003-03-18 Intel Corporation Integrated circuit interconnect routing using double pumped circuitry
US7477535B2 (en) * 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
US20080315388A1 (en) * 2007-06-22 2008-12-25 Shanggar Periaman Vertical controlled side chip connection for 3d processor package
US8674482B2 (en) * 2008-11-18 2014-03-18 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Semiconductor chip with through-silicon-via and sidewall pad
US8236610B2 (en) * 2009-05-26 2012-08-07 International Business Machines Corporation Forming semiconductor chip connections
US8476749B2 (en) * 2009-07-22 2013-07-02 Oracle America, Inc. High-bandwidth ramp-stack chip package
US8283766B2 (en) * 2010-09-02 2012-10-09 Oracle America, Inc Ramp-stack chip package with static bends
US8587088B2 (en) * 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
US8557684B2 (en) * 2011-08-23 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit (3DIC) formation process
US9153520B2 (en) * 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US9034695B2 (en) * 2012-04-11 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated thermal solutions for packaging integrated circuits
KR20130118175A (ko) * 2012-04-19 2013-10-29 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US8754818B2 (en) * 2012-07-05 2014-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated antenna structure on separate semiconductor die
KR20140024593A (ko) * 2012-08-20 2014-03-03 에스케이하이닉스 주식회사 시스템 패키지

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