KR20160006990A - 복수 채널을 구비하는 반도체 장치 및 시스템 - Google Patents

복수 채널을 구비하는 반도체 장치 및 시스템 Download PDF

Info

Publication number
KR20160006990A
KR20160006990A KR1020140086800A KR20140086800A KR20160006990A KR 20160006990 A KR20160006990 A KR 20160006990A KR 1020140086800 A KR1020140086800 A KR 1020140086800A KR 20140086800 A KR20140086800 A KR 20140086800A KR 20160006990 A KR20160006990 A KR 20160006990A
Authority
KR
South Korea
Prior art keywords
groups
channel
signals
control signals
signal
Prior art date
Application number
KR1020140086800A
Other languages
English (en)
Other versions
KR102165233B1 (ko
Inventor
정춘석
이정환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140086800A priority Critical patent/KR102165233B1/ko
Priority to US14/521,113 priority patent/US10256799B2/en
Publication of KR20160006990A publication Critical patent/KR20160006990A/ko
Application granted granted Critical
Publication of KR102165233B1 publication Critical patent/KR102165233B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치는 직접 접근부, 인터페이스부 및 관통 비아 형성 영역을 포함할 수 있다. 상기 직접 접근부는 직접 접근 패드를 통해 제 1 및 제 2 그룹의 입력신호를 수신하고, 상기 제 1 및 제 2 그룹의 입력신호에 기초하여 제 1 및 제 2 그룹의 제어신호를 생성한다. 상기 인터페이스부는 복수의 채널 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 전부 또는 일부를 수신하는 복수의 채널 회로를 포함한다. 상기 관통 비아 형성 영역은 상기 복수의 채널 회로와 대응하는 채널을 형성하는 적층 다이를 전기적으로 연결한다.

Description

복수 채널을 구비하는 반도체 장치 및 시스템 {SEMICONDUCTOR APPARATUS AND SYSTEM INCLUDING PLURALITY OF CHANNELS}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 복수의 칩 및 복수의 채널을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 최근에는 적층된 복수개의 칩을 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
상기 반도체 장치를 구성하는 복수의 칩은 각각 채널을 구성할 수 있다. 상기 각각의 채널은 서로 다른 제어신호 또는 데이터를 수신할 수 있고, 상기 복수의 칩은 서로 독립적으로 동작할 수 있다.
본 발명의 실시예는 테스트 동작 시 복수의 채널로 서로 다른 제어신호를 전송하여 복수의 채널에 대한 인터리브드(interleaved) 테스트 수행이 가능한 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 직접 접근 패드를 통해 제 1 및 제 2 그룹의 입력신호를 수신하고, 상기 제 1 및 제 2 그룹의 입력신호에 기초하여 제 1 및 제 2 그룹의 제어신호를 생성하는 직접 접근부; 복수의 채널 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 전부 또는 일부를 수신하는 복수의 채널 회로를 포함하는 인터페이스부; 및 상기 복수의 채널 회로와 대응하는 채널을 형성하는 적층 다이를 전기적으로 연결하고, 상기 복수의 채널 회로로부터 출력되는 신호를 상기 대응하는 채널로 전송하는 관통 비아 형성 영역을 포함한다.
본 발명의 실시예에 따른 반도체 장치는 직접 접근 패드를 통해 제 1 및 제 2 그룹의 입력신호를 수신하고, 상기 제 1 및 제 2 그룹의 입력신호에 기초하여 제 1 및 제 2 그룹의 제어신호를 생성하는 직접 접근부; 및 복수의 채널 선택신호에 응답하여 활성화되는 복수의 채널 회로와, 복수의 수신 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 하나를 상기 복수의 채널 회로 중 일부로 전송하고, 상기 제 1 및 제 2 그룹의 제어신호 중 나머지 하나를 상기 복수의 채널 회로 중 나머지 일부로 전송하는 메인 버퍼부를 포함하는 인터페이스부를 포함한다.
본 발명의 실시예에 따른 시스템은 컨트롤러; 및 복수의 적층 다이 및 베이스 다이를 포함하는 반도체 장치를 포함하고, 상기 베이스 다이는 직접 접근 패드를 통해 제 1 및 제 2 그룹의 입력신호를 수신하여 제 1 및 제 2 그룹의 제어신호 및 복수의 채널 선택신호를 생성하는 직접 접근부; 및 상기 복수의 채널 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 하나를 선택적으로 수신하는 복수의 채널 회로를 포함하는 인터페이스부를 포함한다.
본 발명의 실시예는 복수의 채널을 개별적으로 동작시켜 채널 간의 인터리브드 테스트를 가능하게 하여 반도체 장치에 대한 다양한 테스트 수행이 가능하게 하며 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 도 1에 도시된 메모리의 구성을 보여주는 도면,
도 3은 도 2에 도시된 베이스 다이의 구성을 보여주는 도면,
도 4는 도 3에 도시된 채널 회로의 구성을 보여주는 도면,
도 5는 도 2에 도시된 베이스 다이의 구성을 보여주는 도면,
도 6은 도 5에 도시된 채널 회로의 구성을 보여주는 도면,
도 7a 및 7b는 도 6의 채널 회로의 동작을 보여주는 타이밍도,
도 8은 도 2에 도시된 베이스 다이의 구성을 보여주는 도면이다.
도 1에서, 본 발명의 실시예에 따른 시스템은 패키지 기판(110), 인터포저 기판(120), 컨트롤러(130) 및 메모리(140)를 포함할 수 있다. 상기 인터포저 기판(120)은 상기 패키지 기판(110) 상에 적층될 수 있고, 범프 볼, 볼 그리드 어레이, C4 범프 등의 전기적 연결 수단(150)을 통해 서로 연결될 수 있다. 상기 인터포저 기판(120) 및 패키지 기판(110)에는 신호가 전송되기 위한 신호 경로가 형성될 수 있다. 도시되지는 않았지만, 상기 패키지 기판(110)은 패키지 볼을 포함할 수 있고, 상기 패키지 볼을 통해 상기 시스템은 외부 전자 장치와 연결될 수 있다.
상기 컨트롤러(130) 및 상기 메모리(140)는 상기 인터포저 기판(120) 상에 적층될 수 있고, 마이크로 범프(160)를 통해 전기적으로 연결될 수 있다. 상기 컨트롤러(130)는 인터포저 기판(120)에 형성된 신호 경로를 통해 상기 메모리(140)와 통신할 수 있다. 상기 시스템의 구성요소들은 단일 패키지로 패키징될 수 있고, 시스템 온 칩(SOC, System On Chip), 시스템 인 패키지(SIP, System In Package), 멀티 칩 패키지(Multi-chip Package), 플립 칩 패키지(Flip-Chip Package)와 같은 형태로 구현될 수 있다.
상기 컨트롤러(130)는 상기 메모리(140)를 제어하는 마스터 장치일 수 있다. 상기 컨트롤러(130)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP), 컨트롤러 칩, 메모리 컨트롤러 칩일 수 있다.
상기 메모리(140)는 상기 컨트롤러(130)에 의해 제어되는 슬레이브 장치일 수 있다. 상기 메모리(140)는 DRAM과 같은 휘발성 메모리 장치일 수 있고, FLASH 메모리 장치, 상변화 메모리 장치(PCRAM), 저항성 메모리 장치(ReRAM), 강유전체 메모리 장치(FeRAM), 자성 메모리 장치(MRAM), 스핀 주입 자기 메모리 장치(STTRAM) 등과 같은 비휘발성 메모리일 수 있다. 또는 상기 메모리는 상기 휘발성 메모리 및 비휘발성 메모리 중 2개 이상의 조합으로 구성될 수 있다. 일 실시예에서, 상기 메모리(140)는 복수의 칩을 포함하는 적층 반도체 장치일 수 있다.
도 2는 도 1의 메모리(140)의 구성을 보여주는 도면이다. 도 2에서, 상기 메모리(140)는 베이스 다이(210) 및 복수의 적층 다이(220)를 포함할 수 있다. 상기 복수의 적층 다이(220)는 상기 베이스 다이(210) 상에 순차적으로 적층될 수 있다. 상기 복수의 적층 다이(220)는 내부에 형성된 관통 비아(230)를 포함할 수 있고, 마이크로 범프(240) 및 상기 관통 비아(230)를 통해 상기 베이스 다이(210)와 전기적으로 연결될 수 있다. 상기 복수의 적층 다이(220)는 데이터를 저장하기 위한 메모리 셀 어레이를 포함할 수 있다.
상기 베이스 다이(210)는 도 1의 상기 인터포저 기판(120)을 통해 상기 컨트롤러(130)와 연결될 수 있다. 상기 베이스 다이(210)는 상기 컨트롤러(130)로부터 전송된 제어신호를 상기 적층 다이(220)로 전송할 수 있고, 상기 적층 다이(220)로부터 출력된 신호를 상기 컨트롤러(130)로 전송할 수 있다. 일 실시예에서, 상기 베이스 다이(210)는 상기 적층 다이(220)를 제어하기 위한 회로들을 포함할 수 있고, 상기 적층 다이(220)와 마찬가지로 데이터를 저장하는 메모리 셀 어레이를 포함할 수 있다.
상기 베이스 다이(210)는 인터페이스부(211) 및 직접 접근부(212)를 포함할 수 있다. 상기 인터페이스부(210)는 마이크로 범프(250)를 통해 상기 인터포저 기판(120)과 연결되고, 상기 인터포저 기판(120)의 신호 경로를 통해 상기 컨트롤러(130)와 연결될 수 있다. 따라서, 상기 인터페이스부(211)는 상기 컨트롤러(130)로부터 전송된 신호를 수신하고, 상기 메모리(140)로부터 출력되는 신호를 상기 컨트롤러(130)로 전송할 수 있다. 또한, 상기 인터페이스부(211)는 상기 컨트롤러(130)로부터 전송된 신호를 상기 메모리에서 사용되기 적합한 신호로 변환하거나 상기 메모리(140)에서 출력되는 신호를 상기 메모리 컨트롤러(130)에서 사용되기 적합한 신호로 변환할 수 있다. 상기 인터포저 기판(120)과 연결되는 상기 마이크로 범프(250)는 노멀 범프 또는 노멀 패드일 수 있다.
상기 직접 접근부(212)는 직접 접근 패드(260)와 연결될 수 있다. 본 발명의 실시예에서, 상기 직접 접근 패드(260)는 마이크로 범프일 수 있고, 범프 볼, 볼 그리드 어레이 등일 수도 있다. 상기 직접 접근 패드(260)는 외부 전자 장치와 직접적으로 연결될 수 있다. 상기 외부 전자 장치는 상기 컨트롤러(130)가 연결되는 프로세서와 또 다른 프로세서, 메모리 컨트롤러 및 테스트 장치를 포함할 수 있다. 상기 마이크로 범프는 매우 작은 크기를 가지므로, 외부 전자 장치가 직접적으로 연결되기 어렵다. 따라서, 한정하는 것은 아니지만 상기 직접 접근 패드(260)는 상기 마이크로 범프가 아닐 수 있다. 또한, 상기 직접 접근 패드(260)가 마이크로 범프일 때, 상기 직접 접근 패드(260)는 액티브 인터포저(Active Interposer)를 통해 외부 전자 장치와 연결될 수도 있다. 상기 액티브 인터포저는 상기 메모리(140)가 인터포저 기판(120) 상에 적층되기 전에 상기 메모리(140)를 테스트하기 위해 임시로 상기 베이스 다이(210)와 연결되는 기판일 수 있다. 상기 직접 접근부(212)는 상기 직접 접근 패드(260)를 통해 수신된 신호를 상기 인터페이스부(211)로 전송할 수 있고, 상기 인터페이스부(211)를 통해 출력된 신호를 상기 직접 접근 패드(260)를 통해 상기 외부 전자 장치로 출력할 수 있다. 따라서, 상기 직접 접근부(212)는 상기 컨트롤러(130)와 전기적으로 연결되지 않을 수 있다. 상기 인터페이스부(211)는 상기 노멀 패드(250) 및 상기 직접 접근부(212)로부터 상기 메모리(140)가 동작하는데 필요한 제어신호를 수신할 수 있다. 예를 들어, 상기 인터페이스부(211)는 상기 메모리(140)가 노멀 동작을 수행할 때, 상기 노멀 패드(250)를 통해 상기 컨트롤러(130)로부터 제어신호를 수신할 수 있고, 상기 메모리(140)가 테스트 동작을 수행할 때, 상기 직접 접근 패드(260) 및 직접 접근부(212)를 통해 제어신호를 수신할 수 있다.
도 3은 본 발명의 실시예에 따른 도시된 베이스 다이(1)의 구성을 보여주는 도면이다. 상기 베이스 다이(1)는 도 2에 도시된 베이스 다이(210)로 적용될 수 있다. 상기 베이스 다이(1)는 직접 접근부(310), 인터페이스부(320) 및 관통 비아 형성 영역(330)을 포함할 수 있다. 상기 직접 접근부(310)는 상기 직접 접근 패드(340)를 통해 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>, n은 1 이상의 자연수)를 수신할 수 있다. 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)는 상기 메모리(140)의 동작을 제어하기 위한 신호일 수 있다. 또한, 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)는 서로 다른 정보를 갖는 신호일 수 있다. 한정하는 것은 아니지만, 예를 들어, 상기 제 1 그룹의 입력신호(IN1<0:n>)는 메모리의 라이트 동작과 관련된 정보를 갖는 신호일 수 있고, 상기 제 2 그룹의 입력신호(IN2<0:n>)는 메모리의 리드 동작과 관련된 정보를 갖는 신호일 수 있다. 상기 직접 접근부(310)는 상기 직접 접근 패드(340)로부터 수신된 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)를 디코딩하여 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>, m은 2 이상의 자연수) 및 복수의 채널 선택신호(S1<0:7>, S2<0:7>)를 생성할 수 있다. 상기 직접 접근부(310)는 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)와 상기 복수의 채널 선택신호(S1<0:7>, S2<0:7>)를 상기 인터페이스부(320)로 전송할 수 있다.
상기 인터페이스부(320)는 상기 직접 접근부(310) 및 컨트롤러(130)로부터 상기 메모리의 동작을 위한 제어신호를 수신할 수 있다. 예를 들어, 상기 인터페이스부(320)는 상기 메모리가 노멀 동작을 수행할 때 상기 컨트롤러(130)로부터 상기 제어신호를 수신하고, 상기 메모리가 테스트 동작을 수행할 때 상기 직접 접근부(310)로부터 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)와 복수의 채널 선택신호(S1<0:7>, S2<0:7>)를 수신할 수 있다. 상기 인터페이스부(320)는 상기 컨트롤러(130) 또는 상기 직접 접근부(310)로부터 입력된 상기 제어신호를 도 2의 상기 복수의 적층 다이(220)로 전송할 수 있다. 상기 인터페이스부(320)는 복수의 채널 회로(321-328)를 포함할 수 있다. 상기 복수의 채널 회로(321-328)는 각각 해당하는 채널과 연결될 수 있다. 상기 채널은 서로 독립적으로 동작하여 데이터를 입력 및 출력할 수 있는 메모리의 독립적인 부분 또는 매체일 수 있다.
도 2에서, 상기 복수의 적층 다이(220)는 상기 복수의 채널을 구성할 수 있다. 예를 들어, 각각의 적층 다이(220)가 개별적인 채널을 형성할 수 있고, 모든 적층 다이(220)의 특정한 일 부분이 하나의 채널을 형성하고, 다른 일 부분이 다른 하나의 채널을 구성할 수 있다. 상기 일 부분은 적층 다이(220)의 구성요소 중 데이터를 입출력하는 회로 및 상기 데이터가 저장되는 메모리 셀 어레이를 포함할 수 있다.
상기 관통 비아 형성 영역(330)은 복수의 관통 비아가 배치될 수 있다. 상기 관통 비아는 상기 베이스 다이(1)와 상기 복수의 적층 다이(220)를 전기적으로 연결할 수 있고, 상기 인터페이스부(320)로부터 출력된 신호를 각각의 적층 다이(220)로 전송하는 신호 경로가 될 수 있다.
도 3에서, 상기 직접 접근부(310)는 리시버(311) 및 채널 선택부(312)를 포함할 수 있다. 상기 리시버(311)는 상기 직접 접근 패드(340)로부터 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)를 수신할 수 있다. 상기 리시버(311)는 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)를 디코딩하여 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 생성할 수 있다. 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)는 예를 들어, 메모리를 동작시키기 위한 커맨드 신호, 어드레스 신호, 채널 인에이블 신호 또는 데이터와 관련된 정보를 가질 수 있고, 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)는 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)를 메모리에 사용되기에 적합한 신호로 변환된 것일 수 있다. 도시하지는 않았지만, 상기 리시버(311)는 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)를 수신하는 버퍼 회로, 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)를 디코딩하여 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 생성하는 디코딩 회로 및 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 출력하는 버퍼 회로 등의 구성을 포함할 수 있다.
상기 채널 선택부(312)는 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 적어도 일부를 수신할 수 있다. 상기 채널 선택부(312)는 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 적어도 일부를 디코딩하여 복수의 채널 선택신호(S1<0:7>, S2<0:7>)를 생성할 수 있다.
도 3에서, 상기 인터페이스부(320)는 제 1 내지 제 8 채널 회로(321-328) 및 메인 버퍼(329)를 포함할 수 있다. 도 3에서, 메모리가 8개의 채널을 포함하는 것을 예시하여, 8개의 채널 회로(321-328)가 도시되었으나, 상기 채널 회로(321-328)의 개수는 상기 메모리가 포함하는 채널의 개수에 따라 달라질 수 있을 것이다. 상기 메인 버퍼부(329)는 상기 리시버(311)로부터 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 수신하고, 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 버퍼링한다. 상기 메인 버퍼부(329)에 의해 버퍼링된 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)는 상기 제 1 내지 제 8 채널 회로(321-328)로 각각 전송될 수 있다. 또한, 상기 메인 버퍼부(329)는 상기 메모리의 노멀 동작에서 컨트롤러(130)로부터 제어신호를 수신할 수 있고, 수신된 제어신호를 버퍼링하여 각각의 채널 회로(321-328)로 전송할 수 있다.
상기 제 1 내지 제 8 채널 회로(321-328)는 각각 상기 메인 버퍼부(329)로부터 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 수신할 수 있다. 또한, 상기 제 1 내지 8 채널 회로(321-328)는 상기 채널 선택부(312)로부터 상기 복수의 채널 선택신호(S1<0:7>, S2<0:7>)를 수신할 수 있다. 상기 제 1 내지 제 8 채널 회로(321-328)는 상기 복수의 채널 선택신호(S1<0:7>, S2<0:7>)에 응답하여, 활성화될 수 있고 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 하나를 선택적으로 수신할 수 있다. 상기 복수의 채널 선택신호(S1<0:7>, S2<0:7>)에 응답하여 활성화된 채널 회로는 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 하나를 버퍼링하여 할당된 채널로 버퍼링된 제어신호를 전송할 수 있다. 상기 제 1 내지 제 8 채널 회로(321-328)는 각각 제 1 내지 제 8 채널과 연결되는 관통 비아(도시하지 않음.)와 전기적으로 연결될 수 있고, 상기 제 1 내지 제 8 채널 회로(321-328)로부터 출력되는 제어신호는 상기 관통 비아를 통해 각각의 채널로 전송될 수 있다. 각각의 채널은 전송된 제어신호에 응답하여 상기 제어신호에 대응하는 동작을 수행할 수 있다.
상기 제 1 채널 회로(321)는 상기 복수의 채널 선택신호(S1<0>, S2<0>)를 수신하고, 상기 제 2 채널 회로(322)는 상기 복수의 채널 선택신호(S1<1>, S2<1>)를 수신하며, 상기 제 3 채널 회로(323)는 상기 복수의 채널 선택신호(S1<2>, S2<2>)를 수신할 수 있다. 또한, 상기 제 4 내지 제 8 채널 회로(324-328)도 각각 복수의 채널 선택신호(S1<3:7>, S2<3:7>)를 수신할 수 있다. 상기 복수의 채널 선택신호(S1<0:7>, S2<0:7>)는 별도의 신호 라인을 통해 상기 제 1 내지 제 8 채널 회로(321-328)로 직접적으로 전송될 수 있고, 또한 상기 메인 버퍼부(329)를 통해 버퍼링되어 상기 제 1 내지 제 8 채널 회로(321-328)로 각각 전송될 수도 있다.
도 4는 상기 제 1 채널 회로(321)의 구성을 보여주는 도면이다. 도 4에서, 상기 제 1 채널 회로(321)는 멀티플렉서(410) 및 리피터(420)를 포함할 수 있다. 상기 멀티 플렉서(410)는 상기 복수의 채널 선택신호(S1<0>, S2<0>)와 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 수신할 수 있다. 상기 멀티 플렉서(410)는 상기 복수의 채널 선택신호(S1<0>, S2<0>)에 응답하여 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 하나를 선택적으로 출력할 수 있다. 예를 들어, 상기 채널 선택신호(S1<0>)가 인에이블되면 상기 멀티플렉서(410)는 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 출력할 수 있고, 상기 채널 선택신호(S2<0>)가 인에이블되면 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 출력할 수 있으며, 상기 복수의 채널 선택신호(S1<0>, S2<0>)가 모두 디스에이블되면 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 어느 것도 출력하지 않을 수 있다. 상기 리피터(420)는 상기 멀티플렉서(410)의 출력을 버퍼링하여 상기 제 1 채널 회로(321)와 연결된 채널로 출력신호(TOUT<0:k>, k는 2 이상의 자연수)를 출력할 수 있다. 상기 제 2 내지 제 8 채널 회로(322-328)는 수신하는 채널 선택신호가 다를 뿐이며, 모두 상기 제 1 채널 회로(321)와 동일한 구성을 가질 수 있다.
도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 메모리의 동작을 설명하면 다음과 같다. 노멀 동작 상황이 아닐 때, 상기 적접 접근부(310)는 상기 직접 접근 패드(340)를 통해 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:m>, IN2<0:m>)를 수신할 수 있다. 상기 리시버(311)는 상기 제 1 및 제 2 그룹의 입력신호(IN1<0:m>, IN2<0:m>)로부터 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 생성하고, 상기 채널 선택부(312)는 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 적어도 일부에 기초하여 상기 복수의 채널 선택신호(S1<0:7>, S2<0:7>)를 생성할 수 있다.
상기 메인 버퍼부(329)는 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 버퍼링하여 상기 각각의 채널 회로(321-328)로 버퍼링된 제어신호를 전송할 수 있다. 상기 제 1 내지 제 8 채널 회로(321-328)는 각각, 상기 메인 버퍼부(329)로부터 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 수신하고, 상기 복수의 채널 선택신호(S1<0:7>, S2<0:7>)에 응답하여 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 하나를 선택적으로 수신할 수 있다. 예를 들어, 상기 채널 선택신호(S1<0>)가 인에이블되는 경우 상기 제 1 채널 회로(321)는 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 수신할 수 있고, 상기 채널 선택신호(S2<0>)가 인에이블되는 경우 상기 제 1 채널 회로(321)는 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 수신할 수 있다. 상기 복수의 채널 선택신호(S1<0:3>, S2<4:7>)가 인에이블되는 경우, 상기 제 1 채널 회로(321), 상기 제 2 채널 회로(322), 상기 제 3 채널 회로(323) 및 상기 제 4 채널 회로(324)는 각각 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 수신할 수 있고, 상기 제 5 채널 회로(325), 제 6 채널 회로(326), 제 7 채널 회로(327) 및 제 8 채널 회로(328)는 각각 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 수신할 수 있다.
상기 제 1 내지 제 4 채널 회로(321-324)는 수신된 제 1 그룹의 제어신호(ICON1<0:m>)를 버퍼링하고, 버퍼링된 제어신호는 각각 상기 제 1 내지 제 4 채널 회로(321-324)와 연결된 채널로 전송될 수 있다. 또한, 상기 제 5 내지 제 8 채널 회로(325-328)는 수신된 제 2 그룹의 제어신호(ICON2<0:m>)를 버퍼링하고, 버퍼링된 제어신호는 각각 상기 제 5 내지 제 8 채널 회로(325-328)와 연결되는 제 5 내지 제 8 채널로 전송될 수 있다. 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)가 각각 메모리 동작에 관해 서로 다른 정보를 갖는 신호일 때, 예를 들어, 상기 제 1 내지 제 4 채널은 라이트 동작을 수행할 수 있고 상기 제 5 내지 제 8 채널은 리드 동작을 수행할 수 있다. 따라서, 복수의 채널이 서로 다른 동작을 수행하게 됨으로써 각각의 채널 사이의 인터리브드 테스트가 수행될 수 있을 것이다. 상기 복수의 채널 선택신호(S1<0:7>, S2<0:7>) 중 인에이블되는 채널 선택신호는 다양하게 조합될 수 있고, 상기 각각의 채널 회로가 수신하는 제어신호를 다양하게 조합할 수 있을 것이다. 따라서, 다양한 방식으로 채널 사이의 인터리브드 테스트가 수행될 수 있을 것이다.
도 5는 본 발명의 실시예에 따른 베이스 다이(2)의 구성을 보여주는 도면이다. 도 5에서, 상기 베이스 다이(2)는 직접 접근부(510), 인터페이스부(520) 및 관통 비아 형성 영역(530)을 포함하고, 상기 구성요소들은 도 3에 도시된 베이스 다이(1)의 구성요소들과 실질적으로 동일할 수 있다. 다만, 상기 인터페이스부(520)의 채널 회로들이 다르게 구성될 수 있다. 도 5에서, 상기 인터페이스부(520)는 적층 다이들의 고속 테스트를 가능하게 할 수 있다.
상기 인터페이스부(520)는 제 1 내지 제 8 채널 회로(521-528)를 포함할 수 있고, 상기 제 1 내지 제 8 채널 회로(521-528)는 각각 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 수신하도록 메인 버퍼부(529)와 연결될 수 있다. 상기 제 1 내지 제 8 채널 회로(521-528)는 복수의 채널 선택신호(S1<0:7>, S2<0:7>)에 응답하여 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 전부 또는 일부를 수신할 수 있다. 또한, 상기 제 1 내지 제 8 채널 회로(521-528)는 각각 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 수신할 수 있다. 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)는 상기 직접 접근 패드(540)를 통해 수신될 수 있는 신호일 수 있다. 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)는 노멀 클럭 신호와 별도로 입력되는 클럭 신호일 수 있고, 상기 직접 접근 패드(540)로부터 입력된 입력신호(IN1<0:n>, IN2<0:n>)가 상기 인터페이스부(520)에 도달할 때까지 위상이 지연되는 것을 보정하기 위해 입력되는 리타이밍(re-timing) 클럭 신호 또는 재정렬(re-aligning) 클럭 신호일 수 있다. 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)는 서로 소정의 위상 차이를 가질 수 있고, 예를 들어, 상기 제 1 클럭 신호(CLK1)는 상기 제 2 클럭 신호(CLK2)에 비해 90도 앞선 위상을 가질 수 있다. 또한, 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)는 제 1 주파수를 가질 수 있다. 일 실시예에서, 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)는 순차적으로 상기 직접 접근 패드(540), 상기 직접 접근부(510)의 리시버 및 상기 인터페이스부(520)의 상기 메인 버퍼부(529)를 통해 상기 각각의 채널 회로(521-528)로 전송될 수 있다. 일 실시예에서, 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)는 상기 메인 버퍼부를 경유하지 않고 상기 각각의 채널 회로(521-528)로 직접 전송될 수 있다.
상기 제 1 내지 제 8 채널 회로(521-528)는 각각 할당된 복수의 채널 선택신호(S1<0:7>, S2<0:7>)를 수신하고, 상기 복수의 채널 선택신호(S1<0:7>, S2<0:7>)의 전부가 인에이블되는지 또는 일부가 인에이블되지는 여부에 따라 서로 다른 동작을 수행하도록 구성될 수 있다. 상기 제 1 채널 회로(521)를 예시적으로 설명하면, 상기 제 1 채널 회로(521)는 상기 복수의 채널 선택 신호(S1<0>, S2<0>)를 수신할 수 있다, 상기 제 1 채널 회로(521)는 상기 채널 선택신호(S1<0>)가 인에이블되면, 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 선택적으로 수신하고 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 할당된 채널로 전송할 수 있다. 또한, 상기 제 1 채널 회로(521)는 상기 채널 선택신호(S2<0>)가 인에이블되면, 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 선택적으로 수신하고 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 할당된 채널로 전송할 수 있다. 상기 제 1 채널 회로(521)는 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 할당된 채널로 전송할 때, 상기 제 1 클럭 신호(CLK1)에 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 동기시켜 전송할 수 있다.
상기 제 1 채널 회로(521)는 상기 복수의 채널 선택신호(S1<0>, S2<0>)가 모두 인에이블되면, 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 모두 수신할 수 있다. 이 때, 상기 제 1 채널 회로(521)는 상기 제 1 및 제 2 클럭(CLK1, CLK2)을 조합하여 제 2 주파수를 갖는 클럭 신호를 생성할 수 있다. 상기 제 2 주파수는 상기 제 1 주파수에 비해 2배 높은 주파수 일 수 있다. 상기 제 1 채널 회로(521)는 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 상기 제 2 주파수를 갖는 클럭 신호에 동기시켜 할당된 채널로 전송할 수 있다. 상기 제 1 채널 회로(521)는 상기 제 2 주파수를 갖는 클럭 신호에 동기시켜 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 모두 상기 채널로 전송하므로, 상기 제 1 채널 회로(521)와 연결되는 채널은 고속으로 동작될 수 있다.
상기 제 2 내지 제 8 채널 회로(522-528)는 상기 제 1 채널 회로(521)와 실질적으로 동일한 동작 및 기능을 수행할 수 있고, 상기 각각의 채널 회로로 입력되는 복수의 채널 선택신호가 전부 인에이블되는 경우, 상기 메모리는 고속으로 동작할 수 있게 되고, 상기 적층 다이에 대한 고속 테스트가 수행될 수 있다.
도 6은 도 5에 도시된 채널 회로 중 제 1 채널 회로(521)의 구성을 보여주는 도면이다. 상기 제 2 내지 8 채널 회로(522-528)는 수신하는 채널 선택신호가 서로 다를 뿐 상기 제 1 채널 회로(521)와 실질적으로 동일한 구성을 가질 수 있다. 상기 제 1 채널 회로(521)는 제어신호 출력부(610), 클럭 출력부(620), 제어신호 정렬부(630) 및 트리거부(640)를 포함할 수 있다. 상기 제어신호 출력부(610)는 상기 복수의 채널 선택신호(S1<0>, S2<0>), 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 수신할 수 있다. 상기 제어신호 출력부(610)는 상기 복수의 채널 선택신호(S1<0>, S2<0>)에 응답하여 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 전부 또는 일부를 출력할 수 있다. 상기 제어신호 출력부(610)는 상기 채널 선택신호(S1<0>)가 인에이블되면 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 제 1 및 제 2 정렬 제어신호(ACON1<0:m>, ACON2<0:m>)로서 출력할 수 있고, 상기 채널 선택신호(S2<0>)가 인에이블되면 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 상기 제 1 및 제 2 정렬 제어신호(ACON1<0:m>, ACON2<0:m)로서 출력할 수 있으며, 상기 체널 선택신호(S1<0>, S2<0>)가 모두 인에이블되면 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)를 각각 상기 제 1 및 제 2 정렬 제어신호(ACON1<0:m>, ACON2<0:m>)로서 출력할 수 있다.
상기 클럭 출력부(620)는 상기 복수의 채널 선택신호(S1<0>, S2<0>), 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 수신할 수 있다. 상기 클럭 출력부(620)는 상기 채널 선택신호(S1<0>, S2<0>)에 응답하여 제 1 클럭 신호(CLK1) 및 고속 클럭 신호 중 하나를 출력할 수 있다. 상기 클럭 출력부(620)는 상기 채널 선택신호(S1<0>, S2<0>) 중 하나가 인에이블되면 상기 제 1 클럭 신호(CLK1)를 제 1 정렬 클럭 신호(CLKR)로 출력할 수 있고, 상기 제 1 클럭 신호(CLK1)의 반전 신호를 제 2 정렬 클럭 신호(CLKF)로 출력할 수 있다. 또한, 상기 클럭 출력부(620)는 상기 채널 선택신호(S1<0>, S2<0>) 전부가 인에이블되면, 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 조합하여 상기 고속 클럭 신호를 생성할 수 있다. 예를 들어, 상기 클럭 출력부(620)는 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 익스클루시브 오어 연산하여 상기 고속 클럭 신호를 생성할 수 있다. 상기 클럭 출력부(620)는 상기 채널 선택신호(S1<0>, S2<0>) 전부가 인에이블되었을 때, 상기 고속 클럭 신호를 상기 제 1 정렬 클럭 신호(CLKR)로 출력하고, 상기 고속 클럭 신호의 반전 신호를 상기 제 2 정렬 클럭 신호(CLKF)로 출력할 수 있다.
상기 제어신호 정렬부(630)는 상기 제어신호 출력부(610)로부터 출력된 신호와 상기 클럭 출력부(620)로부터 출력된 신호를 수신할 수 있다. 상기 제어신호 정렬부(630)는 상기 제 1 및 제 2 정렬 제어신호(ACON1<0:m>, ACON2<0:m>)를 각각 상기 제 1 및 제 2 정렬 클럭 신호(CLKR, CLKF)에 동기시켜 출력할 수 있다. 상기 제어신호 정렬부(630)는 복수의 플립플롭(631, 633) 및 복수의 지연부(632, 634)를 포함할 수 있다. 상기 플립플롭(631)은 상기 제 1 정렬 클럭 신호(CLKR) 및 상기 제 1 정렬 제어신호(ACON1<0:m>)를 수신하고, 상기 제 1 정렬 클럭 신호(CLKR)의 주기에 따라 상기 제 1 정렬 제어신호(ACON<0:m>)를 분주시켜 제 1 분주 제어신호(DCON1<0:l>, l은 1 이상의 자연수)를 출력할 수 있다. 상기 지연부(632)는 상기 제 1 정렬 클럭 신호(CLKR)를 지연시킬 수 있다. 상기 플립 플롭(633)은 상기 제 2 정렬 클럭 신호(CLKF) 및 상기 제 2 정렬 제어신호(ACON2<0:m>)를 수신하고, 상기 제 2 정렬 클럭 신호(CLKF)의 주기에 따라 상기 제 2 정렬 제어신호(ACON2<0:m>)를 분주시켜 제 2 분주 제어신호(DCON2<0:l>)를 출력할 수 있다. 상기 지연부(634)는 상기 제 2 정렬 클럭 신호(CLKF)를 지연시킬 수 있다.
상기 트리거부(640)는 상기 제 1 및 제 2 분주 제어신호(DCON1<0:l>, DCON2<0:l>) 및 지연된 제 1 및 제 2 정렬 클럭 신호(CLKRD, CLKFD)를 수신할 수 있다. 상기 트리거부(640)는 상기 지연된 제 1 정렬 클럭 신호(CLKRD)의 라이징 에지에서 상기 제 1 분주 제어신호(DCON1<0:l>)를 출력하고, 상기 지연된 제 2 정렬 클럭 신호(CLKFD)의 라이징 에지에서 상기 제 2 분주 제어신호(DCON2<0:l>)를 출력할 수 있다. 상기 트리거부(640)로부터 출력된 신호(TOUT<0:k>)는 상기 제 1 채널 회로(521)와 연결된 채널로 전송될 수 있다.
도 7a 및 7b는 상기 제 1 채널 회로(521)의 동작을 보여주는 타이밍도이다. 도 7a는 고속 테스트 동작이 아닐 때 상기 제 1 채널 회로(521)의 동작을 보여주는 타이밍도이고, 도 7b는 고속 테스트 동작이 수행될 때 상기 제 1 채널 회로(521)의 동작을 보여주는 타이밍도이다. 도 6, 도 7a 도 7b를 참조하여 상기 제 1 채널 회로(521)의 동작을 설명하면 다음과 같다. 먼저, 상기 제 1 채널 회로(521)가 수신하는 복수의 채널 선택신호(S1<0>, S2<0>) 중 하나가 인에이블되면(채널 선택신호(S1<0>)가 인에이블되는 경우를 예시한다.) 상기 제어신호 출력부(610)는 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 상기 제 1 및 제 2 정렬 제어신호(ACON1<0:m>, ACON2<0:m>)로서 출력하고, 상기 클럭 출력부(620)는 상기 제 1 클럭 신호(CLK1)에 기초하여 상기 제 1 및 제 2 정렬 클럭 신호(CLKR, CLKF)를 출력할 수 있다.
상기 제어신호 정렬부(630)는 상기 제 1 정렬 클럭 신호(CLKR)의 주기에 따라 상기 제 1 정렬 제어신호(ACON1<0:m>)를 정렬시켜 상기 제 1 분주 제어신호(DCON1<0:l>)를 출력하고, 상기 제 2 정렬 클럭 신호(CLKF)의 주기에 따라 상기 제 2 정렬 제어신호(ACON2<0:m>)를 정렬시켜 상기 제 2 분주 제어신호(DCON2<0:l>)를 출력할 수 있다. 따라서, 상기 제 1 그룹의 제어신호(ICON1<0:m>) 중 첫 번째 및 세 번째 데이터(I<0>, I<2>)는 상기 제 1 정렬 클럭 신호(CLKR)에 동기되어 정렬될 수 있고, 상기 제 1 그룹의 제어신호(ICON1<0:m>)의 상기 첫 번째 및 세 번째 데이터(I<0>, I<2>)는 상기 제 1 정렬 클럭 신호(CLKR)의 주기로 분주되어 상기 제 1 분주 제어신호(DCON1<0:l>)로서 출력될 수 있다. 또한, 상기 제 1 그룹의 제어신호(ICON1<0:m>) 중 두 번째 및 네 번째 데이터(I<1>, I<3>)는 상기 제 2 정렬 클럭 신호(CLKF)에 동기되어 정렬될 수 있고, 상기 제 1 그룹의 제어신호(ICON1<0:m>)의 상기 두 번째 및 네 번째 데이터(I<1>, I<3>)는 상기 제 2 정렬 클럭 신호(CLKF)의 주기로 분주되어 상기 제 2 분주 제어신호(DCON2<0:l>)로서 출력될 수 있다.
상기 트리거부(640)는 상기 제 1 분주 제어신호(DCON1<0:l>)를 상기 지연된 제 1 정렬 클럭 신호(CLKRD)의 라이징 에지에 동기시켜 상기 출력신호(TOUT<0:k>)로서 출력하고, 상기 제 2 분주 제어신호(DCON2<0:l>)를 상기 지연된 제 2 정렬 클럭 신호(CLKFD)의 라이징 에지에 동기시켜 상기 출력신호(TOUT<0:k>)로서 출력할 수 있다. 따라서, 상기 제 1 그룹의 제어신호(ICON1<0:m>)의 정보는 상기 제 1 주파수를 갖는 클럭 신호에 동기되어 채널로 전송될 수 있고, 상기 채널은 제 1 주파수로 동작할 수 있다.
도 7b에 도시된 고속 테스트 동작이 수행될 때, 상기 제 1 채널 회로(521)가 수신하는 채널 선택신호(S1<0>, S2<0>)가 모두 인에이블되고, 상기 제어신호 출력부(610)는 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 상기 제 1 정렬 제어신호(ACON1<0:m>)로 출력하고, 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 상기 제 2 정렬 제어신호(ACON2<0:m>) 출력할 수 있다. 상기 클럭 출력부(620)는 상기 채널 선택신호(S1<0>, S2<0>)에 응답하여 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 조합하여 제 2 주파수를 갖는 고속 클럭 신호를 생성하고, 상기 고속 클럭 신호를 상기 제 1 정렬 클럭 신호(CLKR)로 출력하고, 상기 고속 클럭 신호의 반전 신호를 상기 제 2 정렬 클럭 신호(CLKF)로 출력할 수 있다.
상기 제어신호 정렬부(630)는 상기 제 1 정렬 클럭 신호(CLKR)의 주기에 따라 상기 제 1 정렬 제어신호(ACON1<0:m>)를 정렬시켜 상기 제 1 분주 제어신호(DCON1<0:l>)를 출력하고, 상기 제 2 정렬 클럭 신호(CLKFD)의 주기에 따라 상기 제 2 정렬 제어신호(ACOND2<0:m>)를 정렬시켜 상기 제 2 분주 제어신호(DCON2<0:l>)를 출력할 수 있다.
상기 트리거부(640)는 상기 제 1 분주 제어신호(DCON1<0:l>)를 상기 지연된 제 1 정렬 클럭 신호(CLKRD)의 라이징 에지에 동기시켜 상기 출력신호(TOUT<0:k>)로서 출력하고, 상기 제 2 분주 제어신호(DCON2<0:l>)를 상기 지연된 제 2 정렬 클럭 신호(CLKFD)의 라이징 에지에 동기시켜 상기 출력신호(TOUT<0:k>)로서 출력할 수 있다. 따라서, 상기 제 1 그룹의 제어신호(ICON1<0:m>)의 데이터(I1<0>, I1<1>)는 상기 출력신호(TOUT<0:k>)의 홀수 번째 데이터로서 출력될 수 있고, 상기 제 2 그룹의 제어신호(ICON2<0:m>)의 데이터(I2<0>, I2<1>)는 상기 출력신호(TOUT<0:k>)의 짝수 번째 데이터로서 출력될 수 있다. 따라서, 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)의 데이터는 상기 제 2 주파수를 갖는 클럭 신호에 동기되어 상기 채널로 전송될 수 있고, 상기 채널은 제 2 주파수로 고속 동작할 수 있다.
도 8는 본 발명의 실시예에 따른 베이스 다이(3)의 구성을 보여주는 도면이다. 도 8에서, 상기 베이스 다이(3)는 직접 접근부(810), 인터페이스부(820) 및 관통 비아 형성 영역(830)을 포함할 수 있다. 상기 직접 접근부(810), 상기 인터페이스부(820) 및 상기 관통 비아 형성 영역(830)은 각각 도 3에 도시된 베이스 다이(1)의 구성요소와 실질적으로 동일한 동작 및/또는 기능을 수행할 수 있고, 이하에서는 구성요소에 차이가 존재하는 부분에 대해서만 특히 더 설명하기로 한다.
상기 직접 접근부(810)는 직접 접근 패드(840)로부터 제 1 및 제 2 그룹의 입력신호(IN1<0:n>, IN2<0:n>)를 수신할 수 있고, 리시버(811) 및 채널 선택부(812)를 포함할 수 있다. 상기 채널 선택부(812)는 복수의 채널 선택신호(S<0:7>) 및 복수의 수신 선택신호(RS<0:1>)를 생성할 수 있다. 상기 인터페이스부(820)는 제 1 내지 제 8 채널 회로(821-828) 및 메인 버퍼부(829)를 포함할 수 있다. 상기 제 1 내지 8 채널 회로(821-828)는 각각 할당된 채널 선택신호(S<0:7>)를 수신할 수 있고, 상기 메인 버퍼부(829)는 상기 수신 선택신호(RS<0:1>)를 수신할 수 있다. 상기 메인 버퍼부(829)는 상기 수신 선택신호(RS<0:1>)에 응답하여 상기 리시버(811)로부터 수신된 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 하나를 상기 복수의 채널 회로(821-828)로 각각 전송할 수 있다.
상기 메인 버퍼부(829)는 상기 수신 선택신호(RS<0:1>)에 응답하여 상기 복수의 채널 회로(821-828) 중 일부로 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 전송하고, 상기 복수의 채널 회로(821-828) 중 나머지 일부로 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 전송할 수 있다. 상기 메인 버퍼부(829)는 특정 채널 회로와 분리되어 연결될 수 있다. 일 실시예에서, 상기 메인 버퍼부(829)는 상기 제 1 내지 제 4 채널 회로(821-824)와 연결되는 신호 라인과 상기 제 5 내지 제 8 채널 회로(825-828)와 연결되는 신호 라인을 별도로 구비할 수 있다. 이 경우, 상기 메인 버퍼부(829)는 상기 수신 선택신호(RS<0:1>)에 응답하여 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 하나를 상기 제 1 내지 제 4 채널 회로(821-824)로 전송하고, 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 다른 하나를 상기 제 5 내지 8 채널 회로(825-828)로 전송할 수 있다. 예를 들어, 상기 복수의 채널 회로(821-828)가 상기 복수의 채널 선택신호(S<0:7>)에 응답하여 모두 활성화되었을 때, 상기 제 1 및 제 4 채널 회로(821-824)는 상기 제 1 그룹의 제어신호(ICON2<0:m>)를 제 1 내지 제 4 채널로 전송하고, 상기 제 5 내지 제 8 채널 회로(825-828)는 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 제 5 내지 제 8 채널로 전송할 수 있다. 따라서, 업 채널(즉, 제 1 내지 제 4 채널 회로(821-824)와 연결되는 채널)과 다운 채널(즉, 제 5 내지 제 8 채널 회로(825-828)와 연결되는 채널)은 서로 다른 제어신호를 수신하여 서로 다른 동작을 수행할 수 있고, 상기 업 채널과 다운 채널 사이의 인터리브드 테스트가 수행될 수 있다.
일 실시예에서, 상기 메인 버퍼부(829)는 상기 제 1, 2, 5 및 6 채널 회로(821, 822, 825, 826)와 연결되는 신호 라인과 상기 제 3, 4, 7 및 8 채널 회로(823, 824, 827, 828)와 연결되는 신호 라인을 별도로 구비할 수 있다. 이 경우, 상기 메인 버퍼부(829)는 상기 수신 선택신호(RS<0:1>)에 응답하여 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 하나를 상기 제 1, 2, 5 및 6 채널 회로(821, 822, 825, 826)로 전송하고, 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>) 중 다른 하나를 상기 제 3, 4, 7 및 8 채널 회로(823, 824, 827, 828)로 전송할 수 있다. 예를 들어, 상기 복수의 채널 회로(821-828)가 상기 복수의 채널 선택신호(S<0:7>)에 응답하여 모두 활성화되었을 때, 상기 제 1, 2, 5 및 6 채널 회로(821, 822, 825, 826)는 상기 제 1 그룹의 제어신호(ICON1<0:m>)를 상기 제 1, 2, 5 및 6 채널로 전송하고, 상기 제 3, 4, 7 및 8 채널 회로(823, 824, 827, 828)는 상기 제 2 그룹의 제어신호(ICON2<0:m>)를 상기 제 3, 4, 7 및 8 채널로 전송할 수 있다. 따라서, 좌측 채널(즉, 제 1, 2, 5 및 6 채널 회로(821, 822, 825, 826)와 연결되는 채널)과 우측 채널(즉, 제 3, 4, 7 및 8 채널 회로(823, 824, 827, 828)와 연결되는 채널)은 서로 다른 제어신호를 수신하여 서로 다른 동작을 수행할 수 있고, 상기 좌측 채널과 우측 채널 사이의 인터리브드 테스트가 수행될 수 있다. 위에서 모든 채널 회로가 활성화되는 경우를 예시하였으나, 이에 한정하는 것을 아니고, 상기 업 채널 및 다운 채널과 연결되는 채널 회로와 상기 좌측 채널 및 우측 채널과 연결되는 채널 회로 중 일부만 활성화될 수도 있을 것이다.
도 8에 도시된 상기 베이스 다이(3)는 도 3 및 도 5에 도시된 베이스 다이(2, 3)와 다르게 메인 버퍼부(829)로부터 각각의 채널 회로(821-828)와 연결되는 신호 라인의 수가 감소되어 신호 라인 배치에 관련된 레이 아웃 마진 확보에 매우 유리할 수 있다. 일 실시예에서, 도 6에 도시된 채널 회로(521)는 상기 베이스 다이(4)에 수정되어 적용될 수 있을 것이다. 다만, 상기 베이스 다이(4)에서, 상기 메인 버퍼부(829)로부터 각각의 채널 회로(821-828)까지 연결된 신호 라인의 개수가 감소되므로, 상기 채널 회로(521)는 직접 접근부(810)에 배치되도록 수정 적용될 수 있다. 상기 직접 접근부(810)에 배치된 채널 회로는 상기 리시버(811)의 출력 단에 연결되어, 상기 제 1 및 제 2 그룹의 제어신호(ICON1<0:m>, ICON2<0:m>)로부터 메모리의 고속 동작을 위한 신호를 생성할 수 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 직접 접근 패드를 통해 제 1 및 제 2 그룹의 입력신호를 수신하고, 상기 제 1 및 제 2 그룹의 입력신호에 기초하여 제 1 및 제 2 그룹의 제어신호를 생성하는 직접 접근부;
    복수의 채널 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 전부 또는 일부를 수신하는 복수의 채널 회로를 포함하는 인터페이스부; 및
    상기 복수의 채널 회로와 대응하는 채널을 형성하는 적층 다이를 전기적으로 연결하고, 상기 복수의 채널 회로로부터 출력되는 신호를 상기 대응하는 채널로 전송하는 관통 비아 형성 영역을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 직접 접근부는 상기 제 1 및 제 2 그룹의 입력신호를 디코딩하여 상기 제 1 및 제 2 그룹의 제어신호를 생성하는 리시버; 및
    상기 제 1 및 제 2 그룹의 제어신호 중 일부에 기초하여 상기 복수의 채널 선택신호를 생성하는 채널 선택부를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 인터페이스부는 상기 리시버로부터 상기 제 1 및 제 2 그룹의 제어신호를 수신하고, 상기 제 1 및 제 2 그룹의 제어신호를 버퍼링하여 버퍼링된 신호를 상기 복수의 채널 회로로 전송하는 메인 버퍼부를 더 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 복수의 채널 회로는 각각, 할당된 채널 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 하나를 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력을 버퍼링하여 상기 관통 비아 형성 영역으로 전송하는 리피터를 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 복수의 채널 회로는 각각, 할당된 채널 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 하나에 기초하여 출력신호를 생성하거나, 상기 제 1 및 제 2 그룹의 제어신호를 조합하여 상기 출력신호를 생성하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 복수의 채널 회로는 각각, 제 1 및 제 2 클럭 신호를 더 수신하고,
    상기 할당된 채널 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 하나 또는 전부를 출력하는 제어신호 출력부;
    상기 할당된 채널 선택신호에 응답하여 상기 제 1 및 제 2 클럭 신호에 기초하여 제 1 주파수와 상기 제 1 주파수보다 높은 제 2 주파수를 갖는 클럭 신호 중 하나를 출력하는 클럭 출력부;
    상기 제 1 및 제 2 주파수를 갖는 클럭 신호 중 하나에 기초하여 상기 제어신호 출력부의 출력을 정렬하는 제어신호 정렬부; 및
    상기 제 1 및 제 2 주파수를 갖는 클럭 신호 중 하나에 동기하여 상기 제어신호 정렬부의 출력을 상기 출력신호로서 제공하는 트리거부를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제어신호 출력부는 상기 할당된 채널 선택신호 중 하나가 인에이블되면 상기 제 1 및 제 2 그룹의 제어신호 중 하나를 출력하고, 상기 할당된 채널 선택신호가 모두 인에이블되면 상기 제 1 및 제 2 그룹의 제어신호 모두를 출력하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 클럭 출력부는 상기 할당된 채널 선택신호 중 하나가 인에이블되면 상기 제 1 클럭 신호에 기초하여 상기 제 1 주파수를 갖는 클럭 신호를 출력하고, 상기 할당된 채널 선택신호 모두가 인에이블되면 상기 제 1 및 제 2 클럭 신호을 조합하여 상기 제 2 주파수를 갖는 클럭 신호를 생성하여 출력하는 반도체 장치.
  9. 직접 접근 패드를 통해 제 1 및 제 2 그룹의 입력신호를 수신하고, 상기 제 1 및 제 2 그룹의 입력신호에 기초하여 제 1 및 제 2 그룹의 제어신호를 생성하는 직접 접근부; 및
    복수의 채널 선택신호에 응답하여 활성화되는 복수의 채널 회로와, 복수의 수신 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 하나를 상기 복수의 채널 회로 중 일부로 전송하고, 상기 제 1 및 제 2 그룹의 제어신호 중 나머지 하나를 상기 복수의 채널 회로 중 나머지 일부로 전송하는 메인 버퍼부를 포함하는 인터페이스부를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 직접 접근부는 상기 제 1 및 제 2 그룹의 입력신호를 디코딩하여 상기 제 1 및 제 2 그룹의 제어신호를 생성하는 리시버; 및
    상기 제 1 및 제 2 그룹의 제어신호 중 일부에 기초하여 상기 복수의 채널 선택신호 및 상기 복수의 수신 선택신호를 생성하는 채널 선택부를 포함하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 메인 버퍼부는 상기 복수의 수신 선택신호에 응답하여 업 채널과 연결되는 복수의 채널 회로로 상기 제 1 및 제 2 그룹의 제어신호 중 하나를 출력하고, 다운 채널과 연결되는 복수의 채널 회로로 상기 제 1 및 제 2 그룹의 제어신호 중 나머지 하나를 출력하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 메인 버퍼부는 상기 복수의 수신 선택신호에 응답하여 좌측 채널과 연결되는 복수의 채널 회로로 상기 제 1 및 제 2 그룹의 제어신호 중 하나를 출력하고, 우측 채널과 연결되는 복수의 채널 회로로 상기 제 1 및 제 2 그룹의 제어신호 중 나머지 하나를 출력하는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 복수의 채널 회로와 대응하는 채널을 형성하는 적층 다이를 전기적으로 연결하고, 상기 복수의 채널 회로로부터 출력되는 신호를 상기 대응하는 적층 다이로 전송하는 관통 비아 형성 영역을 더 포함하는 반도체 장치.
  14. 컨트롤러; 및
    복수의 적층 다이 및 베이스 다이를 포함하는 반도체 장치를 포함하고,
    상기 베이스 다이는 직접 접근 패드를 통해 제 1 및 제 2 그룹의 입력신호를 수신하여 제 1 및 제 2 그룹의 제어신호 및 복수의 채널 선택신호를 생성하는 직접 접근부; 및
    상기 복수의 채널 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 하나를 선택적으로 수신하는 복수의 채널 회로를 포함하는 인터페이스부를 포함하는 시스템.
  15. 제 14 항에 있어서,
    상기 직접 접근 패드는 상기 프로세서와 전기적으로 연결되지 않는 시스템.
  16. 제 14 항에 있어서,
    상기 직접 접근부는 상기 제 1 및 제 2 그룹의 제어신호를 디코딩하여 상기 제 1 및 제 2 그룹의 제어신호를 생성하는 리시버; 및
    상기 제 1 및 제 2 그룹의 제어신호 중 일부에 기초하여 상기 복수의 채널 선택신호를 생성하는 채널 선택부를 포함하는 시스템.
  17. 제 16 항에 있어서,
    상기 인터페이스부는 상기 리시버로부터 상기 제 1 및 제 2 그룹의 제어신호를 수신하고, 상기 제 1 및 제 2 그룹의 제어신호를 버퍼링하여 버퍼링된 신호를 상기 복수의 채널 회로로 전송하는 메인 버퍼부를 더 포함하는 시스템.
  18. 제 14 항에 있어서,
    상기 복수의 채널 회로는 각각, 할당된 채널 선택신호에 응답하여 상기 제 1 및 제 2 그룹의 제어신호 중 하나에 기초하여 출력신호를 생성하거나, 상기 제 1 및 제 2 그룹의 제어신호를 조합하여 상기 출력신호를 생성하는 시스템.
  19. 제 14 항에 있어서,
    상기 복수의 적층 다이 및 상기 베이스 다이는 복수의 관통 비아를 통해 전기적으로 연결되며, 상기 베이스 다이는 상기 복수의 관통 비아가 배치되는 관통 비아 형성 영역을 더 포함하는 시스템.
KR1020140086800A 2014-07-10 2014-07-10 복수 채널을 구비하는 반도체 장치 및 시스템 KR102165233B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140086800A KR102165233B1 (ko) 2014-07-10 2014-07-10 복수 채널을 구비하는 반도체 장치 및 시스템
US14/521,113 US10256799B2 (en) 2014-07-10 2014-10-22 Semiconductor apparatus and system including plurality of channels

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140086800A KR102165233B1 (ko) 2014-07-10 2014-07-10 복수 채널을 구비하는 반도체 장치 및 시스템

Publications (2)

Publication Number Publication Date
KR20160006990A true KR20160006990A (ko) 2016-01-20
KR102165233B1 KR102165233B1 (ko) 2020-10-13

Family

ID=55068356

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140086800A KR102165233B1 (ko) 2014-07-10 2014-07-10 복수 채널을 구비하는 반도체 장치 및 시스템

Country Status (2)

Country Link
US (1) US10256799B2 (ko)
KR (1) KR102165233B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190092907A (ko) * 2018-01-31 2019-08-08 삼성전자주식회사 메모리 시스템 및 이의 에러 분석 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102386753B1 (ko) * 2017-10-11 2022-04-15 삼성전자주식회사 공통 클럭을 사용하는 플립플롭을 포함하는 전자 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071679B1 (en) 2003-05-23 2006-07-04 Xilinx, Inc. Testing of a system-on-a-chip having a programmable section and a plurality of high-speed interfaces
US6996749B1 (en) 2003-11-13 2006-02-07 Intel Coporation Method and apparatus for providing debug functionality in a buffered memory channel
WO2010138480A2 (en) * 2009-05-26 2010-12-02 Rambus Inc. Stacked semiconductor device assembly
KR20110001418A (ko) 2009-06-30 2011-01-06 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트용 클럭 생성 회로
JP5601842B2 (ja) * 2010-01-18 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、半導体装置の試験方法、及びデータ処理システム
KR101857677B1 (ko) * 2011-07-21 2018-05-14 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 신호 전달 방법
US8873282B2 (en) * 2011-10-18 2014-10-28 Micron Technology, Inc. Interfaces and die packages, and appartuses including the same
KR20130042076A (ko) * 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 반도체 장치
KR101902938B1 (ko) * 2012-02-14 2018-11-13 에스케이하이닉스 주식회사 반도체 집적회로
US8904249B2 (en) 2012-04-14 2014-12-02 Texas Instruments Incorporated At speed testing of high performance memories with a multi-port BIS engine

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
D. U. Lee 외, "A 1.2V 8Gb 8-Channel 128GB/s High-Bandwidth Memory (HBM) Stacked DRAM with Effective Microbump I/O Test Methods Using 29nm Process and TSV," IEEE ISSCC, 2014, 02.* *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190092907A (ko) * 2018-01-31 2019-08-08 삼성전자주식회사 메모리 시스템 및 이의 에러 분석 방법

Also Published As

Publication number Publication date
KR102165233B1 (ko) 2020-10-13
US10256799B2 (en) 2019-04-09
US20160013783A1 (en) 2016-01-14

Similar Documents

Publication Publication Date Title
KR102207562B1 (ko) 다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템
US9472253B2 (en) Semiconductor device including spiral data path
KR20170060205A (ko) 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
TWI714358B (zh) 半導體裝置
US11037608B2 (en) Stacked memory device and memory system including the same
KR20180006229A (ko) 스택 구조의 반도체 메모리 패키지, 메모리 장치 및 반도체 메모리 시스템
KR20220162672A (ko) 래치 회로 및 이를 포함하는 반도체 장치
KR20170052905A (ko) 적층형 반도체 메모리 및 이를 포함하는 반도체 시스템
JP2013051299A (ja) 半導体装置及びその製造方法
JP2013089952A (ja) 半導体装置
US9356000B2 (en) Semiconductor integrated circuit and semiconductor system with the same
KR102165233B1 (ko) 복수 채널을 구비하는 반도체 장치 및 시스템
KR20160012551A (ko) 복수 채널을 구비하는 반도체 장치 및 시스템
US10600493B2 (en) Semiconductor device including multiple-input shift register circuit
KR102236578B1 (ko) 반도체 칩 및 이를 이용한 적층형 반도체 장치
CN113096719A (zh) 层叠半导体器件和包括其的半导体系统
KR102416942B1 (ko) 적층 반도체 장치 및 반도체 시스템
US11646097B2 (en) Stacked memory device and test method thereof
KR20210117716A (ko) 테스트 제어 신호 생성 회로를 포함하는 메모리 장치 및 메모리 시스템
KR20150063758A (ko) 반도체 장치
US20140353664A1 (en) Semiconductor chip, semiconductor apparatus having the same and method of arranging the same
KR102094309B1 (ko) 리프레쉬 신호를 생성하는 적층 반도체 장치
KR20150040058A (ko) 반도체 집적회로
JP2015158957A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant