KR101902938B1 - 반도체 집적회로 - Google Patents
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Abstract
본 기술은 테스트 및 리페어 시간을 줄일 수 있도록 한 반도체 집적회로에 관한 것으로서, 복수의 반도체 칩 중에서 최하위의 반도체 칩이 제 1 테스트 펄스 신호를 생성하여 비아를 통해 전송하고, 복수의 반도체 칩 중에서 최상위의 반도체 칩이 상기 제 1 테스트 펄스 신호와 시차를 두고 제 2 테스트 펄스 신호를 생성하여 상기 비아를 통해 전송하며, 상기 복수의 반도체 칩이 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호에 응답하여 비아의 불량 여부를 판단하기 위한 테스트 결과 신호를 생성하도록 구성된다.
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 집적회로에 관한 것이다.
반도체 집적회로는 집적도 향상을 위하여 복수의 칩을 적층하는 방식으로 제작되고 있다.
그 중 하나로서, 비아(via) 예를 들어, 쓰루 실리콘 비아(TSV: Through Silicon Via) 방식의 반도체 집적회로의 연구가 활발히 이루어지고 있다.
이 방식은 복수의 칩을 적층하고, 쓰루 실리콘 비아를 형성하여 모든 칩을 연결하는 방식이다.
상술한 쓰루 실리콘 비아를 이용한 반도체 집적회로는 제작 공정에서 여러 가지 불량이 발생할 수 있다. 즉, 쓰루 실리콘 비아를 이루는 전도 물질이 완전히 채워지지 못하는 보이드(void), 칩이 휘어지거나 범프(vump) 물질이 이동하여 발생하는 범프 컨택 패일 또는 쓰루 실리콘 비아 자체의 크랙(crack) 등의 불량이 발생할 수 있다.
이러한 불량이 발생하게 되면, 칩들간의 각종 신호의 전달 또는 전원 공급이 이루어지지 못하여 반도체 집적회로의 심각한 동작 오류를 유발할 수 있다.
따라서 이러한 불량의 발생 여부를 판단하기 위한 테스트 및 테스트 결과에 따른 리페어 동작이 필요하다.
종래의 기술에서는 반도체 집적회로 외부로 출력되는 테스트 신호를 외부 장비를 이용하여 확인한 후, 리페어 퓨즈(repair fuse)를 절단하는 방법을 사용하였다.
그러나 반도체 집적회로에는 다수의 쓰루 실리콘 비아가 존재하므로 그 들 각각의 불량 여부를 테스트 및 리페어하기 위해서는 외부 장비를 사용하여 관찰 또는 일련의 데이터를 저장한 후, 리페어 프로그램 등을 사용해야 한다.
따라서 종래의 기술에 따른 반도체 집적회로는 테스트 시간 및 테스트 관련 데이터가 증가하고, 테스트 장비의 가용 채널 및 메모리 한계에 따라 테스트 효율이 저하됨은 물론이고, 리페어 작업을 수행하기 위한 시간 또한 추가적으로 필요하므로 결국, 반도체 집적회로의 제조 수율을 저하시키게 된다.
본 발명의 실시예는 테스트 및 리페어 시간을 줄일 수 있도록 한 반도체 집적회로를 제공한다.
본 발명의 실시예는 복수의 비아(Via)를 통해 서로 연결된 복수의 반도체 칩을 포함하는 반도체 집적회로로서, 복수의 반도체 칩 중에서 최하위의 반도체 칩이 제 1 테스트 펄스 신호를 생성하여 비아를 통해 전송하고, 복수의 반도체 칩 중에서 최상위의 반도체 칩이 상기 제 1 테스트 펄스 신호와 시차를 두고 제 2 테스트 펄스 신호를 생성하여 상기 비아를 통해 전송하며, 상기 복수의 반도체 칩이 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호에 응답하여 비아의 불량 여부를 판단하기 위한 테스트 결과 신호를 생성하도록 구성될 수 있다.
본 발명의 실시예는 복수의 비아(Via)를 통해 서로 연결된 복수의 반도체 칩을 포함하는 반도체 집적회로로서, 상기 복수의 반도체 칩 중에서 최하위의 반도체 칩이 제 1 테스트 펄스 신호를 생성하여 상기 복수의 비아를 통해 전송하고, 상기 복수의 반도체 칩 중에서 최상위의 반도체 칩이 상기 제 1 테스트 펄스 신호와 시차를 두고 제 2 테스트 펄스 신호를 생성하여 상기 복수의 비아를 통해 전송하며, 상기 복수의 반도체 칩이 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호에 응답하여 상기 복수의 비아의 불량 여부를 판단하기 위한 테스트 결과 신호를 생성하고, 상기 복수의 반도체 칩이 상기 테스트 결과 신호에 응답하여, 불량이 발생한 비아와 연결된 신호 경로를 리페어 비아로 변경하도록 구성될 수 있다.
본 발명의 실시예에 따른 반도체 집적회로는 테스트 및 리페어 시간이 감소되므로 결국, 제조 수율 또한 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 집적회로(100)의 블록도,
도 2는 도 1의 테스트부(120, 220, 320)의 구성을 나타낸 블록도,
도 3 내지 도 5는 본 발명의 실시예에 따른 반도체 집적회로(100)의 테스트 제어 신호의 파형도,
도 6은 도 1의 테스트부의 다른 구성예(120, 220', 320')를 나타낸 블록도,
도 7은 도 1의 리페어부(130)의 구성을 나타낸 회로도이고,
도 8은 도 1의 송/수신부(110, 210)와 쓰루 실리콘 비아의 연결관계를 나타낸 도면이다.
도 2는 도 1의 테스트부(120, 220, 320)의 구성을 나타낸 블록도,
도 3 내지 도 5는 본 발명의 실시예에 따른 반도체 집적회로(100)의 테스트 제어 신호의 파형도,
도 6은 도 1의 테스트부의 다른 구성예(120, 220', 320')를 나타낸 블록도,
도 7은 도 1의 리페어부(130)의 구성을 나타낸 회로도이고,
도 8은 도 1의 송/수신부(110, 210)와 쓰루 실리콘 비아의 연결관계를 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
먼저, 본 발명의 실시예에 따른 반도체 집적회로는 셀프 테스트 및 리페어가 가능하도록 구성하는 것을 핵심으로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 집적회로(100)는 복수의 칩 즉, 마스터(101), 슬레이브 0(201) 및 슬레이브 1(301)가 적층된 형태로 구성될 수 있다.
마스터(101), 슬레이브 0(201) 및 슬레이브 1(301)는 복수의 쓰루 실리콘 비아(TSV)(이하, 비아)를 통해 연결된다.
이때 복수의 비아는 그 용도에 따라 노멀(Normal) 비아, 리페어(Repair) 비아 및 전용 비아로 구분할 수 있다.
노멀 비아는 노멀 동작에 관련된 신호들 예를 들어, 명령, 데이터, 어드레스 등을 전송하기 위한 것이다.
리페어 비아는 노멀 중에서 불량이 발생할 경우, 이를 대체하기 위한 것이다.
전용 비아는 테스트 제어신호를 포함한 별도의 신호들의 전송을 위한 것이다.
마스터(101)는 송/수신부(110), 테스트부(120), 리페어부(130) 및 테스트 제어신호 생성부(140)를 포함한다.
송/수신부(110)는 마스터(101)와 다른 칩 즉, 슬레이브 0(201)과의 신호 송/수신 동작을 수행한다.
테스트부(120)는 테스트 제어신호를 이용하여 송/수신부(110)를 통해 다른 칩들과 통신함으로써 테스트 동작을 수행한다.
이때 테스트 동작은 비아의 불량 여부를 테스트하는 동작이다.
리페어부(130)는 테스트부(120)의 테스트 결과에 응답하여 리페어 동작을 수행한다.
이때 리페어 동작은 송/수신부(110)의 신호 송/수신 경로를 가변시키는 동작이 될 수 있다.
테스트 제어신호 생성부(140)는 정해진 타이밍을 갖는 복수의 테스트 제어신호를 생성하도록 구성된다.
슬레이브 0(201)는 송/수신부(210), 테스트부(220) 및 리페어부(230)를 포함한다.
송/수신부(210)는 슬레이브 0(201)와 다른 칩 즉, 마스터(101) 및 슬레이브 1(301)과의 신호 송/수신 동작을 수행한다.
테스트부(220)는 테스트 제어신호를 이용하여 송/수신부(210)와 통신함으로써 테스트 동작을 수행한다.
이때 테스트 동작은 비아의 불량 여부를 테스트하는 동작이다.
리페어부(230)는 테스트부(220)의 테스트 결과에 응답하여 리페어 동작을 수행한다.
이때 리페어 동작은 송/수신부(210)의 신호 전송 경로를 가변시키는 동작이 될 수 있다.
슬레이브 1(301)은 송/수신부(310), 테스트부(320) 및 리페어부(330)를 포함한다.
송/수신부(310)는 슬레이브 1(301)과 다른 칩 즉, 슬레이브 0(201)과의 신호 송/수신 동작을 수행한다.
테스트부(320)는 테스트 제어신호를 이용하여 송/수신부(310)와 통신함으로써 테스트 동작을 수행한다.
이때 테스트 동작은 비아의 불량 여부를 테스트하는 동작이다.
리페어부(330)는 테스트부(320)의 테스트 결과에 응답하여 리페어 동작을 수행한다.
이때 리페어 동작은 송/수신부(310)의 신호 전송 경로를 가변시키는 동작이 될 수 있다.
상술한 마스터(101), 슬레이브 0(201) 및 슬레이브 1(301)의 세부 구성은 이후의 도면들을 참조하여 설명하기로 한다.
도 2를 참조하여, 도 1의 테스트부(120, 220, 320)의 구성을 설명하면 다음과 같다. 이때 도 2는 도 1의 테스트부(120, 220, 320)의 전체 회로 구성 중에서 하나의 비아에 해당하는 일부 회로 구성을 도시한 것이다.
마스터의 테스트부(120)는 앤드 게이트(AND1), 플립플롭(DFF)(122, 123)으로 구성된 시프트 로직, 펄스 발생기(124), 드라이버(125) 및 송/수신기(TX/RX)(121)를 포함한다.
앤드 게이트(AND1)는 테스트 펄스 신호(SIG_M)와 테스트 제어신호(TTSVOS)를 논리곱하여 플립플롭(DFF)(122, 123)의 클럭 신호로서 제공한다.
시프트 로직 즉, 플립플롭(DFF)(122, 123)은 앤드 게이트(AND1)의 출력에 응답하여 로직 하이(Logic High) 신호 즉, 전원 전압(VDD) 레벨을 순차적으로 시프트시켜 테스트 결과신호(SELT_M)를 생성한다. 즉, 플립플롭(DFF)(122, 123)은 테스트 펄스 신호(SIG_M)가 2회 생성되면 테스트 결과신호(SELT_M)를 활성화시킨다.
펄스 발생기(124)는 테스트 제어신호(TTSVOS_P1)에 응답하여 펄스를 생성한다.
드라이버(125)는 테스트 제어신호(TTSVOS_P1)에 응답하여 펄스 발생기(124)의 출력을 드라이빙하여 테스트 펄스 신호(SIG_M)를 생성한다.
송/수신기(121)는 테스트 제어신호(TTSVOS_P1)의 활성화 구간 동안 송신 기능이 활성화되어 드라이버(125)에서 출력된 테스트 펄스 신호(SIG_M)를 비아(502)로 송신한다.
송/수신기(121)는 테스트 제어신호(TTSVOS_P2)의 활성화 구간 동안 수신 기능이 활성화되어 비아(502)를 통해 전송되는 신호를 테스트 펄스 신호(SIG_M)로서 수신한다.
슬레이브 0의 테스트부(220)는 앤드 게이트(AND2), 플립플롭(DFF)(222, 223) 및 송/수신기(TX/RX)(221)를 포함한다.
앤드 게이트(AND2)는 테스트 펄스 신호(SIG_S0)와 테스트 제어신호(TTSVOS)를 논리곱하여 플립플롭(DFF)(222, 223)의 클럭 신호로서 제공한다.
플립플롭(DFF)(122, 123)은 앤드 게이트(AND2)의 출력에 응답하여 로직 하이(Logic High) 신호 즉, 전원 전압(VDD) 레벨을 순차적으로 시프트시켜 테스트 결과신호(SELT_S0)를 생성한다. 즉, 플립플롭(DFF)(222, 223)은 테스트 펄스 신호(SIG_S0)가 2회 생성되면 테스트 결과신호(SELT_S0)를 활성화시킨다.
송/수신기(221)는 테스트 제어신호(TTSVOS)의 활성화 구간 동안 수신 기능이 활성화되어 비아(501, 502)를 통해 전송되는 신호를 테스트 펄스 신호(SIG_S0)로서 수신한다.
슬레이브 1의 테스트부(320)는 앤드 게이트(AND3), 플립플롭(DFF)(322, 323)으로 이루어진 시프트 로직, 펄스 발생기(324), 드라이버(325) 및 송/수신기(TX/RX)(321)를 포함한다.
앤드 게이트(AND3)는 테스트 펄스 신호(SIG_S1)와 테스트 제어신호(TTSVOS)를 논리곱하여 플립플롭(DFF)(322, 323)의 클럭 신호로서 제공한다.
시프트 로직 즉, 플립플롭(DFF)(322, 323)은 앤드 게이트(AND3)의 출력에 응답하여 로직 하이(Logic High) 신호 즉, 전원 전압(VDD) 레벨을 순차적으로 시프트시켜 테스트 결과신호(SELT_S1)를 생성한다. 즉, 플립플롭(DFF)(322, 323)은 테스트 펄스 신호(SIG_S1)가 2회 생성되면 테스트 결과신호(SELT_S1)를 활성화시킨다.
펄스 발생기(324)는 테스트 제어신호(TTSVOS_P2)에 응답하여 펄스를 생성한다.
드라이버(325)는 테스트 제어신호(TTSVOS_P2)에 응답하여 펄스 발생기(324)의 출력을 드라이빙하여 테스트 펄스 신호(SIG_S1)를 생성한다.
송/수신기(321)는 테스트 제어신호(TTSVOS_P2)의 활성화 구간 동안 송신 기능이 활성화되어 드라이버(125)에서 출력된 테스트 펄스 신호(SIG_S1)를 비아(501)로 송신한다.
송/수신기(321)는 테스트 제어신호(TTSVOS_P1)의 활성화 구간 동안 수신 기능이 활성화되어 비아(501)를 통해 전송되는 신호를 테스트 펄스 신호(SIG_S1)로서 수신한다.
도 2 및 도 3 내지 도 5를 참조하여, 본 발명의 실시예에 따른 테스트 동작을 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 테스트 제어신호는 TTSVOS, TTSVOS_P1, TTSVOS_P2, SETEN, TTSVOSEND를 포함하는 복수의 신호로 구성된다.
TTSVOS 신호는 테스트 구간을 정의하는 신호이다.
TTSVOS_P1 신호는 TTSVOS 신호의 전체 활성화 구간 중에서 전반부 절반에 해당하는 활성화 구간을 갖는 신호이다.
TTSVOS_P2 신호는 TTSVOS 신호의 전체 활성화 구간 중에서 후반부 절반에 해당하는 활성화 구간을 갖는 신호이다.
SETEN 신호는 TTSVOS 신호의 활성화 구간 종료 이후에 활성화되는 신호이다.
TTSVOSEND 신호는 TTSVOS 신호의 활성화 구간 종료 시점에 생성되는 펄스 신호이다.
먼저, 비아의 불량이 발생하지 않은 경우의 테스트 동작을 도 2 및 도 3을 참조하여 설명하기로 한다.
마스터의 테스트부(120)가 TTSVOS_P1 신호에 응답하여 테스트 펄스 신호(SIG_M)를 생성한다.
테스트부(120)는 TTSVOS_P1 신호의 활성화 구간 동안 송신 기능이 활성화되므로 테스트 펄스 신호(SIG_M)를 비아(502)로 송신한다.
테스트 펄스 신호(SIG_M)는 비아(502)를 통해 슬레이브 0의 테스트부(220)에 전달되고, 비아(501)를 통해 슬레이브 1의 테스트부(320)에 전달된다.
테스트부(320)는 TTSVOS_P2 신호에 응답하여 테스트 펄스 신호(SIG_S1)를 생성한다.
테스트부(320)는 TTSVOS_P2 신호의 활성화 구간 동안 송신 기능이 활성화되므로 테스트 펄스 신호(SIG_S1)를 비아(501)로 송신한다.
테스트 펄스 신호(SIG_S1)는 비아(501)를 통해 테스트부(220)에 전달되고, 비아(502)를 통해 테스트부(120)에 전달된다.
테스트부(120)는 TTSVOS_P2 신호의 활성화 구간 동안 수신 기능이 활성화되므로 테스트 펄스 신호(SIG_S1)를 테스트 펄스 신호(SIG_M)로서 수신한다.
결국, 테스트부(120)는 TTSVOS 신호의 활성화 구간 동안 자신이 생성하고, 외부에서 수신한 2회의 테스트 펄스 신호(SIG_M)에 응답하여 테스트 결과신호(SELT_M)를 활성화시킨다.
이때 테스트 결과신호(SELT_M)의 활성화는 모든 비아의 정상을 정의한다.
테스트부(220)는 TTSVOS 신호의 활성화 구간 동안 수신한 테스트 펄스 신호(SIG_M)와 테스트 펄스 신호(SIG_S1)를 테스트 펄스 신호(SIG_S0)로서 각각 수신한다.
테스트부(220)는 TTSVOS 신호의 활성화 구간 동안 테스트 펄스 신호(SIG_S0)가 2회 발생하므로 두 번째 테스트 펄스 신호(SIG_S0)에 응답하여 테스트 결과신호(SELT_S0)를 활성화시킨다.
테스트부(320) 또한 TTSVOS 신호의 활성화 구간 동안 외부에서 수신하고, 자신이 생성한 2회의 테스트 펄스 신호(SIG_S1)에 응답하여 테스트 결과신호(SELT_S1)를 활성화시킨다.
다음으로, 마스터와 슬레이브 0 사이의 비아(502)가 불량인 경우의 테스트 동작을 도 2 및 도 4를 참조하여 설명하기로 한다.
마스터의 테스트부(120)가 TTSVOS_P1 신호에 응답하여 테스트 펄스 신호(SIG_M)를 생성한다.
테스트부(120)는 TTSVOS_P1 신호의 활성화 구간 동안 송신 기능이 활성화되므로 테스트 펄스 신호(SIG_M)를 비아(502)로 송신한다.
이때 비아(502)가 불량이므로 테스트 펄스 신호(SIG_M)는 슬레이브 0의 테스트부(220) 및 슬레이브 1의 테스트부(320) 어디에도 전달되지 못한다.
따라서 TTSVOS_P1 신호의 활성화 구간 동안 테스트 펄스 신호(SIG_S1, SIG_S0)가 생성되지 못한다.
한편, 테스트부(320)는 TTSVOS_P2 신호에 응답하여 테스트 펄스 신호(SIG_S1)를 생성한다.
테스트부(320)는 TTSVOS_P2 신호의 활성화 구간 동안 송신 기능이 활성화되므로 테스트 펄스 신호(SIG_S1)를 비아(501)로 송신한다.
테스트 펄스 신호(SIG_S1)는 비아(501)를 통해 테스트부(220)에 전달되나, 테스트부(120)에는 전달되지 못한다.
따라서 TTSVOS_P2 신호의 활성화 구간 동안 테스트 펄스 신호(SIG_M)가 생성되지 못한다.
결국, 테스트부(120)는 TTSVOS 신호의 활성화 구간 동안 1회의 테스트 펄스 신호(SIG_M) 만이 생성되므로 테스트 결과신호(SELT_M)를 활성화시키지 못한다.
테스트부(220)는 TTSVOS 신호의 활성화 구간 동안 1회의 테스트 펄스 신호(SIG_S0) 만이 생성되므로 테스트 결과신호(SELT_S0)를 활성화시키지 못한다.
테스트부(320) 또한 TTSVOS 신호의 활성화 구간 동안 1회의 테스트 펄스 신호(SIG_S1) 만이 생성되므로 테스트 결과신호(SELT_S1)를 활성화시키지 못한다.
다음으로, 슬레이브 0와 슬레이브 1 사이의 비아(501)가 불량인 경우의 테스트 동작을 도 2 및 도 5를 참조하여 설명하기로 한다.
마스터의 테스트부(120)가 TTSVOS_P1 신호에 응답하여 테스트 펄스 신호(SIG_M)를 생성한다.
테스트부(120)는 TTSVOS_P1 신호의 활성화 구간 동안 송신 기능이 활성화되므로 테스트 펄스 신호(SIG_M)를 비아(502)로 송신한다.
테스트 펄스 신호(SIG_M)는 슬레이브 0의 테스트부(220)에 전달된다.
그러나 비아(501)가 불량이므로 테스트 펄스 신호(SIG_M)는 슬레이브 1의 테스트부(320)에는 전달되지 못한다.
따라서 TTSVOS_P1 신호의 활성화 구간 동안 테스트 펄스 신호(SIG_S1)가 생성되지 못한다.
한편, 테스트부(320)는 TTSVOS_P2 신호에 응답하여 테스트 펄스 신호(SIG_S1)를 생성한다.
테스트부(320)는 TTSVOS_P2 신호의 활성화 구간 동안 송신 기능이 활성화되므로 테스트 펄스 신호(SIG_S1)를 비아(501)로 송신한다.
그러나 비아(501)가 불량이므로 테스트 펄스 신호(SIG_S1)는 테스트부(220, 120)에 전달되지 못한다.
따라서 TTSVOS_P2 신호의 활성화 구간 동안 테스트 펄스 신호(SIG_M, SIG_S0)가 생성되지 못한다.
결국, 테스트부(120)는 TTSVOS 신호의 활성화 구간 동안 1회의 테스트 펄스 신호(SIG_M) 만이 생성되므로 테스트 결과신호(SELT_M)를 활성화시키지 못한다.
테스트부(220)는 TTSVOS 신호의 활성화 구간 동안 1회의 테스트 펄스 신호(SIG_S0) 만이 생성되므로 테스트 결과신호(SELT_S0)를 활성화시키지 못한다.
테스트부(320) 또한 TTSVOS 신호의 활성화 구간 동안 1회의 테스트 펄스 신호(SIG_S1) 만이 생성되므로 테스트 결과신호(SELT_S1)를 활성화시키지 못한다.
상술한 도 2의 구성은 모든 슬레이브들 중에서 최상위 슬레이브의 테스트부와 나머지 슬레이브들의 테스트부가 다르게 구성된다. 그리고 최상위 슬레이브의 테스트부는 마스터의 테스트부와 동일하게 구성할 수 있다.
따라서 도 6은 모든 슬레이브의 테스트부의 구성을 동일하게 한 실시예를 나타낸 것이다.
테스트부(120)는 도 2와 동일하게 구성할 수 있다.
테스트부(220')는 로직 게이트들(AND11, ND11 ~ ND13)이 추가된 것을 제외하고는 도 2의 테스트부(220)와 동일하게 구성할 수 있다.
앤드 게이트(AND11)는 TTSVOS_P2 신호와 SLAVE_TOP 신호를 조합하여 송신 인에이블 신호(TX_EN)를 생성한다.
이때 SLAVE_TOP 신호는 최상위의 슬레이브에 대해서만 활성화되는 신호이다.
즉, 앤드 게이트(AND11)를 이용하여 TTSVOS_P2 신호와 SLAVE_TOP 신호를 논리곱함으로써 최상위의 슬레이브만 송신이 가능하도록 하고, 그 이외의 슬레이브들은 수신만이 가능하도록 한 것이다.
그리고 낸드 게이트들(ND11 ~ ND13)은 TTSVOS_P1 신호와 SLAVE_TOP 신호, TTSVOS 신호와 SLAVE_TOPB 신호를 각각 부정 논리곱하고, 각각의 부정 논리곱 결과를 다시 부정 논리곱하여 수신 인에이블 신호(RX_EN)를 생성한다.
즉, 낸드 게이트들(ND11 ~ ND13)을 이용하여 최상위의 슬레이브를 제외한 나머지 슬레이브들은 TTSVOS 신호의 활성화 구간 동안 수신이 가능하도록 하고, 최상위 슬레이브는 TTSVOS_P1 신호의 활성화 구간 동안만 수신이 가능하도록 한 것이다.
따라서 테스트부(220')는 최상위 슬레이브에 구성되지 않으므로 SLAVE_TOP 신호가 비활성화될 것이고, 그에 따라 TTSVOS 신호의 활성화 구간 동안 수신이 가능하다.
테스트부(320')는 로직 게이트들(AND12, ND14 ~ ND16)이 추가된 것을 제외하고는 도 2의 테스트부(320)와 동일하게 구성할 수 있다.
앤드 게이트(AND12)는 TTSVOS_P2 신호와 SLAVE_TOP 신호를 조합하여 송신 인에이블 신호(TX_EN)를 생성한다.
즉, 앤드 게이트(AND12)를 이용하여 TTSVOS_P2 신호와 SLAVE_TOP 신호를 논리곱함으로써 최상위의 슬레이브만 송신이 가능하도록 하고, 그 이외의 슬레이브들은 수신만이 가능하도록 한 것이다.
그리고 낸드 게이트들(ND14 ~ ND16)은 TTSVOS_P1 신호와 SLAVE_TOP 신호, TTSVOS 신호와 SLAVE_TOPB 신호를 각각 부정 논리곱하고, 각각의 부정 논리곱 결과를 다시 부정 논리곱하여 수신 인에이블 신호(RX_EN)를 생성한다.
즉, 낸드 게이트들(ND14 ~ ND16)을 이용하여 최상위의 슬레이브를 제외한 나머지 슬레이브들은 TTSVOS 신호의 활성화 구간 동안 수신이 가능하도록 하고, 최상위 슬레이브는 TTSVOS_P1 신호의 활성화 구간 동안만 수신이 가능하도록 한 것이다.
따라서 테스트부(320')는 최상위 슬레이브에 구성되므로 SLAVE_TOP 신호가 활성화될 것이고, 그에 따라 TTSVOS_P1 신호의 활성화 구간 동안 수신이 가능하고, TTSVOS_P2 신호의 활성화 구간 동안 송신이 가능하다.
도 7에 도시된 바와 같이, 마스터의 리페어부(130)는 테스트 제어신호들 즉, TTSVOSEND 신호 및 SETEN 신호, 그리고 테스트 결과신호(SELT_M<0:n-1>)에 응답하여 생성한 선택신호(SEL<0:n-1>)를 이용하여 불량이 발생한 비아를 리페어 비아로 대체하도록 구성된다.
리페어부(130)는 복수의 플립플롭들(DFF)과 복수의 로직 게이트들로 구성할 수 있다.
복수의 플립플롭들(DFF)은 TTSVOSEND 신호를 클럭 신호로서 제공받고, 테스트 결과신호(SELT_M<0:n-1>) 중에서 비 활성화된 신호의 다음 순번 이후에 해당하는 선택신호(SEL<0:n-1>)들을 활성화시키도록 구성된다.
또한 도 1의 리페이부(230, 330)는 리페어부(130)와 동일하게 구성할 수 있다.
도 8을 참조하여, 도 1의 마스터(101)의 송/수신부(110)와 슬레이브 0(201)의 송/수신부(210)의 리페어 방법을 설명하면 다음과 같다.
이때 복수의 비아(TSV0 ~ TSV_repair) 중에서 TSV0 ~ TSVn-1은 노멀 비아들이고, TSV_repair는 리페어 비아이며, 테스트 제어신호 및 선택 신호를 전송하기 위한 전용 비아는 도시 생략되었다.
마스터(101)의 송/수신부(110)는 복수의 송/수신기(TX/RX)를 포함한다.
복수의 송/수신기(TX/RX)는 송신 경로와 수신 경로를 각각 다중화할 수 있도록 구성된다.
예를 들어, 테스트 결과 비아(TSV0 ~ TSVn-1)가 정상이라면, 기본적으로 복수의 송/수신기(TX/RX)는 선택신호(SEL<0:n-1>)에 응답하여 자신의 순번(편의상, 도면의 왼쪽에서 오른쪽으로 증가)에 해당하는 신호(SIG<0:n-1>)를 입력 받도록 설정되어 있다. 이때 리페어 비아(TSV_repair)는 사용되지 않는다.
예를 들어, 테스트 결과 첫 번째 비아(TSV0)가 불량이라면, 불량이 발생한 비아를 제외한 나머지 비아들(TSV1 ~ TSV_repair)에 신호(SIG<0:n-1>)를 순차적으로 할당하는 시프트 방식이 사용될 수 있다.
복수의 송/수신기(TX/RX)는 상술한 시프트 방식에 대응할 수 있도록 신호(SIG<0:n-1>)를 전송하는 복수의 신호 라인 및 복수의 비아(TSV0 ~ TSV_repair)와 연결된다.
예를 들어, 송/수신기(111)의 경우, 복수의 신호(SIG<0>, SIG<1>)를 전송하기 신호 라인들과 연결되고, 복수의 비아(TSV1, TSV2)와 연결되며, 신호 선택을 위한 제어 신호로서, 선택신호(SEL<0:1>)를 입력 받는다.
송/수신기(211) 또한 복수의 신호(SIG<0>, SIG<1>)를 전송하기 위한 신호 라인들과 연결되고, 복수의 비아(TSV1, TSV2)와 연결되며, 신호 선택을 위한 제어 신호로서, 선택신호(SEL<0:1>)를 입력 받는다.
나머지 송/수신기(TX/RX)들 또한 송/수신기(111)와 동일한 방식으로 신호 라인 및 비아 연결이 이루어진다.
따라서 비아(TSV0)가 불량인 경우, 마스터는 비아(TSV0 ~ TSVn-1)를 통해 전송할 신호(SIG<0:n-1>)를 시프트된 비아(TSV1 ~ TSV_repair)를 통해 슬레이브 0으로 전송한다.
즉, 비아(TSV0)가 불량인 경우, 송/수신기(111)는 선택신호(SEL<0:1>)에 따라 신호(SIG<0>)를 선택하여 비아(TSV1)를 통해 슬레이브 0(201)으로 전송한다.
슬레이브 0(201)의 송/수신부(210)는 마스터(101)의 송/수신부(110)와 동일한 방식으로 구성된다.
또한 슬레이브 1(301)의 송/수신부(310)는 도시하지는 않았지만, 마스터(101)의 송/수신부(110)와 동일한 방식으로 구성할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (19)
- 비아(Via)를 통해 서로 연결된 복수의 반도체 칩을 포함하는 반도체 집적회로로서,
상기 복수의 반도체 칩 중에서 최하위의 반도체 칩이 제 1 테스트 펄스 신호를 생성하여 상기 비아를 통해 전송하고,
상기 복수의 반도체 칩 중에서 최상위의 반도체 칩이 상기 제 1 테스트 펄스 신호와 시차를 두고 제 2 테스트 펄스 신호를 생성하여 상기 비아를 통해 전송하며,
상기 복수의 반도체 칩이 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호에 응답하여 비아의 불량 여부를 판단하기 위한 테스트 결과 신호를 생성하도록 구성되고,
상기 최하위의 반도체 칩은
내부 신호를 상기 비아로 송신하거나, 상기 비아를 통해 전송된 신호를 수신하도록 구성된 송/수신부,
제 1 테스트부, 및
상기 제 1 테스트 펄스 신호 및 상기 테스트 결과 신호의 생성 타이밍을 제어하기 위한 제 1 내지 제 3 테스트 제어신호를 생성하도록 구성된 테스트 제어신호 생성부를 포함하며,
상기 제 1 테스트부는
상기 제 1 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호를 클럭 신호로서 제공 받아 전원 전압 레벨을 시프트시켜 상기 테스트 결과 신호를 활성화시키도록 구성된 시프트 로직,
상기 제 2 테스트 제어신호에 응답하여 상기 제 1 테스트 펄스 신호를 생성하도록 구성된 펄스 발생기, 및
상기 제 2 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호를 상기 비아로 송신하고, 상기 제 3 테스트 제어신호의 활성화 구간 동안 상기 제 2 테스트 펄스 신호를 상기 비아로부터 수신하도록 구성된 송/수신기를 포함하는 반도체 집적회로. - 삭제
- 삭제
- 삭제
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 최상위의 반도체 칩은
내부 신호를 상기 비아로 송신하거나, 상기 비아를 통해 전송된 신호를 수신하도록 구성된 송/수신부, 및
제 2 타이밍에 상기 제 2 테스트 펄스 신호를 생성하고, 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호에 응답하여 상기 테스트 결과 신호를 생성하도록 구성된 제 2 테스트부를 포함하는 반도체 집적회로. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 2 테스트부는
상기 제 1 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호를 클럭 신호로서 제공 받아 전원 전압 레벨을 시프트시켜 상기 테스트 결과 신호를 활성화시키도록 구성된 시프트 로직,
상기 제 3 테스트 제어신호에 응답하여 상기 제 2 테스트 펄스 신호를 생성하도록 구성된 펄스 발생기, 및
상기 제 2 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호를 상기 비아로부터 수신하고, 상기 제 3 테스트 제어신호의 활성화 구간 동안 상기 제 2 테스트 펄스 신호를 상기 비아로 송신하도록 구성된 송/수신기를 포함하는 반도체 집적회로. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 최하위의 반도체 칩과 상기 최상위의 반도체 칩을 제외한 나머지 반도체 칩은
내부 신호를 상기 비아로 송신하거나, 상기 비아를 통해 전송된 신호를 수신하도록 구성된 송/수신부, 및
상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호에 응답하여 상기 테스트 결과 신호를 생성하도록 구성된 제 3 테스트부를 포함하는 반도체 집적회로. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 3 테스트부는
상기 제 1 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호를 클럭 신호로서 제공 받아 전원 전압 레벨을 시프트시켜 상기 테스트 결과 신호를 활성화시키도록 구성된 시프트 로직, 및
상기 제 1 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호및 상기 제 2 테스트 펄스 신호를 상기 비아로부터 수신하도록 구성된 송/수신기를 포함하는 반도체 집적회로. - 복수의 비아(Via)를 통해 서로 연결된 복수의 반도체 칩을 포함하는 반도체 집적회로로서,
상기 복수의 반도체 칩 중에서 최하위의 반도체 칩이 제 1 테스트 펄스 신호를 생성하여 상기 복수의 비아를 통해 전송하고,
상기 복수의 반도체 칩 중에서 최상위의 반도체 칩이 상기 제 1 테스트 펄스 신호와 시차를 두고 제 2 테스트 펄스 신호를 생성하여 상기 복수의 비아를 통해 전송하며,
상기 복수의 반도체 칩이 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호에 응답하여 상기 복수의 비아의 불량 여부를 판단하기 위한 테스트 결과 신호를 생성하고,
상기 복수의 반도체 칩이 상기 테스트 결과 신호에 응답하여, 불량이 발생한 비아와 연결된 신호 경로를 리페어 비아로 변경하도록 구성되며,
상기 최하위의 반도체 칩은
선택 신호에 응답하여 신호 경로가 설정되며, 내부 신호를 상기 비아로 송신하거나, 상기 비아를 통해 전송된 신호를 수신하도록 구성된 송/수신부,
제 1 테스트부,
상기 테스트 결과 신호에 응답하여 상기 선택 신호를 가변시키도록 구성된 리페어부, 및
상기 제 1 테스트 펄스 신호 및 상기 테스트 결과 신호의 생성 타이밍을 제어하기 위한 제 1 내지 제 3 테스트 제어신호를 생성하도록 구성된 테스트 제어신호 생성부를 포함하고,
상기 제 1 테스트부는
상기 제 1 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호를 클럭 신호로서 제공 받아 전원 전압 레벨을 시프트시켜 상기 테스트 결과 신호를 활성화시키도록 구성된 시프트 로직,
상기 제 2 테스트 제어신호에 응답하여 상기 제 1 테스트 펄스 신호를 생성하도록 구성된 펄스 발생기, 및
상기 제 2 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호를 상기 비아로 송신하고, 상기 제 3 테스트 제어신호의 활성화 구간 동안 상기 제 2 테스트 펄스 신호를 상기 비아로부터 수신하도록 구성된 송/수신기를 포함하는 반도체 집적회로. - 삭제
- 삭제
- 삭제
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 최상위의 반도체 칩은
선택 신호에 응답하여 신호 경로가 설정되며, 내부 신호를 상기 비아로 송신하거나, 상기 비아를 통해 전송된 신호를 수신하도록 구성된 송/수신부,
제 2 타이밍에 상기 제 2 테스트 펄스 신호를 생성하고, 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호에 응답하여 상기 테스트 결과 신호를 생성하도록 구성된 제 2 테스트부, 및
상기 테스트 결과 신호에 응답하여 상기 선택 신호를 가변시키도록 구성된 리페어부를 포함하는 반도체 집적회로. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 제 2 테스트부는
상기 제 1 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호를 클럭 신호로서 제공 받아 전원 전압 레벨을 시프트시켜 상기 테스트 결과 신호를 활성화시키도록 구성된 시프트 로직,
상기 제 3 테스트 제어신호에 응답하여 상기 제 2 테스트 펄스 신호를 생성하도록 구성된 펄스 발생기, 및
상기 제 2 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호를 상기 비아로부터 수신하고, 상기 제 3 테스트 제어신호의 활성화 구간 동안 상기 제 2 테스트 펄스 신호를 상기 비아로 송신하도록 구성된 송/수신기를 포함하는 반도체 집적회로. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 최하위의 반도체 칩과 상기 최상위의 반도체 칩을 제외한 나머지 반도체 칩은
선택 신호에 응답하여 신호 경로가 설정되며, 내부 신호를 상기 비아로 송신하거나, 상기 비아를 통해 전송된 신호를 수신하도록 구성된 송/수신부,
상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호에 응답하여 상기 테스트 결과 신호를 생성하도록 구성된 제 3 테스트부, 및
상기 테스트 결과 신호에 응답하여 상기 선택 신호를 가변시키도록 구성된 리페어부를 포함하는 반도체 집적회로. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 제 3 테스트부는
상기 제 1 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호 및 상기 제 2 테스트 펄스 신호를 클럭 신호로서 제공 받아 전원 전압 레벨을 시프트시켜 상기 테스트 결과 신호를 활성화시키도록 구성된 시프트 로직, 및
상기 제 1 테스트 제어신호의 활성화 구간 동안 상기 제 1 테스트 펄스 신호및 상기 제 2 테스트 펄스 신호를 상기 비아로부터 수신하도록 구성된 송/수신기를 포함하는 반도체 집적회로. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 복수의 비아는 상기 제 1 내지 제 3 테스트 제어신호의 전송을 위해 전용으로 사용되는 복수의 전용 비아를 포함하는 반도체 집적회로. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 최하위의 반도체 칩은 마스터 칩인 반도체 집적회로. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 최하위의 반도체 칩을 제외한 모든 반도체 칩은 슬레이브 칩인 반도체 집적회로.
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