KR20000052113A - 반도체 장치의 테스트 신호 발생 회로 - Google Patents

Abstract

본 발명의 반도체 장치의 테스트 신호 발생 회로는, 반도체 장치에 테스트 모드 수행을 위한 별도의 패드를 구비하지 않고, 다른 용도의 패드에 특정 신호를 인가함으로써 테스트 모드를 수행할 수 있도록 한다. 즉, 클럭 신호, 테스트 모드 개시 및 종료를 제어하기 위한 제어 신호 그리고, 펄스 신호를 적절한 상태로 인가하여 테스트 모드를 수행할 수 있다. 따라서, 테스트 모드 수행을 위한 별도의 패드를 구비하지 않고도 전원 전압과 동일한 레벨의 입력 신호를 인가하여 테스트 모드를 수행할 수 있어서 양산 단계에서도 용이하게 테스트 모드를 수행할 수 있다. 더욱이, 반도체 장치가 패키지화 되더라도 테스트 모드를 수행할 수 있다.

Description

반도체 장치의 테스트 신호 발생 회로{TEST SIGNAL GENERATING CIRCUIT FOR SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 테스트 신호 발생 회로에 관한 것이다.

반도체 장치, 예를 들어, EEPROM(Electrically Erasable and Programmable ROM) 장치의 제조가 완료되면, 정상적으로 동작하는 제품인 지의 여부를 테스트하여야 한다. 테스트 방법에는 크게 두 가지가 있다. 즉, 테스트용 패드를 별도로 구성하여 테스트 신호를 외부로부터 직접 인가하는 방법과, 테스트용 패드를 별도로 구성하지 않고 다른 용도의 패드에 특정 신호를 인가하여 테스트 모드를 수행하는 방법이다.

일반적으로, EEPROM 장치를 효과적으로 테스트하기 위해서는 EEPROM 장치의 메모리 셀들 전체를 소거(erase)하거나 기입(write)하는 동작이 수행된다. 따라서, 테스트용 패드를 별도로 구성하는 경우, 일반 사용자가 실수로 EEPROM 장치에 저장된 데이터를 소거하지 않도록 테스트용 패드는 본딩(bonding)하지 않아야 한다. 이러한 경우, 패키지(package)된 EEPROM 장치는 더 이상 테스트할 수 없다는 단점이 있었다.

한편, 테스트용 패드를 별도로 구성하지 않고, 다른 용도의 패드를 공용으로 사용하는 경우, 전원 전압보다 높은 고전압을 그 패드로 인가함으로써 테스트 모드를 수행하였다. 그러나, 공정에 따라서 고전압의 변화가 발생하고, 양산 장비에서 테스트를 할 경우에 테스트 방법이 복잡하여 양산에 적용하기 어렵다는 문제점이 있었다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 테스트용 패드를 별도로 구성하지 않고도 용이하게 테스트 모드를 수행할 수 있는 반도체 장치의 테스트 신호 발생 회로를 제공하는데 있다.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 테스트 신호 발생 회로를 보여주는 블럭도; 그리고

도 2는 도 1에 도시된 테스트 신호 발생 회로의 타이밍도이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 앤드 게이트20, 30 : T-플립플롭

40 : 낸드 게이트50 : 래치회로

60, 70 : 인버터

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 장치를 테스트하기 위한 신호를 발생하는 장치는: 외부 클럭 신호를 받아들이는 제 1 입력 단자, 테스트 모드의 개시 및 정지를 제어하는 신호를 받아들이는 제 2 입력 단자, 상기 테스트 신호를 발생하기 위한 펄스 신호를 받아들이는 제 3 입력 단자 및 테스트 신호 발생 수단을 포함한다.

상기 테스트 신호 발생 수단은, 테스트 모드 개시 신호가 인에이블된 상태에서 상기 펄스 신호를 받아들여 상기 테스트 신호를 발생하고, 테스트 모드 정지 신호를 받아들여 상기 테스트 신호의 발생을 정지한다.

상기 테스트 모드 개시 신호는 상기 외부 클럭 신호가 제 1 레벨이고, 상기 제어 신호가 제 3 레벨에서 제 4 레벨로 변화될 때 인에이블되고, 인에이블된 상태에서 상기 클럭 신호가 제 2 레벨로 변화할 때 디세이블된다. 상기 테스트 모드 정지 신호는 상기 외부 클럭 신호가 제 1 레벨이고, 상기 제어 신호가 상기 제 4 레벨에서 상기 제 3 레벨로 변화될 때 인에이블된다.

바람직한 실시예에 있어서, 상기 테스트 신호 발생 수단은 앤드 게이트, 제 1 T-플립플롭, 제 2 T-플립플롭, 낸드 게이트, 래치 회로를 포함한다. 상기 앤드 게이트는 상기 펄스 신호 및 상기 테스트 모드 개시 신호를 받아들인다. 상기 제 1 T-플립플롭은 상기 앤드 게이트의 출력 신호를 클럭 신호로 받아들인다. 상기 제 2 T-플립플롭은 상기 제 1 T-플립플롭의 반전된 출력 신호를 클럭 신호로 받아들인다. 상기 낸드 게이트(40)는 상기 상기 제 1 T-플립플롭의 출력 신호 및 상기 제 2 T-플립플롭의 출력 신호를 받아들인다. 상기 래치 회로는 상기 낸드 게이트의 출력 신호를 래치하여 상기 테스트 신호를 출력하고, 상기 테스트 모드 정지 신호에 의해 셋된다.

이와 같은 장치에 의해서, 테스트 모드 수행을 위한 별도의 패드를 구비하지 않고도 전원 전압과 같은 레벨의 입력 신호를 인가하여 테스트 모드를 수행할 수 있어서 양산 단계에서도 용이하게 테스트 모드를 수행할 수 있는 반도체 장치의 테스트 신호 발생 회로를 구현할 수 있다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 2를 참조하여 상세히 설명한다.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 테스트 신호 발생 회로를 보여주는 블럭도이다.

도 1을 참조하면, 상기 테스트 신호 발생 회로는 앤드 게이트(10), T-플립플롭들(20, 30), 낸드 게이트(40), 래치회로(50) 그리고 인버터들(60, 70)을 포함한다. 상기 앤드 게이트(10)는 소정의 펄스 신호(IN) 및 테스트 모드 개시 신호(START)를 받아들인다. 상기 T-플립플롭(20)은 상기 앤드 게이트(10)의 출력 신호(AND1)를 클럭 신호로 받아들인다. 상기 T-플립플롭(30)은 상기 T-플립플롭(20)의 반전출력 단자(QN)의 출력 신호를 클럭 신호로 받아들인다. 상기 T-플립플롭들(20, 30)은 상기 테스트 모드 개시 신호(START)가 로우 레벨일 때 리셋(reset)된다. 상기 낸드 게이트(40)는 상기 T-플립플롭들(20, 30)로부터 출력되는 신호들(T1, T2)을 받아들인다. 상기 래치회로(50)는 상기 낸드 게이트(40)의 출력 신호(NAND1)를 입력 신호로 받아들이고, 상기 인버터(70)를 통해 반전된 테스트 모드 정지 신호(STOP)를 셋(SET)신호로 받아들인다. 상기 래치회로(50)로부터 출력되는 신호가 상기 인버터(60)를 통해 반전된 신호는 상기 반도체 장치를 테스트하기 위한 테스트 신호(TEST)이다.

도면에 도시되지는 않았으나, 상기 반도체 장치는 외부 클럭 신호(CLOCK)를 받아들이는 클럭 단자와, 상기 반도체 장치의 테스트 모드 개시 및 정지를 제어하기 위한 신호(BD_IN)를 받아들이는 양방향성 입력 단자 그리고, 상기 테스트 신호를 발생하기 위한 상기 펄스 신호(IN)를 받아들이는 단자를 구비한다. 상기 양방향성 입력 단자 및 펄스 입력 단자는 반도체 장치에서 다른 기능을 수행하는 단자들과 공용으로 사용되는 단자들이다.

계속해서 도 2를 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 테스트 신호 발생 회로의 동작이 설명된다.

도 2는 도 1에 도시된 테스트 신호 발생 회로의 타이밍도이다.

도 1 및 도 2를 참조하면, 상기 반도체 장치는 외부로부터 상기 단자들로 인가되는 클럭 신호(CLOCK), 테스트 모드 개시 및 정지를 제어하기 위한 제어 신호(BD_IN) 및, 입력 펄스 신호(IN)를 각각 받아들인다.

상기 클럭 신호(CLOCK)가 하이 레벨(논리 '1')일 때, 상기 제어 신호(BD_IN)가 하이 레벨에서 로우 레벨(논리 '0')로 변하면, 테스트 모드 개시 신호(START)는 하이 레벨로 인에이블된다. 상기 테스트 모드 개시 신호(START)가 인에이블된 상태에서 상기 입력 펄스 신호(IN)가 입력되면, 상기 앤드 게이트(10)는 상기 입력 펄스 신호(IN)와 동일한 파형의 신호(AND1)를 출력한다.

상기 앤드 게이트(10)로부터의 출력 신호(AND1)를 클럭 신호로 받아들인 상기 T-플립플롭(20)은 상기 출력 신호(AND1)의 (1/2)배인 주파수를 갖는 신호(T1)를 출력한다. 상기 T-플립플롭(20)의 반전 단자(QN)의 출력 신호를 클럭 신호로 인가받은 상기 T-플립플롭(30)은 상기 T-플립플롭(20)의 (1/2)배인 주파수를 갖는 신호(T2)를 출력한다. 상기 두 플립플롭들(20, 30)로부터 출력되는 신호들(T1, T2)은 상기 낸드 게이트(40)로 인가되고, 상기 낸드 게이트(40)의 출력 신호는 상기 래치회로(50)에서 래치된 후 상기 인버터(60)에서 반전되어 테스트 신호(TEST)로 출력된다.

상기 제어 신호(BD_IN)가 로우 레벨인 상태에서 상기 클럭 신호가 로우 레벨로 변화하면, 상기 테스트 모드 개시 신호(START)는 로우 레벨로 변하게 된다. 계속해서, 상기 클럭 신호(CLOCK)는 하이 레벨로 변하고, 상기 클럭 신호(CLOCK)가 하이 레벨인 상태에서 상기 제어 신호(BD_IN)가 로우 레벨로 변화하면, 상기 테스트 모드 종료 신호(STOP)가 하이 레벨로 인에이블된다. 상기 테스트 모드 종료 신호(STOP)가 인에이블됨에 따라 상기 래치 회로(50)에 셋(SET)되어, 상기 테스트 신호(TEST)는 로우 레벨로 디세이블된다.

상술한 바와 같은 반도체 장치의 테스트 신호 발생 회로는, 반도체 장치에 테스트 모드 수행을 위한 별도의 패드를 구비하지 않고, 다른 용도의 패드에 특정 신호를 인가함으로써 테스트 모드를 수행할 수 있도록 한다. 즉, 클럭 신호, 테스트 모드 개시 및 종료를 제어하기 위한 제어 신호 그리고, 펄스 신호를 적절한 상태로 인가하면 테스트 모드를 수행할 수 있다. 따라서, 테스트 모드 수행을 위한 별도의 패드를 구비하지 않고도 전원 전압과 동일한 레벨의 입력 신호를 인가하여 테스트 모드를 수행할 수 있어서 양산 단계에서도 용이하게 테스트 모드를 수행할 수 있다. 더욱이, 반도체 장치가 패키지화 되더라도 테스트 모드를 수행할 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

이상과 같은 본 발명에 의하면, 테스트 모드 수행을 위한 별도의 패드를 구비하지 않고도 전원 전압과 같은 레벨의 입력 신호를 인가하여 테스트 모드를 수행할 수 있어서 양산 단계에서도 용이하게 테스트 모드를 수행할 수 있다. 더욱이, 반도체 장치가 패키지화 되더라도 테스트 모드를 수행할 수 있다.

Claims (3)

1. 반도체 장치를 테스트하기 위한 신호를 발생하는 회로에 있어서:

   외부 클럭 신호를 받아들이는 제 1 입력 단자와;

   테스트 모드의 개시 및 정지를 제어하는 신호를 받아들이는 제 2 입력 단자와;

   상기 테스트 신호를 발생하기 위한 펄스 신호를 받아들이는 제 3 입력 단자와;

   상기 외부 클럭 신호가 제 1 레벨이고, 상기 제어 신호가 제 3 레벨에서 제 4 레벨로 변화될 때 인에이블되고, 인에이블된 상태에서 상기 클럭 신호가 제 2 레벨로 변화할 때 디세이블되는 테스트 모드 개시 신호와;

   상기 외부 클럭 신호가 제 1 레벨이고, 상기 제어 신호가 상기 제 4 레벨에서 상기 제 3 레벨로 변화될 때 인에이블되는 테스트 모드 정지 신호 및;

   상기 테스트 모드 개시 신호가 인에이블된 상태에서 상기 펄스 신호를 받아들여 상기 테스트 신호를 발생하고, 상기 테스트 모드 정지 신호를 받아들여 상기 테스트 신호 발생을 정지하는 테스트 신호 발생 수단을 포함하는 것을 특징으로 하는 반도체 장치의 테스트 신호 발생 회로.
2. 제 1 항에 있어서,

   상기 테스트 신호 발생 수단은,

   상기 펄스 신호 및 상기 테스트 모드 개시 신호를 받아들이는 앤드 게이트와;

   상기 앤드 게이트의 출력 신호를 클럭 신호로 받아들이는 제 1 T-플립플롭과;

   상기 제 1 T-플립플롭의 반전된 출력 신호를 클럭 신호로 받아들이는 제 2 T-플립플롭과;

   상기 제 1 T-플립플롭의 출력 신호 및 상기 제 2 T-플립플롭의 출력 신호를 받아들이는 낸드 게이트 및;

   상기 낸드 게이트의 출력 신호를 래치하여 상기 테스트 신호를 출력하고, 상기 테스트 모드 정지 신호에 의해 셋(SET)되는 래치 회로를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 신호 발생 회로.
3. 제 2 항에 있어서,

   상기 제 1 및 제 2 T-플립플롭들은 상기 테스트 모드 개시 신호가 로우 레벨일 때 리셋되는 것을 특징으로 하는 반도체 장치의 테스트 신호 발생 회로.