KR100207511B1 - 다수개의 테스트 모드 설정 방법 및 그에 따른 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 칩의 테스트 모드 설정방법 및 그에 적합한 장치가 개시된다. 본 발명에 의한 다수 개의 테스트 모드를 설정하기 위한 장치는 테스트 핀;, 본래의 목적으로 사용되는 소정 개의 외부핀들;, 상기 테스트 핀에 인가되는 신호에 따라, 상기 외부핀에 인가된 테스트 모드 활성화 신호들을 제어시키는 상기 외부핀들에 대응되는 개수를 갖는 전송게이트 수단;, 상기 전송게이트 수단의 출력신호를 저장하는 상기 전송게이트 수단에 대응되는 개수를 갖는 래치수단;, 상기 테스트 핀에 인가되는 신호레벨과, 외부로부터 공급되는 전원에 따라 그 출력을 결정하는 플립플롭수단;, 상기 테스트 핀에 인가되는 신호와, 상기 래치의 출력신호 및 상기 플립플롭수단의 출력신호를 각각 입력으로 하여 논리합하여 그 결과에 따라 상기 외부핀에서 설정한 테스트 모드를 활성화시키는 논리 게이트; 및 상기 논리 게이트들의 테스트 모드 활성화 신호들을 인코딩하는 다수의 테스트 모드를 생성하는 인코더를 포함한다.
따라서, 상술한 바와 같이 본 발명에 따른 칩의 테스트 모드 설정 장치는 로직 하이 전압 테스트 모드를 제거하고 많은 경우의 테스트 모드를 용이하게 지원할 수 있는 효과를 갖는다.

Description

다수 개의 테스트 모드 설정 방법 및 그에 따른 장치.
본 발명은 반도체 칩에 있어, 테스트 모드를 설정하는 방법 및 그에 따른 장치에 관한 것으로서, 더욱 상세하게는 다수 개의 테스트 모드를 설정하는 방법 및 그에 따른 장치에 관한 것이다.
칩상태로 구성된 회로를 테스트 할 때, 제조자의 입장에서는 특별히 칩의 테스트를 위해 다수개의 테스트 핀을 할당하기란 쉽지 않다. 왜냐하면, 테스트 핀의 수가 많아지면 그 만큼 제조원가가 높게 되며, 일단 테스트가 수행되고 나면 실제로 사용자 측면에서도 테스트 핀이 사용상 필요 없는 핀이기 때문이다. 따라서, 제조자 측면에서는 될 수 있으면 테스트 핀의 수를 적게 하려고 한다. 보통 한 개 정도의 핀을 테스트를 위해 할당하게 되고, 한 개 정도의 테스트 핀을 가지고 두 개 정도의 테스트 모드를 생성하게 된다. 즉, 테스트 핀에 인가되는 로직 하이 또는 로직 로우 신호에 따라 테스트 모드를 생성한다.
그런데, 설계자 입장에서는 만들 수 있는 다양한 테스트를 위해 테스트 모드가 많으면 좋지만, 상술한 바와 같은 이유 등으로 테스트 핀 수가 한정적일 수밖에 없다.
종래의 경우, 한 개의 핀만으로 테스트 모드를 만들어야 할 경우, 로직 하이 레벨상태의 신호를 인가하는 방법을 사용한다. 즉, 5V 또는 12V의 로직 하이 레벨의 신호를 인가하여 이에 대응하는 테스트 모드를 설정하였다. 그러나, 이 경우 공정 파라메터의 영향을 받고 테스트 핀에 로직 하이 레벨의 전압을 인가해야 하는 등의 번거로움과 발생되는 테스트 모드가 한정적이라는 단점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 창출된 것으로서, 클럭 입력핀과 전원 공급핀을 제외한 한 개의 테스트 핀으로 찹의 모든 핀을 테스트 모드 핀으로 병행하여 사용하여 다수 개의 테스트 모드를 설정하는 방법을 제공하는 것을 그 목적으로 하고, 그에 따른 장치를 제공하는 것을 다른 목적으로 한다.
도 1은 본 발명에 따른 다수 개의 테스트 모드를 설정하는 장치를 나타낸 도면이다.
도 2a는 테스트 핀에 로직 하이 상태의 신호를 인가한 경우, 제1테스트 모드, 제2테스트 모드 및 제3테스트 모드를 설정하는 경우를 나타낸 파형도이다.
도 2b는 테스트 핀에 로직 로우 상태의 신호를 인가한 경우, 제1테스트 모드, 제2테스트 모드 및 제3테스트 모드를 설정하는 경우를 나타낸 파형도이다.
도 2c는 테스트 핀에 로직 하이 상태의 신호를 인가한 후 소정 시간이 경과된 후에 로직 로우 상태의 신호를 인가할 경우, 제1테스트 모드, 제2테스트 모드 및 제3테스트 모드를 설정하는 경우를 나타낸 파형도이다.
상기의 목적을 달성하기 위한 본 발명에 따른, 테스트 핀을 구비하는 반도체 칩에 있어, 적어도 두 개 이상의 칩의 테스트 모드를 설정하는 방법은 상기 칩에 소정의 외부 전원을 인가하는 단계; 상기 칩의 임의의 외부단자를 선택하여 테스트 모드를 설정하기 위한 활성화 신호를 인가하는 단계; 상기 테스트 핀에 제1레벨의 신호를 인가한 후 소정 시간 경과 후에 제2레벨의 신호를 인가하는 단계; 상기 테스트 핀에 인가된 제1레벨의 신호에 의해, 상기 외부 단자에 인가된 활성화 신호를 저장하는 단계; 상기 테스트 핀에 인가된 제2레벨 신호와, 상기 테스트 핀에 인가되는 제1레벨 신호에서 제2레벨 신호로 변화됨에 따라 출력되는 소정의 신호에 의해 상기 활성화 신호를 출력하는 단계; 및 상기 출력된 활성화 신호를 조합하여 인코딩하는 단계를 포함하것이 바람직하다.
상기의 다른 목적을 달성하기 위한 본 발명에 따른, 다수 개의 테스트 모드를 설정하기 위한 장치는 테스트 핀; 본래의 목적으로 사용되는 소정 개의 외부핀들; 상기 테스트 핀에 인가되는 신호에 따라, 상기 외부핀에 인가된 테스트 모드 활성화 신호들을 제어시키는 상기 외부핀들에 대응되는 개수를 갖는 전송게이트 수단; 상기 전송게이트 수단의 출력신호를 저장하는 상기 전송게이트 수단에 대응되는 개수를 갖는 래치수단; 상기 테스트 핀에 인가되는 신호레벨과, 외부로부터 공급되는 전원에 따라 그 출력을 결정하는 플립플롭수단; 상기 테스트 핀에 인가되는 신호와, 상기 래치의 출력신호 및 상기 플립플롭수단의 출력신호를 각각 입력으로 하여 논리합하여 그 결과에 따라 상기 외부핀에서 설정한 테스트 모드를 활성화시키는 논리 게이트; 및 상기 논리 게이트들의 테스트 모드 활성화 신호들을 인코딩하는 다수의 테스트 모드를 생성하는 인코더를 포함하는 것이 바람직하다.
본 발명에 따른 상기의 장치에 있어서, 상기 외부핀들에 테스트 모드 활성화 신호를 인가하고, 상기 테스트 핀에 로직 하이 상태의 신호를 인가한 후, 상기 외부핀에 인가된 테스트 모드 활성화 신호가 상기 래치에 저장된 후, 로직 로우 상태의 신호를 인가하여 두 개의 테스트 모드를 설정하는 것을 특징으로 한다.
본 발명에 따른 상기의 장치에 있어서, 상기 테스트 모드를 통해 소정의 테스트 작업이 완료된 후, 대상 칩이 정상적인 동작을 수행할 시, 상기 외부핀들은 원래의 목적으로 사용됨을 특징으로 하는 다수 개의 테스트 모드를 설정하기 위한 장치.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명에 따른 다수 개의 테스트 모드를 설정하는 장치를 나타낸 도면으로서, 두 개의 외부핀과 한 개의 테스트 핀을 이용하여 세 개의 테스트 모드를 설정할 수 있는 예를 설명한다.
여기서, 핀 P11과 핀 P12는 원래의 목적으로 사용되는 칩 리드 프레임 단자이며, 테스트핀도 외부에 칩 리드 프레임 단자이다. 또한, 제1테스트 모드 단자, 제2테스트 모드 단자 및 제3테스트 모드 단자는 칩 내부단자로서, 테스트 모드 설정을 위해 핀 P11과 P12에 인가되는 신호에 의해 테스트 모드를 설정하기 위한 신호가 인가된다. 또한, 핀 P11과 P12는 테스트 모드 설정시에만 사용된 후, 테스트 모드 완료시에는 핀 본래의 목적대로 사용된다.
도 1에 도시된 장치는 기본적으로 테스트 핀(TP)에 인가되는 신호의 상태를 저장하는 버퍼(114)를 거쳐 제1테스트 모드가 설정될 수 있다. 즉, 테스트 핀에 인가되는 신호가 로직 하이 상태이면 제1테스트 모드는 로직 하이 상태가 되어 활성화됨으로써, 한 개의 테스트 모드가 설정된다.
또한, 본 발명에 의하면, 기본적으로 한 개의 테스트 모드 이외에도 2개 이상의 테스트 모드를 더 설정할 수 있다, 즉, 제2테스트 모드 및 제3테스트 모드를 설정할 수 있다.
먼저, 본 발명을 달성하기 위한 장치의 구성을 살펴보면, 테스트 핀에 인가되는 신호의 레벨에 따라, 테스트 모드를 설정하기 위해 외부핀(P11),(P12)에 인가되는 소정 레벨로 설정된 신호를 제어시키는 전송게이트수단(102),(108), 전송게이트수단(102),(108)으로부터 출력된 신호를 저장하는 래치수단(104),(110), 외부전원전압(VCC)이 인가되어 소정의 캐패시터(CAP11)를 통해 로직 하이 상태의 출력신호와 테스트 핀에 인가되는 신호의 레벨을 조합하여 그 출력을 결정하는 노아 게이트들(116),(118)로 구성된 플립플롭수단(120) 및 래치수단(104),(110)의 출력신신호 레벨과, 테스트 핀에 인가되는 신호 레벨 및 플립플롭수단(120)의 출력신호를 입력으로 하여 논리합하는 노아 게이트수단(106),(112)으로 이루어진다. 여기서, 노아 게이트(106),(112)의 출력의 따라, 테스트 2모드와 테스트 3모드가 설정되게 된다. 또한, 플립플롭수단(120)은 두 개의 노아 게이트로 구성되고, 외부 전압(VCC)이 인가된 후, 테스트 핀에 인가되는 신호가 로직 하이 레벨에서 로직 로우 레벨로 천이되어 인가될 때 그 출력을 변화시켜 출력한다.
이어서, 테스트 핀에 인가되는 신호에 따라 그 목적을 달성하는 방법을 설명한다. 즉, 테스트 핀에 인가되는 신호가 로직 하이 상태일 때와, 로직 로우 상태일 때 및 로직 하이 상태에서 로직 로우 상태로 변환하여 인가할 때의 순서로 설명한다.
도 2a 내지 도 2b는 도 1의 동작을 설명하기 위한 파형도로서, 도 2a는 테스트 핀에 로직 하이 상태의 신호를 인가한 경우, 제1테스트 모드, 제2테스트 모드 및 제3테스트 모드를 설정하는 경우를 나타낸 파형도이고, 도 2b는 테스트 핀에 로직 로우 상태의 신호를 인가한 경우, 제1테스트 모드, 제2테스트 모드 및 제3테스트 모드를 설정하는 경우를 나타낸 파형도이고, 도 2c는 테스트 핀에 로직 하이 상태의 신호를 인가한 후 소정 시간이 경과된 후에 로직 로우 상태의 신호를 인가할 경우, 제1테스트 모드, 제2테스트 모드 및 제3테스트 모드를 설정하는 경우를 나타낸 파형도이다.
먼저, 도 2a에 도시된 바와 같이, 테스트 핀에 로직 하이 상태의 신호를 인가하고 전원(VCC)을 공급하여 제1테스트 모드를 설정하는 경우를 살펴보면, 버퍼(114)를 통해 로직 하이상태의 신호가 유지되어 제1테스트 모드 단자에 활성화 신호가 인가되어 제1테스트 모드가 설정된다. 또한, 전원이 공급되면, 캐패시터(CAP11)에 의해 노드 11(N11)에 로직 하이 상태가 유지되고 이 신호에 의해 노아 게이트들(116,118)의 출력이 로직 하이 상태가 되어, 제2테스트 모드 단자 및 제3테스트 모드 단자는 로직 로우상태가 되어 이 두 테스트 모드는 비활성화 상태가 된다. 즉, 노드 11(N11)은 노아 게이트(118)에 의해 로직 로우상태가 되며, 노드 12(N12)와 노드 13(N13)은 외부 단자(P11,P12)에 인가된 값으로 래치된다. 따라서, 테스트 핀에 로직 하이상태의 신호를 인가되면 제1테스트 모드가 설정되고, 핀 P11과 P12단자는 핀 본래의 목적에 맞게 사용되게 된다.
도 2b는 테스트 핀에 로직 로우레벨의 신호를 인가한 경우의 파형도를 나타낸 도면으로서, 테스트 핀에 로직 로우상태의 신호가 인가되고 전원(VCC)을 인가하면, 캐패시터(cap11)에 의해 노드 11(N11)은 로직 하이 상태가 되고, 노아 게이트(116)에 의해 노드 14가 로직 로우 상태가 되며, 노아 게이트(114)에 의해 노드 11(N11)은 더욱 로직 하이 상태가 된다. 따라서, 노아 게이트(106)와 노아 게이트(112)의 입력단에 로직 하이 상태의 신호가 인가되어 제2테스트 모드 단자와 제3테스트 모드 단자는 로직 로우 상태가 되어 비활성화되며, 제1테스트 모드도 로직 로우 상태가 되어 비활성화 상태가 된다. 이 때, 핀 P11과 P12는 본래의 목적으로 사용되게 된다. 여기서, 사용자는 칩이 동작 도중에는 테스트 핀에 로직 하이 상태의 신호를 인가해서는 안되며, 하드웨어적으로 접지 상태로 사용해야 한다. 그러나 노이즈에 의해 테스트 핀이 로직 하이 상태가 되어 노드 11(N11)이 로직 하이 상태에서 로직 로우 상태로 되는 것을 방지하기 위해서 테스트 핀과 버퍼(114)의 B 단자 사이에 노이즈 필터(미도시)를 내장시킬 수 도 있다, 다만, 테스트 핀에 인가되는 로직 로우 상태의 신호가 안정화된다면 노이즈 필터는 필요 없다.
상술한 바와 같이, 테스트 핀에 인가되는 신호를 처음부터 로직 로우 상태로 인가하면, 테스트 모드를 설정되지 않고 P11과 P12는 핀 본래의 목적으로 사용된다. 또한, 테스트 핀에 인가되는 신호를 처음부터 로직 하이 상태로 유지하면, 제1테스트 모드가 설정되고 P11과 P12는 핀 본래의 목적으로 사용된다. 전자의 경우에는 정상 동작 모드에서 P11과 P12는 핀 본래의 목적으로 사용되고, 후자의 경우에는 EPROM, EEPROM등이 내장되어 이것들에 의해 프로그램을 라이트 또는 리드하기 위한 제1테스트 모드를 설정할 수 있다.
도 2c는 테스트 핀에 인가되는 신호를 일정시간 로직 하이 상태로 인가한 후 로직 로우 상태로 천이시켜 제2테스트 모드와 제3테스트 모드를 설정하는 경우의 파형도를 나타낸다.
설계자는 테스트 목적에 따라 P11과 P12에 인가되는 신호를 로직 하이 상태 또는 로직 로우 상태로 결정하고, 전원(VCC)을 공급한다.
노드 12(N12)와 노드 13(N13)에 P11과 P12에 인가된 신호를 래치하기 위한 처음 일정시간 또는 클럭동안 테스트 핀에 로직 하이 상태의 신호를 인가한다. 이 시간 동안 전술한 바와 같이 노드 12(N12)와 노드13에는 P11와 P12에 인가되는 신호의 값이 래치되고, 제2테스트 모드와 제3테스트 모드는 로직 로우 상태로 비활성화 상태가 되고, 노드 11(N11)은 로직 로우 상태를 유지한다.
일정시간 또는 클럭이 경과된 후, 테스트 핀에 로직 로우 신호를 인가한다. 이때, 전송게이트 수단(102)(108)은 오프되고, 노드 11(N11)은 계속 로직 로우 상태를 유지하게 되어, 노아 게이트들(106)(112)은 래치수단(104)(110)에 저장되었던 P11과 P12에 인가된 신호가 제2테스트 모드 단자와 제3테스트 모드 단자로 각각 전달된다. 즉, 제2테스트 모드 단자와 제3테스트 모드 단자에는 P11와 P12에 인가된 활성화 신호가 전달되어, 목적에 따라 각 모드에서 테스트 모드를 사용할 수 있게 된다.
이와 같이 각 테스트 모드 단자에 전달된 테스트 모드의 활성화 신호는 내부의 테스트 신호로 직접 사용할 수 도 있고, 경우에 따라서는 이 테스트 활성화 신호를 조합에 의해 인코딩하여개의 테스트 모드를 실현할 수 있다. 다만 테스트 모드의 발생은 대상 칩이 동작되기 전에 실행시켜야 한다.
상술한 바와 같이 본 발명에 따른 칩의 테스트 모드 설정 장치는 로직 하이 전압 테스트 모드를 제거하고 많은 경우의 테스트 모드를 용이하게 지원할 수 있는 효과를 갖는다.

Claims (4)

  1. 테스트 핀을 구비하는 반도체 칩에 있어, 상기 적어도 두 개 이상의 칩의 테스트 모드를 설정하는 방법에 있어서,
    상기 칩에 소정의 외부 전원을 인가하는 단계;
    상기 칩의 임의의 외부단자를 선택하여 테스트 모드를 설정하기 위한 활성화 신호를 인가하는 단계;
    상기 테스트 핀에 제1레벨의 신호를 인가한 후 소정 시간 경과 후에 제2레벨의 신호를 인가하는 단계;
    상기 테스트 핀에 인가된 제1레벨의 신호에 의해, 상기 외부 단자에 인가된 활성화 신호를 저장하는 단계;
    상기 테스트 핀에 인가된 제2레벨 신호와, 상기 테스트 핀에 인가되는 제1레벨 신호에서 제2레벨 신호로 천이됨에 따라 출력되는 소정의 신호에 의해 상기 활성화 신호를 출력하는 단계; 및
    상기 출력된 활성화 신호를 조합하여 인코딩하는 단계를 포함하여 다수 개의 테스트 모드의 활성화 신호를 설정하는 방법.
  2. 다수 개의 테스트 모드를 설정하기 위한 장치에 있어서,
    테스트 핀;
    본래의 목적으로 사용되는 소정 개의 외부핀들;
    상기 테스트 핀에 인가되는 신호에 따라, 상기 외부핀에 인가된 테스트 모드 활성화 신호를 제어시키는 상기 외부핀들에 대응되는 개수를 갖는 전송게이트 수단;
    상기 전송게이트 수단의 출력신호를 저장하는 상기 전송게이트 수단에 대응되는 개수를 갖는 래치수단;
    상기 테스트 핀에 인가되는 신호레벨과, 외부로부터 공급되는 전원에 따라 그 출력을 결정하는 플립플롭수단;
    상기 테스트 핀에 인가되는 신호와, 상기 래치의 출력신호 및 상기 플립플롭수단의 출력신호를 각각 입력으로 하여 논리합하여 그 결과에 따라 상기 외부핀에서 설정한 테스트 모드를 활성화시키는 논리 게이트; 및
    상기 논리 게이트들의 테스트 모드 활성화 신호들을 인코딩하는 다수의 테스트 모드를 생성하는 인코더를 포함하는 다수개의 테스트 모드를 설정하기 위한 장치.
  3. 제2항에 있어서, 상기 외부핀들에 테스트 모드 활성화 신호를 인가하고, 상기 테스트 핀에 로직 하이 상태의 신호를 인가한 후, 상기 외부핀에 인가된 테스트 모드 활성화 신호가 상기 래치에 저장된 후, 로직 로우 상태의 신호를 인가하여 두 개의 테스트 모드를 설정하는 것을 특징으로 하는 다수 개의 테스트 모드를 설정하기 위한 장치.
  4. 제2항에 있어서, 상기 테스트 모드를 통해 소정의 테스트 작업이 완료된 후, 대상 칩이 정상적인 동작을 수행할 시, 상기 외부핀들은 원래의 목적으로 사용됨을 특징으로 하는 다수 개의 테스트 모드를 설정하기 위한 장치.
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