KR20040090515A

KR20040090515A - 반도체 장치의 딜레이 제어회로

Info

Publication number: KR20040090515A
Application number: KR1020030024273A
Authority: KR
Inventors: 김재훈
Original assignee: 삼성전자주식회사
Priority date: 2003-04-17
Filing date: 2003-04-17
Publication date: 2004-10-26

Abstract

반도체 장치의 동작에 관련된 신호 딜레이 테스트의 고정확성을 도모하기 위해 패드 입력 신호 딜레이를 고려한 반도체 장치의 딜레이 제어회로가 개시되어 있다. 그러한 반도체 장치의 딜레이 제어회로는, 패드에서 입력까지의 딜레이에 대응되는 딜레이를 제공하는 리플리카 패드 딜레이부를 구비하고, 노말 동작경로를 통한 신호 딜레이와 패드 입력을 통한 신호 딜레이가 서로 일치되도록 하기 위해, 상기 노말 동작경로를 통해 입력되는 신호는 상기 리플리카 패드 딜레이부를 거치도록 함을 특징으로 한다.

Description

반도체 장치의 딜레이 제어회로{Delay control circuit in semiconductor device}

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 동작에 관련된 신호 딜레이 테스트의 고정확성을 도모할 수 있는 반도체 장치의 딜레이 제어회로에 관한 것이다.

통상적으로, 디램(DRAM)등과 같은 휘발성 반도체 메모리 장치는 규정된 파라메터 값을 만족시키기 위해 각종 다양한 테스트 장비에 의해 테스트되어진다. 예를 들어, 센싱 딜레이를 모니터링하기 위해서는 메모리 셀을 선택하는 코멘드를 인가한 후부터 센스앰프를 통해 데이터가 출력되기 까지 걸리는 시간이 얼마인지를 테스트 하여야 한다.

그러한 경우에 반도체 장치의 내부에는 노말 동작경로를 통해 발생되는 딜레이가 얼마만큼인지를 테스트하기 위해, 선택제어신호에 응답하여 노말 동작경로를 통한 신호와 패드 입력을 통한 신호를 선택적으로 수신하는 딜레이 제어회로가 도 1에서 보여지는 바와 같이 구비되어 있다.

통상적인 반도체 장치의 딜레이 제어관련 회로블록을 도시한 도 1을 참조하면, 딜레이 제어회로(14)는 노말 동작경로를 통해 신호를 수신하는 입력단(A)과 패드 입력을 통해 신호를 수신하는 입력단(B)을 가진다. 상기 입력단(B)은 패드(2),딜레이단(4), 버퍼(6), 딜레이단(8), 제어신호 발생기(10), 및 딜레이단(12)을 차례로 거친 신호를 수신하는 단자가 됨을 알 수 있다. 상기 딜레이 제어회로(14)는 패드 제어신호(16)의 논리상태에 따라 입력단들(A,B)중 하나를 선택하게 된다.

도 1의 딜레이 제어회로(14)는 패드(2)로부터 제공된 신호의 딜레이를 고려하지 않는 바, 고속 반도체 장치에서 테스트의 정확성이 떨어지는 문제를 갖는다. 이에 대한 것을 보다 상세히 설명하기 위해 도 2를 참조한다.

도 2는 도 1의 회로블록에서 노말 동작경로의 딜레이와 패드 입력경로의 딜레이가 상관되지 않아 테스트 정확도에 문제가 발생되는 경우를 보인 동작타이밍도이다. 도면을 참조하면, 파형 2A와 같은 패드 제어신호(PAD_control)가 로우레벨로서 인가되는 경우에 상기 딜레이 제어회로(14)는 입력단(A)의 신호를 선택하여 출력단(OUT)으로 파형 2B와 같은 신호를 출력할 수 있다. 여기서, 파형 2B는 센싱 신호를 예로 든 것이다. 반도체 장치의 제조 메이커에서는 파형 2B가 코멘드를 인가한 후 얼마만큼의 시간이 경과하여 나온 신호인지를 테스트 장비를 통해 측정하기 위해, 이번에는 패드 콘트롤 신호를 파형 2C와 같이 하이로 인가한 상태에서 패드 입력을 파형 2D와 같이 하이 펄스로 제공한다. 그러면 타임 구간(TM)이 지난 후에 파형 2E와 같은 출력이 나오게 된다. 이 경우에 타임 구간(TM)은 파형 2B의 경우와 같이 순수한 센싱 딜레이가 아니라 패드 딜레이가 더하여진 딜레이를 갖는다. 즉, 도 1의 패드(2)에서부터 입력단(B)까지의 패드 딜레이 성분이 타임 구간(TM)에 포함되어 있는 것이다.

이와 같이, 종래의 기술에서는 패드 입력으로부터 딜레이 제어회로까지의 딜레이가 전혀 고려되지 않았기 때문에 패드 입력을 이용할 경우와 노말 동작경로를 이용할 경우의 딜레이가 달라 테스트의 정확성이 떨어지는 문제점이 있어왔다. 그러므로 종래에는 패드 입력을 통한 테스트시 실제 노말동작의 딜레이와 서로 상관이 되지 않아 테스트로서의 기능이 완전하지 못하였다.

따라서, 본 발명의 목적은 종래의 문제를 해결할 수 있는 반도체 장치를 제공함에 있다.

본 발명의 다른 목적은 반도체 장치의 동작에 관련된 신호 딜레이 테스트의고정확성을 도모할 수 있는 반도체 장치의 딜레이 제어회로를 제공함에 있다.

본 발명의 또 다른 목적은 노말 동작경로를 통한 딜레이와 패드 입력을 통한 딜레이를 정확하게 일치시킬 수 있는 반도체 메모리 장치의 딜레이 제어회로를 제공함에 있다.

본 발명의 또 다른 목적은 딜레이에 관한 테스트 정확도를 개선할 수 있는 반도체 장치의 딜레이 제어회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 일 양상(an aspect)에 따라, 패드 입력으로 내부 딜레이를 제어하는 딜레이 제어회로를 갖는 반도체 장치는, 패드 입력으로부터 딜레이 제어회로까지의 딜레이에 대응되는 리플리카 패드 딜레이를 딜레이 제어회로에 구비함을 특징으로 한다.

도 1은 통상적인 반도체 장치의 딜레이 제어관련 회로블록도

도 2는 도 1의 회로블록에서 노말 동작경로의 딜레이와 패드 입력경로의 딜레이가 상관되지 않아 테스트 정확도에 문제가 발생되는 경우를 보인 동작타이밍도

도 3은 본 발명의 실시예에 따른 반도체 장치의 딜레이 제어관련 회로블록도

도 4는 도 3중 딜레이 제어회로의 제어원리를 보인 개념적 블록도

도 5는 도 3중 딜레이 제어회로의 일실시예를 보인 상세회로도

이하에서는 본 발명에 따른 반도체 장치의 딜레이 제어회로에 대한 바람직한 실시예가 첨부한 도면을 참조로 상세히 설명될 것이다.

먼저, 본 발명의 철저한 이해를 제공하기 위해 본 발명에서의 기술적 원리를 설명하면 다음과 같다. 패드 입력을 갖는 딜레이 제어회로의 딜레이 제어 최적화를 위하여 본 발명에서는 종래의 패드 입력 제어 경로의 딜레이에 대응되는 리플리카 딜레이를 딜레이 제어회로내에 추가하고, 노말 동작경로의 신호는 리플리카 딜레이를 거치게 함에 의해, 노말 동작경로를 통한 딜레이와 패드 입력을 통하여 제어된 딜레이를 정확하게 일치시킨다.

도 3은 본 발명의 실시예에 따른 반도체 장치의 딜레이 제어관련 회로블록도로서, 딜레이 제어회로(14)이 내부에는 패드 딜레이(P-Delay)가 구비되어 있다.

도 4는 도 3중 딜레이 제어회로(14)의 제어원리를 보인 개념적 블록도로서, 패드(2)에서 입력(B)까지의 딜레이에 대응되는 딜레이를 제공하는 리플리카 패드 딜레이부(20)를 구비하고, 노말 동작경로(P1)를 통한 신호 딜레이와 패드 입력(B)을 통한 신호 딜레이가 서로 일치되도록 하기 위해, 상기 노말 동작경로(P1)를 통해 입력되는 신호는 상기 리플리카 패드 딜레이부(20)를 거치도록 하는 것이 보여진다. 여기서, 스위칭부(18)는 패드 제어신호에 의해 입력들(A,B)중의 하나를 선택한다.

도 5는 도 3중 딜레이 제어회로(14)의 일실시예를 보인 상세회로도로서, 리플리카 패드 딜레이부(20)는 인버터들(120,126), 저항들(122,128), 및 엔형 및 피형 모오스 캐패시터(124,130)로 구성된다. 도 5에 보여지는 낸드 게이트들(114,118)은 도 4의 스위칭부(18)에 대응되며, 나머지 회로소자들은 통상적인 딜레이 제어회로를 구성하는 소자들이다.

도 5의 회로를 참조하여 동작을 설명하면, 패드 제어신호(PAD_CON)가 하이레벨로서 인가되면 노드(NO1)에 인가되는 패드 입력신호는 낸드 게이트(118) 와 낸드 게이트(132)를 통과하므로 리플리카 패드 딜레이부(20)를 거치지 않는다. 상기 패드 제어신호(PAD_CON)가 로우레벨로서 인가되면 노드(NO1)에 인가되는 패드 입력신호는 낸드 게이트(114) 와, 리플리카 패드 딜레이부(20) 및 낸드 게이트(132)를 통과하므로 노말 동작경로의 딜레이에 패드 딜레이가 포함되어 동작 경로만의 딜레이측정이 비교에 의해 정확히 이루어진다.

이와 같이, 패드 입력으로부터 딜레이 제어회로까지의 패드 딜레이의 리플리카 패드 딜레이를 딜레이 제어회로내에 위치시켜 노말 동작시에는 패드 딜레이를 사용하고 패드 입력 제어시에는 패드 딜레이를 사용하지 않음으로써 패드 입력 제어 테스트시 노말 동작과 완벽한 일치가 가능하게 된다.

따라서 본 발명에서는 종래의 문제점인 패드 입력부터 딜레이 제어회로까지의 딜레이 문제를 해결하기 위해, 딜레이 제어회로내에 리플리카 딜레이를 추가로 구성하고, 이를 선택적으로 사용하는 것에 의해, 노말 동작의 딜레이와 패드 입력을 통한 딜레이가 완벽하게 일치되게 함으로써 테스트 활용에 큰 이점을 제공하게 된다.

상기한 설명에서는 본 발명의 바람직한 실시예를 도면을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 아래의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 도면들에서 보여지는 회로소자의 세부적 구성 및 연결관계를 사안에 따라 다양하게 변화 또는 변경할 수 있음은 물론이다.

상기한 바와 같이, 반도체 장치의 딜레이 제어회로에 따르면, 노말 동작경로를 통한 딜레이와 패드 입력을 통한 딜레이를 정확하게 일치시킬 수 있으므로 반도체 장치의 동작에 관련된 신호 딜레이 테스트의 고정확성을 도모할 수 있는 효과가 있다.

Claims

패드 입력으로 내부 딜레이를 제어하는 딜레이 제어회로를 갖는 반도체 장치에 있어서, 패드 입력으로부터 딜레이 제어회로까지의 딜레이에 대응되는 리플리카 패드 딜레이를 딜레이 제어회로에 구비함을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 리플리카 패드 딜레이는 상기 반도체 장치의 노말 동작시에만 사용되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 리플리카 패드 딜레이는 트랜지스터, 저항, 캐패시터 소자들중 적어도 하나를 사용하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 노말 경로와 패드 입력 경로의 구분 시 트랜지스터 또는 능동소자를 사용하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 외부입력신호의 인가에 의해 상기 패드 입력 경로와 노말경로가 선택됨을 특징으로 하는 반도체 장치.
반도체 장치의 딜레이 제어회로에 있어서,

패드에서 입력까지의 딜레이에 대응되는 딜레이를 제공하는 리플리카 패드 딜레이부를 구비하고, 노말 동작경로를 통한 신호 딜레이와 패드 입력을 통한 신호 딜레이가 서로 일치되도록 하기 위해, 상기 노말 동작경로를 통해 입력되는 신호는 상기 리플리카 패드 딜레이부를 거치도록 함을 특징으로 하는 반도체 장치의 딜레이 제어회로.
제6항에 있어서, 상기 패드를 통해 입력되는 신호는 상기 리플리카 패드 딜레이부를 거치지 않고 바로 통과함을 특징으로 하는 반도체 장치의 딜레이 제어회로.
외부인가 신호를 수신하는 패드와, 노말 동작경로를 통한 신호를 수신하는 제1입력단과 상기 패드로부터 인가된 신호를 수신하는 제2입력단을 구비한 딜레이 제어회로를 가지는 반도체 장치에 있어서,

상기 딜레이 제어회로내에 상기 패드에서 상기 제2입력단까지의 경로딜레이에 대응되는 딜레이를 제공하는 리플리카 패드 딜레이부를 구비하고, 노말 동작경로를 통한 신호 딜레이와 패드 입력을 통한 신호 딜레이가 서로 일치되도록 하기 위해, 상기 노말 동작경로를 통해 상기 제1 입력단에 입력되는 신호는 상기 리플리카 패드 딜레이부를 거친 후 출력되도록 함을 특징으로 하는 반도체 장치.
제8항에 있어서, 상기 리플리카 패드 딜레이부는 트랜지스터, 저항, 캐패시터 소자들중 적어도 하나를 사용하는 것을 특징으로 하는 반도체 장치.