KR100267088B1

KR100267088B1 - 반도체메모리장치의기준전압발생회로

Info

Publication number: KR100267088B1
Application number: KR1019970011969A
Authority: KR
Inventors: 박철우
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-04-01
Filing date: 1997-04-01
Publication date: 2000-10-02
Also published as: KR19980075712A

Abstract

본 발명은 반도체 메모리 장치의 기준전압 발생회로를 공개한다. 그 회로는 내부 기준전압을 발생하는 내부 기준전압 발생수단, 외부의 핀, 상기 핀으로 부터의 외부 기준전압이 인가되는 패드, 상기 내부 기준전압을 출력 기준전압으로 발생할 것인지 상기 외부 기준전압을 상기 출력 기준전압으로 발생할 것인지를 판단하여 제어신호를 발생하는 제어수단, 및 상기 제어수단으로 부터의 제어신호에 응답하여 상기 내부 및 외부 기준전압을 선택하여 상기 출력 기준전압으로 출력하기 위한 스위칭 수단으로 구성되어 있다. 따라서, 입력 기준전압이 칩의 내부에서 발생하는지 외부에서 발생하는지에 따라 적절한 출력 기준전압을 발생할 수 있다.

Description

반도체 메모리 장치의 기준전압 발생회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 기준전압 발생회로에 관한 것이다.

다양한 옵션(option)을 가진 반도체 메모리 제품을 설계함에 있어서 설계 효율, 즉 생산성 향상을 달성하기 위해서는 옵션에 의해 제품이 달라지는 시점이 생산 전단계의 후반부에 위치할수록 좋다. 즉, 동일한 16M용량의 메모리 제품일지하도 입/출력 핀의 수가 4개냐, 8개냐에 따라서 4M1*4 또는 2M1*8제품으로 결정되므로 수요가 4M1*4나 2M1*8제품중의 어느 한쪽으로 편중되더라도 이에 잘 대응하고 불필요한 제고를 줄일 수 있게 된다. 즉, 웨이퍼상태로 보관하고 있다가 시장 수요 변화에 따라 조립시에 제품사양을 결정하면 되는 것이다. 이때 시장 수요에 대응하는 시간은 웨이퍼를 조립해서 테스트하는 시간만큼이라고 할 수 있겠는데 이를 더 줄이려면 4M1*4 또는 2M1*8제품이냐를 결정하는 단계가 조립이후 또는 검사이후가 되면 된다. 즉, 4M1*4 또는 2M1*8의 제품으로 동작이 모두 검증된 제품이 조립과 테스트까지 된 상태로 보관하였다가 시장 수요변화에 대응하여 칩에 내재한 적절한 조작에 의해서 4M1*4 또는 2M1*8제품으로 결정되고 인쇄되어 출고되면 더욱 효과적이다.

이와같이 설계하기 위해서는 옵션 사양을 결정하는 칩내의 적절한 조작에 대한 기술이 필요하고 이 기술은 옵션 사양이 어떤 것이냐에 따라 그 구성이나 특성이 달라지게 된다.

본 발명의 목적은 입력 기준전압이 칩의 내부에서 발생하는지 외부에서 발생하는지에 따라 적절한 출력 기준전압을 발생할 수 있는 반도체 메모리 장치의 기준전압 발생회로를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 기준전압 발생회로는 기준전압을 발생하는 내부 기준전압 발생수단, 외부의 핀, 상기 핀으로 부터의 외부 기준전압이 인가되는 패드, 상기 내부 기준전압을 출력 기준전압으로 발생할 것인지 상기 외부 기준전압을 상기 출력 기준전압으로 발생할 것인지를 판단하여 제어신호를 발생하는 제어수단, 및 상기 제어수단으로 부터의 제어신호에 응답하여 상기 내부 및 외부 기준전압을 선택하여 상기 출력 기준전압으로 출력하기 위한 스위칭 수단을 구비한 것을 특징으로 한다.

도1은 본 발명의 반도체 메모리 장치의 기준전압 발생회로의 블럭도이다.

도2는 본 발명의 일실시예의 스위칭 회로의 회로도이다.

도3은 본 발명의 다른 실시예의 스위칭 회로의 회로도이다.

도4는 본 발명의 제어회로의 일실시예의 동작 흐름도이다.

도5는 도4에 나타낸 동작의 타이밍도이다.

도6은 본 발명의 제어회로의 다른 실시예의 동작 흐름도이다.

이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 기준전압 발생회로를 설명하면 다음과 같다.

본 발명은 칩에 내재한 적절한 조작에 관한 것으로 그 조작은 메모리 칩과 메모리 제어기 또는 기타 칩사이의 인터페이싱 프로토콜(interfacing protocol)에 관한 옵션사양을 결정하는 것이다. 인터페이싱 프로토콜은 종래의 LVTTL외에 고주파 영역용으로 표준화된 SSTL의 두가지가 있고 동일한 2M1*8제품일지라도 SSTL/LVTTL제품으로 구분되어지는데 이를 패키지이후에 결정하기 위해서는 입력의 하이/로우레벨을 구분하는 기준전압을 내부에서 발생하는냐(LVTTL), 외부에서 공급하느냐(SSTL)하는 스위칭문제가 해결되어야 한다.

도1은 본 발명의 반도체 메모리 장치의 기준전압 발생회로의 블럭도로서, 내부 기준전압 발생회로(10), 스위칭 회로(12), 제어회로(14), 및 외부 기준전압 발생패드(16)을 구비한 칩(20), 및 외부 핀(30)으로 구성되어 있다.

내부 기준전압 발생회로(10)는 내부 기준전압(Vrefint)을 발생한다. 패드(16)는 외부 핀(30)으로 부터 인가되는 외부 기준전압(Vrefext)을 발생한다. 제어회로(12)는 내부 기준전압(Vrefint)를 기준전압(Vref)로 발생하기 위한 신호(LVTTL) 및 외부 기준전압(Vrefext)을 기준전압(Vref)로 발생하기 위한 신호(SSTL)를 발생할 것인지를 결정한다. 스위칭 회로(12)는 제어회로(12)로 부터의 제어신호(SSTL/LVTTL)에 응답하여 내부 및 외부 기준전압을 선택하여 기준전압(Vref)으로 출력한다. 도1에 나타낸 것처럼, 패키지 후에 제어회로(12)의 결정에 의해 기준전압을 발생하는 것이기 때문에 패드(16)는 외부의 기준전압 입력 핀(30)과 연결되어 있다.

도2는 본 발명의 일실시예의 스위칭 회로의 회로도로서, 제어신호(SSTL/LVTTL)를 반전하는 인버터들(40, 42), 인버터(40)의 출력신호에 응답하여 내부 기준전압(Vrefint)을 기준전압(Vref)으로 발생하기 위한 NMOS트랜지스터(44), 직렬 연결되고 인버터(42)의 출력신호 및 제어신호(SSTL/LVTTL)에 각각 응답하여 외부 기준전압(Vrefext)을 기준전압(Vref)으로 발생하기 위한 PMOS트랜지스터(48)와 NMOS트랜지스터(46)로 구성되어 있다.

제어신호(SSTL)이 "하이"레벨이고 (LVTTL)이 "로우"레벨인 경우에는 NMOS트랜지스터(44)가 온되어 내부 기준전압(Vrefint)이 기준전압(Vref)으로 출력되고 NMOS트랜지스터(46) 및 PMOS트랜지스터(48)는 오프된다. 제어신호(SSTL)이 "로우"레벨이고 (LVTTL)이 "하이"레벨인 경우에는 PMOS트랜지스터(48) 및 NMOS트랜지스터(46)가 온되어 외부 기준전압(Vrefext)이 기준전압(Vref)으로 출력되고 NMOS트랜지스터(44)는 오프된다. PMOS트랜지스터(48)와 NMOS트랜지스터(46)를 직렬로 연결해서 내부 기준전압(Vrefint)을 기준전압(Vref)로 출력하는 경우에는 사용하지 않는 핀에 어떤 레벨이 가해지더라도 안전하게 차단하기 위함이다. 즉, 외부 기준전압 입력 핀(30)에 전원전압(VCC)보다 VTP(PMOS트랜지스터(48)의 문턱전압)만큼 높은 전압이 인가되어 이 전압이 PMOS트랜지스터(48)을 통과하더라도 NMOS트랜지스터(46)는 통과하지 못하도록 한다는 것이다. 외부 기준전압을 기준전압으로 발생하는 SSTL의 경우에는 외부 기준전압(Vref)이 VSS+VTN(NMOS트랜지스터(46)의 문턱전압)보다 크거나 VCC-VTP보다 작으면 트랜지스터들을 통하여 기준전압(Vref)으로 전송된다.

도3은 본 발명의 다른 실시예의 스위칭 회로의 회로도로서, 제어신호(SSTL/LVTTL)를 반전하기 위한 인버터(50), 인버터(50)의 출력신호에 응답하여 내부 기준전압(Vrefint)을 기준전압(Vref)으로 출력하기 위한 NMOS트랜지스터(52), 직렬 연결되고 제어신호(SSTL/LVTTL) 및 인버터(50)의 출력신호에 각각 응답하여 외부 기준전압(Vrefext)을 기준전압(Vref)으로 출력하기 위한 NMOS트랜지스터(56) 및 PMOS트랜지스터(54)로 구성되어 있다.

도3의 경우도 NMOS트랜지스터(56)와 PMOS트랜지스터(54)를 직렬로 연결하여 구성하였는데 그 이유는 외부 기준전압 입력 핀(30)에 NMOS트랜지스터(56)의 문턱전압이상의 전압이 가해져 NMOS트랜지스터(56)가 온되는 경우에도 PMOS트랜지스터(54)는 통과하지 못하도록 하기 위함이다. 그래서, 내부 기준전압(Vrefint)이 NMOS트랜지스터(52)를 통하여 기준전압(Vref)으로 발생될 때 외부 기준전압(Vrefext)이 완전하게 차단될 수 있다.

도4는 본 발명의 제어회로의 일실시예의 동작 흐름도로서, 제어회로(14)가 패키지 이후에 제어신호(SSTL/LVTTL)를 발생하는 방법을 나타내는 것이다. 파워 업 검출기(미도시)에 의해서 파워 업 상태인지를 판단한다(제100단계). 만일 파워 업상태가 아니면 동작을 종료하고 파워 업 상태이면 클럭신호가 "하이"레벨 상태인지를 판단한다(제110단계). 만일 클럭신호가 "하이"레벨 상태이면 외부 전원전압(Vrefext)을 기준전압으로 발생하기 위하여 신호(SSTL)을 설정한다(제120단계). 만일 클럭신호가 "로우"레벨 상태이면 내부 전원전압(Vrefint)을 기준전압으로 발생하기 위하여 신호(LVTTL)을 설정한다(제130단계).

도4의 흐름도에서는 클럭신호의 상태를 판단하였으나, 어드레스 핀이나 명령 입력 핀의 초기상태를 사용할 수도 있다. 즉, 파워 업시에 특정 어드레스 핀의 초기치가 "로우"레벨이면 신호(LVTTL)을 설정하고, 초기치가 "하이"레벨이면 신호(SSTL)을 설정하는 방법으로 판단할 수도 있다.

도5는 도4에 나타낸 동작을 타이밍도로 나타낸 것으로, 가로축은 시간(t)을 세로축은 전압(V)을 각각 나타낸다. (a)는 파워 신호, (b)는 파워 업 검출기의 출력신호, (c) 및 (d)는 클럭신호를 각각 나타내는 것이다. 파워가 인가되면 전압이 곧바로 상승하는 것이 아니고 (a)에 나타낸 것처럼 서서히 전압(VCC)로 상승한다. 파워 업 검출기는 파워 신호의 레벨을 검출하여 (b)에 나타낸 파형을 발생한다. 클럭신호가 (c)에 나타낸 것과 같이 "하이"레벨이면 제어회로는 신호(SSTL)로 설정하고, 클럭신호가 (d)에 나타낸 것과 같이 "로우"레벨이면 제어회로는 신호(LVTTL)로 설정한다.

도6은 본 발명의 제어회로의 다른 실시예의 동작 흐름도로서, 제어회로는 먼저 원하는 타이밍인지를 판단한다(제200단계). 그 타이밍이 WCBR타이밍이라고 하면, 제어신호들(

)이 각각 "로우"레벨인지를 판단하면 된다. 만일 이 타이밍을 만족하지 않으면 종료하고 만족하면 특정 어드레스의 상태가 "하이"레벨인지 "로우"레벨인지를 판단한다(제210단계). 만일 "하이"레벨이면 신호(SSTL)을 설정한다(제220단계). 반대로 "로우"레벨이면 신호(LVTTL)을 설정한다(제230단계).

도4 및 도6에 나타낸 방법으로 제어회로는 스위칭 회로로 인가되는 제어신호를 발생하게 된다.

또 다른 방법으로는 도시하지는 않았지만 제어신호들(SSTL, LVTTL)중의 어느 하나로 고정시킬 경우에는 전기적인 퓨즈(fuse)를 사용할 수도 있다.

따라서, 본 발명의 기준전압 발생회로는 제어회로의 제어에 의해 기준전압이 내부에서 발생되든 외부에서 공급되든 적절한 기준전압을 다음 단의 회로로 제공할 수 있다.

따라서, 본 발명의 반도체 메모리 장치의 기준전압 발생회로는 패키지 후에 혹은 테스트 후에 입력 기준전압이 칩의 내부에서 발생하는지 외부에서 발생하는지에 따라 적절한 출력 기준전압을 발생할 수 있다.

Claims

내부 기준전압을 발생하는 내부 기준전압 발생수단; 외부의 핀; 상기 핀으로 부터의 외부 기준전압이 인가되는 패드; 상기 내부 기준전압을 출력 기준전압으로 발생할 것인지 상기 외부 기준전압을 상기 출력 기준전압으로 발생할 것인지를 판단하여 제어신호를 발생하는 제어수단; 및 상기 제어수단으로 부터의 제어신호에 응답하여 상기 내부 및 외부 기준전압을 선택하여 상기 출력 기준전압으로 출력하기 위한 스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
제1항에 있어서, 상기 스위칭 수단은 상기 제어신호를 반전하는 제1, 2인버터들; 상기 제1인버터의 출력신호에 응답하여 상기 내부 기준전압을 상기 출력 기준전압으로 발생하기 위한 제1NMOS트랜지스터; 및 직렬 연결되고 상기 제2인버터의 출력신호 및 상기 제어신호에 각각 응답하여 상기 외부 기준전압을 상기 기준전압으로 발생하기 위한 PMOS트랜지스터와 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
제1항에 있어서, 상기 스위칭 수단은 상기 제어신호를 반전하기 위한 인버터; 상기 인버터의 출력신호에 응답하여 상기 내부 기준전압을 상기 출력 기준전압으로 출력하기 위한 제1NMOS트랜지스터; 및 직렬 연결되고 상기 제어신호 및 상기 인버터의 출력신호에 각각 응답하여 상기 외부 기준전압을 상기 출력 기준전압으로 출력하기 위한 제2NMOS트랜지스터와 PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
제1항에 있어서, 상기 제어수단은 파워 업상태이고 클럭신호가 제1상태이면 상기 제어신호를 제1상태로 설정하고 상기 파워 업상태이고 상기 클럭신호가 제2상태이면 상기 제어신호를 제2상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
제4항에 있어서, 상기 제어수단은 파워 업상태이고 특정 어드레스 핀의 상태가 제1상태이면 상기 제어신호를 제1상태로 설정하고 상기 파워 업상태이고 상기 특정 어드레스 핀의 상태가 제2상태이면 상기 제어신호를 제2상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
제4항에 있어서, 상기 제어수단은 파워 업상태이고 특정 명령 입력 핀의 상태가 제1상태이면 상기 제어신호를 제1상태로 설정하고 상기 파워 업상태이고 상기 특정 명령 입력 핀의 상태가 제2상태이면 상기 제어신호를 제2상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
제1항에 있어서, 상기 제어수단은 특정 타이밍이고 특정 어드레스 핀의 상태가 제1상태이면 상기 제어신호를 제1상태로 설정하고 상기 특정 타이밍이고 상기 특정 어드레스 핀의 상태가 제2상태이면 상기 제어신호를 제2상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.