KR100351918B1 - 기준전압 발생회로 - Google Patents

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Abstract

본 발명은 반도체 집적소자에 있어서, 공정 변화에 따른 기준 전압의 변동을 보상하기 위한 트리밍(trimming)을 하고, 웨이퍼 상태의 반도체 집적소자의 내부 전압을 측정하여, 측정 전압을 출력될 수 있도록 기준 전압값을 조정하는 기준 전압 발생 회로에 관한 것으로, 퓨즈의 컷팅 여부와 관계없이 외부의 테스트 셋팅 신호를 인가하여 트리밍 제어 신호와 리셋 신호를 받아 원하는 신호를 출력하는 n 개의 퓨즈 제어부와, 상기 퓨즈 제어부의 n 개의 출력 신호를 받아 2n개의 전압 신호로 디코딩하는 디코더와, 상기 디코더에서 나온 전압 신호와, 상기 테스트 셋팅 신호와, 테스트 셋팅 신호를 1클럭 지연하여 반전시킨 신호인 테스트 로우 신호에 의해 2n레벨의 전압을 기준전압으로 출력시킬 수 있는 2n레벨 기준 전압 발생부를 포함하여 구성되어 있음을 특징으로 한다.

Description

기준전압 발생회로 { Circuit for Generating Reference Voltage }
본 발명은 반도체 집적소자에 관한 것으로 특히, 공정 변화에 따른 기준 전압의 변동을 보상하기 위한 트리밍(trimming)을 하고, 웨이퍼 상태의 내부 전원 전압을 측정하여, 측정 전압을 출력될 수 있도록 하는 기준 전압 발생 회로에 관한 것이다.
반도체 집적소자에 있어서, 내부 동작 전압을 안정적으로 유지하는 것은 반도체 집적소자의 동작 안정성 및 신뢰성을 확보하는데 매우 중요하다. 특히, 외부 전원 전압이 변동하더라도 이러한 외부 전원 전압의 변동이 칩 내부에 영향을 미치지 않도록 하고, 반도체 집적소자가 안정적으로 동작하기 위해서는 일정한 전압 레벨을 가지는 기준 전압을 발생하기 위한 기준전압 발생회로가 반드시 필요하다. 한편, 이러한 기준 전압 발생 회로로부터 출력되는 기준 전압은 외부에서 입력되는 전원전압의 변화뿐만 아니라, 반도체 집적소자의 제조공정 및 온도 변화에 따라 아주 큰 편차(deviation)를 가지게 된다.
반도체 집적소자는 제조 단계에서 발생하는 각종 결함을 제거하기 위해 웨이퍼 및 패키지 상태에서 여러 가지 테스트를 실시하게 된다. 이러한 테스트는 고객이 실제 사용하는 조건에서의 불량을 제거하기 위해 실사용 조건보다 강화된 조건 및 환경에서 실시하게 된다. 강화되는 테스트 조건으로는 온도, 전압, 테스트 패턴, 테스트 타이밍 등을 들 수 있는 데 이 중 내부 전원 전압 강화는 내부 회로의동작 전압의 가변으로 조정되었다. 그러나 최근에는 기술의 발달에 따라 신뢰성 향상이나 동작 전류 절감 목적으로 외부에서 인가되는 외부 전원(Vext)을 기준 전압 발생회로에서 가변시키고, 이를 내부 전압 구동부에서 변환시켜 내부 회로의 동작 전원(Vint)으로 사용하는 기술이 일반화되었다.
도 1은 일반적인 내부 전원 발생 회로의 블락도이다.
도 1과 같이, 일반적인 내부 전원 발생회로는, 인가된 외부 전원 전압(Vext)을 조정하여 전압 신호(Vn)를 발생하는 트리밍 제어부(100)와, 상기 전압 신호(Vn)를 받아 기준 전압(Vref)을 발생하는 기준 전압 발생부(200)와, 상기 기준 전압(Vref)으로 내부 전원 전압(Vint)을 발생시키는 내부 전원 구동부(300)로 구성된다.
여기서, 트리밍 제어부(100)는 퓨즈 정보에 의해 외부 전원 전압 신호(Vext)를 제어하는 n 개의 퓨즈 제어부(11)와, n 개의 퓨즈 제어부의 출력 신호를 2n개의 독자적인 출력선으로 변환시키는 디코더(12)로 구성된다.
상기 디코더(12)에서 나온 출력선은 상기 기준 전압발생부(200)에 전압 신호를 인가하여 각 트랜지스터에 해당하는 출력 전압을 기준 전압(Vref)으로 출력한다.
상기 기준 전압은 내부 전원 구동부(300)로 들어가 내부 회로의 전원 전압으로 쓰일 내부 전압(Vint)을 출력한다.
상기 트리밍 제어부(100)와 기준 전압 발생부(200)로 이루어진 것이 기준 전압 발생 회로이다.
이하, 첨부된 도면을 참조하여 종래의 기준 전압 발생 회로에 대해 설명하면 다음과 같다.
도 2는 종래의 기준 전압 발생 회로를 나타낸 회로이다.
도 2는 통상적으로 쓰이는, 2비트 트리밍 제어 신호로 구동되는 기준 전압 발생 회로를 나타낸 것이다.
도 2와 같이, 2비트 트리밍 제어 신호(TC0, TC1)로 구동되므로, 기준 전압 발생 회로는, 퓨즈 제어부(21)가 2개이며, 상기 퓨즈 제어부의 2개의 출력(S0, S1)을 받아 4개의 출력선을 내보내는 디코더(22)와, 상기 4개의 출력선의 전압 신호(V0, V1, V2, V3)에 의해 기준 전압(Vref)을 출력하는 기준 전압 발생부(23)로 구성되어 있다.
먼저, 종래의 내부 전원 발생 회로 중 퓨즈 제어부(21)부터 살펴보면, S0 신호를 출력하는 제 1퓨즈 제어부는, 외부 전원 전압(Vext)과 접지전압 사이에 트리밍 제어 신호(TC0)에 의해 제어되는 제 1 피모스 트랜지스터(PM1)와, 회로의 컷팅 여부를 결정하는 퓨즈(FUSE1)와, 리셋 신호(RESET)에 의해 제어되는 제 1앤모스 트랜지스터(NM1)가 직렬로 연결되어 있으며, 퓨즈(FUSE1)와 제 1 앤모스 트랜지스터(NM1) 사이의 접점인 노드 N1 전압 신호를 반전시키는 인버터(IV1)와, 상기 인버터의 출력을 다시 반전시켜 노드 N1로 회귀시키는 인버터(IV2)로 구성되어 있다.
상기 인버터 순환 루프(IV1, IV2의 순환 연결)는 신호를 안정적으로 유지하는 기능을 한다.
제 2 퓨즈 제어부 또한 상기 제 1 퓨즈 제어부와 같은 구성으로 이루어져 있으며, 트리밍 제어 신호 TC1을 받아 출력 신호 S1을 출력한다.
또한, 상기 디코더(22)의 구성은 상기 퓨즈 제어부(21)에서 출력되는 신호(S0, S1) 각각을 반전시키는 제 1, 2 인버터(IV5, IV6)와, 상기 제 1, 2 인버터(IV5, IV6)의 출력을 논리곱 연산하여, 제 1 신호(VS<2>)를 출력하는 제 1 앤드 게이트(AD1)와, 상기 제 2 인버터(IV6)의 출력과 상기 퓨즈 제어부의 출력 신호(S0)를 논리곱 연산하여, 제 2 신호(VS<1>)를 출력하는 제 2 앤드 게이트(AD2)와, 상기 제 1 인버터(IV5)의 출력과 상기 퓨즈 제어부의 출력신호(S1)를 논리곱 연산하여, 제 3 신호(VS<0>)를 출력하는 제 3 앤드 게이트(AD3)와, 상기 퓨즈 제어부의 출력신호(S0,S1)를 논리곱 연산하여 제 4 신호(VS<3>)를 출력하는 제 4 앤드 게이트(AD4)를 구비하여 구성된다.
또한, 상기 기준 전압 발생부(23)는, 5개의 저항이 직렬 연결되어 외부 전압(Vext)을 4개의 레벨로 분압하는 저항부(R1, R2, R3, R4, R5)와, 상기 제 3 신호(VS<0>)에 의해, 상기 저항부에서 분압된 제 1레벨을 기준 전압으로 출력하는 제 3 앤모스 트랜지스터(NM3)와, 상기 제 2 신호(VS<1>)에 의해, 상기 저항부에서 분압된 제 2레벨을 기준 전압으로 출력하는 제 4 앤모스 트랜지스터(NM4)와, 상기 제 1 신호(VS<2>)에 의해, 상기 저항부에서 분압된 제 3레벨을 기준 전압으로 출력하는 제 5 앤모스 트랜지스터(NM5)와, 상기 제 4 신호(VS<3>)에 의해, 상기 저항부에서 분압된 제 4레벨을 기준 전압으로 출력하는 제 6 앤모스 트랜지스터(NM6)로 구성된다.
도 3은 도 2의 퓨즈 제어부의 타이밍도이다.
도 4는 도 2의 퓨즈 제어부 동작의 결과를 나타낸 진리표이다.
최초에 아무 신호가 인가되지 않았을 때는 불안정한 상태를 하고 있다가, 리셋 신호(RESET)가 "HIGH"로 들어오면서부터 퓨즈 제어부(21)는 동작한다. 리셋 신호(RESET)가 "HIGH"일 때는, 제 1 앤모스 트랜지스터(NM1)가 온(ON)상태로 되며, 상기 노드 N1의 전압은 접지 전압과 같아진다.
상기 노드 N1의 전압 신호("LOW")를 인버터(IV2)를 통해 반전시킨 값이 퓨즈 제어부(21)의 출력(Si)으로, 상기 리셋 신호와 마찬가지로 "HIGH" 상태를 나타낸다. 퓨즈 제어부(21)의 출력(Si)은 인버터를 한번 거치게 되므로, 일정시간 지연된 후에 동작한다.
상기 퓨즈 제어부(21)의 동작은 위와 같이 리셋 신호(RESET)의 상기로부터 시작하며, 이외에 퓨즈의 컷팅 여부, 트리밍 제어 신호(TCi)의 상태 의해 그 출력(Si)이 결정된다. 도 3과 도 4를 참조하여 설명한다.
도 3과 같이, 모든 퓨즈 제어부의 출력은 리셋 신호가 최초로 상기 된 후부터, 안정한(stable) 값을 갖는다.
첫째, 퓨즈가 컷팅되었을 때는, 상기 제 1 피모스 트랜지스터(PM1)는 퓨즈 컷팅으로 인해 아예 존재하지 않는 것과 같은 결과로, 리셋 신호(RESET)가 상기된 후부터 노드 N1이 접지 전압을 갖게 되어, 퓨즈 제어부의 출력 신호(Si)는 "HIGH" 신호를 유지한다.
둘째, 퓨즈가 컷팅되지 않았을 때는, 트리밍 제어 신호(TCi)가 "LOW"이면, 제 1 피모스 트랜지스터(PM1)는 온(ON)된다. 따라서 리셋 신호(RESET)가 "LOW"로 바뀐 후에는, 노드 N1 전압은 외부 전원 전압(Vext)값을 갖게 된다. 따라서, 퓨즈 제어부의 출력 신호(Si)는 트리밍 제어 신호(TCi)의 값과 일치하여 나온다.
리셋 신호가 다시 상기("HIGH")하고, 트리밍 제어 신호(TCi)가 "HIGH" 이면, 제 1 피모스 트랜지스터(PM1)가 오프(OFF)되어 상기 퓨즈 컷팅시와 마찬가지의 결과가 되어, 퓨즈 제어부의 출력 신호(Si)는 "HIGH"를 유지한다.
도 4는 리셋에 의해 퓨즈 제어부 출력이 1클럭 지연된 값을 제외한 결과를 나타낸 것이다.
도 4를 제 1퓨즈 제어부의 관점에서 보면, 컷팅시에는 트리밍 제어 신호와 관계없이 퓨즈 제어부 출력 신호(Si)가 "HIGH" 상태를 유지함을 알 수 있다. 즉, 제 1 퓨즈 제어부의 제 1피모스 트랜지스터(PM1)는 퓨즈(FUSE1)로 인해서 연결이 끊어졌기 때문에 출력 신호(S0)에 영향을 줄 수 없고, 단지 제 1 앤모스 트랜지스터(NM1)에 의해서만 출력 신호(S0) 형태가 결정된다. 이 때 제 1 앤모스 트랜지스터(NM1)의 소스단이 접지 전압에 연결되어 있으므로, 최초 리셋 신호(RESET) 상기에 의해 출력 신호가 "HIGH"로 나온 후부터는 계속 같은 상태를 유지한다.
또한, 도 4와 같이 컷팅하지 않은 상태는 최초 리셋 신호(RESET)가 "HIGH" 일 때만, 출력 신호가 지연된 "HIGH"값을 리셋 신호(RESET)만큼 유지하고, 이후부터 트리밍 제어 신호(TC0)를 출력 신호(S0)로 그대로 출력한다.
도 2와 같이, 상기 퓨즈 제어부(21)에 의해 나온 출력 신호(S0, S1))는 디코더(22)로 들어가 디코딩을 행하게 된다.
상기 디코더(22)는 S1이 "LOW", S0이 "LOW일 때는 제 1 신호 VS<2>를, S1이 "LOW", S0이 "HIGH일 때는 제 2 신호 VS<1>를, S1이 "HIGH", S0이 "LOW" 일 때는 VS<0>을, S1이 "HIGH", S0이 "HIGH"일 때는 VS<3>을 출력한다.
상기 디코더(22)의 4 개의 신호(VS<0>, VS<1>, VS<2>, VS<3>)는 기준 전압 발생부(23)로 들어가 해당 트랜지스터의 스위칭 동작을 가능하게 하여, 해당 전압 레벨을 기준 전압(Vref)으로 출력시킨다.
여기서, 제 3 신호(VS<0>)는 제 3 앤모스 트랜지스터(NM3)로, 제 2 신호(VS<1>)는 제 4 앤모스 트랜지스터(NM4)로, 제 1 신호(VS<2>)는 제 5 앤모스 트랜지스터(NM5)로, 제 3 신호(VS<3>)는 제 6 앤모스 트랜지스터(NM6)로 들어가 해당 앤모스 트랜지스터의 스위칭을 한다.
도 5는 기준 전압 발생 회로의 기준 전압 출력을 나타낸 도표이다.
도 5와 같이 각 노드(저항 R1과 R2 사이의 노드 N2, 저항 R2와 R3 사이의 노드 N3, 저항 R3과 R4 사이의 노드 N4, 저항 R4와 R5사이의 노드 N5)별 전압은 V0, V1, V2, V3 값을 가진다. 상기 노드별 전압은 외부 전원 전압(Vext)과 접지전압 사이의 저항에 의해 분배된 값이다. 또한, 각 노드별 전압은 해당 앤모스 트랜지스터가 온되었을 때 기준전압으로 출력된다.
여기서, V0은 i1*(R2+R3+R4+R5), V1은 i1*(R3+R4+R5), V2는 i1*(R4+R5), V3은 i1*R5이다.
노드별 전압이 외부 전원 전압(Vext)에 따라 선형으로 증가하다가, 외부 전원 전압(Vext)이 일정한 값을 넘게 되면, 일정치를 유지함을 볼 수 있다. 여기서처럼 일정치를 유지할 때 기준 전압을 출력한다.
그러나, 상기와 같은 종래의 기준 전압 발생 회로는 다음과 같은 문제점이 있다.
첫째로, 종래의 기준 전압 발생 회로의 퓨즈 제어부는 퓨즈 컷팅시에는 원하는 값으로 퓨즈 제어부의 출력신호를 제어할 수 없게되어, 예정한 기준 전압을 출력할 수 없었다. 결과적으로 잘못된 기준전압으로 잘못된 내부전원을 발생시켜, 반도체 내부 회로의 이상동작을 유발시킨다.
둘째로, 종래의 기준 전압 발생 회로의 기준 전압이 다양한 레벨로 발생하지 못해 내부 회로의 동작 전원을 가변할 때, 요구에 부응하지 못하였다. 따라서, 실제적으로 원하는 가변 테스트의 효과를 얻기 어려워, 가변 테스트 횟수가 늘수록 다른 기준 전압 발생 회로가 필요하였다.
본 발명은 상기와 같은 기술적 문제를 해결하기 위해 안출한 것으로, 패키지 레벨에서 내부 전원 조정이 가능하고 가변 가능 범위를 확장시켜 패키지 테스트의 효율성을 높일 수 있는 내부전원 발생회로를 제공하는 데 그 목적이 있다.
도 1은 일반적인 내부 전원 발생 회로의 블락도
도 2는 종래의 기준 전압 발생회로
도 3은 도 2의 기준 전압 발생회로의 퓨즈 제어부의 동작을 나타내는 타이밍도
도 4는 도 3에 따른 진리표
도 5는 도 2의 기준 전압 출력의 결과를 나타낸 도표
도 6은 본 발명의 기준 전압 발생 회로의 퓨즈 제어부
도 7은 도 6의 동작을 나타낸 타이밍도
도 8은 도 7에 따른 진리표
도 9는 본 발명의 4레벨 기준 전압 발생 회로의 기준 전압 발생부
도 10은 도 9의 기준 전압 출력의 결과를 나타낸 도표
도 11은 본 발명의 일 실시례인 2 비트 신호로 구동되는 기준 전압 발생 회로
도면의 주요 부분에 대한 부호 설명
100 : 트리밍 제어부 200 : 기준 전압 발생부
11 : 퓨즈 제어부 12 : 디코더
상기와 같은 목적을 달성하기 위한 본 발명의 기준 전압 발생 회로는 퓨즈의 컷팅 여부와 관계없이 외부의 테스트 셋팅 신호를 인가하여 트리밍 제어 신호와 리셋 신호를 받아 원하는 신호를 출력하는 n 개의 퓨즈 제어부와, 상기 퓨즈 제어부의 n 개의 출력 신호를 받아 2n개의 출력 신호로 디코딩하는 디코더와, 상기 디코더에서 나온 2n개의 전압 신호와 상기 테스트 셋팅 신호와 테스트 셋팅 신호를 1클럭 지연하여 반전시킨 신호인 테스트 로우 신호에 의해 2n레벨의 전압을 기준전압으로 출력시킬 수 있는 2n레벨 기준 전압 발생부를 포함하여 구성되어 있음을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 동작을 설명하면 다음과 같다.
도 6은 본 발명 기준 전압 발생 회로의 퓨즈 제어부를 나타낸 회로이다.
퓨즈 제어부는 트리밍 제어 신호의 개수에 따라 개수를 달리한다. 즉, 트리밍 제어 신호가 n 개로 구성되면, 퓨즈 제어부도 n 개로 구성된다.
각각의 퓨즈 제어부는 도 6과 같이, 외부 전원 전압과 접지 전압 사이에 직렬로 연결된, 트리밍 제어 신호에 의해 제어되는 제 1 피모스 트랜지스터(PM1)와, 퓨즈(FUSE)와, 제 1 앤모스 트랜지스터(NM1)와, 퓨즈(FUSE)와 제 1 앤모스 트랜지스터(NM1) 사이의 제 1노드(N1)에 상기 제 1노드 전압 신호를 반전시키는 제 1인버터(IV1)와, 상기 제 1 인버터(IV1)의 출력(Si)을 다시 반전시키고 인버터 순환 구조를 취하여 제 1노드 전압 신호를 유지시키는 제 2 인버터(IV2)와, 상기 제 1 앤모스 트랜지스터(NM1)와 퓨즈(FUSE)간의 제 2노드(N2)와 상기 제 1노드(N1) 사이에 테스트 셋팅 신호(TSET)에 의해 제어되는 제 2피모스 트랜지스터(PM2)를 포함하여구성함을 특징으로 한다.
도 6과 같은, 퓨즈 제어부는 종래의 퓨즈 제어부(도 2의 11 참조)에 테스트 셋팅 신호(TSET)에 의해 제어되는 제 2 피모스 트랜지스터(PM2)가 추가되어, 퓨즈가 끊어지든, 끊어지지 않든 상관없이 일정한 출력신호(Si)를 디코더에 내보낸다.
상기 테스트 셋팅 신호(TSET)는 외부에서 패키지 상태에서 기준 전압 트리밍을 위해 새로이 인가한 신호다. 이 신호 추가 입력을 위해 상기 제 2 피모스 트랜지스터(PM2)를 추가한 것이다.
도 6과 같은 퓨즈 제어부는 세밀한 트리밍(trimming)을 위해 원하는 수만큼 설계가 가능하다. n 개의 퓨즈 제어부를 설계하였다면, n 개의 출력 신호가 나오며, 상기 출력 신호는 디코더를 통해 2n개의 출력으로 나오게 된다.
도 6의 퓨즈 제어부의 동작을 도 7과 도 8을 통해 설명한다.
도 7은 도 6 퓨즈 제어부의 동작을 나타낸 타이밍도이다.
도 8은 도 6의 결과를 나타낸 진리표이다.
도 7과 같이, 테스트 셋팅 신호(TSET)가 "HIGH"에서 기준 전압(Vref) 변경을 위해 "LOW"로 인가할 때, 최초 리셋 신호(RESET)가 들어오면, 도 6 퓨즈 제어부의 제 1 앤모스 트랜지스터(NM1)가 온되어, 출력 신호(Si)는 리셋신호(RESET)와 1 클럭 동기 반응을 한다. 다음 리셋 신호(RESET)부터는 트리밍 제어 신호(TCi)와 동기 반응하게 된다. 이때, 출력신호(Si)는 인버터(IV2)를 거쳐 나오게 되므로, 지연성분을 갖게 되어 리셋 신호(RESET)보다 일정시간 지연된 형태를 갖는다.
도 8과 같이, 크게 테스트 신호가 "HIGH" 일 때와, "LOW" 일 때를 나누어 설명한다.
첫째로, 테스트 셋팅 신호가 "HIGH" 일 때, 상기 제 2 피모스 트랜지스터는 오프(OFF) 동작하여, 상기 퓨즈 제어부는 제 2 피모스가 없는 종래의 퓨즈 제어부와 마찬가지로 동작한다.
즉, 종래의 퓨즈 제어부와 같이, 리셋 신호(RESET)와 트리밍 제어 신호(TCi)에 의해 출력 신호(Si)를 내보낸다. 출력 신호(Si)는 상기 인버터(IV2)에 의해 지연 성분을 갖는다. 또한, 상기 리셋 신호(RESET)가 상기하기까지는 출력 신호(Si)는 불안정한 값을 갖게된다.
퓨즈(FUSE)가 컷팅되었을 때는, 퓨즈(FUSE)와 제 1 앤모스 트랜지스터(NM1) 사이의 노드 N1이 접지 전압을 갖게 되어, 리셋 신호(RESET)가 들어온 이후부터는 퓨즈 제어부의 출력 신호(Si)는 "HIGH" 신호를 유지한다.
퓨즈(FUSE)가 컷팅되지 않았을 때는, 트리밍 제어 신호(TCi)가 "LOW"이면, 피모스 트랜지스터(PM1)는 온(ON)되어 노드 N1 전압은 외부 전원 전압(Vext)값을 갖게 된다. 따라서, 퓨즈 제어부의 출력 신호(Si)는 리셋 신호(RESET)의 값과 일치하여 나온다. 트리밍 제어 신호(TCi)가 "HIGH" 이면, 피모스 트랜지스터(PM1)가 오프(OFF)되어 상기 퓨즈(FUSE) 컷팅시와 마찬가지로 외부 전원 전압(Vext)이 차단된 결과가 된다. 따라서, 트리밍 제어 신호(TCi) "HIGH"이면, 리셋 신호가 들어온 이후부터는 퓨즈 제어부의 출력 신호(Si)는 "HIGH" 신호값을 유지한다.
둘째로, 테스트 셋팅 신호가 "LOW" 일 때 제 2 피모스 트랜지스터(PM2)는온(ON)되어 퓨즈(FUSE) 컷팅 여부와는 관계없이, 출력신호(Si)를 내보낸다. 일반적으로 테스트 셋팅 신호(TSET)는 상기 제 2 피모스 트랜지스터(PM2)가 오프(OFF) 상태로 유지되는 "HIGH" 상태가 입력되어있으며, 원하는 출력을 얻기 위해 기준 전압(Vref) 변경이 필요할 때 상기 제 2 피모스 트랜지스터(PM2)를 온(ON)시킬 수 있는 "LOW"를 입력한다.
리셋 신호(RESET)가 처음 상기됨에 맞추어, 리셋 신호(RESET)에 상기 인버터(IV2)에 의한 지연성분을 가지며, 동기 반응으로 1클럭하고, 이후 리셋 신호(RESET)가 다시 상기된 후부터는, 트리밍 제어 신호값(TCi)과 동기 반응을 한다.
즉, 퓨즈 컷팅 여부에 관계없이 트리밍 제어 신호(TCi)가 "LOW"이면, 신호(Si)도 "LOW"를 출력하고, 트리밍 제어 신호(TCi)가 "HIGH"이면, 출력 신호(Si)는 "HIGH"를 출력한다.
본 발명의 기준 전압 발생회로의 퓨즈 제어부는 테스트 셋팅 신호(TSET)를 "LOW"로 인가하여 퓨즈 컷팅 여부와 상관없이 입력한 트리밍 제어 신호(TCi) 그대로 퓨즈 제어부 출력 신호(Si)를 얻는 것을 목적으로 한다. 따라서, 원하는 기준 전압(Vref)이 있을 때, 상기 트리밍 제어 신호(TCi)를 조정하여 원하는 기준 전압 출력(Vref)을 얻을 수 있다.
상기와 같은 구성을 취한 n 개의 퓨즈 제어부의 n 개의 출력 신호(Si) 는 디코더에서 디코딩을 수행하여 2n개의 전압 신호를 2n레벨 기준 전압 발생부로 보낸다.
2n레벨 기준 전압 발생부는, 정전류원을 외부 전압에 복수개 병렬 연결하여 전체적인 기준 전압 출력을 조절할 수 있는 전압 인가부와, 상기 디코더에서 나온 2n개의 신호에 의해 제어되며, 전압 인가부의 전압을 기준 전압으로 출력시키는 2n개의 앤모스 트랜지스터로 이루어진 스위칭부와, 상기 전압 인가부에서 나온 전압을 분압하여 스위칭부의 해당 노드에 연결된 앤모스 트랜지스터에 보내는 2n개의 저항으로 이루어진 분압부와, 상기 분압부 말단과 접지전압 사이에, 상기 테스트 로우 신호에 의해 제어되는 피모스 트랜지스터와 병렬로 연결되는 저항들의 연결여부로 기준전압의 전체적인 출력을 조절하는 선택 저항부를 포함하여 구성된다.
통상적으로 쓰이는 2비트 트리밍 제어 신호가 퓨즈 제어부에 들어왔다고 가정하여 설명하면, 상기 디코더는 2개의 출력신호(S0, S1)를 받아 4개의 신호(VS0 ,VS1, VS2, VS3)를 기준 전압 발생부로 보낸다.
퓨즈 제어부의 출력신호 S1이 "LOW", S0이 "LOW"일 때, VS2를, S1이 "LOW", S0이 "HIGH"일 때, VS1을, S1이 "HIGH", S0이 "LOW" 일 때, VS0을, S1이 "HIGH", S0이 "HIGH"일 때는 VS3을 디코더에서 출력한다. 이와 같은 출력 선택은 일반적인 2비트 트리밍 제어 신호로 구동되는 기준 전압 발생 회로에서 채택하고 있다.
상기 디코더의 출력 제 1 신호(VS<2>), 제 2 신호(VS<1>), 제 3 신호(VS<0>), 제 4 신호(VS<3>)는 기준 전압 발생부의 각 앤모스 트랜지스터로 들어가 기준 전압(Vref)을 차등적으로 발생시킨다.
도 9는 본 발명의 기준 전압 발생부를 나타낸 회로이다.
도 9와 같이, 4레벨 기준 전압 발생부는, 입력 신호를 내보내는 디코더가 2입력 4출력의 디코더일 때, 상기 4개의 출력신호에 의해 제어되며, 공통으로 기준 전압을 출력하는 제 2,3,4,5 앤모스 트랜지스터(NM2, NM3, NM4, NM5)와, 외부 전원 전압(Vext)에서 접지 방향(VSS)으로 병렬로 연결한 제 1 정전류원(i1), 제 2 정전류원(i2)과, 제 2 정전류원(i2) 하부에 직렬로 연결한, 테스트 셋팅 신호(TSET)에 의해 제어되는 제 3 피모스 트랜지스터(PM3)와, 상기 제 1 정전류원(i1)과 외부 전원(Vext)과 상기 각 앤모스 트랜지스터(NM2, NM3, NM4, NM5) 의 소스단과의 사이에 차례로 연결된 저항 (R1, R2, R3, R4, R51, R52, R53)과, 상기 테스트 셋팅 신호(TSET)를 1클럭 지연하여 반전시킨 테스트 로우 신호(TLOW)를 출력하는 제 3 인버터(IV3)와, 상기 저항 R52에 병렬로 연결되고, 상기 테스트 로우 신호(TLOW)에 의해 제어되는 제 6 앤모스 트랜지스터(NM6)와, 상기 저항 R53에 병렬로 연결되고, 상기 테스트 로우 신호(TLOW)에 의해 제어되는 제 7 앤모스 트랜지스터(NM7)를 포함하여 구성됨을 특징으로 한다.
도 2와 같은 종래의 내부 전원 발생회로의 기준 전압 발생부와 비교할 때 본 발명의 기준 전압 발생부는 도 9와 같이 제 2 정전류원(i2)을 추가하고, 제 2 정전류원(i2)에 직렬로 피모스 트랜지스터(PM3)를 연결하고, 저항 R5의 연결을 달리 구성하였다.
상기 제 2 정전류원(i2)은 테스트 셋팅 신호(TSET)에 의해 연결 여부를 결정할 수 있다. 즉, 피모스 트랜지스터(PM3)이므로, 테스트 셋팅 신호(TSET)가 "HIGH"일 때는 제 3 피모스 트랜지스터(PM3)가 오프(OFF) 상태가 되고, 테스트 셋팅 신호(TSET)가 "LOW" 일 때는 제 3 피모스 트랜지스터(PM3)가 온 상태가 된다. 이로써, 기준 전압 발생부에서 출력하는 기준 전압(Vref)을 제 2 정전류원(i2)의 연결 여부에 따라 변경할 수 있다.
또한, 상기 기준 전압 발생부의 저항 R5의 연결을, 앤모스 트랜지스터 2개를 추가하여, 각각의 앤모스 트랜지스터(NM6, NM7)에 병렬로 연결되는 저항 2개(R52, R53)를 추가시켰다. 즉, 저항 R5는 R51, R52, R53으로 전환하였다.
저항은 원하는 출력을 위해 R1 내지 R53까지 원하는 값으로 조정이 가능하지만, 본 발명에서는 균일한 전압차를 출력하는 실시례를 위해, R1=R2=R3=R4로 하고, 상기 기준 전압을 일정 전압 이상으로 출력하기 위해 R4<R51<R52<R53으로 한다.
각각의 앤모스 트랜지스터는 테스트 로우 신호(TLOW)에 의해 제어되는 데, 상기 테스트 로우 신호(TLOW)는 테스트 셋팅 신호(TSET)를 1클럭 지연하여 반전시킨 파형이다.
상기 테스트 로우 신호가 "LOW" 일 때는 상기 저항 R52와 R53과 병렬로 연결된 제 6, 7 앤모스 트랜지스터(NM6, NM7)를 오프시키고, 상기 저항 R52와 R53이 직렬로 R51에 연결된 상태가 된다. 이 때, R51+R52+R53=R5로 한다.
또한, 상기 테스트 로우 신호가 "HIGH" 일 때는 제 6, 7 앤모스 트랜지스터(NM6, NM7)가 온이 되어 상기 저항 R52와 R53은 쇼트 상태가 되어 R51이 접지 전압과 연결된 상태가 된다. 이 때 R5= R51로 한다.
도 10은 본 발명의 내부 전원 발생회로의 기준전압 발생부에서 디코더의 전압 신호 입력에 따른 기준 전압의 변화를 나타낸 도표이다.
도 10과 같이, 상기 기준 전압 발생부의 입력 신호는 테스트 셋팅 신호(TSET)와, 테스트 로우 신호(TLOW)이다.
따라서, 상기 신호 입력은 4가지 경우의 수를 가지며 변화한다.
이 때, 각각의 앤모스 트랜지스터(NM2, NM3, NM4, NM5)에서 나오는 기준 전압(Vref)을 차례로 V0, V1, V2, V3이라 한다
첫째, 상기 테스트 셋팅 신호(TSET)는 아무런 입력 신호 변화가 없을 때는 "HIGH" 상태로 유지되어 있다. 이때는 테스트 로우 신호(TLOW)는 "LOW"를 유지한다.
위와 같이 테스트 셋팅 신호(TSET)는 "HIGH" 이며, 테스트 로우 신호(TLOW)는 "LOW" 일 때는, 상기 제 3 피모스 트랜지스터(PM3)는 오프가 되어 정전류원 i2가 연결되지 않은 것과 마찬가지이다. 이때의 기준 전압은, 제 3 신호(VS<2>)가 들어올 때(상기 제 2 앤모스 트랜지스터(NM2)가 온될 때)는 V0(=i1*(R2+R3+R4+R5))을 출력하며, 제 2 신호(VS<1>)가 들어올 때(상기 제 3 앤모스 트랜지스터(NM3)가 온될 때)는 V1(=i1*(R3+R4+R5))을 출력하고, 제 1 신호(VS<0>)가 들어올 때(상기 제 4 앤모스 트랜지스터가 온될 때)는 V2(=i1*(R4+R5))를 출력하고, 제 4 신호(VS<3>)가 들어올 때(상기 제 5 앤모스 트랜지스터가 온될 때)는 V3(=i1*R5)을 출력한다. V0, V1, V2, V3 각각의 전압차(△Va)는 저항 R1내지 R4를 같은 값을 썼기 때문에, i1*(R4+R5)-i1*R5=i1*R4의 값으로 같다.
둘째, 테스트 셋팅 신호(TSET)를 "LOW"로 변동할 때, 즉, 상기 퓨즈 제어부(도 6)의 전압 트리밍을 위해 테스트 셋팅 신호(TSET)를 변동(테스트 셋팅 신호를 상기 기준 전압 발생부와 퓨즈 제어부가 공유하여 쓴다.)할 때는, 상기 제 2 정전류원(i2)가 연결된 제 3 피모스 트랜지스터(PM3)가 온 상태가 되어, 제 2 정전류원(i2)가 기존의 정전류원 i1과 함께 저항단(R1 내지 R53)에 입력되어 기준 전압(Vref)을 발생시킨다.
이 때 테스트 로우 신호(TLOW)는 1 클럭 지연 상태이므로 아직 "LOW" 신호를 유지하고 있다. 따라서, 앤모스 트랜지스터(NM6, NM7)는 오프 상태이다.
여기서 기준 전압 출력을 살펴보면, 제 3 신호(VS<2>)가 들어올 때(상기 제 2 앤모스 트랜지스터(NM2)가 온될 때)는 V0(=(i1+i2)*(R2+R3+R4+R5))이며, 제 2 신호(VS<1>)가 들어올 때(상기 제 3 앤모스 트랜지스터(NM3)가 온될 때)는 V1(=(i1+i2)*(R3+R4+R5))이고, 제 1 신호(VS<0>)가 들어올 때(상기 제 4 앤모스 트랜지스터(NM4)가 온될 때)는 V2(=(i1+i2)*(R4+R5))이고, 제 4 신호(VS<3>)가 들어올 때(상기 제 5 앤모스 트랜지스터(NM5)가 온될 때)는 V3(=(i1+i2)*R5)이다. 이 때 각각의 전압차(△Vb)는 (i1+i2)*R4이다.
셋째, 상기 테스트 셋팅 신호(TSET)를 "LOW" 상태로 일정시간 유지시키게 되면, 테스트 로우 신호(TLOW)는 1 클럭 지연 후에는 "HIGH" 상태로 상기하게 된다.
여기서 기준 전압 출력을 살펴보면, 제 3 신호(VS<2>)가 들어올 때(상기 제 2 앤모스 트랜지스터가 온될 때)는 V0(=(i1+i2)*(R2+R3+R4+R5))이며, 제 2 신호(VS<1>)가 들어올 때(상기 제 3 앤모스 트랜지스터가 온될 때)는V1(=(i1+i2)*(R3+R4+R5))이고, 제 1 신호(VS<0>)가 들어올 때(상기 제 4 앤모스 트랜지스터가 온될 때)는 V2(=(i1+i2)*(R4+R5))이고, 제 4 신호(VS<3>)가 들어올 때(상기 제 5 앤모스 트랜지스터가 온될 때)는 V3(=(i1+i2)*R5)이다. 이 때 R5는 R51이다.
R51은 R52나 R53보다 작으므로, 상기 테스트 셋팅 신호(TSET)가 "LOW" 상기 테스트 로우 신호(TLOW)가 "HIGH" 일 때는 기준 전압(Vref) 출력은 첫째와 셋째의 기준 전압(Vref) 출력보다 작게 나온다. 이때 각각의 전압차(△Vc)는 (i1+i2)*R4이다. 상기 두 번째 경우와 전압차가 같다(△Vb=△Vc).
넷째, 상기 테스트 셋팅 신호(TSET)를 "LOW" 상태에서 기준 전압 유지를 위해 "HIGH"로 상기시키면, 테스트 로우 신호(TLOW)는 1 클럭 지연 전까지는 "HIGH" 상태를 유지한다.
여기서는 첫째 경우와 마찬가지로 제 2 정전류원(i2)이 인가된 제 3 피모스 트랜지스터(PM3)가 오프되어, 제 1 정전류원(i1)만이 저항단에 입력된다.
이때의 기준 전압 출력을 살펴보면, 제 3 신호(VS<2>)가 들어올 때(상기 제 2 앤모스 트랜지스터가 온될 때)는 V0(=i1*(R2+R3+R4+R5))이며, 제 2 신호(VS<1>)가 들어올 때(상기 제 3 앤모스 트랜지스터가 온될 때)는 V1(=i1*(R3+R4+R5))이고, 제 1신호(VS<0>)가 들어올 때(상기 제 4 앤모스 트랜지스터가 온될 때)는 V2(=i1*(R4+R5))이고, 제 4 신호(VS<3>)가 들어올 때(상기 제 5 앤모스 트랜지스터가 온될 때)는 V3(=i1*R5)이다. 이 때 전압차(△Vd)는 i1*R4이다. 상기 첫 번째 경우와 전압차가 같다(△Va=△Vd).
이번 경우는 상기 첫째, 둘째, 셋째의 경우보다 기준 전압 출력이 작게 된다.
본 발명의 기준 전압 발생부는 퓨즈 제어부의 테스트 셋팅 신호(TSET)를 공유하여 쓰는 데, 실제로 기준 전압의 다양한 발생을 위해 상기 테스트 셋팅 신호(TSET)를 별도로 여러 개 사용할 수 있다. 또한, 상기 접지되는 저항단에 여러 개의 트랜지스터를 연결하여 기준 전압 발생을 달리할 수 있다.
도 11은 본 발명의 일 실시례인 2비트 트리밍 제어 신호로 구동되는 기준 전압 발생 회로이다.
종래의 기준 전압 발생 회로에 도 6과 같이 기준 전압 발생 회로와, 도 9와 같이 기준 전압 발생부를 달리 구성한 것이다.
첫째로, 본 발명의 기준 전압 발생 회로는 패키지 상태에서 공정 변화에 따라, 기준 전압을 변경하여, 내부 회로를 통해 먼저 측정한 내부 전압과, 실제로 출력될 전압값이 달라질 때를 대비해, 외부 회로에서 테스트를 실시하여 기준 전압을 원래의 값으로 변경시킬 수 있다.
둘째로, 종래의 기준 전압 발생 회로에서 임의적으로 조절할 수 없었던 퓨즈 컷팅 문제를 테스트 신호를 인가하여 퓨즈 컷팅과 관계없이 안정한 기준 전압을 출력시킬 수 있게 하여, 회로의 안정성과 효율성을 높일 수 있다.
셋째로, 내부 회로 출력 전압의 변동이 있을 때, 이에 호응하여 기준 전압 신호를 변동시킬 수 있는 테스트 신호 입력을 하여 원하는 값으로 기준 전압을 다양하게 출력할 수 있다. 이는 반도체 소자 하나당 여러번의 테스트가 가능하여 가격을 내릴 수 있는 이점이 있다.
넷째로, 본 발명의 기준 전압 발생 회로는 트리밍 제어 신호의 개수에 따라 다양한 레벨의 기준 전압을 출력할 수 있다. 또한, 외부 전압에 다수의 정전류를 인가하여 일부 정전류를 선택하여 전체적인 출력 수위를 조절할 수 있다. 분압부와 접지 전압 사이에도 트랜지스터와 병렬로 연결된 저항을 연결하여, 상기 트랜지스터 스위칭 여부에 따라 상기 정전류 선택 인가의 효과와 같이 전체적인 출력 수위를 조절할 수 있다. 이로써 기준 전압 출력을 다양한 형태로 발생시켜 내부 전원에 대한 외부 프로그래밍이 가능하게 된다.

Claims (3)

  1. 퓨즈의 컷팅 여부와 관계없이 외부의 테스트 셋팅 신호를 인가하여 트리밍 제어 신호와 리셋 신호를 받아 원하는 신호를 출력하는 n 개의 퓨즈 제어부와,
    상기 퓨즈 제어부의 n 개의 출력 신호를 받아 2n개의 전압 신호로 디코딩하는 디코더와,
    상기 디코더에서 나온 전압 신호와, 상기 테스트 셋팅 신호와, 테스트 셋팅 신호를 1클럭 지연하여 반전시킨 신호인 테스트 로우 신호에 의해 2n레벨의 전압을 기준전압으로 출력시킬 수 있는 2n레벨 기준 전압 발생부를 포함하여 구성되어 있음을 특징으로 하는 기준 전압 발생 회로.
  2. 제 1항에 있어서,
    상기 n 개의 퓨즈 제어부는 같은 구성을 취하고 있으며,
    제 1 퓨즈 제어부는,
    외부 전원 전압과 접지 전압 사이에 직렬로 연결된, 트리밍 제어 신호에 의해 제어되는 제 1 피모스 트랜지스터와, 퓨즈와, 제 1 앤모스 트랜지스터와,
    퓨즈와 제 1 앤모스 트랜지스터 사이의 제 1노드에 상기 제 1노드 전압 신호를 반전시키는 제 1인버터와,
    상기 제 1 인버터의 출력을 다시 반전시키고 인버터 순환 구조를 취하여, 제1노드 전압 신호를 유지시키는 제 2 인버터와,
    상기 제 1 앤모스 트랜지스터와 퓨즈간의 제 2노드와 상기 제 1노드 사이에 외부에서 인가한 테스트 셋팅 신호에 의해 제어되는 제 2 피모스 트랜지스터를 포함하여 구성됨을 특징으로 하는 기준 전압 발생 회로.
  3. 제 1항에 있어서,
    상기 2n레벨 기준 전압 발생부는,
    정전류원을 외부 전압에 복수개 병렬 연결하여 전체적인 기준 전압 출력을 조절할 수 있는 전압 인가부와,
    상기 디코더에서 나온 2n개의 신호에 의해 제어되며, 전압 인가부의 전압을 기준 전압으로 출력시키는 2n개의 앤모스 트랜지스터로 이루어진 스위칭부와,
    상기 전압 인가부에서 나온 전압을 분압하여 스위칭부의 해당 노드에 연결된 앤모스 트랜지스터에 보내는 2n개의 저항으로 이루어진 분압부와,
    상기 분압부 말단과 접지전압 사이에, 상기 테스트 로우 신호에 의해 제어되는 피모스 트랜지스터와 병렬로 연결되는 저항들의 연결여부로 기준전압의 전체적인 출력을 조절하는 선택 저항부를 포함하여 구성됨을 특징으로 하는 기준 전압 발생 회로.
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