KR100546271B1 - 반도체 장치 - Google Patents

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Abstract

복수의 입출력 인터페이스 모드들을 구비하는 반도체 장치에 있어서, 모드 설정부, 복수의 메모리 셀 어레이들, 데이터 출력 버퍼, 및 클럭 버퍼 회로를 구비하는 반도체 장치가 개시되어 있다. 모드 설정부는 사용자의 필요에 따라 복수의 입출력 인터페이스 모드들 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 복수의 인터페이스 모드 제어 신호들을 발생한다. 복수의 메모리 셀 어레이들은 각각, 다수의 메모리 셀들을 구비한다. 데이터 출력 버퍼는 메모리 셀들에서 독출된 데이터를 외부로 전달하기 위한 것이다. 클럭 버퍼 회로는 복수의 인터페이스 모드 제어 신호들에 의해서 제어되어, 이에 따라 복수의 인터페이스 모드들에 대하여 설정되어 있는 복수의 경로들 중에서 해당되는 경로를 통하여 내부 클럭을 발생하여 출력한다. 본 발명에 의하면, 사용자의 필요에 따라 인터페이스 모드 제어 신호에 의해 해당되는 인터페이스 모드를 설정하여 이에 따라 적당한 주기를 가지는 내부 클럭을 발생하여 데이터 출력 버퍼를 제어하므로 인터페이스 모드들에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변되는 효과를 가진다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로서, 특히 입출력 인터페이스(Interface) 방식에 따라 클럭 엑세스(Access) 시간을 제어할 수 있도록 구성되어 있는 반도체 장치에 관한 것이다.
도 1은 반도체 장치에 있어서 클럭 엑세스 시간에 대한 타이밍도를 나타내고 있다. 여기서, 참조 부호, tSAC는 시스템 클럭(system Clock, 이하 클럭)에 대한 출력 데이터 지연 시간을 나타내고, 참조 부호, tOH는 클럭(CLK)에 대한 출력 데이터 홀딩 시간을 나타낸다. 그리고 참조 부호, PCLK는 클럭(CLK)에 동기하는 내부 클럭 신호를 나타내고 있고, 참조 부호, DOUT는 출력 데이터 신호를 나타내고 있다.
도 1을 참조하여 동기식 반도체 메모리 장치에 있어서 지연 시간들(tSAC,tOH)의 요건에 대하여 설명하면 아래와 같다.
클럭(CLK)에 동기되어 고속으로 데이터를 입출력하는 동기식 반도체 메모리 장치에 있어서는 동작 주파수를 증가함에 있어 주된 제약 요소는 클럭(CLK)에 대한 출력 데이터(DOUT) 지연 시간(tSAC)이다. 즉, 클럭(CLK) 라이징(Rising) 에지(Edge)에서 동기식 반도체 메모리 장치가 출력 데이터(DOUT)를 패치(Fetch)하기 위해서는 이전 클럭(CLK) 라이징 에지에서 데이터 버퍼(Buffer)가 출력 데이터(DOUT)를 구동하여야 한다. 이 때, 데이터 버퍼가 출력 데이터(DOUT)를 구동하기까지의 지연시간(tSAC)이 너무 길어 다음 클럭(CLK) 라이징 에지까지 출력 데이터(DOUT)가 준비되지 못하게 되는 경우에는 오동작이 발생하게 된다. 또한 데이터 버퍼가 출력 데이터(DOUT)를 구동하기까지의 지연시간(tSAC)이 적당하여 다음 클럭(CLK) 라이징 에지까지 출력 데이터(DOUT)가 준비되어 있는 경우라도 안전한 출력 데이터(DOUT)의 패치 구간을 보장하기 위하여 클럭(CLK) 라이징 에지로부터 출력 데이터(DOUT)를 홀딩(Holding)하는데 필요한 지연 시간(tOH)이 충분하게 보장되어야 한다. 이는 지연 시간(tSAC)동안 발생된 출력 데이터(DOUT)의 레벨이 일정 시간 유지된 후에 다음 클럭(CLK)에 의한 다음 출력 데이터(DOUT) 출력 을 위한 출력 데이터 홀딩 시간을 의미하며, 지연 시간(tOH)이 길수록 데이터 패치가 안정적이다.
동기식 반도체 메모리 장치는 입출력 인터페이스 방식에 따라 LVTTL(Low Voltage Transistor Transistor Logic) 모드(Mode)와 SSTL(Stub Series terminated Transceiver Logic) 모드로 나뉘어진다. LVTTL은 기존의 다이나믹 렌덤 엑세스 메모리 장치에 대하여 사용되어 온 것이고, SSTL은 동기식 다이나믹 렌덤 엑세스 메모리 장치에 대해서만 사용 가능한 것으로서 그 차이점들은 아래 표 1에 나타나 있는 것과 같다.
[표 1]
LVTTL SSTL
입력 레벨의 Vih/Vil 2.0V/0.8V VREF+0.2/VREF-0.2
출력 데이터 레벨VOH/VOL 2.4V/0.4V Vtt+0.8V/Vtt-0.8V
AC 측정 포인트 1.4V Vtt
VREF 시스템에서 인가하지 않음 시스템에서 인가
위의 표 1에서 나타나 있는 바와 같이, 첫째 SSTL에서는 외부에서 인가되는 신호들, 즉 클럭 신호(CLK), 어드레스 신호(ADDRESS), 로 어드레스 스트로우브 신호(RASB), 및 칼럼 어드레스 스트로우브 신호(CASB)에 연결된 칩 내부의 입력 버퍼(Input Buffer)에서 사용되는 내부 기준 전압(VREF: Reference Voltage)을 외부 시스템에서 인가해야 한다. 둘째, 외부에서 인가되는 신호들의 스윙(Swing) 폭, 즉 입력 레벨(Input Level)이 LVTTL과 SSTL이 서로 다르다. 예를 들면, LVTTL은 입력 레벨의 Vih/Vil이 2.0V/0.8V이나 SSTL의 경우 입력 버퍼의 기준 전압(VREF)의 레벨을 기준으로 Vih/Vil이 VREF+0.2/VREF-0.2로 그 스윙 폭이 좁다. 셋째, 메모리 소자에 입력되어 있는 정보를 출력시킬 때, 출력된 정보가 데이터 "1" 인지 데이터 "0" 인지를 외부 시스템에서 감지할 수 있는 출력 데이터의 전압 레벨, 즉 VOH/VOL의 레벨이 서로 다르다. 예를 들면, LVTTL의 경우, VOH/VOL이 직류 전압 레벨에서는 2.4V/0.4V이고 교류 전압 레벨의 측정 포인트(Measure Point)는 1.4V이다. 그러나, SSTL의 경우, VOH/VOL이 직류 전압 레벨에서는 터미널 전압(Vtt: Terminal Voltage)을 기준으로 Vtt+0.8V/Vtt-0.8이고 교류 전압 레벨의 측정 포인트(Measure Point)는 터미널 전압 레벨이다.
이와 같이 SSTL은 동기식 반도체 메모리 장치에 적용될 때의 성능(Performance)을 향상시키기 위하여 LVTTL과는 다르게 구성되어 있다. 따라서 동기식 다이나믹 렌덤 엑세스 메모리 장치 역시 시스템에서 사용될 때에 인터페이스에 따라서 일부 내부 회로의 동작을 다르게 해야한다.
일반적으로 동기식 반도체 메모리 장치를 설계함에 있어서, LVTTL 모드와 SSTL 모드를 동일 칩(Chip) 상에 옵션(Option)으로서 구현하고, 필요에 따라 모드를 변환시켜 사용하도록 한다. 모드의 전환 방식에는 마스크(Mask)를 따로 가져가는 마스크 옵션, 불량 셀 리페어(Repair) 시에 특정 모드 퓨즈를 단락하여 모드를 설정하는 퓨즈 옵션, 패키지(Package) 조립 시에 특정 패드(Pad)를 본딩 하여 모드를 설정하는 본딩 옵션, 또는 패키지의 특정 핀(pin)에 소정의 바이어스(Bias)를 인가하여 모드를 설정하는 핀 바이어스 옵션 등이 있다.
LVTTL 모드와 SSTL 모드는 사용되는 환경의 차이 및 성능(Performance)의 차이로 인하여 요구되는 지연 시간(tSAC)이 서로 다르다. 일반적으로 SSTL 모드에 대하여 요구되는 지연 시간(tSAC)이 줄어들게 된다. 예를 들면, 100MHz로 동작하는 LVTTL 모드에서 지연 시간(tSAC)으로서 6ns가 요구된다면, SSTL 모드에서는 143MHz 혹은 그 이상의 200MHz로 동작하면서 5ns 이하의 지연 시간(tSAC)이 요구되어 진다. 따라서 사용자의 요구에 대응하는 자유로운 모드의 전환이 손쉽게 가능하게 되려면 동일한 칩에서 두 개의 모드가 옵션으로 준비되어야 함은 물론 선택된 모드에 따라 지연 시간(tSAC)이 가변적이어야 한다. 모드의 전환이 마스크 옵션에 의해서 이루어지는 경우에는 이러한 모드에 따른 지연 시간(tSAC)의 조정이 용이하다. 그러나, 모드의 전환이 퓨즈 옵션, 본딩 옵션, 및 핀 바이어스 옵션에 의해서 이루어지는 경우에는, 단일의 지연 경로를 구비하는 종래의 동기식 반도체 메모리 장치에 있어서는 지연 시간(tSAC)의 조정이 불가능하여 모드에 따라 오동작을 유발하는 문제가 있다.
도 2는 종래의 동기식 반도체 메모리 장치에 있어서 지연 시간(tSAC)을 제어하는 내부 클럭(PCLK)을 발생시키는 클럭 버퍼 회로의 회로도를 나타내고 있다.
도 2를 참조하면, 종래의 동기식 반도체 메모리 장치에 있어서 지연 시간(tSAC)을 제어하는 내부 클럭(PCLK)을 발생시키는 클럭 버퍼 회로는 제어부(210), 구동부(220), 및 지연부(230)를 구비한다.
제어부(210)는 버퍼 제어 신호(CON)에 따라 클럭 버퍼 회로의 동작을 제어한다.
제어부(210)는 트랜지스터들(QP1,QN1)로써 구성되어 있다.
트랜지스터(QP1)는 전원 단자(VDD)와 구동부(220) 사이에 접속되어 있으며 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.
트랜지스터(QN1)는 구동부(220)와 접지 단자(GND) 사이에 접속되어 있으며 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.
구동부(220)는 클럭 신호(CLK)를 입력하여 이의 라이징 에지를 감지하여 구동한다.
구동부(220)는 트랜지스터들(QP2,QP3,QN2,QN3), 및 저항부(222)로써 구성되어 있다.
트랜지스터(QP2)는 소오스 단자가 제어부(210)를 구성하고 있는 트랜지스터(QP1)의 드레인 단자에 접속되어 있으며, 드레인 단자에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.
트랜지스터(QP3)는 소오스 단자가 제어부(210)를 구성하고 있는 트랜지스터(QP1)의 드레인 단자에 접속되어 있으며, 트랜지스터(QP2)의 드레인 단자에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.
트랜지스터(QN2)는 트랜지스터(QP2)의 드레인 단자와 저항부(222)의 한 단자 사이에 접속되어 있으며, 기준 전압(VREF)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.
트랜지스터(QN3)는 트랜지스터(QP3)의 드레인 단자와 저항부(222)의 한 단자 사이에 접속되어 있으며, 클럭 신호(CLK)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.
저항부(222)는 트랜지스터들(QN2,QN3)의 소오스 단자들과 접지 단자(GND) 사이에 접속되어 있다.
지연부(230)는 트랜지스터(QP3)의 드레인 단자로부터 출력되는 신호를 입력하여 이를 소정 기간 지연하여 내부 클럭(PCLK)으로서 출력한다.
도 2에 나타내고 있는 바와 같이, 종래의 지연 시간(tSAC)을 제어하는 내부 클럭(PCLK)을 발생시키는 클럭 버퍼 회로는 외부로부터 클럭 신호(CLK)를 입력하여 출력 데이터 버퍼의 데이터 입력을 제어하며 클럭 신호의 라이징 에지에 의해 소정 기간 지연되어 발생되는 내부 클럭 신호의 라이징 에지에서 출력 데이터 버퍼는 새로운 어드레스의 데이터를 입력하게 되고 이전 어드레스의 데이터에 의한 출력 데이터는 새로운 출력 데이터가 발생되면서 사라지게 된다.
이와 같이, 종래의 클럭 버퍼 회로는 입출력 인터페이스 모드 전환에 따른 속도 제어가 전혀 고려되지 않고 일정한 지연 시간(tSAC)을 가지게 된다. 즉 입출력 인터페이스 모드 전환에 따른 지연 시간(tSAC)의 변화가 불가능하다. 따라서, LVTTL 모드에서의 지연 시간(tSAC)이 그대로 SSTL 모드에서 사용되어 지는 경우에는 짧은 지연 시간(tSAC)의 마진을 확보할 수가 없으므로 생산성 감소를 감소해야 한다. 또한 지연 시간(tSAC)이 SSTL 모드를 기준으로 설정되어 있는 경우에는 LVTTL 모드에서 충분한 출력 데이터 홀딩 시간(tOH)에 대한 조건을 만족시키지 못하게 된다. 따라서 모드 변환을 고려하여 적당한 지연 시간(tSAC)의 설정이 힘들게 되는 문제점이 있다.
따라서, 본 발명의 목적은 마스크 옵션을 사용하지 않고 입출력 인터페이스 모드를 전환할 수 있도록 구성되어 있는 반도체 장치에 있어서 클럭 신호에 대한 출력 데이터 구동 지연 시간이 입출력 인터페이스 모드에 따라 가변되도록 구성되어 있는 반도체 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치는, 사용자의 필요에 따라 상기 복수의 입출력 인터페이스 모드들 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 복수의 인터페이스 모드 제어 신호들을 발생하는 모드 설정부; 각각 다수의 메모리 셀들을 구비하는 복수 개의 메모리 셀 어레이; 내부 클럭에 의해 제어되어 상기 메모리 셀에서 독출된 데이터를 외부로 전달하기 위한 데이터 출력 버퍼; 및 상기 복수의 인터페이스 모드 제어 신호들에 의해서 제어되어, 이에 따라 상기 복수의 인터페이스 모드들에 대하여 설정되어 있는 복수의 경로들 중에서 해당되는 경로를 통하여 상기 내부 클럭을 발생하여 출력하는 클럭 버퍼 회로를 구비하는 것을 특징으로 한다.
이어서 첨부한 도면들을 참조하여 본 발명의 실시예들에 대하여 자세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록도를 나타내고 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 모드 설정부(310), 메모리 셀 어레이들(322 내지 340), 데이터 출력 버퍼(350), 및 클럭 버퍼 회로(360)를 구비한다.
모드 설정부(310)는 사용자의 필요에 따라 입출력 인터페이스 모드들(MINT1 내지 MINTn) 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 인터페이스 모드 제어 신호들(PINT1 내지 PINTn)을 발생한다.
메모리 셀 어레이들(322 내지 340)은 각각 다수의 메모리 셀들을 구비한다.
데이터 출력 버퍼(350)는 내부 클럭(PCLK)에 의해서 제어되어 메모리 셀 어레이들(322 내지 340) 중에서 해당되는 메모리 셀 어레이로부터 독출되는 데이터를 외부로 전달한다.
클럭 버퍼 회로(360)는 인터페이스 모드 제어 신호들(PINT1 내지 PINTn)에 의해서 제어되어, 외부 클럭(CLK)을 입력하여 인터페이스 모드들(MINT1 내지 MINTn)에 대하여 설정되어 있는 경로들 중에서 해당되는 경로를 통하여 내부 클럭(PCLK)을 발생하여 출력한다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치는 인터페이스 모드들(MINT1 내지 MINTn)에 따라 적당한 주기를 가지는 내부 클럭(PCLK)을 발생하여 데이터 출력 버퍼(350)를 제어한다. 따라서 인터페이스 모드들(MINT1 내지 MINTn)에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변된다.
도 4는 본 발명의 다른 실시예에 따른, 입출력 인터페이스 모드들로서 LVTTL 모드와 SSTL 모드를 구비하는, 반도체 장치의 블록도를 나타내고 있다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른, 입출력 인터페이스 모드들로서 LVTTL 모드와 SSTL 모드를 구비하는, 반도체 장치는 모드 설정부(410), 메모리 셀 어레이들(422 내지 440), 데이터 출력 버퍼(450), 및 클럭 버퍼 회로(460)를 구비한다.
모드 설정부(410)는 사용자의 필요에 따라 입출력 인터페이스 모드들(LVTTL,SSTL) 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 인터페이스 모드 제어 신호(CONINT)를 발생한다.
여기서, 모드 설정부(410)는 반도체 장치를 사용하기 전에 사용자에 의해서 외부 어드레스의 조합에 의해 정하여지는 동작 모드에 따라 논리 레벨이 구분되는 인터페이스 모드 제어 신호(CONINT)를 발생하여 출력한다.
메모리 셀 어레이들(422 내지 440)은 각각 다수의 메모리 셀들을 구비한다.
데이터 출력 버퍼(450)는 내부 클럭(PCLK)에 의해서 제어되어 메모리 셀 어레이들(422 내지 440) 중에서 해당되는 메모리 셀 어레이로부터 독출되는 데이터를 외부로 전달한다.
클럭 버퍼 회로(460)는 인터페이스 모드 제어 신호(CONINT)에 의해서 제어되어, 외부 클럭(CLK)을 입력하여 인터페이스 모드들(LVTTL,SSTL)에 대하여 설정되어 있는 경로들 중에서 해당되는 경로를 통하여 내부 클럭(PCLK)을 발생하여 출력한다.
도 5는 도 4에 있어서 클럭 버퍼 회로(460)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 5를 참조하면, 도 4에 있어서 클럭 버퍼 회로(460)의 구체적인 일 실시예에 따른 회로는 제어부(520), 구동부(540), 및 지연부(560)를 구비한다.
제어부(520)는 버퍼 제어 신호(CON)에 따라 클럭 버퍼 회로(460)를 인에이블 시킨다.
제어부(520)는 트랜지스터들(522,524)로써 구성되어 있다.
트랜지스터(522)는 전원 단자(VDD)와 구동부(540) 사이에 접속되어 있으며 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있다. 즉, 트랜지스터(522)는 전원 단자(VDD)에 소오스 단자가 접속되어 있고, 구동부(540)에 드레인 단자가 접속되어 있으며, 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.
트랜지스터(524)는 구동부(540)와 접지 단자(GND) 사이에 접속되어 있으며 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있다. 즉, 트랜지스터(524)는 구동부(540)에 드레인 단자가 접속되어 있고, 접지 단자(GND)에 소오스 단자가 접속되어 있으며, 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.
구동부(540)는 외부 클럭(CLK)을 입력하고 이의 라이징 에지(Rising Edge)를 감지하여 구동한다.
구동부(540)는 전류 미러 회로(542), 트랜지스터들(546,548), 및 저항부(549)로써 구성되어 있다.
전류 미러 회로(542)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자에 입력 단자가 접속되어 있다.
전류 미러 회로(542)는 트랜지스터들(543,544)로써 구성되어 있다.
트랜지스터(543)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자와 전류 미러 회로(542)의 출력 단자(NOUT1) 사이에 접속되어 있으며, 출력 단자(NOUT1)에 의해서 게이팅 되어 있다. 트랜지스터(543)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자에 소오스 단자가 접속되어 있고, 전류 미러 회로(542)의 출력 단자(NOUT1)에 드레인 단자가 접속되어 있으며, 전류 미러 회로(542)의 출력 단자(NOUT1)에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.
트랜지스터(544)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자와 전류 미러 회로(542)의 출력 단자(NOUT2) 사이에 접속되어 있으며, 출력 단자(NOUT1)에 의해서 게이팅 되어 있다. 트랜지스터(544)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자에 소오스 단자가 접속되어 있고, 전류 미러 회로(542)의 출력 단자(NOUT2)에 드레인 단자가 접속되어 있으며, 전류 미러 회로(542)의 출력 단자(NOUT1)에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.
저항부(549)는 접지 단자(GND)에 한 단자가 접속되어 있다.
트랜지스터(546)는 전류 미러 회로(542)의 출력 단자(NOUT1)와 저항부(549)의 다른 단자 사이에 접속되어 있으며, 기준 전압(VREF)에 의해서 게이팅 되어 있다. 트랜지스터(546)는 전류 미러 회로(542)의 출력 단자(NOUT1)에 드레인 단자가 접속되어 있고, 저항부(549)의 다른 단자에 소오스 단자가 접속되어 있으며, 기준 전압(VREF)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.
트랜지스터(548)는 전류 미러 회로(542)의 출력 단자(NOUT2)와 저항부(549)의 다른 단자 사이에 접속되어 있으며, 외부 클럭(CLK)에 의해서 게이팅 되어 있다. 트랜지스터(548)는 전류 미러 회로(542)의 출력 단자(NOUT2)에 드레인 단자가 접속되어 있고, 저항부(549)의 다른 단자에 소오스 단자가 접속되어 있으며, 외부 클럭(CLK)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다. .
지연부(560)는 인터페이스 모드 제어 신호(CONINT)에 따라 구동부(540)로부터 출력되는 신호를 해당되는 소정 기간 지연하여 이를 데이터 출력 버퍼(450)를 제어하는 내부 클럭 신호(PCLK)로서 출력한다.
지연부(560)는 지연 경로들(570,580), 및 출력 구동부(590)로써 구성되어 있다.
지연 경로(570)는 인터페이스 모드 제어 신호(CONINT)에 의해서 인에이블 되어 구동부(540)로부터 출력되는 신호를 입력하여 소정의 지연기간(DLY1) 지연하여 출력한다.
지연 경로(570)는 지연 수단(572), 인버터(574), 및 NAND 게이트(576)로써 구성되어 있다.
지연 수단(572)은 구동부(540)로부터 출력되는 신호를 입력하여 이를 지연기간(DLY1) 지연하여 출력한다.
인버터(574)는 인터페이스 모드 제어 신호(CONINT)를 입력하여 이를 인버팅 하여 출력한다.
NAND 게이트(576)는 지연 수단(572)으로부터 출력되는 신호와 인버터(574)로부터 출력되는 신호를 입력하여 이들을 논리곱하고 인버팅 하여 출력한다. NAND 게이트(576)는 지연 수단(572)으로부터 출력되는 신호와 인버터(574)로부터 출력되는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
지연 경로(580)는 구동부(540)로부터 출력되는 신호를 입력하여 지연기간(DLY2) 지연하여 출력한다.
지연 경로(580)는 구동부(540)로부터 출력되는 신호를 입력하여 지연기간(DLY2) 지연하여 출력하는 지연 수단(582)으로써 구성되어 있다.
출력 구동부(590)는 지연 경로들(570,580)로부터 출력되는 신호들을 입력하여 이들 중에서 해당되는 신호를 구동하여 이를 데이터 출력 버퍼(550)를 제어하는 내부 클럭 신호(PCLK)로서 출력한다.
출력 구동부(590)는 NAND 게이트(592), 및 인버터(594)로써 구성되어 있다.
NAND 게이트(592)는 지연 경로들(572,582)로부터 출력되는 신호들을 입력하여 이들을 논리곱하고 인버팅 하여 출력한다. NAND 게이트(592)는 지연 경로들(572,582)로부터 출력되는 신호들을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(594)는 NAND 게이트(592)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 데이터 출력 버퍼(450)를 제어하는 내부 클럭 신호(PCLK)로서 출력한다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 장치는 인터페이스 모드(LVTTL)에 대하여 회로를 설정하고 있으며, 사용자의 필요에 따라 인터페이스 모드 제어 신호(CONINT)에 의해 인터페이스 모드(SSTL)를 설정하여 이에 따라 적당한 주기를 가지는 내부 클럭(PCLK)을 발생하여 데이터 출력 버퍼(450)를 제어한다. 따라서 인터페이스 모드들(LVTTL,SSTL)에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치에 있어서, 클럭 버퍼 회로의 다른 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치에 있어서 클럭 버퍼 회로의 다른 구체적인 일 실시예에 따른 회로는 제어부(620), 구동부(640), 및 지연부(660)를 구비한다.
제어부(620), 및 구동부(640)는 도 5의 제어부(520), 및 구동부(540)와 동일하게 구성되어 있으므로 그 상세한 설명을 생략하기로 한다.
지연부(660)는 지연 경로들(670,680), 및 출력 구동부(690)로써 구성되어 있다.
지연 경로(670)는 구동부(640)로부터 출력되는 신호를 입력하여 지연기간(DLY1) 지연하여 출력하는 지연 수단(672)으로써 구성되어 있다.
지연 경로(680)는 지연 수단(682), 인버터(684), 및 NAND 게이트(686)로써 구성되어 있다.
지연 수단(682)은 구동부(640)로부터 출력되는 신호를 입력하여 이를 지연기간(DLY2) 지연하여 출력한다.
인버터(684)는 인터페이스 모드 제어 신호(CONINT)를 입력하여 이를 인버팅 하여 출력한다.
NAND 게이트(686)는 지연 수단(682)으로부터 출력되는 신호와 인버터(684)로부터 출력되는 신호를 입력하여 이들을 논리곱하고 인버팅 하여 출력한다. NAND 게이트(686)는 지연 수단(682)으로부터 출력되는 신호와 인버터(684)로부터 출력되는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
출력 구동부(690)는 도 5의 출력 구동부(590)와 동일한 구성을 가지므로 그 상세한 설명을 생략하기로 한다.
이와 같이, 본 발명의 또 다른 실시예에 따른 반도체 장치는 인터페이스 모드(SSTL)에 대하여 회로를 설정하고 있으며, 사용자의 필요에 따라 인터페이스 모드 제어 신호(CONINT)에 의해 인터페이스 모드(LVTTL)를 설정하여 이에 따라 적당한 주기를 가지는 내부 클럭(PCLK)을 발생하여 데이터 출력 버퍼를 제어한다. 따라서 인터페이스 모드들(LVTTL,SSTL)에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변된다.
이외에도 도 3의 모드 설정부(310)가 반도체 장치의 조립 단계에서 본딩 옵션에 의해 정해지는 동작 모드에 따라 논리 레벨이 구분되는 인터페이스 모드 제어 신호들(PINT1 내지 PINTn)을 출력하는 것에 따라 본 발명의 실시예 내지 또 다른 실시예에 대한 회로를 구성할 수 있다.
마찬가지로, 도 3의 모드 설정부(310)가 반도체 장치의 특정 핀에 대한 외부 바이어스 인가 조건에 따라 정해지는 동작 모드에 따라 논리 레벨이 구분되는 상기 인터페이스 모드 제어 신호들(PINT1 내지 PINTn)을 출력하는 것에 따라 본 발명의 실시예 내지 또 다른 실시예에 대한 회로를 구성할 수 있다.
본 발명에 의하면, 사용자의 필요에 따라 인터페이스 모드 제어 신호에 의해 해당되는 인터페이스 모드를 설정하여 이에 따라 적당한 주기를 가지는 내부 클럭을 발생하여 데이터 출력 버퍼를 제어하므로 인터페이스 모드들에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변되는 효과를 가진다.
도 1은 클럭 엑세스 타임을 설명하기 위한 여러 신호들의 타이밍도이다.
도 2는 종래의 반도체 장치에 있어서 클럭 버퍼 회로의 상세한 회로도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 블록도이다.
도 5는 도 4에 있어서 클럭 버퍼 회로의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 6은 도 4에 있어서 클럭 버퍼 회로의 다른 구체적인 일 실시예에 따른 회로의 회로도이다.
* 도면의 부호에 대한 자세한 설명
VDD: 전원 단자, GND: 접지 단자,
NOUT1, NOUT2: 전류 미러 회로의 출력 단자들, CLK: 외부 클럭 신호,
PCLK: 내부 클럭 신호, CON: 클럭 버퍼 제어 신호,
CONINT: 인터페이스 모드 제어 신호.

Claims (23)

  1. 복수의 입출력 인터페이스 모드들을 구비하는 반도체 메모리 장치에 있어서,
    사용자가 상기 복수의 입출력 인터페이스 모드들 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 복수의 인터페이스 모드 제어 신호들을 발생하는 모드 설정부(310);
    각각 다수의 메모리 셀들을 구비하는 복수 개의 메모리 셀 어레이(322~340);
    상기 메모리 셀들에서 독출된 데이터를 외부로 전달하기 위한 데이터 출력 버퍼(350); 및
    상기 복수의 인터페이스 모드 제어 신호들에 의해서 제어되어, 이에 따라 상기 복수의 인터페이스 모드들에 대하여 설정되어 있는 복수의 경로들 중에서 해당되는 경로를 통하여 내부 클럭을 발생하여 출력하는 클럭 버퍼 회로(360)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 입출력 인터페이스 모드들로서 LVTTL 모드와 SSTL 모드를 구비하는 반도체 메모리 장치에 있어서,
    사용자가 상기 LVTTL 모드와 SSTL 모드 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 인터페이스 모드 제어 신호를 발생하는 모드 설정부(410);
    각각 다수의 메모리 셀들을 구비하는 복수 개의 메모리 셀 어레이(422~440);
    상기 메모리 셀에서 독출된 데이터를 외부로 전달하기 위한 데이터 출력 버퍼(450); 및
    상기 인터페이스 모드 제어 신호에 의해서 제어되어, 외부 클럭을 입력하여 해당되는 경로를 통하여 상기 데이터 출력 버퍼를 제어하는 클럭 버퍼 회로(460)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 클럭 버퍼 회로(460)는
    버퍼 제어 신호에 따라 상기 클럭 버퍼 회로를 인에이블 하는 제어부(520);
    상기 외부 클럭을 입력하고 이의 라이징 에지를 감지하여 구동하는 구동부(540); 및
    상기 인터페이스 모드 제어 신호에 따라 상기 구동부로부터 출력되는 신호를 해당되는 소정 기간 지연하여 이를 상기 데이터 출력 버퍼(450)를 제어하는 내부 클럭 신호로서 출력하는 지연부(560)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 제어부(520)는
    전원 단자와 상기 구동부(540) 사이에 접속되어 있으며 상기 버퍼 제어 신호에 의해서 게이팅 되어 있는 제 1 트랜지스터(522); 및
    상기 구동부(540)와 접지 단자 사이에 접속되어 있으며 상기 버퍼 제어 신호에 의해서 게이팅 되어 있는 제 2 트랜지스터(524)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 트랜지스터(522)는
    상기 전원 단자에 소오스 단자가 접속되어 있고, 상기 구동부(540)에 드레인 단자가 접속되어 있으며, 상기 버퍼 제어 신호에 의해서 게이팅 되어 있는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 2 트랜지스터(524)는
    상기 접지 단자에 소오스 단자가 접속되어 있고, 상기 구동부(540)에 드레인 단자가 접속되어 있으며, 상기 버퍼 제어 신호에 의해서 게이팅 되어 있는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 구동부(540)는
    상기 제 1 트랜지스터(522)의 드레인 단자에 입력 단자가 접속되어 있는 전류 미러 회로(542);
    상기 접지 단자에 한 단자가 접속되어 있는 저항부(549);
    상기 전류 미러 회로(542)의 제 1 출력 단자와 상기 저항부(549)의 다른 단자 사이에 접속되어 있으며, 기준 전압에 의해서 게이팅 되어 있는 제 3 트랜지스터(546); 및
    상기 전류 미러 회로(542)의 제 2 출력 단자와 상기 저항부(549)의 다른 단자 사이에 접속되어 있으며, 상기 외부 클럭에 의해 게이팅 되어 있는 제 4 트랜지스터(548)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 전류 미러 회로(542)는
    상기 제 1 트랜지스터(522)의 드레인 단자에 한 단자가 접속되어 있고, 상기 제 1 출력 단자에 다른 단자가 접속되어 있으며, 상기 다른 단자에 의해서 게이팅 되어 있는 제 5 PMOS 트랜지스터(543); 및
    상기 제 1 트랜지스터(522)의 드레인 단자에 한 단자가 접속되어 있고, 상기 제 2 출력 단자에 다른 단자가 접속되어 있으며, 상기 제 5 트랜지스터(543)의 다른 단자에 의해서 게이팅 되어 있는 제 6 PMOS 트랜지스터(544)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 제 3 트랜지스터(546)는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서, 상기 제 4 트랜지스터(548)는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 3 항에 있어서, 상기 지연부(560)는 상기 LVTTL 모드에 대하여 회로가 설정되어 있으며, 상기 인터페이스 모드 제어 신호에 의하여 상기 SSTL 모드에 대하여 회로의 설정이 가변되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 지연부(560)는
    상기 인터페이스 모드 제어 신호에 의해서 인에이블 되어 상기 구동부(540)로부터 출력되는 신호를 입력하여 소정의 제 1 지연기간 지연하여 출력하는 제 1 지연 경로(570);
    상기 구동부(540)로부터 출력되는 신호를 입력하여 소정의 제 2 지연기간 지연하여 출력하는 제 2 지연 경로(580); 및
    상기 제 1 지연 경로(570)와 상기 제 2 지연 경로(580)로부터 출력되는 신호들을 입력하여 이들 중에서 해당되는 신호를 구동하여 이를 상기 데이터 출력 버퍼(450)를 제어하는 내부 클럭 신호로서 출력하는 출력 구동부(590)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제 1 지연 경로(570)는
    상기 구동부(540)로부터 출력되는 신호를 입력하여 이를 상기 제 1 지연기간 지연하여 출력하는 제 1 지연 수단(572);
    상기 인터페이스 모드 제어 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터(574); 및
    상기 제 1 지연 수단(572)으로부터 출력되는 신호와 상기 제 1 인버터(574)로부터 출력되는 신호를 입력하여 이들을 논리곱하고 인버팅 하여 출력하는 제 1 NAND 게이트(576)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 제 2 지연 경로(580)는 상기 구동부(540)로부터 출력되는 신호를 상기 소정의 제 2 지연기간 지연하여 출력하는 제 2 지연 수단(582)을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서, 상기 출력 구동부(590)는
    상기 제 1 지연 경로(570)와 상기 제 2 지연 경로(580)로부터 출력되는 신호들을 입력하여 이들을 논리곱하고 인버팅 하여 출력하는 제 2 NAND 게이트(592); 및
    상기 제 2 NAND 게이트(592)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 데이터 출력 버퍼(450)를 제어하는 내부 클럭 신호로서 출력하는 인버터(594)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 3 항에 있어서, 상기 클럭 버퍼 회로(460)는 상기 SSTL 모드에 대하여 회로가 설정되어 있으며, 상기 인터페이스 모드 제어 신호에 의하여 상기 LVTTL 모드에 대하여 회로의 설정이 가변되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 지연부(560/660)는
    상기 구동부(540/640)로부터 출력되는 신호를 입력하여 소정의 제 1 지연기간 지연하여 출력하는 제 1 지연 경로(670);
    상기 인터페이스 모드 제어 신호에 의해서 인에이블 되어 상기 구동부(540/640)로부터 출력되는 신호를 입력하여 소정의 제 2 지연기간 지연하여 출력하는 제 2 지연 경로(680); 및
    상기 제 1 지연 경로(670)와 상기 제 2 지연 경로(680)로부터 출력되는 신호들을 입력하여 이들 중에서 해당되는 신호를 구동하여 이를 상기 데이터 출력 버퍼(450)를 제어하는 내부 클럭 신호로서 출력하는 출력 구동부(690)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 제 1 지연 경로(670)는 상기 구동부(540/640)로부터 출력되는 신호를 상기 소정의 제 1 지연기간 지연하여 출력하는 제 1 지연 수단(672)을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서, 상기 제 2 지연 경로(680)는
    상기 구동부(540/640)로부터 출력되는 신호를 입력하여 이를 상기 제 2 지연기간 지연하여 출력하는 제 2 지연 수단(682);
    상기 인터페이스 모드 제어 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터(684); 및
    상기 제 2 지연 수단(682)으로부터 출력되는 신호와 상기 제 1 인버터(684)로부터 출력되는 신호를 입력하여 이들을 논리곱하고 인버팅 하여 출력하는 제 1 NAND 게이트(686)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 16 항에 있어서, 상기 출력 구동부(690)는
    상기 제 1 지연 경로(670)와 상기 제 2 지연 경로(680)로부터 출력되는 신호들을 입력하여 이들을 논리곱하고 인버팅 하여 출력하는 제 2 NAND 게이트; 및
    상기 제 2 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 데이터 출력 버퍼를 제어하는 내부 클럭 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 2 항에 있어서, 상기 모드 설정부(410)는 상기 반도체 메모리 장치를 사용하기 전에 사용자에 의해서 외부 어드레스의 조합에 의해 정하여지는 동작 모드에 따라 논리 레벨이 구분되는 상기 인터페이스 모드 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 2 항에 있어서, 상기 모드 설정부(410)는 상기 반도체 메모리 장치의 조립 단계에서 본딩 옵션에 의해 정해지는 동작 모드에 따라 논리 레벨이 구분되는 상기 인터페이스 모드 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 2 항에 있어서, 상기 모드 설정부(410)는 상기 반도체 메모리 장치의 특정 핀에 대한 외부 바이어스 인가 조건에 따라 정해지는 동작 모드에 따라 논리 레벨이 구분되는 상기 인터페이스 모드 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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