KR100258981B1 - 반도체 메모리장치의 동작제어회로 및 그 동작제어방법 - Google Patents
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Abstract
모드레지스터세트(Mode Register Set: MRS) 타이밍신호를 사용하여 내부클록의 발생을 제어하는 반도체 메모리 장치의 동작제어회로와 그 동작제어방법이 개시된다. 본 발명의 반도체 메모리 장치의 동작제어회로는, 반도체 메모리장치의 동작을 제어하는 내부클록의 발생을 제어하기 위한 내부클록인에이블신호를 출력하는 내부클록제어부와, 상기 내부클록인에이블 신호, 및 외부클록에 따라 상기 내부클록을 발생하는 내부클록발생부를 구비하고 시스템 클록에 동기되어 동작하는 반도체 메모리장치의 동작제어회로에 있어서, 상기 내부클록제어부는, MRS 타이밍신호와 동작모드의 설정에 사용하지 않는 임의의 조합의 어드레스 신호들을 입력하여 내부클록 발생을 제어하기 위한 내부클록제어신호를 출력하는 제어신호발생부, 및 선택적으로 상기 내부클록제어신호 또는 외부로부터 입력되는 외부클록인에이블신호에 응답하여 상기 내부클록의 발생을 제어하기 위한 상기 내부클록인에이블신호를 출력하는 내부클록인에이블신호발생부를 포함하여, 반도체 메모리 장치를 테스트하기 위한 테스트 채널의 수를 감소시켜 반도체 메모리 테스트 장치의 효율성을 제고할 수 있다.
Description
본 발명은 반도체 메모리 장치의 동작제어회로 및 그 동작제어방법에 관한 것으로 특히 외부 시스템 클록에 동기되어 동작하는 싱크로노스 디램(Synchronous Dynamic Random Access Memory)과 같이 시스템 클록에 동기되어 동작하는 반도체 메모리 장치의 동작제어회로 및 그 동작제어방법에 관한 것이다.
반도체 메모리 장치의 개발이 시작된 이후 고성능, 고집적화를 위한 설계기술 및 공정기술이 빠른 속도로 발전되고 있으며, 아울러 반도체 메모리 장치에 대한 테스트 기술도 지속적으로 발전되고 있다. 반도체 메모리장치의 테스트 기술은 양산공정에 연결되어 적용되므로 생산성에 직접적인 영향을 주게 된다. 따라서, 장치의 테스트 시간을 단축하기 위한 노력이 꾸준히 지속되고 있다. 이러한 반도체 메모리장치의 테스트 시간 단축을 위한 설계적인 접근들로서는 병렬 비트 테스트(Parallel Bit Test), 웨이퍼 번인 설계(Wafer Burn-in Scheme), 및 리던던시 셀 테스트법(Redundancy Cell Test Method)등이 있다. 또한 이러한 테스트 기술 분야에서는 한 번의 테스트시 다수 개의 칩 또는 패키지를 동시에 테스트할 수 있는 테스트 시스템과, 반도체 메모리 장치의 불량을 효과적으로 스크린할 수 있는 시스템의 개발과 더불어 전체 테스트 시간을 줄이기 위한 기술도 연구되어지고 있다.
도 1에는 종래의 반도체 메모리 장치의 동작제어회로를 나타낸 블록도를 도시하였다. 도 1을 참조하면, 종래의 반도체 메모리 장치의 동작제어회로는 TTL 레벨로 입력되는 제1 클록인에이블신호(CKE)와 제1 외부클록(CLK)을 각각 CMOS 레벨로 변환하여 제2 클록인에이블신호(PCKETTL)와 제2 외부클록(PCLKTTL)을 출력하는 제 1,2 입력버퍼(10,12)와, 제2 클록인에이블신호(PCKETTL)에 응답하여 내부클록인에이블신호(PCKE)를 출력하는 내부클록인에이블신호발생부(14) 및, 내부클록인에이블신호(PCKE)와 제2 외부클록(PCLKTTL)에 응답하여 내부클록(PCLK)을 출력하는 내부클록발생부(16)를 구비하여, 외부로부터 제1 외부클록인에이블신호(CKE)가 입력되면 외부클록(CLK)에 동기되어 반도체 메모리장치의 내부동작을 제어하는 내부클록(PCLK)을 출력한다.
도 2에는 도 1의 입력버퍼로 사용될 수 있는 차동증폭기를 적용한 반도체 메모리 장치의 입력버퍼에 대한 회로도를 도시하였다. 도 2를 참조하면, 상기 입력버퍼에 TTL 신호인 CLK이 시스템 클록으로서 일정한 주기를 가지고 "하이"에서 "로우"레벨로, "로우"에서 "하이"레벨로 계속 천이되면서 입력되면, 입력버퍼의 출력인 PCLKTTL은 CLK과 반대의 위상을 가지고 CLK를 팔로우(follow)하게 된다. 또한, 상기 입력버퍼에 제1 클록(CLK), 제1 클록인에이블(CKE), 제1 로어드레스스트로브바(RASB), 제1 컬럼어드레스스트로브바(CASB), 제1 라이트인에이블바(WEB), 제1 어드레스(Ai), 및 제1 내부데이터입출력신호(DQM)와 같은 내부동작제어신호가 TTL 레벨로 입력되면 상기 입력버퍼는 상기 내부동작신호들을 CMOS 레벨로 변환하여 각각 제2 클록(PCLKTTL), 제2 클록인에이블(PCKETTL), 제2 로어드레스스트로브바(PRASTTL), 제2 컬럼어드레스스트로브바(PCASTTL), 제2 라이트인에이블바(PWRTTL), 제2 어드레스(AiTTL), 및 제2 내부데이터입출력신호(PDQMTTL)를 출력한다.
도 3에는 도 1의 내부클록인에이블신호발생부(14)의 회로도를 도시하였으며, 도 4에는 도 1의 내부클록발생부(16)의 회로도를 도시하였다. 도 3과 도 4를 참조하면, 종래의 내부클록인에이블신호발생부(14)는, 제1 입력버퍼(10)로부터 출력된 제2 클록인에이블신호(PCKETTL)에 응답하여 외부동작제어클록(CLKA)에 동기되어 내부클록인에이블신호(PCKE)를 출력한다. 내부클록발생부(16)에서는 내부클록인에이블신호(PCKE)가 인에이블되면, 제2 외부클록(PCLKTTL)이 "하이"에서 "로우"레벨로 천이될 때, 내부클록인에이블신호발생부(14)로부터 출력된 PCKE가 인에이블 상태이면 일정 펄스폭을 갖는 반도체 메모리장치의 내부클록(PCLK)을 발생하여 출력하고, 제2 외부클록(PCLKTTL)에 동기되어 반도체 메모리 장치의 내부동작을 제어하는 내부클록(PCLK)과 외부동작제어클록(CLKA)을 출력한다.
도 5에는 종래의 반도체 메모리 장치에 대한 동작제어회로에서 내부동작신호발생회로의 회로도를 도시하였다. 도 5를 참조하면, 종래의 반도체 메모리 장치에 대한 동작제어회로에서 내부제어신호는 입력버퍼(10,12)의 출력을 입력으로 동작하되며, 예를들어, 제1 칩셀렉트신호(PCSTTL), 제1 로어드레스스트로브신호(PRASTTL), 제1 칼럼어드레스스트로브신호(PCASTTL), 제1 라이트인에이블신호(PWRTTL), 및 어드레스신호(AiTTL)을 입력받아 내부클록(PCLK)에 응답하여 제2 칩선택신호(PCS), 제2 로어드레스스트로브신호(PRF), 제2 칼럼어드레스스트로브신호(PCF), 제2 라이트인에이블신호(PWRF), 및 어드레스신호(MAi)을 출력한다.
도 6과 도 7에는 종래의 반도체 메모리 장치의 동작제어회로에서 도 2 내지 도 4에서 도시한 회로들(10,12,14,16)의 동작을 나타낸 타이밍도를 도시하였다. 도 6의 타이밍도는 제1 클록인에이블신호(CKE)가 일정시간동안 디스에이블되고 소정의 시간이 경과한 다음 인에이블로 복귀되는 경우의 동작을 도시하였다. 도 6을 참조하면, 먼저 CKE가 "로우"로 천이되면 소정의 시간지연 후에 PCKETTL이 "하이"로 천이되고, CLKA의 폴링에지에서 PCKE가 "로우"로 된다. PCKE가 "로우"가 되면 다음 CLK 이후에는 PCLK이 발생하지 않게된다. 다음에 CKE가 "하이"로 천이되면 소정의 시간지연 후에 PCKETTL이 "로우"로 천이되고, CLKA의 폴링에지에서 PCKE가 "하이"가 된다. PCKE가 "하이"가 되면 다음 CLK 이후에는 PCLK이 발생하게 된다. 도 7의 타이밍도는 CKE가 지속적으로 "로우"상태를 유지하는 경우의 동작을 도시하였다. 도 7을 참조하면, 먼저 CKE가 "로우"로 천이되면 소정의 시간지연 후에 PCKETTL이 "하이"로 천이되고, CLKA의 폴링에지에서 PCKE가 "로우"상태로 유지된다. PCKE가 "로우"가 되면 다음 CLK 이후에는 지속적으로 PCLK이 발생하지 않는다. 이상에서 설명한 바와 같이, 종래의 반도체 메모리 장치에 대한 동작제어회로는, 외부에서 입력되는 외부클록인에블신호(CKE)에 따라 내부클록(PCLK)의 발생을 제어할 수 있다.
한편, 반도체 메모리 장치가 팹-아우트(fab-out)되면 상기 반도체 메모리 장치의 동작을 확인하기 위하여 패키지 조립이 이루어지기 이전에 웨이퍼 상태에서 테스트를 진행한다. 이와 같은 테스트를 일명 웨이퍼 테스트라고 하며, 이러한 테스트를 통하여 반도체 메모리 장치의 정상 동작여부 확인, 제품으로서의 가치평가 및 불량셀에 대한 검증이 이루어 지며, 제품으로서 가치가 있다고 판정된 칩은 불량셀에 대한 수리(repair) 및 패키지 조립이 수행된다. 상기 웨이퍼 테스트에서는 테스트 시간을 줄이기 위하여 한 번의 테스트 동작시 다수 개의 칩 또는 패키지를 동시에 테스트하게 되는 데, 이러한 경우 한 번에 테스트하기 위한 반도체 메모리 장치의 개수는 통상적으로 테스트 장비의 테스트 지원능력에 의존한다. 또한, 반도체 메모리 장치를 테스트하기 위해서는 상기 반도체 메모리 장치를 동작시키기 위한 신호들이 있는데, 싱크로노스 디램은 기본동작을 위하여 클록(CLK), 클록인에이블(CKE), 칩셀렉트바(CSB), 로어드레스스트로브바(RASB), 컬럼어드레스스트로브바(CASB), 라이트인에이블바(WEB), 어드레스(Ai), 내부데이터입출력(DQM) 및 데이터입출력(DQ)등의 신호들이 필요하며, 상기 신호들은 테스트 장비에서 입출력 채널(IO channel) 또는 드라이버 채널(driver channel)을 통하여 개별적인 신호들로 공급되어야 한다. 하지만, 이러한 신호 채널들의 개수에 따라 몇 개의 반도체 메모리 장치를 동시에 테스트할 수 있는지가 결정되는 데, 일반적으로 테스트 장비마다 그 수가 제한되어 있다. 기본적으로 데이터 입출력을 위한 채널수는 반도체 메모리 장치의 동작모드에 따라 정해지는데 한 번의 입출력 신호에 의하여 입출력되어 질 수 있는 DQ가 x1, x4, x8, x16 및 x32등과 같이 다양하기 때문에 어떤 특정 패드에 일정 전압을 인가함으로써 데이터 입출력 수를 조절할 수 있도록 하거나, 특정 테스트 모드에서 반도체 메모리 장치의 입출력 수를 조정할 수 있도록 함으로써 데이터 입출력을 위한 테스트 장비의 채널 수에 대한 유연성을 가질 수 있다. 하지만, 그 외의 신호들은 반도체 메모리 장치의 동작확인을 위하여 필수적인 신호들이기 때문에 이러한 신호들에 대하여는 테스트 장비에서 필수적으로 지원하여야 한다. 상술한 바와 같은 신호들이외에도 반도체 메모리 장치를 테스트하기 위한 신호들은 필요에 따라 더욱 늘어나게 되는 데, 예를들어, 리던던시 셀 테스트를 위하여는 칩 내부에 임의의 패드를 구비하여 외부에서 인가하는 신호에 대해 리던던시 셀(redundancy cell)과 노멀 셀(normal cell)을 효과적으로 테스트하거나 비트라인 센싱 딜레이(bit line sensing delay)를 조절하기 위한 패드를 구비하여 상기 패드를 통하여 비트라인 센싱 딜레이 신호를 인가하여 인위적으로 내부동작을 조절하기도 한다. 이와같이, 테스트 장비에서 인가하여야 할 채널수가 증가함에 따라 동시에 테스트할 수 있는 칩의 수가 줄어들게 되는 단점이 있다. 따라서, 이러한 채널 수에 대하여 유연성을 부여함으로써 테스트 장비의 효율성을 증가시키는 것이 바람직하다.
반도체 메모리 장치의 동작에 필요한 제어신호들 중에서 CKE 및 DQM 신호는 반도체 메모리 장치의 동작 검증을 위해서는 필수적이지는 않다. 하지만, CKE를 "하이"에서 "로우"로 인가함으로써 싱크로노스 디램의 파워-다운(power-down) 모드에서의 전류측정이나 클록 서스펜드(clock suspend) 동작을 확인할 수 있고, DQM 신호는 데이터 입출력 동작을 일시적으로 중지시키는 목적으로 사용되고 있기 때문에 웨이퍼 상태에서의 제품 특성 평가를 위해서는 없어서는 않될 신호가 된다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 장치를 구동시키기 위한 제어신호중에서 반도체 메모리 장치의 동작특성을 검증하는 데 필수적이지 않은 신호를 임의의 전원전압으로 인가하고 테스트 장비에서의 임의의 특정 타이밍을 이용하여 임의의 전원전압으로 인가되고 있는 반도체 메모리 장치의 신호를 외부에서 신호가 인가되는 것 처럼 반도체 메모리 장치내에서 해당되는 신호를 발생시킴으로써 반도체 테스트 장비의 채널 수를 증가시킬 수 있는 반도체 메모리 장치의 동작제어회로를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기 본 발명의 반도체 메모리 장치에서 구현되는 동작제어방법을 제공하는 것이다.
도 1은 종래의 반도체 메모리 장치에 대한 동작제어회로의 구성을 도시한 블록도이다.
도 2는 도 1의 입력버퍼의 예로서 종래의 차동증폭기를 적용한 반도체 메모리 장치의 입력버퍼를 도시한 회로도이다.
도 3은 도 1의 내부클록인에이블신호발생부를 도시한 회로도이다.
도 4는 도 1의 내부클록발생부를 도시한 회로도이다.
도 5는 종래의 반도체 메모리 장치의 동작제어회로에서 내부동작신호발생회로를 도시한 회로도이다.
도 6과 도 7은 도 2 내지 도 4에서 도시한 회로들의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일실시예로서 반도체 메모리 장치의 동작제어회로의 구조를 도시한 블록도이다.
도 9a는 본 발명의 일실시예에 적용될 수 있는 MRS 타이밍 감지회로를 도시한 회로도이다.
도 9b는 도 9a의 회로에 대한 타이밍도이다.
도 10은 도 8의 제어신호발생부의 상세 회로도이다.
도 11은 도 10의 MRS 클록인에이블신호발생부의 상세 회로도이다.
도 12는 본 발명의 일실시예로서 내부클록인에이블신호발생부를 도시한 회로도이다.
도 13과 도 14는 본 발명에 따른 반도체 메모리장치의 동작제어과정을 도시한 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
80...제1 입력버퍼, 82...제2 입력버퍼,
83...제어신호발생부, 84...내부클록인에이블신호발생부,
86...내부클록발생부.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리 장치의 동작제어회로는, 반도체 메모리장치의 동작을 제어하는 내부클록의 발생을 제어하는 내부클록인에이블신호를 출력하는 내부클록제어부와, 상기 내부클록인에이블 신호, 및 외부클록에 따라 상기 내부클록을 발생하는 내부클록발생부를 구비하고 시스템 클록에 동기되어 동작하는 반도체 메모리장치의 동작제어회로에 있어서, 상기 내부클록제어부는,
모드레지스터세트(Mode Register Set: MRS) 타이밍신호와 동작모드의 설정에 사용하지 않는 임의의 조합의 어드레스 신호들을 입력하여 내부클록 발생을 제어하기 위한 내부클록제어신호를 출력하는 제어신호발생부; 및
선택적으로 상기 내부클록제어신호 또는 외부로부터 입력되는 외부클록인에이블신호에 응답하여 상기 내부클록의 발생을 제어하기 위한 상기 내부클록인에이블신호를 출력하는 내부클록인에이블신호발생부를 포함하는 것을 특징으로 한다.
또한, 상기 제어신호발생부는, 모드레지스터세트 타이밍신호와 상기 임의의 어드레스신호들을 입력받아 타이밍을 비교하는 타이밍비교부; 외부로부터 외부동작제어클록을 공급받아 제1 동작제어클록을 공급하는 제1 동작제어클록공급부; 상기 제1 동작제어클록에 응답하여 상기 타이밍비교부의 출력신호를 입력받아 전송하는 제1 전송게이트부; 상기 MRS 타이밍신호, 상기 어드레스신호들, 및 파워안정화신호를 이용하여 MRS 클록인에이블신호를 출력하는 MRS 클록인에이블신호발생부; 상기 제1 전송게이트의 출력신호가 인에이블될 때 상기 MRS 클록인에이블신호를 반전시켜 제1 신호를 출력하는 MRS 타이밍신호발생부; 상기 제1 신호를 입력받아 상기 제1 동작제어클록에 응답하여 전송함으로써 제2 신호를 출력하는 제2 전송게이트부; 및 상기 제2 신호를 입력하여 래치하고 반전하여 출력함으로써 상기 내부클록인에이블신호를 출력하는 래치부;를 포함하는 것이 바람직하다.
또한, 상기 타이밍비교부는, MRS 타이밍신호와 임의의 제1 어드레스신호와 제2 어드레스신호를 입력받아 낸드게이팅하는 낸드게이팅부;를 포함하는 것이 바람직하다.
또한, 상기 MRS 클록인에이블신호발생부는, 상기 MRS 타이밍신호, 상기 어드레스신호들, 및 상기 파워안정화신호를 입력받아 상기 파워안정화신호가 "하이"이고 제1 어드레스신호와 제2 어드레스신호가 모두 "로우"일 때 "로우"로 천이되고 그 외의 경우에는 "하이"로 천이되는 제1 신호를 출력하는 제1 타이밍조합부; 상기 MRS 타이밍신호, 상기 제1 어드레스신호, 및 상기 제2 어드레스신호를 입력받아 제1 어드레스신호가 "하이"이며 제2 어드레스신호가 "로우"일 때 "하이"로 천이되고 그 외의 경우에는 "로우"로 천이되는 제2 신호를 출력하는 제2 타이밍조합부; 및 상기 제1 신호가 입력되는 제1 입력단이 "로우"로 천이되면 "하이"로 천이되고 상기 제2 신호가 입력되는 제2 입력단이 "하이"로 천이되면 "로우"로 천이되는 MRS 클록인에이블신호를 출력하는 출력부;를 포함하는 것이 바람직하다.
또한, 상기 제1 타이밍조합부는, 상기 제1 어드레스신호와 상기 제2 어드레스신호를 각각 입력하여 반전시키는 제 1,2 인버터; 상기 타이밍신호 및 상기 제1, 2 인버터의 출력신호를 각각 입력하여 낸드게이팅하는 낸드게이트; 및 상기 파워안정화신호를 입력하여 반전시키는 제3 인버터; 상기 제3 인버터의 출력신호와 상기 낸드게이트의 출력신호를 입력하여 노아게이팅하는 노아게이트;를 포함하는 것이 바람직하다.
또한, 상기 제2 타이밍조합부는, 상기 제2 어드레스신호를 입력하여 반전하는 제1 인버터; 상기 MRS 타이밍신호, 상기 제1 어드레스신호, 및 상기 제1 인버터의 출력신호를 입력하여 낸드게이팅하는 낸드게이트; 및 상기 낸드게이트의 출력신호를 입력하여 반전하는 제2 인버터;를 포함하는 것이 바람직하다.
또한, 상기 출력부는, 게이트는 상기 제1 신호를 입력하고 소오스는 전원전압단자에 접속된 PMOS 게이트; 게이트는 상기 제2 신호를 입력하고 드레인은 상기 PMOS 게이트의 드레인에 접속되고 소오스는 접지단에 접속된 NMOS 게이트; 입력단이 상기 PMOS게이트의 드레인과 상기 NMOS게이트의 드레인에 접속된 래치부; 및 상기 래치부의 출력신호를 입력하여 상기 MRS 클록인에이블신호를 출력하는 인버터;를 포함하는 것이 바람직하다.
또한, 상기 출력부는, 게이트는 상기 제1 신호를 입력하고 소오스는 전원전압단자에 접속된 PMOS 게이트; 게이트는 상기 제2 신호를 입력하고 소오스는 상기 PMOS 게이트의 드레인에 접속된 NMOS 게이트; 입력단이 상기 PMOS게이트의 드레인과 상기 NMOS게이트의 소오스에 접속된 래치부; 및 상기 래치부의 출력신호를 입력하여 상기 MRS 클록인에이블신호를 출력하는 인버터;를 포함하는 것이 바람직하다.
또한, 상기 제어신호발생부는, 입력단이 타이밍신호, 임의의 제1 어드레스신호단자 및 제2 어드레스신호단자에 각각 접속된 제1 낸드게이트; 제1 게이트는 외부동작제어클록단자에 접속되고 제2 게이트는 상기 외부동작제어클록을 반전시키는 인버터의 출력단자에 접속되며 소오스는 상기 제1 낸드게이트의 출력단에 접속된 제1 전송게이트; 상기 MRS 타이밍신호, 상기 어드레스신호들, 및 상기 파워안정화신호를 이용하여 MRS 클록인에이블신호를 출력하는 MRS 클록인에이블신호발생부; 일입력단은 상기 MRS 클록인에이블신호의 출력단에 접속되고 타입력단은 상기 제1 전송게이트의 드레인에 접속된 제2 낸드게이트; 입력단은 상기 제2 낸드게이트의 출력단에 접속되고 출력단은 상기 제2 낸드게이트의 상기 타입력단에 접속된 제2 인버터; 및 제2 게이트는 상기 외부동작제어클록단자에 접속되고 제1 게이트는 상기 제1 인버터의 출력단자에 접속되며 소오스는 상기 제2 낸드게이트의 출력단에 접속되고 드레인에 상기 내부클록제어신호를 출력하는 제2 전송게이트를 포함하는 것이 바람직하다.
또한, 상기 내부클록인에이블신호발생부는, 상기 외부 클록인에이블신호를 입력받아 반전하여 출력하는 제1 반전부; 외부로부터 외부동작제어클록을 공급받아 제 1동작클록을 공급하는 제1 동작제어클록공급부; 상기 제1 반전부의 출력신호를 입력받아 상기 제1 동작제어클록에 응답하여 전송하는 제1 전송게이트부; 상기 제1 전송게이트부의 출력신호를 입력받아 래치하는 래치부; 상기 래치부의 출력신호를 입력받아 상기 제1 동작제어클록에 응답하여 전송하는 제2 전송게이트부; 상기 제2 전송게이트부의 출력신호가 인에이블되거나 내부클록제어신호가 인에이블되면 디스에이블되는 신호를 출력하는 인에이블신호선택부; 상기 인에이블신호선택부의 출력신호를 입력받아 상기 동작제어클록에 응답하여 전송하는 제3 전송게이트부; 및 상기 제3 전송게이트부의 출력신호를 입력받아 래치하고 반전함으로써 상기 내부클록인에이블신호를 출력하는 래치부를 포함하는 것이 바람직하다.
또한, 상기 인에이블신호선택부는, 제1 입력단은 상기 내부동작제어신호를 입력하고 제2 입력단은 상기 제2 전송게이트부의 출력단에 접속된 노아게이트; 및 입력단은 노아게이트의 출력단에 접속되고 출력단은 상기 노아게이트의 제2 입력단에 접속된 인버터;를 포함하는 것이 바람직하다.
또한, 상기 다른 과제를 이루기 위하여 본 발명에 의한 반도체 메모리 장치의 동작제어방법은, 반도체 메모리장치의 동작을 제어하는 내부클록의 발생을 제어하는 내부클록인에이블신호를 출력하는 내부클록제어단계와, 상기 내부클록인에이블 신호, 및 외부클록에 따라 상기 내부클록을 발생하는 내부클록발생단계를 구비하고 시스템 클록에 동기되어 동작하는 반도체 메모리장치의 동작제어방법에 있어서, 상기 내부클록제어단계는, 모드레지스터세트 타이밍신호와 동작모드의 설정에 사용하지 않는 임의의 조합의 어드레스 신호들을 입력하여 내부클록 발생을 제어하기 위한 내부클록제어신호를 출력하는 제어신호발생단계; 및 선택적으로 상기 내부클록제어신호 또는 외부로부터 입력되는 외부클록인에이블신호에 응답하여 상기 내부클록의 발생을 제어하기 위한 상기 내부클록인에이블신호를 출력하는 내부클록인에이블신호발생단계를 포함하는 것을 특징으로 한다.
또한, 상기 제어신호발생단계는, 모드레지스터세트 타이밍신호와 상기 임의의 어드레스신호들을 입력받아 타이밍을 비교하는 타이밍비교단계; 외부로부터 외부동작제어클록을 공급받아 제1 동작제어클록을 공급하는 제1 동작제어클록공급단계; 상기 제1 동작제어클록에 응답하여 상기 타이밍비교부의 출력신호를 입력받아 전송하는 제1 전송단계; 상기 MRS 타이밍신호, 상기 어드레스신호들, 및 파워안정화신호를 이용하여 MRS 클록인에이블신호를 출력하는 MRS 클록인에이블신호발생단계; 상기 제1 전송게이트의 출력신호가 인에이블될 때 상기 MRS 클록인에이블신호를 반전시켜 제1 신호를 출력하는 MRS 타이밍신호발생단계; 및 상기 제1 신호를 입력받아 상기 제1 동작제어클록에 응답하여 전송함으로써 상기 내부클록제어신호를 출력하는 제2 전송단계;를 포함하는 것이 바람직하다.
또한, 상기 MRS 클록인에이블신호발생단계는, 상기 MRS 타이밍신호, 상기 어드레스신호들, 및 상기 파워안정화신호를 입력받아 상기 파워안정화신호가 "하이"이고 제1 어드레스신호와 제2 어드레스신호가 모두 "로우"일 때 "로우"로 천이되고 그 외의 경우에는 "하이"로 천이되는 제1 신호를 출력하는 제1 타이밍조합단계; 상기 MRS 타이밍신호, 상기 제1 어드레스신호, 및 상기 제2 어드레스신호를 입력받아 제1 어드레스신호가 "하이"이며 제2 어드레스신호가 "로우"일 때 "하이"로 천이되고 그 외의 경우에는 "로우"로 천이되는 제2 신호를 출력하는 제2 타이밍조합단계; 및 상기 제1 신호가 입력되는 제1 입력단이 "로우"로 천이되면 "하이"로 천이되고 상기 제2 신호가 입력되는 제2 입력단이 "하이"로 천이되면 "로우"로 천이되는 MRS 클록인에이블신호를 출력하는 출력단계;를 포함하는 것이 바람직하다.
이하 첨부된 도면들을 참조하여 본 발명의 반도체 메모리 장치의 동작제어회로 및 그 동작제어방법에 대한 바람직한 실시예들을 설명하기로 한다.
도 8에는 본 발명의 일실시예로서 반도체 메모리 장치의 동작제어부회로를 나타낸 블록도를 도시하였다. 도 8을 참조하면, 본 발명에 의한 반도체 메모리 장치의 동작제어회로는, MRS(Mode Register Set) 타이밍신호(MRS_TM)와 동시에 입력되고 동작모드의 설정에 사용하지 않는 임의의 조합의 어드레스 신호들(MAi, MAj)을 비교하여 내부클록(PCLK) 발생을 제어하기 위한 내부클록제어신호(MRS_CKE)를 출력하는 제어신호발생부(83)와, TTL 레벨의 외부인에이블신호(CKE)를 입력받아 CMOS 레벨로 변환하여 내부클록인에이블신호(PCKETTL)를 출력하는 제1 입력버퍼(80)와, TTL 레벨의 외부클록(CLK)을 입력받아 CMOS 레벨로 변환하여 제2 외부클록(PCLKTTL)을 출력하는 제2 입력버퍼(82)와, 선택적으로 상기 내부클록제어신호(MRS_CKE) 또는 외부로부터 입력되는 클록인에이블신호(CKE)에 응답하여 상기 내부클록(PCLK)의 발생을 인에이블시키기 위한 내부클록인에이블신호(PCKE)를 출력하는 내부클록인에이블신호발생부(84), 및 제2 외부클록(PCLKTTL)에 응답하여 내부클록(PCLK)을 발생하는 내부클록발생부(86)를 구비하고 있다.
MRS 타이밍은 당업자에 의하여 이해되는 바와 같이 싱크로로스 디램에서 기본적인 타이밍으로서 반도체메모리장치의 동작에 필수적으로 사용되는 제어신호들을 입력받아 상기 제어신호들에 응답하여 타이밍신호를 출력하게 된다. 즉, CLK이 "로우"에서 "하이"로 천이하는 시점에서 상기 제어신호들로서 CSB, RASB, CASB, WEB는 "로우"상태를 유지하고 어드레스 입력의 조합을 이용하여 반도체 메모리 장치를 어떤 특정모드로 설정한다. 본 발명에서는 임의의 타이밍으로서 이러한 MRS 타이밍을 이용하는 것으로 가정하여 설명하기로 한다.
참고적으로 도 9a에는 본 발명의 일실시예에 적용될 수 있는 MRS 타이밍 감지회로의 회로도를 도시하였으며, 도 9b에는 도 9a의 회로에 대한 타이밍도를 도시하였다. 도 9a를 참조하면, 본 발명에 의한 MRS 타이밍 감지회로는 입력단이 MRS 타이밍 중에서 칩선택신호(PCS(CSB)), 로어드레스스트로브신호(PRF(RASB)), 컬럼어드레스스트로브신호(PCF(CASB)), 라이트인에이블신호(PWRF(WEB))에 접속된 NAND 게이트(902)와, NAND 게이트(902)의 출력단에 입력단이 접속되어 MRS_TM을 출력하는 인버터(904)를 구비하고 있다.
도 9b를 참조하면, 상기와 같은 MRS 타이밍 감지회로에 외부로부터 인가되는 동작제어신호들이 특정한 타이밍을 가지는 경우, 예를들어 PCS(CSB), PRF(RASB), PCF(CASB), PWRF(WEB)가 모두 "로우"로 입력되면 NAND 게이트(902)의 입력은 모두 "하이"가 되므로 출력인 MRS_TM은 "하이"가 됨으로써 타이밍신호가 출력된다.
도 10에는 본 발명의 일실시예로서 제어신호발생부(83)의 회로도를 도시하였으며, 도 11에는 본 발명의 일시시예로서 제어신호발생부(83)의 MRS 클록인에이블신호발생부(830)의 회로도를 도시하였다. 도 11을 참조하면, 본 발명에 따른 반도체 메모리 장치의 제어신호발생부(83)의 MRS 클록인에이블신호발생부(830)는, 입력단이 제1 어드레스신호단(MAi)과 제2 어드레스신호단(MAj)에 각각 접속된 제 1,2 인버터(1022,1024)와, 입력단이 상기 타이밍신호(MRS_TM)단과 제1, 2 인버터(1022,1024)의 출력단자가 각각 접속된 제1 낸드게이트(1026)와, 제1 낸드게이트(1026)의 출력단자에 접속된 제3 인버터(1027)와, 전원전압 인가시 안정된 파워가 되면 "로우"레벨에서 "하이"레벨로 천이되는 신호인 파워안정화신호(PVCCH)단에 입력단이 접속된 제4 인버터(1028)와, 입력단이 제4 인버터(1028)의 출력단자와 제1 낸드게이트(1026)의 출력단자에 접속된 제1 노아게이트(1029)로 이루어지는 제1 타이밍조합부(102)를 구비한다. 또한, 입력단이 제2 어드레스신호단(MAj)에 접속된 제5 인버터(1042)와, 입력단이 타이밍신호단(MRS_TM), 제1 어드레스신호단(MAi), 및 제5 인버터(1042)의 출력단자에 각각 접속된 제2 낸드게이트(1044), 및 입력단이 제2 낸드게이트(1044)의 출력단에 접속된 제6 인버터(1046)로 이루어지는 제2 타이밍조합부(104)를 구비한다. 또한, 게이트는 제1 노아게이트(1029)의 출력단에 접속되고 소오스는 전원전압(VCC)단에 접속된 PMOS 게이트(1062)와, 게이트는 제6 인버터(1046)의 출력단에 접속되고 드레인은 PMOS게이트(1062)의 드레인에 접속되고 소오스는 접지단에 접속된 NMOS 게이트(1064)와, 입력단이 PMOS 게이트(1062)의 드레인과 NMOS게이트(1064)의 드레인에 접속된 래치부(1066) 및 입력단은 래치부(1066)의 출력단에 접속되어 출력단인 MRS 타이밍제어신호단자로 MRS 타이밍제어신호(MRS_PD)를 출력하는 제7 인버터(1068)로 이루어지는 출력부(106)를 구비한다.
상기와 같이 이루어진 MRS 클록인에이블신호발생부(830)에서 제1 타이밍조합부(102)는 MRS 타이밍신호(MRS_TM), 제1 어드레스신호(MAi), 제2 어드레스신호(MAj) 및 파워안정화신호(PVCCH)를 입력받아 파워안정화신호(PVCCH)가 "하이"이고 제1 어드레스신호(MAi)와 제2 어드레스신호(MAj)가 모두 "로우"일 때 "로우"로 천이되고 그 외의 경우에는 "하이"로 천이되는 신호(NR_OUT)를 출력하며, 제2 타이밍조합부(104)는 MRS 타이밍신호(MRS_TM), 제1 어드레스신호(MAi), 및 제2 어드레스신호(MAj)를 입력받아 제1 어드레스신호(MAi)가 "하이"이며 제2 어드레스신호(MAj)가 "로우"일 때 "하이"로 천이되고 그 외의 경우에는 "로우"로 천이되는 신호(INV_OUT)를 출력한다. 출력부(106)에서는 신호(NR_OUT)가 입력되는 제1 입력단이 "로우"로 천이되면 "하이"로 천이되고 신호(INV_OUT)가 입력되는 제1 입력단이 "하이"로 천이되면 "로우"로 천이되는 MRS 타이밍제어신호(MRS_PD)를 출력하게 된다.
도 10을 참조하면, 제어신호발생부(83)는 입력단이 MRS 타이밍신호(MRS_TM), 제1 어드레스신호단(MAi) 및 제2 어드레스신호단(MAj)에 각각 접속되어 타이밍을 비교하는 제3 낸드게이트(1102)와, 외부동작제어클록(CLKA)을 입력받아 외부동작제어클록(CLKA)과 인버팅된 외부동작제어클록(CLKA_I)을 출력하는 외부클록공급부(111), 제1 게이트는 외부동작제어클록(CLKA)단에 접속되고 제2 게이트는 인버팅된 외부동작제어클록(CLKA_I)단이 접속되며 소오스는 제3 낸드게이트(1102)의 출력단에 접속된 제1 전송게이트부(112)와, 일입력단은 MRS 클록인에이블신호발생부(830)의 출력인 MRS 타이밍제어신호(MRS_PD)단에 접속되고 타입력단은 제1 전송게이트부(112)의 드레인에 접속된 제4 낸드게이트(1132)와 입력단은 제4 낸드게이트(1132)의 출력단에 접속되고 출력단은 제4 낸드게이트(1132)의 상기 타입력단에 접속된 제8 인버터(1134)를 구비하는 MRS 타이밍제어신호발생부(113)와, 제1 게이트는 외부동작제어클록(CLKA)에 접속되고 제2 게이트는 인버팅된 외부동작제어클록(CLKA_I)단에 접속되며 소오스는 제4 낸드게이트(1132)의 출력단에 접속된 제2 전송게이트부(114) 및 제2 전송게이트부(114)의 출력단에 입력단이 접속된 래치부(115)를 구비하고 있다.
도 12에는 내부클록인에이블신호발생부(84)의 회로도를 도시하였다. 도 12를 참조하면, 내부클록인에이블신호발생부(84)는, 외부 클록인에이블신호(PCKETTL)를 입력받아 반전하는 반전부(90)와, 외부동작제어클록(CLKA)을 입력받아 외부동작제어클록(CLKA)과 인버팅된 외부동작제어클록(CLKA_I)을 출력하는 외부클록공급부(91)와, 반전부(90)의 출력신호를 입력받아 외부동작제어클록(CLKA)에 응답하여 전송하는 제1 전송게이트부(92)와, 제1 전송게이트부(92)의 출력신호를 입력하여 래치하는 래치부(93)와, 래치부(93)의 출력신호를 입력하여 외부동작제어클록(CLKA)에 응답하여 전송하는 제2 전송게이트부(94)와, 제2 전송게이트부(94)의 출력신호가 인에이블되거나 내부클록제어신호(MRS_CKE)가 인에이블되면 디스에이블되는 신호를 출력하는 인에이블신호선택부(95)와, 인에이블신호선택부(95)의 출력신호를 입력받아 외부동작제어클록(CLKA)에 응답하여 전송하는 제3 전송게이트부(96), 및 제3 전송게이트부(96)의 출력신호를 입력받아 래치하고 반전함으로써 내부클록인에이블신호(PCKE)를 출력하는 래치부(97)를 구비하고 있으며, 인에이블신호선택부(95)는 제1 입력단은 제어신호발생부(83)의 출력인 내부클록제어신호(MRS_CKE)단에 접속되고 제2 입력단은 제2 전송게이트부(94)에 접속된 제2 노아게이트(952), 및 입력단은 제2 노아게이트(952)의 출력단에 접속되고 입력단은 제2 노아게이트(952)의 제2 입력단에 접속된 인버터(954)를 구비하여 이루어지는 것이 바람직하다.
도 13과 도 14에는 본 발명의 반도체 메모리장치의 동작제어과정을 나타낸 타이밍도를 도시하였다. 도 13과 도 14를 참조하면, 본 발명의 반도체 메모리장치의 동작제어과정에서는 CKE 입력버퍼에 CKE의 입력이 전원 전압인 VDD가 입력되므로 출력인 PCKETTL은 "로우"레벨로 유지된다. 제어신호발생부(83)에 MRS 타이밍이 입력되고 이때 어드레스 Ai와 Aj가 "로우"로 입력되면, MRS_TM의 출력은 "하이"가 되고 MAi와 MAj도 "하이"가 됨으로써 상술한 종래의 CKE 동작과 동일한 동작을 수행한다. 한편, MRS 타이밍이 입력되고 Ai의 입력이 "로우"이고, Aj 입력이 "하이"가 되면 노드(NO. 1)에 접속된 디스차아지(discharge) 수단인 NMOS 게이트(1064)가 "턴-온"됨으로써 MRS_PD는 "하이"레벨에서 "로우"레벨로 천이하게 된다. 따라서 MRS_CKE는 계속 "하이"레벨을 유지하게 되고, MRS_CKE 입력에 의하여 PCKE는 "로우"레벨을 유지하게 됨으로써 도 6에 도시한 바와 같은 종래기술의 CKE 동작과 같은 동작을 수행한다. 또한, MRS 타이밍 입력시 Ai의 입력과 Aj의 입력을 동시에 "하이"로 입력하게 되면, "NO. 1"의 프리차아지(precharge) 수단인 PMOS 게이트(1062)가 "턴-온"되게 되고 MRS_PD는 "하이"로 출력되며 MRS_CKE가 "하이"레벨에서 "로우"레벨로 천이하게 된다. MSR_CKE 입력에 의하여 PCKE는 다시 "하이"로 천이하게 되면서 내부클록(PCLK)은 외부클록(CLK)을 팔로우하게 된다.
따라서, 본 발명에 따른 반도체 메모리 장치의 동작제어회로는 임의의 TTL 입력을 전원전압으로 인가하고 소정의 타이밍을 이용하여 내부클록(PCLK)의 발생을 제어함으로써 내부 동작을 제어할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 메모리 장치의 동작제어회로는, 반도체 메모리 장치를 테스트하기 위한 테스트 채널의 수를 줄일 수 있기 때문에 반도체 메모리 테스트 장치의 효율성을 제고할 수 있다.
Claims (13)
- 반도체 메모리장치의 동작을 제어하는 내부클록의 발생을 제어하는 내부클록인에이블신호를 출력하는 내부클록제어부와, 상기 내부클록인에이블 신호, 및 외부클록에 따라 상기 내부클록을 발생하는 내부클록발생부를 구비하고 시스템 클록에 동기되어 동작하는 반도체 메모리장치의 동작제어회로에 있어서, 상기 내부클록제어부는,모드레지스터세트(Mode Register Set: MRS) 타이밍신호와 동작모드의 설정에 사용하지 않는 임의의 조합의 어드레스 신호들을 입력하여 내부클록 발생을 제어하기 위한 내부클록제어신호를 출력하는 제어신호발생부; 및선택적으로 상기 내부클록제어신호 또는 외부로부터 입력되는 외부클록인에이블신호에 응답하여 상기 내부클록의 발생을 제어하기 위한 상기 내부클록인에이블신호를 출력하는 내부클록인에이블신호발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작제어회로.
- 제1항에 있어서, 상기 제어신호발생부는,모드레지스터세트 타이밍신호와 상기 임의의 어드레스신호들을 입력받아 타이밍을 비교하는 타이밍비교부;외부로부터 외부동작제어클록을 공급받아 제1 동작제어클록을 공급하는 제1 동작제어클록공급부;상기 제1 동작제어클록에 응답하여 상기 타이밍비교부의 출력신호를 입력받아 전송하는 제1 전송게이트부;상기 MRS 타이밍신호, 상기 어드레스신호들, 및 파워안정화신호를 이용하여 MRS 클록인에이블신호를 출력하는 MRS 클록인에이블신호발생부;상기 제1 전송게이트의 출력신호가 인에이블될 때 상기 MRS 클록인에이블신호를 반전시켜 제1 신호를 출력하는 MRS 타이밍신호발생부;상기 제1 신호를 입력받아 상기 제1 동작제어클록에 응답하여 전송함으로써 제2 신호를 출력하는 제2 전송게이트부; 및상기 제2 신호를 입력하여 래치하고 반전하여 출력함으로써 상기 내부클록인에이블신호를 출력하는 래치부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작제어회로.
- 제2항에 있어서, 상기 타이밍비교부는,MRS 타이밍신호와 임의의 제1 어드레스신호와 제2 어드레스신호를 입력받아 낸드게이팅하는 낸드게이팅부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작제어회로.
- 제2항에 있어서, 상기 MRS 클록인에이블신호발생부는,상기 MRS 타이밍신호, 상기 어드레스신호들, 및 상기 파워안정화신호를 입력받아 상기 파워안정화신호가 "하이"이고 제1 어드레스신호와 제2 어드레스신호가 모두 "로우"일 때 "로우"로 천이되고 그 외의 경우에는 "하이"로 천이되는 제1 신호를 출력하는 제1 타이밍조합부;상기 MRS 타이밍신호, 상기 제1 어드레스신호, 및 상기 제2 어드레스신호를 입력받아 제1 어드레스신호가 "하이"이며 제2 어드레스신호가 "로우"일 때 "하이"로 천이되고 그 외의 경우에는 "로우"로 천이되는 제2 신호를 출력하는 제2 타이밍조합부; 및상기 제1 신호가 입력되는 제1 입력단이 "로우"로 천이되면 "하이"로 천이되고 상기 제2 신호가 입력되는 제2 입력단이 "하이"로 천이되면 "로우"로 천이되는 MRS 클록인에이블신호를 출력하는 출력부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작제어회로.
- 제4항에 있어서, 상기 제1 타이밍조합부는,상기 제1 어드레스신호와 상기 제2 어드레스신호를 각각 입력하여 반전시키는 제 1,2 인버터;상기 타이밍신호 및 상기 제1, 2 인버터의 출력신호를 각각 입력하여 낸드게이팅하는 낸드게이트; 및상기 파워안정화신호를 입력하여 반전시키는 제3 인버터;상기 제3 인버터의 출력신호와 상기 낸드게이트의 출력신호를 입력하여 노아게이팅하는 노아게이트;를 포함하는 것을 특징으로하는 반도체 메모리 장치의 동작제어회로.
- 제4항에 있어서, 상기 제2 타이밍조합부는,상기 제2 어드레스신호를 입력하여 반전하는 제1 인버터;상기 MRS 타이밍신호, 상기 제1 어드레스신호, 및 상기 제1 인버터의 출력신호를 입력하여 낸드게이팅하는 낸드게이트; 및상기 낸드게이트의 출력신호를 입력하여 반전하는 제2 인버터;를 포함하는 것을 특징으로하는 반도체 메모리 장치의 동작제어회로.
- 제4항에 있어서, 상기 출력부는,게이트는 상기 제1 신호를 입력하고 소오스는 전원전압단자에 접속된 PMOS 게이트;게이트는 상기 제2 신호를 입력하고 드레인은 상기 PMOS 게이트의 드레인에 접속되고 소오스는 접지단에 접속된 NMOS 게이트;입력단이 상기 PMOS게이트의 드레인과 상기 NMOS게이트의 드레인에 접속된 래치부; 및상기 래치부의 출력신호를 입력하여 상기 MRS 클록인에이블신호를 출력하는 인버터;를 포함하는 것을 특징으로하는 반도체 메모리 장치의 동작제어회로.
- 제1항에 있어서, 상기 제어신호발생부는,입력단이 타이밍신호, 임의의 제1 어드레스신호단자 및 제2 어드레스신호단자에 각각 접속된 제1 낸드게이트;제1 게이트는 외부동작제어클록단자에 접속되고 제2 게이트는 상기 외부동작제어클록을 반전시키는 인버터의 출력단자에 접속되며 소오스는 상기 제1 낸드게이트의 출력단에 접속된 제1 전송게이트;상기 MRS 타이밍신호, 상기 어드레스신호들, 및 상기 파워안정화신호를 이용하여 MRS 클록인에이블신호를 출력하는 MRS 클록인에이블신호발생부;일입력단은 상기 MRS 클록인에이블신호의 출력단에 접속되고 타입력단은 상기 제1 전송게이트의 드레인에 접속된 제2 낸드게이트;입력단은 상기 제2 낸드게이트의 출력단에 접속되고 출력단은 상기 제2 낸드게이트의 상기 타입력단에 접속된 제2 인버터; 및제2 게이트는 상기 외부동작제어클록단자에 접속되고 제1 게이트는 상기 제1 인버터의 출력단자에 접속되며 소오스는 상기 제2 낸드게이트의 출력단에 접속되고 드레인에 상기 내부클록제어신호를 출력하는 제2 전송게이트를 포함하는 것을 특징으로하는 반도체 메모리 장치의 동작제어회로.
- 제1항에 있어서, 상기 내부클록인에이블신호발생부는,상기 외부 클록인에이블신호를 입력받아 반전하여 출력하는 제1 반전부;외부로부터 외부동작제어클록을 공급받아 제 1동작클록을 공급하는 제1 동작제어클록공급부;상기 제1 반전부의 출력신호를 입력받아 상기 제1 동작제어클록에 응답하여 전송하는 제1 전송게이트부;상기 제1 전송게이트부의 출력신호를 입력받아 래치하는 래치부;상기 래치부의 출력신호를 입력받아 상기 제1 동작제어클록에 응답하여 전송하는 제2 전송게이트부;상기 제2 전송게이트부의 출력신호가 인에이블되거나 내부클록제어신호가 인에이블되면 디스에이블되는 신호를 출력하는 인에이블신호선택부;상기 인에이블신호선택부의 출력신호를 입력받아 상기 동작제어클록에 응답하여 전송하는 제3 전송게이트부; 및상기 제3 전송게이트부의 출력신호를 입력받아 래치하고 반전함으로써 상기 내부클록인에이블신호를 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작제어회로.
- 제9항에 있어서, 상기 인에이블신호선택부는,제1 입력단은 상기 내부동작제어신호를 입력하고 제2 입력단은 상기 제2 전송게이트부의 출력단에 접속된 노아게이트; 및입력단은 노아게이트의 출력단에 접속되고 출력단은 상기 노아게이트의 제2 입력단에 접속된 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작제어회로.
- 반도체 메모리장치의 동작을 제어하는 내부클록의 발생을 제어하는 내부클록인에이블신호를 출력하는 내부클록제어단계와, 상기 내부클록인에이블 신호, 및 외부클록에 따라 상기 내부클록을 발생하는 내부클록발생단계를 구비하고 시스템 클록에 동기되어 동작하는 반도체 메모리장치의 동작제어방법에 있어서, 상기 내부클록제어단계는,모드레지스터세트 타이밍신호와 동작모드의 설정에 사용하지 않는 임의의 조합의 어드레스 신호들을 입력하여 내부클록 발생을 제어하기 위한 내부클록제어신호를 출력하는 제어신호발생단계; 및선택적으로 상기 내부클록제어신호 또는 외부로부터 입력되는 외부클록인에이블신호에 응답하여 상기 내부클록의 발생을 제어하기 위한 상기 내부클록인에이블신호를 출력하는 내부클록인에이블신호발생단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작제어방법.
- 제11항에 있어서, 상기 제어신호발생단계는,모드레지스터세트 타이밍신호와 상기 임의의 어드레스신호들을 입력받아 타이밍을 비교하는 타이밍비교단계;외부로부터 외부동작제어클록을 공급받아 제1 동작제어클록을 공급하는 제1 동작제어클록공급단계;상기 제1 동작제어클록에 응답하여 상기 타이밍비교부의 출력신호를 입력받아 전송하는 제1 전송단계;상기 MRS 타이밍신호, 상기 어드레스신호들, 및 파워안정화신호를 이용하여 MRS 클록인에이블신호를 출력하는 MRS 클록인에이블신호발생단계;상기 제1 전송게이트의 출력신호가 인에이블될 때 상기 MRS 클록인에이블신호를 반전시켜 제1 신호를 출력하는 MRS 타이밍신호발생단계; 및상기 제1 신호를 입력받아 상기 제1 동작제어클록에 응답하여 전송함으로써 상기 내부클록제어신호를 출력하는 제2 전송단계;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작제어방법.
- 제12항에 있어서, 상기 MRS 클록인에이블신호발생단계는,상기 MRS 타이밍신호, 상기 어드레스신호들, 및 상기 파워안정화신호를 입력받아 상기 파워안정화신호가 "하이"이고 제1 어드레스신호와 제2 어드레스신호가 모두 "로우"일 때 "로우"로 천이되고 그 외의 경우에는 "하이"로 천이되는 제1 신호를 출력하는 제1 타이밍조합단계;상기 MRS 타이밍신호, 상기 제1 어드레스신호, 및 상기 제2 어드레스신호를 입력받아 제1 어드레스신호가 "하이"이며 제2 어드레스신호가 "로우"일 때 "하이"로 천이되고 그 외의 경우에는 "로우"로 천이되는 제2 신호를 출력하는 제2 타이밍조합단계; 및상기 제1 신호가 입력되는 제1 입력단이 "로우"로 천이되면 "하이"로 천이되고 상기 제2 신호가 입력되는 제2 입력단이 "하이"로 천이되면 "로우"로 천이되는 MRS 클록인에이블신호를 출력하는 출력단계;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작제어방법.
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