KR100213239B1

KR100213239B1 - 패드 제어회로 및 방법

Info

Publication number: KR100213239B1
Application number: KR1019970016805A
Authority: KR
Inventors: 오승철
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-04-30
Filing date: 1997-04-30
Publication date: 1999-08-02
Also published as: KR19980079130A

Abstract

테스트를 필요로 하는 복수의 회로들을 포함하는 반도체 장치에 있어서, 하나의 공통 패드, 복수의 스위칭 수단들, 및 패드 제어 회로를 구비하여, 하나의 공통 패드를 가지고 복수개의 회로들을 테스트할 수 있는 패드 제어 회로가 개시되어 있다. 복수의 스위칭 수단들은 각각, 복수의 회로들 중에서 대응되는 회로와 하나의 공통 패드 사이에 연결되어 있고, 패드 제어 회로로부터 출력되는 복수의 제어 회로들 중에서 대응되는 제어 신호에 의해서 인에이블되어, 대응되는 회로를 선택하여 하나의 공통 패드에 연결시킨다. 패드 제어 회로는 사용자의 요구에 따라 인에이블 신호에 의해서 인에이블되어 복수의 스위칭 수단들에 각각 대응되는 제어 신호들을 발생시키고 다시 인에이블될 때까지 발생된 제어 신호들의 상태를 그대로 유지시킨다. 본 발명에 의하면, 하나의 공통 패드에 대하여 복수개의 회로들의 전기적인 접속을 제어하므로써, 칩 집적도가 증가하는 데 따라 패드의 영역이 줄어도 하나의 공통 패드를 사용하여 칩 내부의 복수개의 회로들의 동작을 테스트할 수 있는 효과를 가진다.

Description

패드 제어 회로 및 방법

본 발명은 패드 제어 회로 및 방법에 관한 것으로, 특히 테스트를 필요로 하는 복수개의 회로들을 하나의 공통 패드를 사용하여 테스트할 수 있는 패드 제어 회로 및 방법에 관한 것이다.

반도체 공정 기술이 발달하고, 칩 집적도가 증가해짐에 따라, 칩 사이즈를 줄이고 한 개의 웨이퍼(Wafer)에 가능하면 많은 칩을 생산하여 원가를 줄이기 위하여 노력하고 있다.

그러나 패키지(Package)의 개발은 공정기술이 발달하고 칩 집적도가 발달하는 속도에 맞게 이루어지고 있지 않다. 따라서, 웨이퍼에서 패키지 조립을 할 때 와이어 본더(Wire Bonder)에 의하여 웨이퍼와 리드 프레임(Lead Frame)을 연결하여 주는 패드 사이즈는 종래에 사용하여 오던 크기를 그대로 사용하고 있다.

반도체 메모리 장치, 특히 DRAM이나 동기식 DRAM에 있어서는 칩 내부에서 자체적으로 생성하는 직류 전압 발생기들이 존재한다. 직류 전압 발생기들은 내부 전압 변환기(Internal Voltage Converter), 기준 전압 발생기(Reference Voltage Generator), 메모리 어레이 기준 전압 발생기(Array Reference Voltage Generator), 승압 전원 발생기(VPP Generator), 프리 차지 전압 발생기(VBL Generator), 셀 차지 보상 전압 발생기(VP Generator), 및 백 바이어스 전압 발생기(Back Bias Voltage Generator) 등이 있다. 이러한 직류 전압 발생기들은 공정을 진행함에 따라서, 소자들의 문턱 전압(Threshold Voltage), 포화 드레인 전류(Saturation Drain Current) 등이 변화에 의해서 직류 전압 발생기들에서 발생되는 직류 전압들의 레벨들이 변화하게 된다. 이러한 직류 전압들의 레벨들의 변화는 칩 내부에서 동작하는 회로들의 마진(Margin)들을 변화시키고, 치명적인 경우에는 회로들의 동작들이 전혀 이루어지지 않게 한다. 이러한 현상을 방지하기 위하여, DRAM이나 동기식 DRAM에서는 각 직류 전압 발생기에 대하여 패드를 두고, 웨이퍼 레벨 테스트 시에 각 패드를 프로빙(Probing)한다. 따라서, 직류 전압 발생기들로부터 발생되는 직류 전압들의 레벨들을 감지하고 변화한 레벨들을 확인하여 적당한 방법을 통하여 수정하면서 공정을 진행한다.

도 1은 위에서 언급한 종래의 패드 제어 회로를 도시하고 있다.

도 1 을 참조하면, 종래의 패드 제어 회로는 직류 전압 발생기들(102 내지 110) 및 패드들(112 내지 120)을 구비한다.

직류 전압 발생기들(102 내지 110)은 각각 패드들(112 내지 120) 중에서 대응되는 패드에 연결되어 있다. 따라서, 직류 전압 발생기들(102 내지 110)에 대한 테스트는 각각 대응되는 패드를 통해서 이루어진다.

그러나, 위에서 언급한 바와 같이 칩 사이즈를 줄이고 한 개의 웨이퍼에 가능하면 많은 칩을 생산하여 원가를 줄이기 위하여 노력하고 있는 현 실정에서 더 이상 직류 전압 발생기들을 모니터(Monitor)하는 패드들의 영역이 부족하게 되고 더 이상 패드들을 넣을 공간을 마련하지 못하게 되는 상황에 이르게 되었다. 그러므로 공정 변화에 따르는 직류 전압 레벨들의 변화를 모니터 할 수 없게 되고, 칩 내부 회로들의 패일(Fail) 분석이 불리하게 되고, 공정 변화에 신속히 대응하지 못하게되어 양산성 측면에서도 불리하게 되었다.

따라서, 본 발명의 목적은 공정 기술의 발달과 더불어 칩 집적도가 증가해짐에 따라 패드가 들어 갈 수 있는 공간이 줄어드는 현 상황에 부응하기 위하여, 하나의 공통 패드를 사용하여 복수개의 회로들을 테스트할 수 있는 패드 제어 회로를 제공하는 데 있다.

본 발명의 다른 목적은 공정 기술의 발달과 더불어 칩 집적도가 증가해짐에 따라 패드가 들어 갈 수 있는 공간이 줄어드는 현 상황에 부응하기 위하여, 하나의 공통 패드를 사용하여 복수개의 회로들을 테스트할 수 있는 패드 제어 방법을 제공하는 데 있다.

도 1은 종래의 패드 제어 회로의 블록도이다.

도 2는 본 발명의 제 1 실시예에 따른 패드 제어 회로의 블록도이다.

도 3은 도 2에 있어서 패드 제어 신호 발생부의 일실시예에 따른 회로의 블록도이다.

도 4는 도 3에 있어서, 테스트 모드 제어 신호 발생기의 구체적인 실시예에 따른 회로의 회로도이다.

도 5는 도 3에 있어서 레지스터 회로의 구체적인 일실시예에 따른 회로의 회로도이다.

도 6은 도 3에 있어서 제어 신호 발생기의 구체적인 일실시예에 따른 회로의 회로도이다.

도 7은 본 발명의 제 2 실시예에 따른 패드 제어 회로의 블록도이다.

도 8은 도 7에 있어서 모드 레지스터 설정 회로의 일실시예에 따른 블록도이다.

도 9는 도 8에 있어서 모드 레지스터의 일실시예에 따른 회로의 회로도이다.

도 10은 도 8에 있어서 버스트 길이 모드 신호 발생기의 일실시예에 따른 회로의 회로도이다.

도 11은 본 발명의 제 3 실시예에 따른 패드 제어 방법을 나타내는 흐름도이다.

도 12는 본 발명의 제 4 실시예에 따른 패드 제어 방법을 나타내는 흐름도이다.

* 도면의 주요 부호에 대한 자세한 설명

CL1,CL2,CL3: CAS 레이턴시 모드 신호들, PVCCH: 전원 전압 클럭 신호,

RAi: 로 어드레스, MDSTi: 모드 레지스터 데이터 신호,

PWCBR: 모드 레지스터 인에이블 신호, CT: CAS 형 모드 신호,

BL1,BL2,BL4,BL8,BLFULL: 버스트 길이 모드 신호들.

상기 목적을 달성하기 위하여 본 발명에 따른 패드 제어 회로는 테스트를 필요로 하는 복수의 회로들을 구비하는 반도체 장치에 있어서, 하나의 공통 패드, 복수의 스위칭 수단들, 및 패드 제어 회로를 구비하는 것을 특징으로 한다.

복수의 스위칭 수단들은 각각, 복수의 회로들 중에서 대응되는 회로와 하나의 공통 패드 사이에 연결되어 있고, 대응되는 제어 신호에 의해서 인에이블되어, 대응되는 회로를 하나의 공통 패드에 연결시킨다.

패드 제어 회로는 테스트 모드 시에 인에이블되어, 복수의 스위칭 수단들에 각각 대응되는 제어 신호들을 발생시킨다.

패드 제어 회로는 테스트 모드 시에 인에이블되어, 복수의 핀들로부터 입력되는 데이터를 저장하는 레지스터 회로와 레지스터에 저장되어 있는 데이터에 따라 복수의 스위칭 수단들을 제어하는 제어 신호들을 발생시키는 제어 신호 발생기를 구비한다.

상기 다른 목적을 달성하기 위한 본 발명에 따른 패드 제어 방법은 테스트 모드 설정 단계, 제어 신호 발생 단계, 테스트 할 회로 선택 단계, 전기 접속 단계, 테스트 단계, 및 다른 테스트 여부 결정 단계를 구비하는 것을 특징으로 한다.

테스트 모드 설정 단계는 테스트를 필요로 하는 회로들에 대해서 테스트 모드를 설정한다.

제어 신호 발생 단계는 테스트 모드 설정 단계 후에 테스트를 필요로 하는 회로들과 공통 패드사이의 연결 상태를 제어하기 위한 제어 신호들을 발생한다.

테스트 할 회로 선택 단계는 제어 신호 발생 단계로부터 발생되는 제어 신호들에 따라 테스트를 필요로 하는 회로들 중에서 하나를 선택한다.

전기 접속 단계는 테스트 할 회로 선택 단계에서 선택된 회로와 공통 패드 사이를 전기적으로 접속한다.

테스트 단계는 선택된 회로의 동작을 공통 패드를 통하여 테스트한다.

다른 테스트 여부 결정 단계는 테스트 단계 후에 테스트를 필요로 하는 다른 회로들에 대한 테스트를 계속 수행할 것인지를 결정하고, 계속적으로 수행하는 경우에는 제어 신호 발생 단계부터 일련의 상기 단계들을 수행하도록 한다.

이어서 첨부한 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.

도 2를 참조하면, 본 발명의 제 1 실시예에 따른 패드 제어 회로는 테스트를 필요로 하는 복수의 회로들(202,204,210), 복수의 스위칭 수단들(212,214,220), 패드 제어 회로(230), 및 하나의 공통 패드(240)를 구비한다.

복수의 회로들(202,204,210)은 테스트를 필요로 하는 회로들로서, 칩 내부에 존재하는 직류 전압 발생 회로들을 포함한다.

패드 제어 회로(230)는 복수의 스위칭 수단들(212,214,220)을 제어하는 제어 신호들을 발생시킨다. 여기서 발생되는 제어 신호들은 복수의 스위칭 수단들(212,214,220)을 한 번에 하나씩만을 인에이블시킨다.

복수의 스위칭 수단들(212,214,220)은 각각, 복수의 회로들(202,204,210) 중에서 대응되는 회로와 하나의 공통 패드 사이에 연결되어 있고, 패드 제어 회로(230)로부터 발생되는 제어 신호들 중에서 대응되는 제어 신호에 의해서 제어되어, 복수의 회로들(202,204,210) 중에서 대응되는 회로를 선택하여 대응되는 회로와 하나의 공통 패드 사이에 전기적인 접속을 형성한다.

하나의 공통 패드(240)는 복수의 회로들(202,204,210) 중에서 복수의 스위칭 수단들(212,214,220)을 통하여 전기적으로 접속되어 있는 회로를 테스트하기 위한 신호들을 프로빙(Probing)하기 위한 것이다.

도 3은 도 2에 있어서, 패드 제어 회로(230)의 구체적인 일실시예에 따른 회로의 블록도이다.

도 3을 참조하면, 패드 제어 회로(230)의 구체적인 일실시예에 따른 회로는, 테스트 모드 제어 신호 발생기(248), 레지스터 회로(250), 및 제어 신호 발생기(260)를 구비한다,

테스트 모드 제어 신호 발생기(248)는 레지스터 회로(250)를 제어하는 인에이블 신호(PA)를 발생시킨다.

레지스터 회로(250)는 인에이블 신호(PA)에 의해서 인에이블되고, 로 어드레스(RA)를 입력하여 저장하고, 이를 출력 데이터(MRA)로서 출력한다.

제어 신호 발생기(260)는 레지스터 회로(250)로부터 출력되는 데이터들(MRAi)을 입력하여 이를 디코딩하여 제어 신호들(PTSi)로서 출력한다. 여기서 제어 신호 발생기(260)는 레지스터 회로(250)로부터 출력되는 데이터들(MRAi, i=0~2)을 입력하여 이를 디코딩하여 제어 신호들(PTSi, i=0~7)로서 출력한다.

도 4는 도 3에 있어서, 특히 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 기입 인에이블 신호(WEB), 및 칩 선택 신호(CEB)에 의해서 칩 회로의 동작이 결정되어 지는 반도체 메모리 장치에 있어서, 테스트 모드 제어 신호 발생기(248)의 구체적인 실시예에 따른 회로의 회로도이다.

테스트 모드 제어 신호 발생기(248)의 구체적인 실시예에 따른 회로는 NAND 게이트들(244,242,246)과 인버터들(241,243,245)로써 구성되어 있다.

NAND 게이트(244)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 기입 인에이블 신호(WEB), 및 칩 선택 신호(CEB)가 모두 로우('L') 레벨일 경우에 하이('H')가 되는 신호를 출력한다.

인버터(241)는 로 어드레스(RA7)를 입력하여 이를 인버팅하여 출력한다.

NAND 게이트(242)는 로 어드레스(RAi) 중에서 로 어드레스(RA7)와 로 어드레스(RA8)의 레벨이 각각 하이('H')와 로우('L')일 때에만 하이('H') 레벨이 되는 신호를 출력한다.

인버터(245)와 인버터(243)는 각각 NAND 게이트(244)와 NAND 게이트(242)의 출력들을 입력하여 이들을 인버팅하여 출력한다,

NAND 게이트(246)는 인버터(245)와 인버터(243)으로부터 출력하는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 인에이블 신호(PA)로서 출력한다.

테스트 모드 제어 신호 발생기(248)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 기입 인에이블 신호(WEB), 및 칩 선택 신호(CEB)가 모두 로우('L') 레벨이고, 로 어드레스(RA7)와 로 어드레스(RA8)의 레벨이 각각 하이('H')와 로우('L')일 때에만 하이('H') 레벨이 되는 인에이블 신호(PA)를 출력한다.

이 외에도 정상적인 칩 회로의 동작을 방해하지 않는 범위 내에서 테스트 모드 제어 신호 발생기(248)의 여러 가지 구체적인 실시예들이 가능하다.

도 5는 도 3에 있어서, 레지스터 회로(250)의 구체적인 일실시예에 따른 회로의 회로도를 나타내고 있다.

도 5를 참조하면, 레지스터 회로(250)의 구체적인 일실시예에 따른 회로는 인버터(262), 전송게이트(264), 래치 수단(266), 프리 차지 수단(268), 및 구동부(270)를 구비한다.

인버터(262)는 로 어드레스 버퍼 회로(도시되어 있지 않음)로부터 출력되는 로 어드레스(RAi)를 입력하여 이를 인버팅하여 출력한다.

전송게이트(264)는 인에이블 신호(PA)의 제어 하에 인버터(262)로부터 출력되는 신호를 입력하여 전송한다. 즉 인에이블 신호(PA)가 하이('H')일 때 전송게이트(264)는 인버터(262)로부터 출력되는 신호를 입력하여 전송한다.

프리 차지 수단(268)은 입력 신호(PVCCH)에 의해서 래치부(266)에 입력되는 신호를 로우('L') 레벨로 미리 프리 차지시킨다. 여기서, 입력 신호(PVCCH)는 인에이블 신호(PA)에 의해서 레지스터 회로(250)가 인에이블되면, 로우('L') 레벨로부터 하이('H') 레벨로 전환되는 신호이다.

래치부(266)는 전송게이트(264)로부터 전송되어지는 신호를 래치하여 저장한다.

구동부(270)는 래치부(266)에 래치되어 저장되어 있는 신호를 구동하여 레지스터 회로(250)의 출력 데이터들(MRAi)로서 출력한다.

도 6은 도 3에 있어서, 제어 신호 발생기(260)의 구체적인 일실시예에 따른 회로의 회로도이다.

도 6을 참조하면, 제어 신호 발생기(260)의 구체적인 일실시예에 따른 회로는 인버터들(271 내지 281), 및 NAND 게이트들(282 내지 289)을 구비한다.

인버터(271)는 출력 데이터(MRA2)를 입력하여 이를 인버팅하여 출력한다.

인버터(272)는 출력 데이터(MRA1)를 입력하여 이를 인버팅하여 출력한다.

인버터(273)는 출력 데이터(MRA0)를 입력하여 이를 인버팅하여 출력한다.

NAND 게이트(282)는 출력 데이터들(MRA2,MRA1,MRA0)이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(283)는 출력 데이터들(MRA2,MRA1)과 인버터(271)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(284)는 출력 데이터들(MRA2,MRA0)과 인버터(272)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(285)는 출력 데이터(MRA2)와 인버터들(271,272)로부터 출력되는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(286)는 출력 데이터들(MRA1,MRA0)과 인버터(273)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(287)는 출력 데이터(MRA1)와 인버터들(271,273)로부터 출력되는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(288)는 출력 데이터(MRA0)와 인버터들(272,273)로부터 출력되는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(289)는 인버터들(271,272,273)로부터 출력되는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

인버터(274)는 NAND 게이트(282)로부터 출력되는 신호를 입력하여 이를 인버팅하여 제어 신호(PTS0)로서 출력한다.

인버터(275)는 NAND 게이트(283)로부터 출력되는 신호를 입력하여 이를 인버팅하여 제어 신호(PTS1)로서 출력한다.

인버터(276)는 NAND 게이트(284)로부터 출력되는 신호를 입력하여 이를 인버팅하여 제어 신호(PTS2)로서 출력한다.

인버터(277)는 NAND 게이트(285)로부터 출력되는 신호를 입력하여 이를 인버팅하여 제어 신호(PTS3)로서 출력한다.

인버터(278)는 NAND 게이트(286)로부터 출력되는 신호를 입력하여 이를 인버팅하여 제어 신호(PTS4)로서 출력한다.

인버터(279)는 NAND 게이트(287)로부터 출력되는 신호를 입력하여 이를 인버팅하여 제어 신호(PTS5)로서 출력한다.

인버터(280)는 NAND 게이트(288)로부터 출력되는 신호를 입력하여 이를 인버팅하여 제어 신호(PTS6)로서 출력한다.

인버터(281)는 NAND 게이트(289)로부터 출력되는 신호를 입력하여 이를 인버팅하여 제어 신호(PTS7)로서 출력한다.

다음의 표는 도 6의 회로에 있어서 입력되는 데이터들(MRA0,MRA1,MRA2)의 조합에 따라 출력되는 버스트 길이 모드 신호들에 대한 진리표이다.

[표 1]

MRA2	MRA1	MRA0	PTS0 PTS1 PTS2 PTS3 PTS4 PTS5 PTS6 PTS7
0	0	0	1 0 0 0 0 0 0 0
0	0	1	0 1 0 0 0 0 0 0
0	1	0	0 0 1 0 0 0 0 0
0	1	1	0 0 0 1 0 0 0 0
1	0	0	0 0 0 0 1 0 0 0
1	0	1	0 0 0 0 0 1 0 0
1	1	0	0 0 0 0 0 0 1 0
1	1	1	0 0 0 0 0 0 0 1

이와 같이, 패드 제어 회로(230)를 구비하고, 패드 제어 회로(230)로부터 복수의 제어 신호들(PTSi)을 발생시키므로서, 복수의 제어 신호들(PTSi)에 의해서 복수의 스위칭 수단들(212,214,220)을 선택적으로 하나씩 인에이블하여, 하나의 공통 패드(240)와 테스트를 필요로 하는 복수의 회로들(202,204,210)의 전기적인 접속을 제어함으로서, 하나의 공통 패드(240)를 가지고 복수개의 회로들(202,204,210)에 대한 테스트가 가능하게 된다. 따라서, 칩 집적도가 증가함에 따른 패드가 존재할 수 있는 영역이 줄어드는 데 따른 문제점을 해결할 수 있다. 또한 패드 제어 회로(230)로부터 발생되는 제어 신호들(PTSi)은, 인에이블 신호(PA)에 의해서 패드 제어 회로(230)가 다시 인에이블될 때까지 그 상태들을 그대로 유지할 수 있다. 따라서, 테스트를 필요로 하는 회로들, 특히 직류 전압 발생 회로들을 테스트할 때, 회로 자체의 동작뿐만 아니라 직류 전압 발생 회로들의 직류 전압 레벨을 공통 패드를 통해서 폴싱(Forcing)하여 이에 따라 칩 회로 내부의 회로들에 미치는 영향을 동시에 테스트 할 수 있다.

도 7을 참조하면, 본 발명의 제 2 실시예에 따른 패드 제어 회로는 직류 전압 발생 회로들(302,304,306,308,310), 스위칭 수단들(312,314,316,318,320), 모드 레지스터 설정(Mode Register Set) 회로(330), 및 하나의 공통 패드(340)를 구비한다.

직류 전압 발생 회로(302)는 외부 전원으로부터의 전압을 내부 회로 소자들의 내압에 알맞도록 변환하는 내부 전압 변환기(Internal Voltage Converter)이다.

직류 전압 발생 회로(304)는 입력 레벨을 제어하는 데 필요한 기준 전압을 발생시키는 기준 전압 발생기(Reference Voltage Generator)이다.

직류 전압 발생 회로(306)는 프리 차지 기간 동안 비트 라인을 프리 차지하는 데 필요한 비트 라인 프리 차지 전압을 발생시키는 비트 라인 프리 차지 전압 발생기(VBL Generator)이다.

직류 전압 발생 회로(308)는 메모리 셀 전하량을 규정하기 위하여, 메모리 셀의 전위를 보상하여 주는 전압을 발생시키는 셀 전위 제어 전압 발생기(VP Generator)이다.

직류 전압 발생 회로(310)는 메모리 셀 어레이를 구성하는 소자들의 내압의 레벨을 제어하는 데 필요한 메모리 셀 어레이 제어 전압을 발생시키는 메모리 셀 어레이 제어 전압 발생기(Array Reference Voltage Generator)이다.

스위칭 수단(312)은 직류 전압 발생 회로(302)와 하나의 공통 패드(340) 사이에 연결되어 있고, 모드 레지스터 설정 회로(330)로부터 발생되는 제어 신호(BL1)에 의해서 제어되어, 제어 신호(BL1)가 하이('H') 레벨인 경우에만 직류 전압 발생 회로(302)와 하나의 공통 패드(340)를 전기적으로 접속시킨다.

스위칭 수단(314)은 직류 전압 발생 회로(304)와 하나의 공통 패드(340) 사이에 연결되어 있고, 모드 레지스터 설정 회로(330)로부터 발생되는 제어 신호(BL2)에 의해서 제어되어, 제어 신호(BL2)가 하이('H') 레벨인 경우에만 직류 전압 발생 회로(304)와 하나의 공통 패드(340)를 전기적으로 접속시킨다.

스위칭 수단(316)은 직류 전압 발생 회로(306)와 하나의 공통 패드(340) 사이에 연결되어 있고, 모드 레지스터 설정 회로(330)로부터 발생되는 제어 신호(BL4)에 의해서 제어되어, 제어 신호(BL4)가 하이('H') 레벨인 경우에만 직류 전압 발생 회로(306)와 하나의 공통 패드(340)를 전기적으로 접속시킨다.

스위칭 수단(318)은 직류 전압 발생 회로(308)와 하나의 공통 패드(340) 사이에 연결되어 있고, 모드 레지스터 설정 회로(330)로부터 발생되는 제어 신호(BL8)에 의해서 제어되어, 제어 신호(BL8)가 하이('H') 레벨인 경우에만 직류 전압 발생 회로(308)와 하나의 공통 패드(340)를 전기적으로 접속시킨다.

스위칭 수단(320)은 직류 전압 발생 회로(310)와 하나의 공통 패드(340) 사이에 연결되어 있고, 모드 레지스터 설정 회로(330)로부터 발생되는 제어 신호(BLFULL)에 의해서 제어되어, 제어 신호(BLFULL)가 하이('H') 레벨인 경우에만 직류 전압 발생 회로(310)와 하나의 공통 패드(340)를 전기적으로 접속시킨다.

모드 레지스터 설정 회로(330)는 동기식 반도체 메모리 장치에 있어서, 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 의해서 제어되어, CAS 레이턴시(Latency), 버스트(Burst) 형, 및 버스트 길이 등을 설정하기 위한 회로이다. 모드 레지스터 설정 회로(330)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 의해서 인에이블되고, 입력되는 어드레스의 조합에 따라 CAS 레이턴시, 버스트 형, 및 버스트 길이 등을 결정하여, 그에 따라 CAS 레이턴시 모드 신호들(CL1 CL2,CL3), 버스트 형 모드 신호들(도시되어 있지 않음), 및 버스트 길이 모드 신호들(BL1,BL2,BL34,BL8,BLFULL)을 발생시킨다. 여기서 CAS 레이턴시 모드 신호들(CL1 CL2,CL3), 버스트 형 모드 신호들(도시되어 있지 않음), 및 버스트 길이 모드 신호들(BL1,BL2,BL34,BL8,BLFULL)의 상태들은 모드 레지스터 설정 회로(330)가 다수 인에이블되어 모드를 설정할 때까지 변화하지 않는다. 즉 모드 레지스터 설정 회로(330)가 인에이블되면, 입력되는 어드레스의 조합에 따라 CAS 레이턴시 및 버스트 길이가 결정되고, 이에 따라 CAS 레이턴시 모드 신호들(CL1 CL2,CL3) 중의 하나가 인에이블되고, 버스트 길이 모드 신호들(BL1,BL2,BL34,BL8,BLFULL) 중의 하나가 인에이블되며, 이들의 상태는 다시 모드 레지스터 설정 회로(330)가 인에이블되어 모드를 설정할 때까지 변화하지 않는다. 그러므로 버스트 길이 모드 신호들(BL1,BL2,BL34,BL8,BLFULL)을 스위칭 수단들(312,314,316,318,320)을 제어하는 제어 신호들로서 사용하여, 모드 레지스터 설정 회로(330)를 인에이블하는 동작을 통하여 직류 전압 발생 회로들(302,304,306,308,310)은 개별적으로 하나의 공통 패드(340)와의 전기적인 접속을 이룰 수 있다. 따라서, 하나의 공통 패드를 사용하여 복수의 회로들에 대한 테스트가 가능하게 되는 것이다.

도 8은 도 7에 있어서, 모드 레지스터 설정 회로(330)의 일 실시예에 대한 상세한 블록도이다.

도 8을 참조하면, 모드 레지스터 설정 회로(330)의 일실시예는 모드 레지스터(410), 버스트 길이 모드 신호 발생기(420), 및 CAS 레이턴시 모드 신호 발생기(430)를 구비한다.

모드 레지스터(410)는 제어 신호(PWCBR)의 제어에 의해서 인에이블되어, 로 어드레스 버퍼 회로(도시되어 있지 않음)로부터 출력되는 로 어드레스(RAi)를 입력하여 이를 저장하여 모드 레지스터(410)에 저장되어 있는 데이터들(MDSTi, i=0~6)로서 출력한다. 여기서 제어 신호(PWCBR)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)가 모두 로우('L')일 때에만 액티브되는 신호이다.

버스트 길이 모드 신호 발생기(420)는 모드 레지스터(410)로부터 출력되는 데이터들(MDST0,MDST1,MDST2)을 입력하여, 그 조합에 따라 버스트 길이에 대한 모드를 설정하여 해당되는 버스트 길이 모드 신호만이 액티베이션되는 버스트 길이 모드 신호들(BLi, i=1,2,4,8,FULL)을 출력한다.

CAS 레이턴시 모드 신호 발생기(430)는 모드 레지스터(410)로부터 출력되는 데이터(MDST3)를 입력하여, 그 조합에 따라 CAS 형(Type)에 대한 모드를 설정하여 해당되는 CAS 형 모드 신호(CT)를 출력한다.

CAS 레이턴시 모드 신호 발생기(440)는 모드 레지스터(410)로부터 출력되는 데이터들(MDST4,MDST5,MDST6)을 입력하여, 그 조합에 따라 CAS 레이턴시에 대한 모드를 설정하여 해당되는 CAS 레이턴시 모드 신호만이 액티베이션되는 버스트 길이 모드 신호들(CLi, i=1,2,3)을 출력한다.

도 9는 도 8에 있어서, 모드 레지스터(410)의 일실시예에 따른 회로의 회로도이다.

도 9를 참조하면, 모드 레지스터(410)의 일실시예에 따른 회로는 인버터(502), 전송게이트(504), 래치 수단(506), 프리 차지 수단(508), 및 구동부(510)를 구비한다.

인버터(502)는 로 어드레스 버퍼 회로(도시되어 있지 않음)로부터 출력되는 로 어드레스(RAi)를 입력하여 이를 인버팅하여 출력한다.

전송게이트(504)는 제어 신호(PWCBR)의 제어 하에 인버터(502)로부터 출력되는 신호를 입력하여 전송한다. 즉 제어 신호(PWCBR)가 하이('H')일 때 전송게이트(504)는 인버터(502)로부터 출력되는 신호를 입력하여 전송한다. 여기서 제어 신호(PWCBR)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)가 모두 로우('L')일 때에만 하이('H')로 액티브되는 신호이다.

프리 차지 수단(508)은 입력 신호(PVCCH)에 의해서 래치부(506)에 입력되는 신호를 로우('L') 레벨로 미리 프리 차지시킨다. 여기서, 입력 신호(PVCCH)는 제어 신호(PWCBR)에 의해서 모드 레지스터(410)가 인에이블되면, 로우('L') 레벨로부터 하이('H') 레벨로 전환되는 신호이다.

래치부(506)는 전송게이트(504)로부터 전송되어지는 신호를 래치하여 저장한다.

구동부(510)는 래치부(506)에 래치되어 저장되어 있는 신호를 구동하여 모드 레지스터(410)의 출력 데이터들(MDSTi)로서 출력한다.

도 10은 도 8에 있어서, 버스트 길이 모드 신호 발생기(420)의 일실시예에 따른 회로의 회로도이다.

도 10을 참조하면, 버스트 길이 모드 신호 발생기(420)의 일실시예에 따른 회로는 인버터들(602 내지 616), 및 NAND 게이트들(622 내지 630)을 구비한다.

인버터(602)는 출력 데이터(MDST2)를 입력하여 이를 인버팅하여 출력한다.

인버터(604)는 출력 데이터(MDST1)를 입력하여 이를 인버팅하여 출력한다.

인버터(606)는 출력 데이터(MDST0)를 입력하여 이를 인버팅하여 출력한다.

NAND 게이트(622)는 출력 데이터들(MDST2,MDST1,MDST0)이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(624)는 출력 데이터들(MDST1,MDST0)과 인버터(602)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(626)는 출력 데이터(MDST0)와 인버터들(602,604)로부터 출력되는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NAND 게이트(628)는 인버터들(602,604,606)로부터 출력되는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

인버터(608)는 NAND 게이트(622)로부터 출력되는 신호를 입력하여 이를 인버팅하여 버스트 길이 모드 신호(BLFULL)로서 출력한다.

인버터(610)는 NAND 게이트(624)로부터 출력되는 신호를 입력하여 이를 인버팅하여 버스트 길이 모드 신호(BL8)로서 출력한다.

NAND 게이트(630)는 NAND 게이트들(622,624,626,628)로부터 출력되는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

인버터(612)는 NAND 게이트(630)로부터 출력되는 신호를 입력하여 이를 인버팅하여 버스트 길이 모드 신호(BL1)로서 출력한다.

인버터(614)는 NAND 게이트(626)로부터 출력되는 신호를 입력하여 이를 인버팅하여 버스트 길이 모드 신호(BL2)로서 출력한다.

인버터(616)는 NAND 게이트(628)로부터 출력되는 신호를 입력하여 이를 인버팅하여 버스트 길이 모드 신호(BL4)로서 출력한다.

다음의 표는 도 10의 회로에 있어서 입력되는 데이터들(MDST0,MDST1,MDST2)의 조합에 따라 출력되는 버스트 길이 모드 신호들(BL1,BL2,BL4,BL8,BLFULL)에 대한 진리표이다.

[표 2]

MDST2	MDST1	MDST0	BL1 BL2 BL4 BL8 BLFULL
0	0	0	1 0 0 0 0
0	0	1	0 1 0 0 0
0	1	0	0 0 1 0 0
0	1	1	0 0 0 1 0
1	0	0	1 0 0 0 0
1	0	1	1 0 0 0 0
1	1	0	1 0 0 0 0
1	1	1	0 0 0 0 1

이와 같이 동기식 반도체 메모리 장치에 있어서, 모드 레지스터 설정 회로(330)로부터 출력되는 버스트 길이 모드 신호들(BL1,BL2,BL4,BL8,BLFULL)을 이용하여, 하나의 공통 패드(340)와 테스트를 필요로 하는 직류 전압 발생 회로들(302 내지 310)을 전기적으로 접속하는 스위칭 수단들(312 내지 320)을 제어함으로서, 하나의 공통 패드(340)를 가지고 직류 전압 발생 회로들(302 내지 310)을 테스트할 수 있게 된다. 또한 모드 레지스터 설정 회로(330)로부터 발생되는 버스트 길이 모드 신호들(BL1,BL2,BL4,BL8,BLFULL)은, 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 의해서 모드 레지스터 설정 회로(330)가 다시 인에이블될 때까지 그 상태들을 그대로 유지할 수 있다. 따라서, 직류 전압 발생 회로들(302 내지 310)을 테스트할 때, 회로 자체의 동작뿐만 아니라 직류 전압 발생 회로들(302 내지 310)의 직류 전압 레벨을 공통 패드를 통해서 폴싱(Forcing)하여 이에 따라 칩 회로 내부의 회로들에 미치는 영향을 동시에 테스트 할 수 있다.

도 11은 본 발명의 제 3 실시예에 따른 패드 제어 방법을 설명하기 위한 흐름도이다.

도 11을 참조하면, 본 발명의 제 3 실시예에 따른 패드 제어 방법은 테스트 모드 설정 단계(702), 제어 신호 발생 단계(704), 테스트할 회로 선택 단계(706), 전기 접속 단계(708), 테스트 단계(710), 및 다른 테스트 여부 결정 단계(720)를 구비한다.

테스트 모드 설정 단계(702)는 테스트를 필요로 하는 회로들에 대해서 테스트 모드를 설정하기 위한 단계이다.

제어 신호 발생 단계(704)는 테스트 모드 설정 단계(702) 후에 테스트를 필요로 하는 회로들과 공통 패드사이의 연결 상태를 제어하기 위한 제어 신호들을 발생한다.

테스트 할 회로 선택 단계(706)는 제어 신호 발생 단계(704)로부터 발생되는 제어 신호들에 따라 테스트를 필요로 하는 회로들 중에서 하나를 선택한다.

전기 접속 단계(708)는 테스트 할 회로 선택 단계(706)에서 선택된 회로와 공통 패드 사이를 전기적으로 접속한다.

테스트 단계(710)는 선택된 회로의 동작을 공통 패드를 통하여 테스트한다.

다른 테스트 여부 결정 단계(720)는 테스트 단계(710) 후에 테스트를 필요로 하는 다른 회로들에 대한 테스트를 계속 수행할 것인지를 결정하고, 계속적으로 수행하는 경우에는 제어 신호 발생 단계(704)부터 시작하여 일련의 상기 단계들을 수행하도록 한다.

이와 같이, 제어 신호 발생 단계(704)로부터 발생되는 제어 신호들에 의해서 테스트할 회로를 선택하고, 하나의 공통 패드와 선택된 회로와의 전기적인 접속을 형성하므로서, 하나의 공통 패드를 사용하여 복수의 회로들을 테스트 할 수 있게 된다. 따라서, 칩 집적도의 증가에 따라 패드 영역이 줄어들어도 테스트를 필요로 하는 여러 회로들의 테스트가 이루어 질 수 있다. 또한 제어 신호 발생 단계(704)로부터 발생되는 제어 신호들은, 다시 제어 신호 발생 단계(704)에 의해서 제어 신호들이 발생될 때까지 그 상태들을 그대로 유지할 수 있다. 따라서, 복수의 회로들, 특히 직류 전압 발생 회로들을 테스트할 때, 회로 자체의 동작뿐만 아니라 직류 전압 발생 회로들의 직류 전압 레벨을 공통 패드를 통해서 폴싱(Forcing)하여 이에 따라 칩 회로 내부의 회로들에 미치는 영향을 동시에 테스트 할 수 있다.

도 12는 본 발명의 제 4 실시예에 따른 패드 제어 방법을 설명하기 위한 흐름도이다. 도 12는 동기식 반도체 메모리 장치에 있어서, 모드 레지스터 설정 회로를 이용하여 패드를 제어하는 방법을 나타내고 있다.

도 12를 참조하면, 본 발명의 제 4 실시예에 따른 패드 제어 방법은 모드 레지스터 설정 회로 인에이블 단계(802), 어드레스 입력 단계(804), 테스트할 회로 선택 단계(806), 전기 접속 단계(808), 테스트 단계(810), 및 다른 테스트 여부 결정 단계(820)를 구비한다.

모드 레지스터 설정 회로 인에이블 단계(802)는 모드 레지스터 설정 회로를 인에이블시키는 단계이다.

모드 레지스터 설정 회로는 동기식 반도체 메모리 장치에 있어서, 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 의해서 제어되어, CAS 레이턴시(Latency), 버스트(Burst) 형, 및 버스트 길이 등을 설정하기 위한 회로이다. 즉 모드 레지스터 설정 회로는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 의해서 인에이블되고, 입력되는 어드레스의 조합에 따라 CAS 레이턴시, 버스트 형, 및 버스트 길이 등을 결정하여, 그에 따라 CAS 레이턴시 모드 신호들, 버스트 형 모드 신호들(도시되어 있지 않음), 및 버스트 길이 모드 신호들을 발생시킨다. 여기서 CAS 레이턴시 모드 신호들, 버스트 형 모드 신호들(도시되어 있지 않음), 및 버스트 길이 모드 신호들의 상태들은 모드 레지스터 설정 회로가 다시 인에이블되어 모드를 설정할 때까지 변화하지 않는다. 즉 모드 레지스터 설정 회로가 인에이블되면, 입력되는 어드레스의 조합에 따라 CAS 레이턴시 및 버스트 길이가 결정되고, 이에 따라 CAS 레이턴시 모드 신호들 중의 하나가 인에이블되고, 버스트 길이 모드 신호들 중의 하나가 인에이블되며, 이들의 상태는 다시 모드 레지스터 설정 회로가 인에이블되어 모드를 설정할 때까지 변화하지 않는다.

어드레스 입력 단계(804)는 모드 레지스터 설정 회로 인에이블 단계(802)에서 모드 레지스터 설정 회로가 인에이블되면, 테스트를 필요로 하는 회로들과 하나의 공통 패드사이의 연결 상태를 제어하기 위한 제어 신호로서 버스트 길이 모드 신호들을 발생하기 위하여 해당되는 로 어드레스를 입력한다.

테스트 할 회로 선택 단계(806)는 어드레스 입력 단계(804)에서 입력된 로 어드레스 조합에 따라 발생되는 버스트 길이 모드 신호들에 따라 테스트를 필요로 하는 회로들 중에서 하나를 선택한다.

전기 접속 단계(808)는 테스트 할 회로 선택 단계(806)에서 선택된 회로와 공통 패드 사이를 전기적으로 접속한다.

테스트 단계(810)는 선택된 회로의 동작을 공통 패드를 통하여 테스트한다.

다른 테스트 여부 결정 단계(820)는 테스트 단계(810) 후에 테스트를 필요로 하는 다른 회로들에 대한 테스트를 계속 수행할 것인지를 결정하고, 계속적으로 수행하는 경우에는 어드레스 입력 단계(804)부터 시작하여 일련의 상기 단계들을 수행하도록 한다.

이와 같이, 제어 신호 발생 단계(804)로부터 발생되는 제어 신호들에 의해서 테스트할 회로를 선택하고, 하나의 공통 패드와 선택된 회로와의 전기적인 접속을 형성하므로서, 하나의 공통 패드를 사용하여 복수의 회로들을 테스트 할 수 있게 된다. 따라서, 칩 집적도의 증가에 따라 패드 영역이 줄어들어도 테스트를 필요로 하는 여러 회로들의 테스트가 이루어 질 수 있다. 또한 모드 레지스터 설정 회로로 부터 발생되는 버스트 길이 모드 신호들은, 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 의해서 모드 레지스터 설정 회로가 다시 인에이블될 때까지 그 상태들을 그대로 유지할 수 있다. 따라서, 직류 전압 발생 회로들을 테스트할 때, 회로 자체의 동작뿐만 아니라 직류 전압 발생 회로들의 직류 전압 레벨을 공통 패드를 통해서 폴싱(Forcing)하여 이에 따라 칩 회로 내부의 회로들에 미치는 영향을 동시에 테스트 할 수 있다.

본 발명은 하나의 공통 패드를 사용하여 복수의 회로들을 테스트할 수 있는 효과를 가진다, 특히 칩 내부에 존재하는 직류 전압 발생 회로들의 테스트에 있어서, 직류 전압 발생 회로 자체의 동작뿐만 아니라 직류 전압 발생 회로들의 전압 레벨이 칩 내부 회로들에 미치는 영향을 동시에 테스트할 수 있는 효과를 가진다. 따라서, 칩 집적도의 증가에 따라 패드 영역이 줄어들고 있는 현실에 부응할 수 있다.

Claims

테스트를 필요로 하는 복수의 회로들을 포함하는 반도체 장치에 있어서,

하나의 공통 패드;

사용자에 의하여 테스트 모드 시에 액티브되는 테스트 모드 제어 신호를 발생시키는 테스트 모드 제어 신호 발생기;

테스트 모드 제어 신호에 의하여 테스트 모드 시에 인에이블되어, 복수의 핀들로부터 데이터들을 입력하여 저장하는 레지스터 회로;

상기 레지스터 회로에 저장되어 있는 데이터들을 입력하여 상기 데이터들에 따라 복수의 제어 신호들을 발생시키는 제어 신호 발생기;

각각, 상기 복수의 회로들 중에서 대응되는 회로와 상기 공통 패드 사이에 연결되어 있고, 상기 제어 신호 발생기로부터 발생되는 복수의 제어 신호들 중에서 대응되는 제어 신호에 따라, 상기 대응되는 회로를 상기 패드에 전기적으로 접속시키는 복수의 스위칭 수단들을 구비하며,

상기 제어 신호 발생기는 사용자의 요구에 따라 상기 복수의 제어 신호들 중에서 하나만을 액티브시키는 것을 특징으로 하는 패드 제어 회로.
제1항에 있어서, 상기 복수의 회로들은 직류 전압 발생 회로들을 포함하는 것을 특징으로 하는 패드 제어 회로.
제1항에 있어서, 상기 복수의 스위칭 수단들은, 각각 상기 대응되는 제어 신호에 의해서 제어되고, 상기 복수의 회로들 중에서 대응되는 회로로부터의 신호를 상기 패드로 전송하거나 상기 패드로부터의 신호를 상기 복수의 회로들 중에서 대응되는 회로로 전송하는 스위칭 소자를 구비하는 것을 특징으로 하는 패드 제어 회로.
제3항에 있어서, 상기 스위칭 소자는 전송게이트인 것을 특징으로 하는 패드 제어 회로.
제1항에 있어서, 상기 테스트 모드 제어 신호 발생기는 칩 회로의 정상적인 동작에 필요한 모든 제어 신호들이 모두 액티브되어 있지 않는 경우에만 액티브되는 테스트 모드 제어 신호를 발생시키는 것을 특징으로 하는 패드 제어 회로.
제5항에 있어서, 상기 테스트 모드 제어 신호 발생기는 반도체 메모리 장치에 있어서 로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 기입 인에이블 신호, 및 칩 선택 신호가 모두 액티브되어 있지 않은 경우에만 액티브되는 테스트 모드 제어 신호를 발생시키는 것을 특징으로 하는 패드 제어 회로.
제5항에 있어서, 상기 테스트 모드 제어 신호 발생기는

칩 회로의 정상적인 동작에 필요한 모든 제어 신호들이 모두 액티브되어 있지 않는 경우에만 하이 레벨이 되는 신호를 출력하는 제 1 NAND 게이트;

상기 제 1 NAND 게이트의 출력을 입력하고 이를 인버팅하여 출력하는 제 1 인버터;

복수의 핀들로부터 데이터를 입력하여 상기 데이터들의 조합이 소정의 조합에 대응되는 경우에만 하이 레벨이 되는 신호를 출력하는 제 2 NAND 게이트;

상기 제 2 NAND 게이트의 출력을 입력하고 이를 인버팅하여 출력하는 제 2 인버터; 및

상기 제 1 인버터와 상기 제 2 인버터의 출력이 모두 로우 레벨인 경우에만 하이 레벨이 되는 신호를 상기 테스트 모드 제어 신호로서 출력하는 제 3 NAND 게이트를 구비하는 것을 특징으로 하는 패드 제어 회로.
제1항에 있어서, 상기 레지스터 회로는,

로 어드레스를 입력하여 이를 인버팅하여 출력하는 제 1 인버터;

상기 인에이블 신호에 의해서 제어되어, 상기 제 1 인버터로부터의 출력을 전송하는 전송 게이트;

상기 전송 게이트로부터 전송되는 신호를 입력하여 래치시키는 래치부;

상기 인에이블 신호에 의해서 상기 레지스터 회로가 인에이블되기 전에 상기 래치부의 입력을 로우 레벨로 프리 차지시키는 프리 차지 수단; 및

상기 래치부에 래치되어 있는 신호를 구동시키는 구동부를 구비하는 것을 특징으로 하는 패드 제어 회로.
제1항에 있어서, 상기 제어 신호 발생기는,

상기 레지스터 회로에 저장되어 있는 상기 데이터들을 입력하여 이를 디코딩하여 상기 제어 신호들로서 출력하는 것을 특징으로 하는 패드 제어 회로.
테스트를 필요로 하는 복수의 회로들과 모드 레지스터 설정 회로를 포함하는 동기식 반도체 장치에 있어서,

하나의 공통 패드;

사용자에 의하여 테스트 모드 시에 액티브되는 테스트 모드 제어 신호를 발생시키는 테스트 모드 제어 신호 발생기;

테스트 모드 제어 신호에 의하여 테스트 모드 시에 인에이블되어, 로 어드레스 버퍼 회로로부터 로 어드레스 데이터들을 입력하여 저장하고 상기 로 어드레스 데이터들에 따라 버스트 길이 모드 신호들, CAS 레이턴시 모드 신호들을 발생시키는 모드 레지스터 설정 회로;

각각, 상기 복수의 회로들 중에서 대응되는 회로와 상기 공통 패드 사이에 연결되어 있고, 상기 모드 레지스터 설정 회로로부터 발생되는 버스트 길이 모드 신호들을 이용하여 그 중에서 대응되는 버스트 길이 모드 신호에 따라, 상기 대응되는 회로를 상기 패드에 전기적으로 접속시키는 복수의 스위칭 수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 패드 제어 회로.
제10항에 있어서, 상기 테스트 모드 제어 신호 발생기는 로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 기입 인에이블 신호, 및 칩 선택 신호가 모두 액티브되어 있지 않은 경우에만 액티브되는 테스트 모드 제어 신호를 발생시키는 것을 특징으로 하는 패드 제어 회로.
제11항에 있어서, 상기 테스트 모드 제어 신호 발생기는

로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 기입 인에이블 신호, 및 칩 선택 신호가 모두 액티브되어 있지 않은 경우에만 하이 레벨이 되는 신호를 출력하는 제 1 NAND 게이트;

상기 제 1 NAND 게이트의 출력을 입력하고 이를 인버팅하여 출력하는 제 1 인버터;

복수의 핀들로부터 데이터를 입력하여 상기 데이터들의 조합이 소정의 조합에 대응되는 경우에만 하이 레벨이 되는 신호를 출력하는 제 2 NAND 게이트;

상기 제 2 NAND 게이트의 출력을 입력하고 이를 인버팅하여 출력하는 제 2 인버터; 및

상기 제 1 인버터와 상기 제 2 인버터의 출력이 모두 로우 레벨인 경우에만 하이 레벨이 되는 신호를 상기 테스트 모드 제어 신호로서 출력하는 제 3 NAND 게이트를 구비하는 것을 특징으로 하는 패드 제어 회로.
제10항에 있어서, 상기 복수의 회로들은 직류 전압 발생 회로들인 것을 특징으로 하는 패드 제어 회로.
제13항에 있어서, 상기 하나의 공통 패드는 해당되는 칩을 패키지하는 과정에서 칩 회로로서 포함되지 않는 것을 특징으로 하는 패드 제어 회로.
제10항에 있어서, 상기 복수의 스위칭 수단들은, 각각 상기 대응되는 버스트 길이 모드 신호에 의해서 제어되고, 상기 복수의 회로들 중에서 대응되는 회로로부터의 신호를 상기 패드로 전송하거나 상기 패드로부터의 신호를 상기 복수의 회로들 중에서 대응되는 회로로 전송하는 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 패드 제어 회로.
제15항에 있어서, 상기 스위칭 소자는 전송게이트인 것을 특징으로 하는 반도체 메모리 장치의 패드 제어 회로.
반도체 장치에 있어서,

테스트 모드 설정 단계;

상기 테스트 모드 설정 단계 후에 테스트를 필요로 하는 회로들과 하나의 공통 패드사이의 연결 상태를 제어하기 위한 제어 신호들을 발생하는 제어 신호 발생 단계;

상기 제어 신호 발생 단계로부터 발생되는 상기 제어 신호들에 따라, 상기 회로들 중에서 하나를 선택하는 테스트 할 회로 선택 단계;

상기 테스트 할 회로 선택 단계에서 선택된 회로와 상기 공통 패드 사이를 전기적으로 접속하는 전기 접속 단계;

상기 선택된 회로의 동작을 상기 공통 패드를 통하여 테스트하는 테스트 단계; 및

상기 테스트 단계 후에 다른 회로들에 대한 테스트를 계속 수행할 것인지를 결정하고, 계속적으로 수행하는 경우에는 상기 제어 신호 발생 단계부터 일련의 상기 단계들을 수행하도록 하는 다른 테스트 여부 결정 단계를 구비하고,

상기 제어 신호 발생 단계는 상기 제어 신호들 중에서 하나만을 액티브시키어, 하나의 상기 공통 패드를 사용하여 복수의 회로들을 테스트 할 수 있는 것을 특징으로 하는 패드 제어 방법.
테스트를 필요로 하는 복수의 회로들과 모드 레지스터 설정 회로를 구비하는 동기식 반도체 장치에 있어서,

상기 복수의 회로들을 테스트하기 위하여, 상기 모드 레지스터 설정 회로를 인에이블시키는 모드 레지스터 설정 회로 인에이블 단계;

상기 모드 레지스터 설정 회로 인에이블 단계 후에 상기 복수의 회로들과 공통 패드 사이의 연결 상태를 제어하기 위한 제어 신호들로서 버스트 길이 모드 신호들을 사용하기 위하여 상기 모드 레지스터 회로에 해당되는 로 어드레스를 입력하는 어드레스 입력 단계;

상기 어드레스 입력 단계로부터 발생되는 버스트 길아 모드 신호들에 따라 상기 복수의 회로들 중에서 하나를 선택하는 테스트 할 회로 선택 단계;

상기 테스트 할 회로 선택 단계에서 선택된 회로와 상기 공통 패드 사이를 전기적으로 접속하는 전기 접속 단계;

상기 선택된 회로의 동작을 상기 공통 패드를 통하여 테스트하는 테스트 단계; 및

상기 테스트 단계 후에 다른 회로들에 대한 테스트를 계속 수행할 것인지를 결정하고, 계속적으로 수행하는 경우에는 상기 제어 신호 발생 단계부터 일련의 상기 단계들을 수행하도록 하는 다른 테스트 여부 결정 단계를 구비하여, 하나의 공통 패드를 사용하여 복수의 회로들을 테스트 할 수 있는 것을 특징으로 하는 반도체 장치의 패드 제어 방법.