KR0185724B1 - 멀티비트 테스트모드와 특수 테스트모드를 동시에 지정할 수 있는 반도체 기억장치 - Google Patents

멀티비트 테스트모드와 특수 테스트모드를 동시에 지정할 수 있는 반도체 기억장치 Download PDF

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기따오까 다까시
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Abstract

소정의 테스트를 실행하는 테스트모드를 갖는 반도체장치에 관한 것으로써, 특수 테스트모드가 설정되어 있는 동안에도 멀티비트 테스트모드를 설정할 수 있고, 테스트모드 설정신호를 송신하는 라인의 수를 감소시켜 테스트모드의 수 보다 적게 하며, 전원선이 차폐선으로써 마련되지 않은 경우에도 신호선의 차폐를 실현할 수 있도록 하기 위해, 적어도 1비트의 제1 입력신호를 수신해서, 제1 입력신호의 상태에 따라 적어도 1비트의 상태검출신호를 출력하는 상태검출회로 및 상태검출신호를 수신해서, 상태검출신호가 제1 입력신호가 제1 상태임을 나타낼때 활성화 레벨로 설정되어 멀티비트 테스트를 설정하는 제1 테스트모드 설정신호(TE)와 제1 입력신호가 제1 상태와 다른 제2 상태임을 상태검출신호가 나타낼때 적어도 1비트의 제2 입력신호에 따라 활성화 레벨로 설정되는 제2 테스트모드 설정신호를 출력하고, 제1 입력신호가 제2 상태이고 제2 입력신호가 제3 상태임을 상태검출신호가 나타낼때 제1 및 제2 테스트모드 설정신호를 모두 활성화 레벨로 설정하는 테스트모드 설정신호발생회로(1620)를 마련한다.
이것에 의해, JEDEC에 의해 표준화된 멀티비트 테스트모드가 설정될 수 있고, 또 특정의 테스트모드와 동시에 멀티비트 테스트모드가 설정될 수 있으므로, 특정의 테스트모드에 필요한 시간이 단축될 수 있다.

Description

멀티비트 테스트모드와 특수 테스트모드를 동시에 지정할 수 있는 반도체기억장치
제1도는 본 발명의 제1 실시예에 따른 DRAM의 블럭도.
제2도는 본 발명의 제1 실시예에 따른 DRAM의 동작을 나타낸 타이밍도.
제3a도는 본 발명의 제1 실시예예 따른 DRAM의 내부전원전위발생회로의 개략도.
제3b도는 본 발명의 제1 실시예에 따른 DRAM의 멀티비트 테스트를 실행하는 부분의 구조를 개략적으로 나타낸 도면.
제4도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정회로의 개략도.
제5도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정회로의 동작을 나타낸 타이밍도.
제6도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정회로의 동작을 나타낸 타이밍도.
제7도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드와 어드레스키 사이의 관계를 나타낸 도면.
제8도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정회로내의 타이밍검출회로의 개략도.
제9도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정회로의 동작을 나타낸 타이밍도.
제10도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정회로의 동작을 나타낸 타이밍도.
제11도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정회로 내의 테스트군 검출회로의 개략도.
제12도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정회로 내의 테스트모드설정신호 발생회로의 블럭도.
제13도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정신호발생회로 내의 어드레스키 래치회로의 개략도.
제14도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정신호발생회로 내의 어드레스키 프리디코너의 개략도.
제15도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정회로발생회로 내의 어드레스키 주디코너의 개략도.
제16도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정신호발생회로 내의 버퍼의 개략도.
제17도는 본 발명의 제1 실시예에 따른 DRAM이 형성된 반도체칩의 간단화된 평면도.
제18도는 본 발명의 제1 실시예에 따른 DRAM의 테스트모드 설정신호선을 포함하는 간단화된 단면도.
제19도는 본 발명의 제2 실시예에 따른 DRAM의 테스트모드 설정회로 내의 테스트모드 설정신호발생회로의 블럭도.
제20도는 본 발명의 제2 실시예에 따른 DRAM의 테스트모드 설정신호발생회로 내의 버퍼의 개략도.
제21도는 본 발명의 제2 실시예에 따른 DRAM의 테스트모드 설정신호발생회로 내의 부호화된 신호발생회로의 개략도.
제22도는 본 발명의 제2 실시예에 따른 DRAM의 테스트모드 설정신호회로발생회로의 테스트모드 복호회로군의 개략도.
제23도는 본 발명의 제2 실시예에 따른 DRAM이 형성된 반도체칩의 간단화된 개략도.
제24도는 본 발명의 제2 실시예에 따른 DRAM의 테스트모드와 테스트모드 부호화 신호의 관계를 나타낸 도면.
제25도는 본 발명의 제3 실시예에 따른 DRAM의 테스트모드 설정신호발생회로 내의 테스트모드 복호회로군의 개략도.
제26도는 본 발명의 제3 실시예에 따른 DRAM이 형성된 반도체칩의 간단화된 평면도.
제27도는 본 발명의 제4 실시예에 따른 DRAM의 테스트모드 설정신호발생회로 내의 테스트모드 복호회로군의 개략도.
제28도는 본 발명의 제4 실시예에 따른 DRAM이 형성된 반도체칩의 간단화된 평면도.
제29도는 종래의 테스트모드 설정회로의 개략도.
본 발명은 반도체장치에 관한 것으로써, 특히 소정의 테스트를 실행하는 테스트모드를 갖는 반도체장치에 관한 것이다.
현재, 개인용 검퓨더 및 워크 스테이션 등의 각종 전기제품에는 마이크로컴퓨터, 메모리 및 게이트 어레이 등의 다양한 반도체장치가 탑재되어 있다. 대부분의 반도체장치는 고집적도 및 저전력소비에 적합한 MOS(Meta1 Oxide Si1icon)트랜지스터에 의해 형성된다. DRAM(Dynamic Random Access Memory)는 MOS 트랜지스터를 포함하고 최근 큰 기억용량을 갖도록 개발된 메모리로써, 개인용검퓨터 또는 워크스테이션의 주기억으로 사용된다. DRAM은 저코스트화 및 고성능화가 요구된다. 그러나, 고성능 및 고신뢰성의 제품을 제공하는데 필요현 다양한 성능테스트가 복잡하여, 테스트에 필요한 시간이 너무 길어져서 생산비용이 증가하게 된다.
이러한 문제를 해결하기 위해, 마이크로컴퓨터 및 게이트 어레이 등의 로직 디바이스에서 테스트를 용이하게 실행하도록 설계단계에서 테스트용이화 기능이 조합된다. 반도체 메모리의 영역에도 그 문제를 해결하기 위해 테스트용이화 설계가 필요하게 된다. DRAM의 테스트 시간을 단축하기 위해, JEDEC(Joint E1ectron Device Engineering Counci1)는 액세스 횟수를 줄이고 테스트시간을 단축하기 위해 데이타가 압축된 모드를 표준화한다. 특히, 정상모드에서는 여러회에 걸쳐 액세스되어야 하는 여러개의 메모리셀에 대해, 테스트모드에서는 동일데이타를 1회의 액세스만으로 라이트한다. 여러개의 메모리셀에 라이트된 데이타는 칩메모리소자 내에서 리드되고, 1회의 액세스로 데이타가 서로 일치하는지를 나타내는 신호가 출력된다. 이 테스트모드는 멀티비트 테스트모드라 하고, JEDEC으로 표준화된다. JEDEC에 의해 표준화되지 않은, 예를 들면 일본국 특허공개공보 No.6-194424호에 기재된 내부전위가 감시된 특수 테스트모드, 일본국 특허공개공보 No.5-242698호에 기재된 여러개의 인버터를 포함하는 지연제인의 인버터의 수를 감소시키고 임의의 액세스경로를 단락하여 실온에서 고온시의 경험한 상태를 실한하는 테스트모드 및 기판 바이어스를 변경하는 것에 의해 불량을 가속시키는 테스트모드 등의 특수 모드를 구비한 DRAM도 제안되어 있다.
제29도는 일본국 특허공개공보 No.5-242698에 기재된 DRAM에 탑재된 종래의 테스트모드 설정회로를 나타낸 개략도이다. 테스트모드 설정회로에 있어서, 먼저 라이트 가능신호 /WE와 열어드레스 스트로브신호 /CAS이 L레벨로 하강하고, 행어드레스 스트로브신호 /RAS가 L레벨로 하강되는 WCBR(/WE,/RAS전의 /CAS)타이밍과 특정 입력핀에 대한 전원전위 보다 훨씬 높은 전위인 수퍼전압입력을 조합하는 것에 의해, 게이트 NA에서의 출력은 L레벨로 된다. 어드레스신호 A1 및 A2 (및 인버터 IV1 및 IV2로 부터의 출력)에 따라, NOR게이트 NO10, NO11, NO12 및 NO13 중 하나는 H레벨로 출력한다. 플립플롭 회로(5),(6),(7),(8)은 NOR게이트 NO2∼N09에 의해 형성되고, NOR게이트 NO10, NO11, NO12 및 NO13으로 부터 각각 출력B-E를 입력한다. 리셋신호RST가 H레벨로 되고 수퍼전압이 특정의 입력핀에 인가되지 않는 경우, 즉 NO의 출력이 L레벨로 되는 경우를 제외하고는, H레벨인 NOR게이트 NO10, NO11, NO12 및 NO13으로 부터의 출력 중의 하나를 입력하는 풀립플롭회로는 신호 OPT1,OPT2,OPT3 및 OPT4를 H레벨로 설정하는 대응하는 테스트모드를 설정하여 그컷을 유지한다(그 후, NOR게이트 NO1O, NO11, NO12 및 NO13 중 대응하는 하나로 부터의 출력이 L레벨로 된 경우에도 계속해서 H레벨로 출력한다). 리셋신호 RST가 H레벨이고 수퍼전압이 특정의 입력판에 인가되지 않은 경우, 즉 NOR게이트 NO1으로부터의 출력이 H레벨인 경우, 테스트모드 설정신호 OPT1,OPT2,OPT3 및 OPT4는 L레벨로 리셋된다.
상술한 바와 같이, 종래의 테스트모드 설정회로에 있어서, 신호 OPT1,OPT2,OPT3 및 OPT4가 일단 H레벨로 되면, 리셋신호RST가 H레벨로 설정되고 특정의 입력핀에 수퍼전압이 인가되는 것이 정지될 때까지 H레벨이 유지되어 L레벨로 리셋되지 않는다. 따라서, 어드레스신호 A1 및 A2를 변경하여 여러개의 테스트모드 설정신호 OPT1, OPT2, OPT3, OPT4를 설정하는 것에 의해 여러개의 테스트모드를 동시에 활성화시킬 수 있다.
또, 일본국 특허공개공보 No.6-222948호에는 확실한 특수 테스트모드의 설정을 의도하는 반도체집적회로가 기재되어 있다.
제29도에 도시한 종래의 테스트모드 설정회로는 JEDEC으로 표준화된 WCBR 타이밍으로만 멀티비트 테스트를 실행하도록 되어 있지 않고, 멀티비트 테스트모드와 특수 테스트모드를 동시에 활성화하게도 되어있지 않다. 따라서, 멀티비트 테스트모드에 의해 테스트의 시간이 단축될 수 없다.
또, 테스트모드 설정신호 OPT1,OPT2,OPT3 및 OPT4를 송신하기 위해서는 테스트모드 설정신호 OPT1,OPT2,OPT3 및 OPT4의 입력시, 테스트모드에 설정된 도시하지 않은 다양한 내부회로에 라인을 연장할 필요가 있다. 따라서, 테스트모드의 수는 라인이 연장된 영역으로 한정되어, 예를 들면 그 영역이 4개의 라인만 수용할 수 있으면 4개의 테스트모드만 실현될 수 있다.
또, 전원전위가 인가된 전원선 및 접지전위가 인가된 접지전위선이 신호선에 인접한 차폐선으로 마련되어 신호선에 잡음을 방지하는 영역에서, 이들 선이 상당히 넓은 영역을 점유하여 테스트모드 설정신호를 송신하는 라인을 마련하기 어렵다.
본 발명의 목적은 특수 테스트모드가 설정되어 있는 동안에도 멀티비트 테스트모드를 설정할 수 있는 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 테스트모드 설정신호를 송신하는 라인의 수를 감소시켜 테스트모드의 수 보다 적게 하는 것이다.
본 발명의 다른 목적은 전원선이 차폐선으로써 마련되지 않은 경우에도 신호선의 차폐를 실현하는 것이다.
본 발명에 따른 반도체장치는 제1 입력신호를 입력하고 제1 입력신호의 상태에 따른 상태검출신호를 출력하는 상태검출회로 및 상태검출신호를 입력해서 제1 입력신호가 제1 상태임을 상태검출신호가 나타낼때 활성화되어 멀티비트 테스트모드를 설정하는 제1 테스트모드 설정신호와 제1 입력신호가 제1 상태와 다른 제2 상태임을 상태검출신호가 나타낼때 제2 입력신호에 따라 활성화된 제2 테스트모드 설정신호를 출력하고, 제1 입력신호가 제2 상태이고 제2 입력신호가 제3 상태임을 상태검출신호가 나타낼때 제1 및 제2 테스트모드 설정신호를 모두 활성화레벨로 설정하는 테스트모드 설정신호발생회로를 포함한다.
테스트모드 설정신호는 부호화되고, 정보를 지정하는 여러개의 테스트모드가 압축되어 송신된 후, 복호되는 것이 바람직하다.
테스트모드 설정신호 송신선은 차폐된 신호선에 인접하여 평행하게 연장되도록 배열된다.
제1 입력신호의 상태에 따라, 여러개의 테스트모드가 동시에 지정될 수 있고, 고속으로 테스트를 실행할 수 있다.
또, 테스트모드 설정신호가 부호화 신호로 송신되므로, 적은 수의 신호에 의해 여러개의 테스트모드를 지정할 수 있어, 신호선이 차지하는 영역이 감소될 수 있다.
또, 임의의 동작모드가 지정되는 경우(테스트모드이든 통상모드이든), 테스트모드 송신선의 전압레벨이 고정되므로, 전원선(접지선을 포함)과 마찬가지로 차폐선의 기능을 한다. 따라서, 전원선이 마련되지 않은 영역에서도 원하는 신호선을 차폐할 수 있다.
본 발명의 상술한 목적 및 다른 목적, 특징, 이점 등에 대해서는 도면과 관련한 본 발명의 상세한 설명에서 더 명확하게 된다.
(실시예1)
본 발명의 제1 실시예에 따른 DRAM에 대해 제1도∼제13도를 참조해서 설명한다. 제1도는 DRAM을 도시한 개략적 블럭도이다. 제1도에 있어서, 내부전원전위 발생회로(100)은 외부전원전위 extVcc가 인가되는 전원전위노드(100a)로 부터 외부전원전위 extVcc를 입력하고, 전원전위노드(100c)로 외부전원전위 extVcc 보다 낮은 내부전원전위 intVcc를 공급하는 내부전원전위 발생회로(110), 내부전원전위 intVcc를 입력해서 구동하고 내부전원전위 intVcc 보다 높은 송압전위 Vpp를 출력하는 승압전위 발생회로(120), 내부전원전위 intVcc를 입력하고 (1/2)intVcc인 셀플레이트 전위Vcp를 출력하는 셀플레이트 전위발생회로(130) 및 내부전원전위 intVcc를 입력하고 (1/2)intVcc인 비트선 프리차지 전위VB1을 출력하는 비트선 프리차기 전위발생회로(140)을 포함한다.
/RAS 버퍼(200)은 외부에서 인가된 외부 행어드레스 스트로브신호 ext/RAS를 입력하고, 내부회로군에 행어드레스 스트로브신호 /RAS를 출력한다. 행어드레스 버퍼(300)은 /RAS 버퍼(200)으로 부터 어드레스신호 Ai (i=0,1,…,10)와 행어드레스 스트로브신호 /RAS를 입력하고, 행어드레스 스트로브신호 /RAS가 H레벨에서 L레벨로 변경되면 어드레스신호 Ai를 행어드레스 신호로써 래치하며, 내부회로에 대해 행어드레스신호 RAi(어드레스신호 Ai와 동일 논리)와 /RAi(어드레스신호 Ai와 반대 논리)를 출력한다. 행프리디코더(400)은 행어드레스버퍼(300)으로 부터 행어드레스 신호 RAi,/RAi를 입력하고, 그 중 하나가 어드레스신호 RA0,/RA0, RA1,/RA1에 따라 H레벨로 되는 행프리디코드 신호X0∼X3, 그 중 하나가 어드레스신호 RA2,/RA2, RA3,/RA3에 따라 H레벨로 되는 행프리디코드 신호 X4∼X7, 그 중 하나가 RA4,/RA4, RA5,/RA5에 따라 H레벨로 되는 행프리디코드 신호 X8∼X11, 그 중 하나가 RA6,/RA6, RA7,/RA7에 따라 H레벨로 되는 행프리디코드 신호X12∼X15및 그 중에서 선택된 8개의 신호가 어드레스신호RA8, /RA8∼RA10, /RA10에 따라 H레벨로 되는 64개의 블럭선택신호 BSj (j=0,1,…,63)를 출력한다.
메모리셀 어레이(500)은 각각이 행과 열로 베열된 4×220메모리셀 어레이(511a)를 갖는 4개의 메모리매트를 포함한다. 각각의 메모리매트는 각각이 256×210메모리셀(511a)를 갖는 16개의 메모리블럭으로 분할된다. 각각의 메모리셀 블럭은 대응하는 행에 배열된 210개의 메모리셀에 각각 접속된 여러개의 행에 배열된 256개의 위드선(511b) 및 대응하는 열에 배열된 256개의 메모리셀에 각각 접속된 여러개의 열에 배열된 210개의 비트선쌍(511c)을 포함한다. 각각의 메모리셀 블럭은 각각이 128개의 비트선쌍을 갖는 8개의 열블럭으로 분할된다.
1행의 메모리셀을 선택하는 행디코더(600)은 64개의 메모리셀 블럭에 대응하는 64개의 행디코더블럭으로 분할된다. 각각의 행디코더블럭은 행 프리디코더(400)으로 부터 행 프리디코드 신호 X0∼X15및 행디코더 블럭에 대응하는 블럭선택신호 BSj를 입력하고, 선택된 행디코더블럭에 포함된 256개의 위드선 밖의 행프리디코드 신호 X0∼X15에
대응하는 하나의 위드선을 승압전위레벨 Vpp로 설정한다.
/CAS 버퍼(700)은 외부에서 인가된 외부열 어드레스 스트로브신호ext/CAS를 입력하고, 내부회로군에 대해 열어드레스 스트로브신호 /CAS를 출력한다. 열어드레스 버퍼(800)은 /CAS버퍼(700)으로 부터 어드레스신호 Ai (i=0,1,…,10) 및 열어드레스 스트로브신호 /CAS를 입력하고, 열어드레스 스트로브신호 /CAS이 H레벨에서 L레벨로 변경되면 열어드레스 신호로써 어드레스신호 Ai를 래치하며, 내부회로군에 대해 열어드레스신호CAi(어드레스신호 Ai와 동일 논리) 및 /CAi(어드레스신호 Ai와 반대 논리)를 출력한다.
열프리디코더(900)은 열어드레스 버퍼(800)으로 부터 열어드레스신호 CAi,/CAi를 입력하고, 그 중 하나가 CA0,/CA0, CA1,/CA1에 따라 H레벨로 되는 열프리디코드 신호Y0∼Y3, 그 중 하나가 CA4,/CA4, CA5,/CA5에 따라 H레벨로 되는 열프리디코드 신호Y8∼Y11, 및 그 중 선택된 하나가 CA6,/CA6∼ CA10,/CA10에 따라 H레벨로 되는 열블럭 선택신호 CBSk (k=0,1,…,31)을 출력한다.
열디코더(1000)은 공통의 메모리매트에 포함된 16개의 메모리매트에 각각 공통으로 마련되고 각각이 128개의 비트선쌍을 갖는 열블럭에 따라 분할된 32개의 열디코더 블럭을 갖고, 열프리디코드 신호 Y0∼Y11및 열블럭선택신호 CBSk를 열프리디코더(900)으로 부터 입력하며, 열선택신호 CSL 및 데이타선택신호 DS를 출력한다. 64개의 열선택신호 CSLm (m=0-63) 중의 하나는 열프리디코드 신호 Y0∼Y11에 따라 H레벨로 된다. 열선택신호 CSLm에 따라, 각각의 메모리셀블럭 마다 2쌍의 비트선이 선택된다. 블럭선택신호 BSj에 의해 선택된 8개의 메모리셀블럭에 있어서, 열블럭 선택신호CBSk에 따라 하나의 열블럭이 선택된다. 선택된 열블럭에 있어서, 열선택신호 CSLn에 따라 2쌍의 비트선이 선택되고, 128쌍의 비트선의 총합이 선택되며, 선택된 비트선쌍에서 리드된 128비트의 데이타 중에서 데이타 선택신호 DSn(n=0,1,…,127)에 따라 4비트가 선택된다.
메모리셀 어레이 주변회로(1100)은 각각이 512개의 센스앰프를 포함하고 메모리셀블럭에 대응하는 64개의 센스앰프블럭으로 분할된 센스앰프를 포함한다. 68개의 센스앰프블럭 중, 60개의 센스앰프블럭은 2개의 메모리셀 블럭 사이에 마련되고, 인접한 2개의 메모리셀블럭에 의해 공유된다. 2개의 센스앰프블럭 사이에 마련된 하나의 메모리셀블럭은 이들 2개의 센스앰프블럭에 대응한다. 주변회로(1100)은 메모리셀로 부터 비트선 상에 전송된 데이타를 출력하고 메모리셀에 라이트될 데이타를 비트선으로 송신하는 국부 I/0선과 글로벌 I/O을 포함하는 I/O회로 등의 회로를 또 포함한다.
/WE버퍼(1200)는 외부에서 인가된 외부라이트 가능신호 ext/WE를 입력하고, 내부회로에 라이트 가능 신호 /WE를 출력한다. /OE버퍼(1300)은 외부에서 인가된 외부출력 가능신호 /0E를 입력하고, 내부회로에 출력가능신호/0E를 출력한다. 라이트/리드 제어회로(1400)은 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS, 라이트가능신호 /WE 및 출력가능신호 /OE를 입력하고, 데이타의 라이트와 리드를 나타내는 라이트/리드 제어신호WO를 출력한다. 입출력 버퍼(1500)은 리드/라이트 제어회로(1400)로 부터 라이트/리드제어신호 WO를 입력하고, 신호WO가 데이타 라이트를 나타낼때 외부에서 인가된 테이타 Dr (r=0,1,2,3)의 4비트에 따른 데이타를 메모리셀 어레이 주변회로(1100) 내의 I/O회로에 인가하며, 신호WO가 데이타리드를 나타낼때 메모리셀 어레이 주변회로군(1100) 중 I/O회로로 부터의 데이타 출력에 따른 데이타 Dr을 외부로 출력한다.
테스트모드 설정회로(1600)은 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호/CAS, 라이트가능신호 /WE, 어드레스신호A0, A1및 행어드레스신호 /RA0,…,/RA6을 입력하고, 입력된 신호에 따라 테스트모드 설정신호TE, TEST1, TEST2, TEST3, TEST4, TEST5, TEST6N, TEST6S 및 TEST7을 출력한다.
제I도에 도시한 DRAM의 정상 리드동작에 대해 제2도를 참조해서 설명한다. 먼저, 리드동작시, 외부라이트 가능신호 ext/WE는 H레벨로 설정되고, 외부출력가능신호 ext/OE는 L레벨로 설정된다. 따라서, /WE버퍼(1200) 및 /OE버퍼(1300)으로 부터 출력된 라이트가능신호 /WE 및 출력가능신호 /OE도 H레벨 및 L레밸로 각각 설정된다. 제2(a)도에 도시한 바와 같이 행어드레스 스트로브신호 /RAS가 L레벨로 하강하는 시점전에, 모든 워드선(511b)의 전위WLp는 제2도의 (d)에 도시한 바와 같이 설정되고, 모든 비트선쌍(511c)의 /BLq는 제2도의 (e)에 도시한 바와 같이 비트선 프리차지 전위 VBL로 프리차지되고, 모든 열선택신호 CSLm은 제2도의 (f)에 도시한 바와 같이 L레벨로 되며, 출력데이타 Dr은 제2도의 (g)에 도시한 바와 같이 고임피던스 (Hi-Z)상태이다.
어드레스신호 Ai가 제2도의 (c)에 도시한 바와 같이 행어드레스에 설정되고 행어드레스 스트로브신호 /RAS는 제2도의 (a)에 도시한 바와 같이 시간t0에서 L레벨로 하강할때, 행어드레스 버퍼(300)은 대응해서 행어드레스신호 RAi로써 어드레스신호Ai를 래치하고, 반전된 논리를 갖는 행어드레스신호 /RAi와 함께 행프리디코터(400)에 인가한다.
행프리디코더(400)은 행어드레스신호 RAi 및 /RAi에 따라 행프리디코드 신호 X0,…, X15및 블럭선택신호 BSj를 행디코더(600)에 인가한다.
제2도의 (d)에 도시한 바와 같이, 행디코더(600)은 블럭선택신호 BSj에 의해 선택된 행디코더 블럭에 포함된 워드선의 행프리디코드 신호X0,…, X15에 대응하는 것을 시간t1에서 승압 전위 Vpp의 레벨로 높인다.
선택된 워드선에 접속된 메모리셀(511a)의 캐패시터와 대응하는 비트선 사이에 전하가 도달한다. L레벨의 데이타가 메모리셀 캐패시터에 저장된 경우, 비트선의 전위는 제2도의 (e)에 도시한 바와 같이 비트선 프리차지 전위 VBL로 부터 약간 낮아진다. 도시하지는 않았지만, H레벨의 데이타가 저장된 경우, 비트선의 전위는 비트선 프리차지 전위VBL로 부터 약간 증가한다. 전하의 도달에 의해, 작은 전위차가 대응하는 비트선과 비트선 프리차지 전위 VBL로 유지된 다른 비트선 사이, 즉 비트선쌍 사이에서 발생한다. 메모리셀 어레이 주변회로군(1100)내의 센스앰프는 비트선쌍에서 발생한 작은 전위차를 감지해서 증폭하고, L레벨로 낮아진 비트선의 전위레벨과 H레벨로 높아진 비트선의 전위를 제2도의 (e)와 같이 설정한다.
어드레스신호 Ai가 제2도의 (c)에 도시한 바와 같이 열어드레스에 설정되고 열어드레스 스트로브신호 /CAS는 제2(b)도에 도시한 바와 같이 시간t2에서 L레벨로 하강하는 경우, 열어드레스 버퍼(800)은 열어드레스신호 CAi로써 어드레스신호 Ai를 래치하고, 반전된 논리를 갖는 열어드레스신호 /CAS와 함께 열프리디코더(900)에 인가한다. 열프리디코더(900)은 열어드레스 신호 CAi,/CAi에 따라 열프리디코드 신호Y0,…, Y11및 열블럭선택신호 CBSk를 열디코더(1000)에 인가한다.
제2도의 (f)에 도시한 바와 같이, 열디코더(1000)은 열프리디코드 신호 Y0,…, Y11에 대응하는 열선택신호CSLn 중 하나를 시간t3에 H레벨로 높인다.
블럭선택신호 BSj에 의해 선택된 8개의 셀블럭(1매트당 2블럭)의 각각의 열블럭에는 열선택신호 CSLm에 따라 2쌍의 비트선이 선택되고, 총 128쌍의 비트선에서 리드된 데이타의 128개의 비트는 메모리셀 어레이 주변회로군(1100)의 도시하지 않은 I/O회로로 출력된다. I/O회로는 128개의 비트의 데이타 중 데이타선택신호 DSn에 대응하는 4개의 비트를 입출력버퍼(1500)에 인가하고, 제2도의 (j)에 도시한 바와 같이 입출력버퍼(1500)은 시간 t4에 데이타의 4개의 비트에 대응하는 데이타를 출력한다.
제3a도는 내부전원전위 발생회로(110)을 도시한 개략도이다. 제3a도에 있어서, 기준전위발생회로(111)은 외부전원전위 extVcc를 입력해서, 외부전원전위 extVcc에 의존하지 않는 기준전위 Vref를 출력한다. 기준전위발생회로(111)은 p채널 MOS트랜지스터(111a), n채널 MOS트랜지스터(111b), 저항소자(111c), p채널 MOS트랜지스터(111d), n채널 트랜지스터(111e), p채널 트랜지스터(111f) 및 저항소자(111g)를 포함한다.
MOS트랜지스터(111a)는 외부 전원단자(100a)에 접속된 소오스, 내부노드(111x)에 접속된 드레인과 내부노드(111y)에 접속된 게이트를 갖고, 비교적 큰 전류 구동력을 갖는다. MOS트랜지스터(111b)는 내부노드(111x)에 접속된 드레인, 접지노드(110b)에 접속된 소오스 및 내부노드(111z)에 접속된 게이트를 갖는다. 저항소자(111c)는 외부전원노드(100a)와 내부노드(111y)에 접속된다. MOS트랜지스터(111d)는 내부노드(111y)에 접속된 소오스, 내부노드(111x)에 접속된 게이트 및 내부노드(111z)에 접속된 드레인을 갖는다. MOS트랜지스터(111e)는 내부노드(111z)에 접속된 게이트와 드레인을 갖고, 접지노드(100b)에 접속된 소오스를 갖는다. MOS트랜지스터(111f)는 외부전원노드(110a)에 접속된 소오스, 내부노드(111y)에 접속된 게이트 및 내부노드(111b)에 접속된 드레인을 갖는다. 저항소자(111g)는 내부노드(111vv)와 접지노드(110b) 사이에 접속된다. 기준전위 Vref는 내부노드(111v)로 부터 출력된다. MOS트랜지스터(111b)와 (111e)가 전류미러회로를 구성한다. MOS트랜지스터(111d)는 내부노드(111y)에서 전위를 조정한다, 즉 내부노드(111x)에서 전위에 따라 저항소자를 동해 흐르는 전류량을 조정한다.
안정화되면, MOS트랜지스더(111a)의 소오스-게이트 전압은 MOS트랜지스터(111a)의 임계값 전압의 절대값 ｜Vthp｜와 동일하게 되고, R/｜Vthp｜의 전류는 저항소자(111c)를 통해 흐른다. 이 전류는 외부전원전위 extVcc에 의존하지 않는다. 이 전류에 대응하는 전류Ic는 MOS트랜지스터(111f)를 통해 흐르고, 외부전원전압에 의존하지 않는 일정한 전위(접지전위와 관련 ) Vref=Ic·R(111g)가 내부노드(111v)에서 발생한다.
레귤레이터(112)은 extVcc을 입력해서 구동하고, 기준전위 발생회로(111)에서 기준전위 Vref를 입력하며, 외부전원전위 extVcc 보다 낮고 기준전위 Vref에 따르는 내부전원전위 intVcc를 내부전원전위 노드(100cn)에 공급한다.
레귤레이터(112)는 반도체칩의 긴측 방항으로 한쪽(이하, N(북)쪽)에 배열된다. 이것은 차동앰프회로(112a)와 p채널 MOS트랜지스터(112b)를 갖고, 내부전원전위 intVcc를 N측에 배치된 회로에 공급한다.
스트레스 모드회로(113)은 외부전원전위 노드(100a)와 내부전원전위노드(100cn) 사이에 접속되고, 테스트모드 설정신호 TEST6N을 입력하고, 테스트모드 설정신호TEST6N이 H레벨로 되어 내부전원전위 intVcc를 증가시킬때 외부전원전위노드(100a)와 내부전원전위노드(100cn)을 단락하여, 내부전원전위 intVcc에 의해 구동된 회로에 스트레스를 인가한다. 스트레스 모드회로(113)은 신호TEST6N을 입력하는 인버터(113b) 및 외부전원단자(100a)와 내부전원선 사이에 접속되어 그의 게이트에서 인버터(113b)로 부터 출력신호를 입력하는 p채널 MOS트랜지스터(113a)를 포함한다. 레귤레이터(112)는 공지된 내부강압회로(전압다운 변환기)와 동일한 구조를 갖는다.
다른 레귤레이터(114)는 extVcc를 입력해서 구동한다. 이것은 기준전압발생회로(111)에서 기준전위 Vref를 입력하며, 외부전원전위 extVcc 보다 낮고 기준전위 Vref에 따르는 내부전원전위 intVcc를 내부전원전위 노드(100cs)에 공급한다.
레귤레이터(114)는 반도체칩의 긴측 방향으로 다른 한쪽(이하, S(남)쪽)에 배열된다. 이것은 차동앰프회로(114a)와 p채널 MOS트랜지스터(114b)를 갖고, 내부전원전위 intVcc를 S측에 배치된 회로에 공급한다. 스트레스 모드회로(115)은 외부전원전위 노드(100a)와 내부전원전위 노드(100cs)사이에 접속되고, 테스트모드 설정신호 TEST6S를 입력하고, 테스트모드 설정신호TEST6S가 H레벨로 될때 외부전원전위노드(100a)와 내부전원전위(100cs)를 단락하여, 내부전원전위 intVcc에 의해 구동된 회로에 스트레스를 인가한다.
스트레스 모드회로(115)는 단락용 p채널 MOS트랜지스터(115a)와 신호TEST6S를 입력해서 MOS트랜지스터 (115a)를 구동하는 인버터(115b)를 포함한다. 내부전원전압 intVcc는 정상동작시 기준전위 Vref로 유지되고, 스트레스 모드에서 외부전원전압 extVcc 레벨의 레벨로 설정된다.
제3b도는 멀티비트 테스트를 실행하는 회로부이다. 제3b도에 있어서, 통상동작모드에서 1비트의 데이타가 입출력되는 하나의 메모리매트(500a)의 회로구조가 도시된다. 메모리매트(500a)는 32비트 내부데이타버스(글로벌 I/O버스)(500b)를 통해 선택기 (1100a)에 접속된다. 통상 동작모드(멀티테스트모드)에 있어서, 선택기(1100a)는 열디코더(1000)으로 부터의 데이타선택신호 DS에 따라 32비트 버스(500b)의 버스라인의 1비트를 선택하고(제1도 참조), 입출력버퍼(1500)에 선택된 버스라인을 결합한다. 입출력버퍼(1500)은 외부라이트데이타로 부터 내부라이트데이타를 발생하고 활성화될때(데이타 라이트시) 선택기(1100a)에 그것을 인가하는 입력버퍼(1500a) 및 활성화시(데이타 리드시) 선택기(1100a)를 통해 인가된 내부리드데이타로 부터 외부리드데이타를 발생하는 출력버퍼(1500b)를 포함한다.
멀티비트 테스트회로는 테스트신호 TE가 활성화될때 활성화되어 테스트지정신호 TEa, TEb 및 TEc를 발행하는 멀티비트 테스트제어장치(1504), 테스트지정신호TEa에 따라 활성화되어 내부데이타버스(500b)에서 데이타의 논리의 일치/불일치를 결정하는 일치검출기(1502) 및 테스트모드 지정신호 TEb의 활성화에 따라 일치검출기(1502)로 부터의 출력을 선택하고 데이타 입출력단자에 그것을 출력하는 멀티플렉서(1503)을 포함한다. 멀티플렉서(1503)은 테스트지정신호TESTb가 비활성화될때 출력버퍼(1500b)로 부터의 출력신호를 선택한다. 멀티플렉서(1503)은 출력버퍼(1500b)와 선택기(1100a) 사이에 마련된다. 테스트지정신호 TEc가 활성화될때, 선택기(1100a)는 데이타선택신호 DS를 무시하고, 내부데이타버스(500b)의 모든 버스라인을 선택한다.
멀티테스트 동작시, 입력버퍼(1500a)에서 인가된 테스트 데이타는 선택기(1100a)에 의해 내부데이타버스(500b)의 모든 버스라인에 송신되고, 테스트데이타가 메모리매트(500a)의 선택된 메모리셀에 동시에 라이트된다. 데이타가 모든 메모리셀에 라이트되면, 메모리셀 데이타가 리드된다. 동시에 선택된 메모리셀의 데이타는 내부데이타버스(500b)를 통해 일치검출기(1502)에 인가된다. 메모리셀이 모두 정상이면, 데이타는 동일 논리를 갖는다. 한판, 적어도 하나의 메모리셀에 결함이 있으면, 데이타는 다른 논리를 갖는다. 판정 결과는 멀티플랙서(1503)을 통해 외부로 출력된다. 메모리셀에 결함이 있는지 없는지는 판정결과의 출력에 따라 판정된다. JEDEC표준을 만족하는 것이면 어떠한 구조라도 멀티비트 테스트에 이용할 수 있다.
일치검출기(1502)로 부터의 출력신호는 전용의 핀단자를 통해 외부로 출력되어도 좋다. 일치검출기(1502)는 이와 같은 구조를 갖고 4개의 메모리매트의 모든 데이타의 일치를 검출한다.
제4도는 테스트모드 설정회로(1600)의 구조를 개략적으로 나타낸 블럭도이다. 제4도에 있어서, 상태검출회로(1610)은 행어드레스 스트로브신호 /RAS, 열어드레스신호 /CAS와 라이트가능신호 /WE, 어드레스신호 A0, A1및 행어드레스신호 /RA0, /RA1을 입력하고, 입력된 신호의 상태의 조합에 따라 타이밍검출신호 /TDA, TDB 및 TDC와 테스트군 검출신호 /TGA 및 /TGD를 출력한다.
상태검출회로(1610)은 신호 /RAS, /CAS 및 /WE의 상태에 따라 상태검출신호 /TDA, TDB 및 TDC를 출력하는 타이밍검출회로(1611) 및 상태검출신호 /TDA, TDB 및 TDC는 물론 신호A0, A1,/RA0및 /RA1에 따라 테스트군 검출신호 /TGA 및 /TGB를 출력하는 테스트군 검출회로(1612)를 포함한다. 상태검출신호 /TDA, TDB 및 TDC는 테스트모드가 실행될것을 지정하고, 테스트군신호 /TGA 및 /TGB는 실행될 테스트의 테스트군을 지정한다.
타이밍검출신호 TDA는 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍으로 입력될때 L레벨로 설정되고, 라이트가능신호 /WE가 H레벨로 유지되고 열어드레스 스트로브신호 /CAS가 L레벨로 설정된 후 행어드레스 스트로브신호 /RAS가 L레벨로 설정되는 CBR(/RAS 비퍼 /CAS) 리프레시 타이밍이 실행된 후 또는 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 모두 H레벨로 유지되고 행어드레스 스트로브신호 /RAS가 L레벨로 설정된 ROR(/RAS On1y Refresh)가 실행된 후, 행어드레스 스트로브신호 /RAS의 상ㅡㅇ시 H레벨로 리셋된다.
타이밍검출신호 TDB는 WCBR타이밍에서 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE의 입력으로 부터 규정된 시간이 경과한 후 규정된 시간 동안 H레벨로 되어 유지된다.
타이밍검출신호 TDC는 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE의 WCBR 타이밍에 따른 입력후 행어드레스 스트로브신호 /RAS가 H레벨로 상승되면 타이밍검출신호 TDC는 H레벨로 설정되고, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE의 CBR 리프레시 타이밍 또는 ROR 타이밍에 따른 입력 후 행어드레스 스트로브신호 /RAS가 H레벨로 상승되면 L레벨로 리셋된다.
행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍에서 입력되면, 테스트군 검출신호 /TGA는 타이밍검출신호 TDC가 H레벨로 상승함에 따라 L레벨로 설정되고, 어드레스신호 A0은 통상의 H레벨 보다 높은 수퍼 H레벨로 설정되며, 어드레스신호 A1은 통상의 H레벨로 설정된다. 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍에서 입력되면, 테스트군 검출신호 /TGB는 타이밍검출신호 TDC가 H레벨로 상승함에 따라 L레벨로 설정되고, 어드레스신호 A1은 통상의 H레벨로 설정되며, 어드레스신호 A1은 수퍼 H레벨로 설정된다.
테스트모드 설정신호 발생회로 (1620)은 타이밍검출신호 /TDA, TDB, 테스트군 검출신호 /TGA 및 서GB를 상태검출회로(1610)으로 부터 입력하고, 행어드레스신호 /RA2,…, /RA6을 행어드레스 버퍼(300)으로 부터 입력하며, 테스트모드 설정신호 TE, TEST1-TEST6S, TEST6N 및 TEST7을 출력한다.
행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍에서 입력되고 어드레스 신호 A0및 A1중 하나가 수퍼 H레벨로 설정되고 다른 하나가 통상의 H레벨로 설정되지 않으면, TEST모드 설정신호 TE는 타이밍검출신호 TDC에 따라 H레벨로 설정된다. 특정의 테스트모드 설정신호 TEST1-TEST5, TEST6S-TEST6N 및 TEST7 중, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍에서 입력되면 행어드레스 신호 /RA2,…, RA6에 대응하는 하나는 H레벨로 되고, 어드레스신호 A0와 A1중 하나는 수퍼 H레벨이며, 다른 하나는 통상의 H레벨로 설정된다. 특히, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍에서 입력되면, 어드레스신호 A0와 A1중 하나는 수퍼 H레벨이며, 다른 하나는 통상의 H레벨로 설정되며, 행어드레스신호 /RA6는 L레벨로 설정되고, 멀티비트 테스트모드 설정신호 TE는 H레벨로 설정되며, 행어드레스 신호 /RA2,…,/RA5로 나타내는 특정의 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST5, TEST6N 및 TEST7 중 하나는 H레벨로 설정된다.
이하, 제5도 및 제6도에 도시한 신호 파행의 도면을 참조해서 테스트모드 설정동작에 대해 간단하게 설명한다.
제5도는 JEDEC에 의해 표준화된 멀티비트 테스트모드가 설정되는 경우의 동작을 나타내는 타이밍도이다. 제5도의 (g)와 (h)에 도시한 바와 같이 어드레스신호 A0와 A1은 통상의 H레벨 또는 L레벨로 설정되고, 제5도의 (a),(b),(c)에 도시한 바와 같이 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE는 WCBR 타이밍에 따라 입력되며, 다음에 타이밍검출신호 /TDA, TDB 및 TDC는 제5도의 (d),(e),(f)에 도시한 바와 같이 각각 변화한다. 특히, 시간 t0및 t1에서, 라이트가능신호 /WE 및 열어드레스 스트로브신호 /CAS는 L레벨로 각각 설정되고, 시간t2에서는 행어드레스 스트로브신호 /RAS가 L레벨로 설정된다. 타이밍검출신호 /TDA는 신호 /RAS가 떨어지면 시간 t3에서 L레벨로 되고, 타이밍 검출신호 TDB는 t4∼t5에서 H레벨로 유지된다. 타이밍검출신호 TDC는 L레벨이다. 시점 t6, t7및 t8에서, 신호 /WE, /CAS 및 /RAS는 H레벨로 상승한다. 타이밍검출신호 /TDA 및 TDB 가 L레벨을 유지해도, 타이밍검출신호 TDC는 신호 /RAS의 상승에 따라 시간t9에서 H레벨로 상승한다.
테스트군 검출회로(1612) 내의 테스트군 검출신호발생회로(1612c)에서 출력된 테스트군 검출신호 /TGA 및 TGB는 모두 제5도의 (j)와 (k)에 도시한 바와 같이 H레벨로 된다. 제5도의 (f)에 도시한 바와 같이 타이밍검출신호 TDC가 시간t9에서 H레밸로 되는 경우, 멀티비트 테스트모드 설정신호 TE는 모두 H레벨인 테스트군 검출신호 /TGA 및 /TGB에 따라 제5도의 (m)에 도시한 바와 같이 H레벨로 활성화된다.
도시하진 않았지만, CBR 리프레시 타이밍에서 신호 /RAS 및 /CAS을 또는 ROR타이밍에서 신호 /RAS를 입력하는 것에 의해 신호 TE를 L레벨로 설정하는 멀티비트 테스트모드의 리셋을 실행한다.
제6도는 JEDEC에 의해 표준화되지 않는 특정의 테스트모드(이하, 스트레스 테스트모드)와 멀티비트 테스트모드를 모두 설정하는 동작을 나타내는 타이밍도이다. 먼저, 어드레스신호 A0및 A1은 제6도의 (g)와 (h)에 도시한 바와 같이 S레벨(수퍼 Vcc레벨) 및 H레벨로 설정되고, 제6도의 (i)에 도시한 바와 같이 어드레스신호 A2,…, A6는 통상레벨의 H레벨, H레벨, L레벨, L레벨 및 H레벨로 설정된다. 다음에, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호/CAS 및 라이트가능신호 /WE는 제6도의 (a),(b),(c)에 도시한 바와 같이 WCBR타이밍을 따라 입력된 후, 타이밍검출신호 /TDA, TBD 및 TDC는 제6도의 (d),(e),(f)에 도시한 바와 같이 변화한다. 특히, 신호 /WE,/CAS 및 /RAS가 시점 t0, t1, t2에서 L레벨로 각각 설정되면, 타이밍 검출신호 /TDA는 시간 t3에서 L레벨로 되고, 타이밍검출신호 TDB는 t4∼t5에서 H레벨로 유지된다. 상태검출신호 /TGA 및 /TGB는 모두 H레벨이다.
타이밍검출신호 TDC가 제6도의 (f)에 도시한 바와 같이 시간t9에서 H레벨로 변경되면, 테스트군 검출회로(1612)에서 출력된 테스트군 검출신호 /TGA는 제6도의 (j)에 도시한 바와 같이 L레벨로 된다. 어드레스신호 A2∼A6는 규정된 상태로 설정되며, 후에 더 상세하게 설명한다. 상태검출신호 /TGB는 시간t9에서 H레벨로 설정된다. 타이밍검출신호 TDC가 시간t9에서 H레벨로 상승하면, 테스트모드 설정신호 TE, TEST6N 및 TEST6S는 S레벨의 어드레스신호 A0과 규정된 상태의 어드레스신호 A2∼A6에 따라 제6도의 (m)과 (n)에 도시한 바와 같이 시간t9에서 H레벨로 설정되므로, 멀티비트 테스트 및 스트레스 테스트가 모두 지정된다.
이러한 방식으로, JEDEC 표준에 따른 멀티비트 테스트모드가 설정되고, 또한 어드레스신호 A6를 H레벨로 설정하는 것에 의해 특정 테스트모드와 멀티비트 테스트모드가 모두 설정될 수 있다. 특정의 테스트모드를 설정하려면, 어드레스신호 A0및 A1중 하나를 S레벨로 설정하고 다른 하나를 H레벨로 설정해야 한다. 따라서, 고전압이 잘못인가되면, 이들 신호는 모두 S레벨로 되므로, 특정 테스트모드의 잘못된 설정은 방지할 수 있다. 도시하진 않았지만, CBR 리프레시 타이밍 또는 ROR 타이밍에 의해 리셋된다.
제7도는 신호가 WCBR 타이밍에 따라 입력되는 경우, 어드레스신호(A0,…, A6)의 상태(어드레스키)에 따라 어느 테스트모드 설정신호가 H레벨로 활성화되는지를 나타내는 어드레스키와 테스트모드 사이의 대응관계를 나타내는 표이다. 표에서, S는 S레벨, H는 H레벨, L은 L레벨, *는 H레벨 또는 L레벨을 나타낸다. 여기에서, 테스트모드 설정신호 TEST1와 TEST2 이외의 특정의 테스트모드 설정신호를 동시에 H레벨로 설정하는 것이 바람직하므로, 테스트모드 설정신호 TEST1과 TEST2를 사용하여 독립적인 설정키에 의해 H레벨로 설정된다.
JEDEC 표준에 따른 멀티비트 테스트모드는 통상의 WCBR조건에 의해 설정된다. 본 발명에 있어서, 어드레스신호 A0과 A1중 하나가 S레벨(수퍼 Vcc 레벨)로 설정되고 다른 하나는 통상의 H레벨로 설정되며 어드레스신호 A6는 H레벨로 설정되면, WCBR 조건 하에서 멀티비트 테스트모드가 지정된다. 어드레스신호 A0과 A1중 하나를 S레벨로 설정하고 다른 하나를 H레벨로 설정하는 것에 의해, 어드레스신호 A2∼A5에 따라 특정의 테스트모드가 지정된다. 어드레스키의 어떠한 조합도 임의로 이용가능하며, 상술한 어드레스키의 조합은 1예일 뿐이다.
이하, 각각의 회로의 특정 구조에 대해 상세하게 설명한다.
제8도는 제4도에 도시한 상태검출회로(1610)에 포함된 타이밍검출회로(1611)의 특정 구조를 도시한 것이다. 제8도에 있어서, 타이밍검출회로(1611)은 행어드레스 스트로브신호 /RAS를 지연하는 것으로부터 얻어진 지연신호 D/RAS를 출력하는 지연회로(1611a), 지연신호 D/RAS 및 행어드레스 스트로브신호 /RAS에 따라 클럭반전제어신호 CLC와 /CLC를 출력하는 클럭인버터 제어회로(1611b) 및 신호/WE와 /CAS를 래치하는 클럭반전 제어신호 CLC,/CLC에 따라 활성화되어 WBR(/RAS 비퍼 /WE)검출신호 /WBR과 CBR(/RAS 비퍼 /CAS)검출신호 /CBR을 각각 출력 하는 WBR검출회로(1611c)와 CBR검출회로(1161d)를 포함한다.
제어신호 CLC는 행어드레스 스트로브신호 /RAS가 L레벨로 하강하고나서 지연신호 D/RAS가 H레벨로 상승하기까지 L레벨로 유기된다. 신호 /CLC는 제어신호 CLC이 반전된 것이다. 클럭인버터 제어회로(1161b)는 행어드레스 스트로브신호 /RAS 및 지연신호 D/RAS를 입력하는 NAND회로(1161ba) 및 NAND회로(1161ba)에서 출력신호를 입력하는 직렬의 2개의 인버터(1611bb)와 (1611bc)를 포함한다. 제어신호 CLC는 인버터(1611bb)에서 출력되고, 상보 제어신호 /CLC는 인버터(1611bc)에서 출력된다.
WBR 검출기(1611c)는 라이트가능신호 /WE를 반전하기 위해 제어신호 CLC와 /CLC에 따라 활성화된 클럭인버터(1611ca), 클럭인버터(1611ca)에서의 출력신호를 반전하는 인버터(1611cb) 및 제어신호 CLC 및 /CLC에 따라 인버터(1611cb)의 출력신호를 반전하고 인버터(1611cb)의 입력에 그것을 피드백하기 위해 클럭인버터(1611ca)에 상보적으로 활성화된 클럭인버터(1611cc)를 포함한다. 클럭인버터(1611cc)가 활성화되면, 인버터(1611cb )와 (1611cc )는 래치회로를 형성한다. 검출신호 WBR은 인버터(1611cb)에서 출력된다.
라이트가능신호 /WE가 L레벨로 된 후 행어드레스 스트로브신호 /RAS가 L레벨로 되면, 검출신호 /WBR은 L레벨로 된다. 특히, 제어신호 CLC는 행어드레스 스트로브신호 /RAS의 하강에 따라 L레벨로 되고, 지연신호 D/RAS의 상승에 따라 H레벨로 된다. 클럭인버터(1611ca)는 제어신호CLC가 H레벨이고 인버터로써 동작하는 경우에 활성화되고, 제어신호 CLC가 L레벨이면 비활성화되고 출력 고임피던스 상태로 설정된다. 특히, 행어드레스 스트로브신호 /RAS와 지연신호 D/RAS가 모두 H레벨로 되면 스루상태로 설정되고, 행어드레스 스트로브신호 /RAS의 하강과 동기해서 래치상태로 설정된다. 따라서, WBR(write enab1e before RAS)조건(타이밍)이 만족되면, WBR검출신호 /WBR은 L레벨로 설정되어 래치된다.
WBR 검출기(1611c)와 마찬가지로, CBR검출기(1611d)는 제어신호 CLC가 H레벨일때 활성화되어 열어드레스 스트로브신호 /CAS를 반전하는 클럭인버터(1611da), 클럭인버터(1611ba)에 출력 신호를 반전하는 인버터(1611db) 및 제어신호CLC가 L레벨일때 활성화되어 인버터(1611db)로 부터의 출력신호를 반전하고 인버터(1611db)의 입력에 반전된 신호를 피드백하는 클럭인버터(1611dc)를 포함한다. 인버터(1611db)와 (1611Idc)는 인버터(1611dc)가 활성화될때 래치회로를 형성한다. CBR검출신호 /CBR은 인버터(1611db)에서 출력된다. 열어드레스 스트로브신호 /RAS 전에 열어드레스 스트로브신호/CAS가 L레벨로 되면, CBR검출신호 /CBR은 L레벨로 설정되고, 신호 D/RAS이 상승할때 까지 L레벨로 유지된다.
상태검출회로(1610)은 신호 /RAS, D/RAS, /WBR 및 /CBR에 따라 WCBR조건을 검출하는 WCBR타이밍검출기(1611e) 및 신호 /RAS, D/RAS, /WBR 및 /CBR, /CAS에 따라 타이밍검출신호 TDA를 리셋하기 위해 리셋타이밍신호 /RST를 출력하는 리셋타이밍 검출회로(1611f)를 또 포함한다.
WCBR 타이밍검출기(1611e)는 행어드레스 스트로브신호 /RAS 및 지연신호 D/RAS를 입력하는 NOR회로(1611ea), WBR검출신호 /WBR을 입력하는 인버터(1611eb), NOR회로(1611ea)로 부터 출력신호를 입력하고 인버터(1611eb)로 부터 출력신호를 입력하는 NAND회로(1611ea) 및 NAND게이트(1611ec)로 부터의 출력신호와 CBR검출신호 /CBR을 수신하여 WCBR검출신호 WCBR을 출력하는 NOR회로(1611ed)를 포함한다.
신호 /RAS 및 D/RAS가 모두 L레벨로 되면, NOR회로(1611ea)로 부터의 출력신호는 H레벨로 되고, NAND회로(1611ec)는 인에이블 된다. WBR검출신호 /WBR이 L레벨로 설정되면, 인버터(1611eb)로 부터의 출력신호는 H레벨로 되고, NAND회로(1611ec)로 부터의 출력신호는 L레벨로 된다. CBR검출신호 /CBR도 L레벨이면 , NOR회로(1611ed)로 부터의 WCBR검출신호 WCBR이 H레벨로 된다. WCBR조건(라이트가능, CAS 비퍼 RAS조건 타이밍)이 만족되면 WCBR검출신호 WCBR은 상술한 바와 같이 H레벨로 설정되고, 행어드레스 스트로브신호 /RAS가 H레벨로 되면, WCBR검출신호 WCBR은 L레벨로 리셋된다.
리셋타이밍 검출기(1611f)는 신호 /RAS, D/RAS,/WBR 및 /CBR에 따라 CBR리프레시 조건(WE가 높은 RAS 비퍼 CAS)의 유지를 검출하는 CBR리프레시 타이밍검출회로, 신호 /RAS, D/RAS 및 /CAS에 따라 ROR조건(/RAS는 L레벨,/CAS는 H레벨)의 유지를 검출하는 타이밍검출회로(1611h) 및 타이밍검출회로(1611g)와 (1611h)로 부터 출력신호를 입력하는 NOR회로(1611fa)를 포함한다.
CBR 타이밍검출회로(1611g)는 WBR검출신호 /WBR을 입력하는 인버터(1611ga), 인버터(1611ga)로 부터의 출력신호와 CBR검출신호 /CBR을 입력하는 NOR회로(1611gh), NOR회로(1611gb)에서 출력신호를 입력하는 인버터(1611gc), 인버터(1611gc)로 부터의 출력신호와 어드레스 스트로브신호 /RAS를 입력하는 NOR회로(1611gd), 하나의 입력에서 지연신호 D/RAS를 입력하는 2 입력 N0R회로(1611ge), NOR회로(1611gd)로 부터의 출력신호를 하나의 입력에서 입력하는 2 입력 NOR회로(1611gf) 및 NOR회로(1611gf)로 부터의 출력신호와 ROR타이밍검출기(1611h)에 포함된 NAND회로(1611hb)로 부터의 출력신호를 입력하는 NOR회로(1611gg)를 포함한다.
NOR회로(1611ge)와 (1611gf)는 서로 교차결합되어 NOR행의 플립플롭을 형성한다. CBR검출신호 CBRR이 NOR회로(1611gg)에서 출력된다.
행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 CBR 리프레시 타이밍을 따라 입력되면, 그 결과, 행어드레스 스트로브신호 /RAS가 H레벨로 상승함에 따라, WBR검출신호 /WBR은 H레벨로 되고, CBR검출신호 CBR은 L레벨로 되고, CBR 리프레시 타이밍 검출신호 CBRR은 H레벨로 되어 규정된 시간 동안 유기된다. 규정 시간은 지연회로(1611a)의 지연시간에 의해 결정된다.
ROR 타이밍 검출기(1611h)는 지연신호 D/RAS를 입력하는 인버터(1611ha), 인버터(1611ha)로 부터의 출력신호와 행어드레스 스트로브신호 /RAS를 입력하는 NAND회로(1611hb), 신호 /RAS와 /CAS를 입력하는 NOR회로(1611hc), NOR회로(1611c)로 부터의 출력 신호를 하나의 입력에서 수신하는 2 입력 NOR회로(1611hd), 하나의 입력에서 지연신호 D/RAS를 입력하는 NOR회로(1611he), NOR회로(1611hd)로 부터의 출력신호를 입력하는 인버터(1611hf) 및 NOR회로(1611hb)로 부터의 출력신호와 인버터(1611hf)로 부터의 출력신호를 입력하는 NOR회로(1611hg)를 포함한다.
ROR 리프레시 타이밍 검출신호 ROR은 NOR회로(1611hg)로 부터 출력된다. NOR회 로(1611hb)와 (1611he)는 N0R회로(1611hc)로 부터의 출력신호에 의해 설정되고 지연회로 D/RAS에 의해 리셋되는 NOR형의 플립플롭을 형성한다. 신호 /RAS와 /CAS가 ROR 타이밍을 따라 입력되면, ROR 리프레시 타이밍 검출신호 ROR은 행어드레스 스트로브신호 /RAS의 상승에 따라 (지연회로(1611a)의 지연시간에 의해 결정된) 규정된 시간 동안 H레벨로 설정되어 유지된다.
신호 /CBRR과 ROR 중 적어도 하나가 H레벨이면, NOR회로(1611fa)는 리셋타이밍 검출신호 /RST를 L레벨로 설정한다.
타이밍 검출기(1611)은 신호 WCBR 및 /RST에 따라 상태(타이밍)검출신호 TDA를 출력하는 세트/리셋회로(1611i), 행어드레스 스트로브신호 /RAS의 상승에 따라 단펄스를 출력하는 펄스발생회로(1611k), 제어신호 CLC와 /CLC에 따라 상태검출신호 TDA를 래치하고 래치타이밍 검출신호 LTDA를 출력하는 래치회로(1611j) 및 신호 TDA, PLS 및 LTDA에 따라 상태(타이밍)검출신호 /TDA, TDB 및 TDC를 출력하는 타이밍검출신호 발생장치(1611m)을 또 포함한다.
세트/리셋회로(1611i ) 는 신호 WCBR을 입력하는 인버터(1611ia ), 하나의 입력에서 인버터(1611ia)로 부터의 출력신호를 입력하는 2 입력 NAND회로(1611ib) 및 하나의 입력에서 신호 /RST를 입력하는 2 입력 NAND회로(1611ic)를 포함한다. NAND회로(1611ib) 및 (1611ic)는 서로 교차결합되어 NAND형의 플립플롭을 형성한다.
행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍을 따라 입력되면, WCBR 타이밍검출신호 WCBR은 H레벨로 되고, 리셋타이밍 검출신호 /RAS는 H레벨로 된 후, 타이밍 검출신호 TDA는 H레벨로 설정된다. 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 CBR 리프레시 타이밍 또는 ROR 타이밍을 따라 입력된 후 WCBR 타이밍검출신호 WCBR이 L레벨로 되고, 리셋타이밍 검출신호 /RAS가 행어드레스 스트로브신호 /RAS가 H레벨로 상승할때 L레벨이면, 타이밍검출신호 TDA는 L레벨로 리셋된다.
래치회로(1611j)는 제어신호가 H레벨일때 활성화되어 신호 TDA를 반전하는 클럭인버터(1611ja), 클럭인버터(1611ja)로 부터 출력신호를 반전하는 인버터(1611jb), 제어신호CLC가 L레벨일때 활성화되어 인버터(1611ja)로 부터 출력신호를 반전하고 인버터(1611jb)의 입력으로 피드백하는 클럭인버터(1611jc)를 포함한다. 클럭인버터(1611jc)가 활성화될때 인버터(1611jb)와 클럭인버터(1611jc)는 래치를 형성한다.
클럭인버터 제어신호CLC 및 /CLC가 각각 H레벨 및 L레벨이면, 타이밍검출 래치신호1TDA는 타이밍 검출신호 TDA와 동일한 논리로 설정된다.
클럭인버터 제어신호CLC 및 /CLC가 각각 L레벨 및 H레벨이면, 그때의 타이밍검출 래치신호 LTDA이 유지된다.
펄스발생장치(1611k)는 행어드레스 스트로브신호 /RAS을 지연하는 지연회로(1611ka), 지연회로(1611ka)로 부터의 출력신호를 반전하는 인버터(1611kb), 지연회로(1611ka)로 부터의 출력신호를 또 지연하는 지연회로(1611kc) 및 지연회로(1611kc)로 부터의 출력신호와 인버터(1611kb)로 부터의 출력신호를 입력하는 NAND회로(1611kd)를 포함한다.
행어드레스 스트로브신호 /RAS의 하강으로 부터 규정된 시간(지연회로(1611a)의 지연시간) 후 펄스신호PLS는 규정된 시간(지연회로(1611kc)의 지연시간으로 결정) 동안 L레벨로 설정되어 유지된다.
타이밍검출 신호발생장치(1611m)은 펄스신호 PLS를 입력해서 반전하는 인버터(1611mb), 타이밍검출신호 TDA를 입력해서 반전하여 타이밍 검출신호 /RDA를 발생하는 인버터(1611ma), 래치 타이밍검출신호 LTDA를 입력해서 반전하는 인버터(1611me), 타이밍검출신호 TDA 및 인버터(1611mb)와 (1611me)의 출력을 수신하는 3입력 NAND회로(1611mc), NAND회로(1611mc)의 출력신호를 입력해서 반전하여 타이밍검출신호 TDB를 발생하는 인버터(1611md), 인버터(1611me)의 출력신호를 입력해서 반전하여 타이밍검출신호 TDC를 발생하는 인버터(1611mf)를 포함한다.
타이밍검출신호 TDB는 신호 TDA가 H레벨이고 신호 PLS와 LTDA가 모두 L레벨일때 높아진다. 신호 TDC는 신호 LTDA와 동일한 논리를 갖는다.
따라서, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍을 따라 입력되면, 타이밍(상태)검출신호 /TDA는 L레벨로 설정되고, 신호가 CBR 리프레시 타이밍 또는 ROR타이밍으로 입력되면 행어드레스 스트로브신호 /RAS가 H레벨로 상승함에 따라 H레벨로 리셋된다. 타이밍검출신호 TDB는 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍에 따라 입력되면, 행어드레스 스트로브신호 /RAS가 L레벨로 하강하고 나서 규정된 시간이 경과한 후 규정된 시간 동안 H레벨로 되어 유지된다. 타이밍검출신호 TBC는 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍을 따라 입력되면 행어드레스 스트로브신호 /RAS가 H레벨로 상승함에 따라 H레벨로 되고, 신호가 CBR 리프레시 타이밍 또는 ROR타이밍을 따라 입력되면 행어드레스 스트로브신호 /RAS가 H레벨로 상승함에 따라 L레벨로 된다. 이하, 타이밍검출회로의 동작에 대해 제9도 및 제10도의 파형을 참조해서 설명한다.
제9도는 테스트모드가 WCBR 타이밍을 따라 설정되고 테스트모드가 CBR타이밍으로 리셋되는 경우, 제8도에 도시한 타이밍검출신호(1611)의 동작을 나타낸 타이밍도이다. 먼저, 시간t0전에, 타이밍검출신호 /TDA, TDB 및 TDC는 제9도의 (p),(q) 및 (r)에 도시한 바와 같이 H레벨, L레벨 및 L레벨로 리셋된다. 라이트가능신호 /WE가 제9도의 (c)에 도시한 바와 같이 시점t0에서 L레벨로 설정되면, 타이밍검출회로(1611)의 WBR검출회로(1611c)(제8도)로 부터 출력된 WBR검출신호 /WBR은 제9도의 (d)에 도시한 바와 같이 L레벨로 된다. 열어드레스 스트로브신호 /CAS가 제9도의 (b)에 도시한 바와 같이 시간t1에서 L레벨로 설정되면, 타이밍검출회로(1611)의 CBR 검출회 로(1611d)(제 8도 )로 부터 출력된 CBR검출신호 /CBR은 제9도의 (e)에 도시한 바와 같이 L레벨로 된다. 행어드레스 스트로브신호 /RAS가 제9도의 (a)에 도시한 바와 같이 시간t2에서 L레벨로 설정되면, 제어신호CLC는 L레벨로 되고, 검출회로(1611c)와 (1611d)는 래치 상태로 설정되고, WBR검출신호 /WBR과 CBR검출신호 /CBR은 모두 래치되고 L레벨로 유지된다.
그러나, 이때, WCBR타이밍검출회로(1611e)로 부터 출력된 WCBR타이밍검출신호 WCBR은 제9도의 (g)에 도시한 바와 같이 여전히 L레벨이고, WCBR타이밍검출신호 WCBR을 입력하는 세트/리셋 회로(1611i)로 부터 출력된 타이밍검출신호 TDA도 L레벨로 리셋된다. 따라서, 신호 /RAS의 하강에 의해 래치상태로 설정된 타이밍검출신호 래치회로(1611j)로 부터 출력된 타이밍검출 래치신호 LTDA는 제9도의 (n)에 도시한바와 같이 래치되고 1레밸로 유지된다. 따라서, 타이밍검출신호 발생회로(1611f)에서 출력된 타이밍검출신호 TDC는 제9(r)도에 도시한 바와 같이 L레벨로 유지된다.
행어드레스 스트로브신호 /RAS의 지연신호 D/RAS가 제9도의 (f)에 도시한 바와 같이 시간t3에서 L레벨로 하강하면, WCBR타이밍검출회로(1611e)로 부터 출력된 WCBR 타이밍검출신호 WCBR은 제9도의 (g)에 도시한 바와 같이 H레벨로 되고, 세트/리셋회로(1611i)가 설정되며, 시간검출신호 TDA는 제10도의 (k)에 도시한 바와 같이 H레벨로 설정된다. 타이밍검출신호 발생회로(1611m)에 의해 반전된 타이밍검출신호 TDA가 반전된 것인 타이밍검출신호 /TDA는 제9도의 (p)에 도시한 바와 같이 L레벨로 된다. 펄스발생회로(1611k)로 부터 출력된 펄스신호 PLS는 행어드레스 스트로브신호 /RAS가 L레벨로 변경될때 시간t2로 부터 규정된 시간이 경과한 후 시간t4에서 제9도의 (m)에 도시한 바와 같이 L레벨로 되고, 시점 t5까지 L레벨로 유지된다. t4∼t5에서, 타이밍검출신호 발생회로(1611m)에서 출력된 타이밍검출신호 TDB는 제9도의 (g)에 도시한 바와 같이 H레벨로 유지된다.
라이트가능신호 /WE가 제9도의 (c)에 도시한 바와 같이 시간t6에서 H레벨로 되고, 열어드레스 스트로브신호 /CAS는 제9도의 (b)에 도시한 바와 같이 시간t7에서 H레벨로 설정되고, 행어드레스 스트로브신호 /RAS가 제9도의 (c)에 도시한 바와 같이 시간t8에 H레벨로 설정되면, WCBR타이밍검출회로(1611e)로 부터 출력된 WCBR 타이밍검출신호 WCBR은 제9도의 (g)에 도시한 바와 같이 L레벨로 된다. 그러나, 리셋타이밍검출회로(1611f)에서 출력된 리셋타이밍검출신호 /RAS가 제9도의 (j)에 도시한 바와 같이 H레벨이므로, WCBR타이밍검출신호 WCBR을 입력 하는 세트/리셋회로(1611i)로 부터 출력된 타이밍검출신호 TDA는 제9도의 (k)에 도시한 바와 같이 H레벨로 래치되어 유지되어, 타이밍검출신호 /TDA도 제9도의 (p)에 도시한 바와 같이 L레벨로 유지된다.
따라서, 행어드레스 스트로브신호 /RAS의 지연신호 D/RAS가 제9도의 (f)에 도시한 바와 같이 시간t9에서 H레벨로 되면, 제어신호 CLC는 H레벨로 되고, 제9도의 (d)에 도시한 바와 같이 래치상태가 해제됨에 따라 WBR검출회로(1611c)로 부터 출력된 WBR검출신호 /WBR은 H레벨로 변경되며, 제9도의 (e)에 도시한 바와 같이 래치상태가 해제됨에 따라 CBR검출회로(1611d)로 부터 출력된 CBR검출신호 /CBR이 H레밸로 변경된다. 제9도의 (n)에 도시한 바와 같이 그의 래치상태가 해제됨에 따라 타이밍검출신호 래치회로(1611j)로 부터 출력된 타이밍검출 래치신호 LTDA는 H레벨로 변경되고, 타이밍검출 래치신호 LRDA를 입력하는 타이밍검출신호 발생회로(1611m)으로 부터 출력된 타이밍검출신호 TDC는 제9도의 (r)에 도시한 바와 같이 H레벨로 변경된다. 이러한 방식으로, 리셋모드는 WCBR 타이밍을 따라 설정된다. 그 후, 세트 테스트모드에 따라 테스트동작을 실행한다.
열어드레스 스트로브신호 /CAS가 제9도의 (b)에 도시한 바와 같이 시간t10에서 L레벨로 설정되면 , CBR검출회로(1611d)에서 출력된 CBR검출신호 CBR은 제9도의 (e)에 도시한 바와 같이 L레벨로 된다. 행어드레스 스트로브신호 /RAS가 시간t1에서 L레벨로 설정되면, WBR검출신호 /WBR 및 CBR검출신호 /CBR은 모두 H레벨 및 L레벨로 각각 래치되어 유지된다. 한편, 이때 세트/리셋회로(1611i)로 부터 출력된 타이밍 검출신호TDA는 제9도의 (k)에 도시한 바와 같이 H레벨로 래치되고, 타이밍검출신호 래치회로(1611j)에서 출력된 타이밍검출 래치신호 LTDA는 제9도의 (n)에 도시한 바와 같이 H레벨로 래치되어 유지된다. 따라서, 타이밍검출신호 발생회로(1611m)으로 부터 출력된 타이밍검출신호 TDC는 제9도의 (r)에 도시한 바와 같이 H레벨로 유지된다. H레벨인 신호 TDC에 의해, 신호 TDB는 인버터(1611me)와 NAND회로(1611mc)에 의해 L레벨로 유지된다.
신호 /RAS의 하강에 따라, 행어드레스 스트로브신호 /RAS의 지연신호 D/RAS는 제9도의 (f)에 도시한 바와 같이 시간t12에서 L레벨로 되고, 펄스신호 PLS는 제10도의 (m)에 도시한 바와 같이 시간t13∼t14에 L레벨로 설정되어 유지된다. 펄스신호 PLS는 NAND회로(1611mc)에 의해 무시되고, 신호 TDB에 영항을 미치지 않는다. 열어드레스 스트로브신호 /CAS가 제9도의 (b)에 도시한 바와 같이 시간t15에서 H레벨로 설정되고, 행어드레스 스트로브신호 /RAS가 제9도의 (a)에 도시한 바와 같이 시간t16에서 H레 벨로 설정되면, 리셋타이밍검출회로(1611f)에서 CBR리프레시 타이밍검출회로(1611g)로 부터 출력된 CBR리프레시타이밍검출신호 CBRR은 제9도의 (h)에 도시한 바와 같이 H레벨로 변경됨에 따라서, 리셋타이밍검출회로(1611f)에서 출력된 리셋타이밍검출신호 /RAT는 제9도의 (j)에 도시한 바와 같이 L레벨로 변경된다.
리셋타이밍검출신호 /RAS를 입력하는 세트/리셋회로(1611i)로 부터 출력된 타이밍검출신호 TDA는 제9도의 (k)에 도시한 바와 같이 L레벨로 리셋되고, 타이밍검출신호 발생회로(1611m)으로 부터 출력된 타이밍검출신호 /TDA는 제9도의 (p)에 도시한 바와 같이 L레벨로 변경된다. 행어드레스 스트로브신호 /RAS의 지연신호 D/RAS이 제9도의 (f)에 도시한 바와 같이 시간t17에서 H레벨로 변경되면, CBR리프레시 타이밍검출회로(1611g)에서 출력된 CBR리프레시 타이밍검출신호 CBRR은 제9도의 (h)에 도시한 바와 같이 L레벨로 변경되고, 리셋타이밍 검출회로(1611f)로 부터 출력된 리셋타이밍 검출신호 /RST는 H레벨로 변경된다.
래치상태가 제9도의 (e)에 도시한 바와 같이 해제됨에 따라, CBR검출회로(1611d)에서 출력된 CBR검출신호 /CBR은 H레벨로 변경된다.
제9도의 (n)에 도시한 바와 같이, 래치회로가 해제됨에 따라, 타이밍검출신호 래치회로(1611j)로 부터 출력된 타이밍검출 래치신호 LTDA는 신호TDA와 동일한 논리를 갖는 L레벨로 변경된다. 타이밍검출 래치신호 LTDA를 입력하는 타이밍검출신호 발생회로(1611m)으로 부터 출력된 타이밍검출신호 TDC는 제9도의 (r)에 도시한 바와 같이 L레벨로 변경된다. 이 모드에 있어서, 테스트모드는 CBR리프레시 타이밍에 따라 리셋된다.
제10도는 테스트모드가 WCBR타이밍을 따라 설정되고 테스트모드가 ROR타이밍을 따라 설정되는 동작을 나타내는 타이밍도이다. 테스트모드가 WCBR타이밍을 따라 설정되는 시점 t9까지의 동작은 제9도의 타이밍도에 도시한 바와 같다. 시점 t9후 제9도의 타이밍도와 다른 것은 [1] 열어드레스 스트로브신호 /CAS가 L레벨로 설정되지 않으므로, CBR검출신호 CBR은 L레벨로 되지 않고, [2] 행어드레스 스트로브신호 /RAS가 H레벨로 설정되면, 시간 t16에서 CBR리프레시타이밍검출회로(1611g)에서 출력된 CBR 리프레시 타이밍검출신호 CBRR은 H레벨로 되지 않지만, ROR타이밍검출회로(1611a)에서 출력된 ROR타이밍 검출신호 ROR은 제10도의 (f)에 도시한 바와 같이 H레벨로 된다. 리셋타이밍검출회로(1611f)에서 출력된 리셋타이밍검출신호 /RST는 제10(j)도의 도시한 바와 같이 신호ROR이 H레벨로 변경됨에 따라 L레벨로 변경된다. 이러한 방식으로, 테스트모드는 CBR리프레시타이밍 또는 ROR타이밍에 관계없이 동일하게 리셋될 수 있다.
상술한 바와 같이, 신호 TDA는 테스트모드 세트 사이클에서 테스트모드 리셋 사이클까지 H레벨로 유지되고, 테스트모드가 지정된다.
신호 TDB는 테스트모드 세트사이클에서 단일 펄스로 H레벨로 설정되고, 테스트모드 리셋사이클에서 L레벨로 고정된다. 따라서, 신호 TDB는 테스트모드의 세트사이클과 리셋사이클을 식별하는 기능을 갖는다. 신호 TDC가 세트 사이클 후 H레벨로 설정되어, 테스트모드 동작이 실제로 가능함을 나타낸다.
제11도는 상태검출기(1610)에 포함된 테스트군 검출기(1612)의 특정 구조를 도시한 것이다. 제11도에 따르면, 테스트군 검출기(1612)는 어드레스 입력단자(1612aa)에 인가된 신호의 전압레벨을 결정하는 수퍼 H레벨 검출기(1612a), 어드레스 입력단자(1612ba)에 인가된 신호의 전압레벨을 식별하는 수퍼 H레벨 검출기(1612b) 및 수퍼 H레벨 검출기(1612a)로 부터의 출력신호 SD0및 SD1에 따라 테스트군 검출신호 /TGA 및 /TGB를 출력하는 테스트군 검출신호발생장치(1612c)를 포함한다.
수퍼 H레벨 검출기(1612a)는 어드레스 입력단자(1612aa)와 내부출력노드(1612ab) 사이에 결합되어 단자(1612aa)의 신호가 외부전원전위 extVcc 보다 높은(intVcc+3·Vth 보다 높은) 수퍼 H레벨일때 H레벨의 신호SD0을 발생하는 풀업회로(1612af) 및 내부출력노드(1612ab)와 접지노드(100b) 사이에 결합되어 노드(1612ab)에서 전위를 풀다운하는 부하회로(1612ah)를 포함한다.
풀업회로(1612af)는 각각이 Vth의 임계값 전압을 갖고 단자(1612aa)와 내부출력노드(1612ab) 사이에 접속된 3 다이오드 접속된 n채널 MOS트랜지스터(1612ac), (1612ad) 및 (1612ae)를 포함한다.
부하회로(1612ah)는 노드(1612ab)와 (100b) 사이에 접속되고 노드(100c)에서 내부전원전위 intVcc를 입력하도록 접속된 게이트를 갖는 n채널 MOS트랜지스터(1612ag)를 포함한다.
MOS 트랜지스터(1612ag)가 통상 온되어 부하소자 또는 풀다운 저항으로써 기능한다.
어드레스신호 A0이 (수퍼 H레벨 영역에 포함된) intVcc+3·Vth일때, 수퍼 H레벨 검출신호 SD0은 intVcc에서 H레벨(내부 H레벨)로 된다.
이때, 부하회로(1612ah)를 통해 수퍼 H레벨 검출신호 출력노드(1612ab)에서 접지전위노드(100b)로 흐르는 전류가 풀입회로(1612af)를 통해 어드레스핀(1612aa)로 부터 수퍼 H레벨 검출신호 출력노드(1612ab)로 공급된 전류에 비해 무시될 수 있을 만큼 작게 되도록 하기 위해, MOS트랜지스터(1612ag)의 채널길이 L에 대한 채널폭 W의 비율 W/L을 풀업회로(1612af) 내의 채널 MOS트랜지스터(1612ac), (1612ad) 및 (1612ae)의 채널길이에 대한 채널폭의 비율 보다 층분히 작게 한다. n채널 MOS트랜지스터(1612ag)는 통상 온으로 설정되므로, 어드레스신호 A0이 3Vth를 초과할때 전류가 어드레스핀(1612aa)에서 접지 전위노드(100b)로 흐름에 따라 수퍼 H레벨 검출회로(1612a)이 전류를 소비한다.
수퍼 H레벨 검출기(1612b)는 수퍼 H레벨 검출기(1612a)와 마찬가지로 어드레스 입력단자(1612ba)와 내부출력노드(1612bb) 사이에 결합된 풀업회로(1612bf) 및 노드(1612bb)와 접지노드(100b) 사이에 결합된 부하회로(1612bh)를 포함한다. 풀업회 로(1612bf)는 단자(1612ba)와 내부출력노드(1612bb) 사이에 서로 직렬로 접속된 3 다이오드 접속되고, 각각이 Vth의 임계값 전압을 갖는 n채널 MOS트랜지스터(1612bc)∼(1612be)를 포함한다.
부하회로(1612bh)는 노드(100b)와 (1612bb) 사이에 접속되고 내부 전원전위 intVcc를 입력하도록 결합된 게이트를 갖는 n채널 MOS트랜지스터(1612bg)를 포함한다. 게이트(채널 )길이에 대한 게이트(채널 )폭의 비율은 MOS트랜지스터(1612bc)-(1612be) 보다 층분히 작게 되어 전류소비를 절감할 수 있고, 3·Vth 전압이 교차해서 떨어지게 하는 다이오드 모드에서 MOS트랜지스터(1612bc)∼(1612be)를 작동시 킨다.
어드레스신호 A0이 수퍼 H레벨(이하, S레벨이라 한다)로 설정되고, A1이 통상의 H레벨로 설정되고, S레벨 검출신호 SD0, SD1및 행어드레스신호 /RA0과 /RA1이 각각 H, L, L 및 L 레벨로 설정되면, 신호 /TGA는 L레벨로 되고, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE는 WCBR타이밍에 따라 입력되고, 타이밍검출신호 TDB는 소정의 시간 동안 H레벨로 유지되고, 신호 /TDA는 L레벨로 되며, 신호 TDC는 H레벨로 된다.
어드레스신호 A0이 H레벨로 설정되고, A1이 S레벨로 설정되고, S레벨 검출신호 SD0, SD1및 행어드레스신호 /RA0과 /RA1이 각각 L, H, L 및 L레벨로 설정되면, 테스트군 검출신호 /TGB는 L레벨로 되고, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE는 WCBR 타이밍에 따라 입력되고, 타이밍검출신호 TDB는 소정의 시간 동안 H레벨로 유지되고, 신호 /TDA는 L레벨로 되며, 신호 TDC는 H레벨로 설정된다.
테스트군 검출신호 발생회로(1612c)는 수퍼 H레벨 검출신호 SD0, SD1이 및 행어드레스신호 /RA0과 /RA1을 입력해서 어드레스신호 A0및 A1에 따라 테스트군 검출보조신호 SV0, HV0, SV1및 HV1을 출력하는 테스트군 검출보조회로(1612c) 및 테스트군 검출보조신호 SV0, HV0, SV1및 HV1및 타이밍 검출신호 TDC를 입력해서 테스트군 검출신호 /TGA 및 /TGB를 출력하는 테스트군 검출신호 제어회로(1612cb)를 포함한다.
테스트군 검출보조회로(1612ca)는 신호TDA를 입력하는 인버터(1612cc), 신호 TDA가 H레벨일때 활성화되어 신호 SDo 반전하는 클럭인버터(1612cd), 클럭인버터 (1612cd)로 부터의 출력 신호를 입력 하는 NOR회로(1612ce), NOR회로(1612ce)로 부터의 출력신호를 반전해서 그것을 클럭인버터(1612cd)의 출력에 피드백하는 인버터(1612cf), NOR회로(1612ce)로 부터의 출력신호와 행어드레스신호 RA0을 입력하는 NOR회로(1612cg), 신호TDB가 H레벨일때 활성화되어 NOR회로(1612cg)로 부터의 출력신호를 반전하는 클럭인버터(1612ch), 신호 /TDA와 클럭인버터(1612ch)로 부터의 출력신호를 입력하는 NOR회로(1612ci) 및 NOR회로(1612ci)의 출력신호를 클럭인버터(1612ch)로 피드백 하는 인버터(1612cj)를 포함한다. 신호 SV0은 NOR회로(1612ce)로 부터 출력되고, 신호 HV0은 NOR회로(1612ci)로 부터 출력된다.
보조회로(1612ca)는 신호 TDB가 H레벨일때 활성화되어 신호 SD1을 반전하는 클럭 인버터(1612ck), 클럭인버터(1612ck)로 부터의 출력신호를 입력하는 NOR회로(1612cm), NOR회로(1612cm)으로 부터의 출력신호를 클럭인버터(1612ck)의 출력에 피 드백하는 인버터(1612cn), NOR회로(1612cm)으로 부터의 출력신호와 행어드레스 신호 /RA1을 입력하는 NOR회로(1612cp), 신호TDB가 H레벨일때 활성화되어 NOR회로(1612cp)로 부터의 출력신호를 반전하는 클럭인버터(1612cq), 신호 /TDA와 클럭인버터(1612cq)로 부터의 출력신호를 입력하는 NOR회로(1612cr) 및 NOR회로(1612cr)로 부터의 출력신호를 반전해서 클럭인버터(1612cq)로 피드백하는 인버터(1612cs)를 포함한다.
신호 SV1은 NOR회로(1612cm)로 부터 출력되고, 신호 HV1은 NOR회로(1612cr)로 부터 출력된다.
어드레스신호 A0과 A1이 S레벨과 H레벨로 각각 설정되는 경우 및 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍을 따라 입력되는 경우, 테스트군 검출보조신호 SV0, HV0, HV1및 HV1은 H, L, L 및 H레벨로 각각 설정된다.
어드레스신호 A0과 A1이 각각 H 및 S레벨이고 WCBR조건이 만족될때, 테스트군 검출보조신호 SV0, HV0, HV1및 HV1은 L, H, H, L레벨로 각각 설정된다.
테스트군 검출신호 제어회로(1612cb)는 신호 TDC, SV0, HV1을 입력해서 군검출신호 /TGA를 출력하는 3 입력 NAND회로(1612ct) 및 신호 TDC, HV0및 SV1을 입력해서 테스트군 검출신호/TGB를 출력하는 3 입력 NAND회로(1612cu)를 포함한다.
테스트군 검출보조신호 SV0, HV0, SV1및 HV1이 각각 H, L, L 및 H레벨로 되어 어드레스신호 A0및 A1이 각각 S레벨 및 H레벨이고, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍에 따라 입력됨을 나타내고, 타이밍검출신호 TDC가 H레벨이면, 테스트군 검출신호 /TGA 및 /TGB는 각각 L레벨 및 H레벨로 되어 어드레스신호 A0 및 A1이 각각 S레벨 및 H레벨이고 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE이 WCBR 타이밍에 따라 입력된다는 것을 나타낸다.
테스트군 검출보조신호 SV0, HV0, SV1및 HV1이 각각 L, H, H 및 L레벨로 되어 어드레스신호 A0및 A1이 각각 S레벨 및 H레벨이고, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 WCBR 타이밍을 따라 입력됨을 나타내고, 타이밍검출신호 TDC가 H레벨이면, 테스트군 검출신호 /TGA 및 /TGB는 각각 H레벨 및 L레벨로 되어 어드레스신호 A0및 A1이 각각 H레벨 및 L레벨이고 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE은 WCBR 타이밍에 따라 입력된다는 것을 나타낸다. 즉, 특정의 테스트모드가 지정되면, 신호TDC이 H레벨로 천이되는 타이밍에서 신호 /TGA 및 /TGB 중 하나는 L레벨로 설정된다(제7도 참조).
신호 /TGA 및 /TGB는 실행될 테스트모드가 포함될 군을 지정한다.
제12도는 제4도에 도시한 테스트모드 설정신호 발생회로(1620)의 구조를 나타낸 개략적 블럭도이다. 제12도에 따르면, 테스트모드 설정신호발생회로(1620)은 신호 /TDA 및 TDB에 따라 보상어드레스 키신호 AK2,/AK2∼AK6및 /AK6를 출력하는 테스트모드 동작시 행어드레스신호 /RA2∼/RA6을 택해서 래치하는 어드레스키 래치회로(1621), 어드레스키신호 AK2,/AK2∼AK5및 /AK5를 프리디코드해서 프리디코드 어드레스키신호를 출력하는 어드레스키 프리디코더(1622), 신호 TDC에 따라 활성화되어 프리디코드 어드레스키를 복호하고 신호 /TGA와 /TGB에 따라 복호된 어드레스 키신호를 출력하는 어드레스키 주디코더(1623) 및 복호된 어드레스 키신호 AKDO∼AKD7을 버퍼해서 테스트모드 설정신호 TE, TEST1∼ TEST5, TEST6S, TEST6N 및 TEST7을 출력하는 버퍼(1624)를 포함한다.
어드레스키 래치회로(1621)은 행어드레스 신호 /RA2,…,/RA6를 취해서 행어드레스 신호 /RA2,…,/RA6와 반대의 논리를 갖는 어드레스키신호 AK2,…,AK6및 행어드레스 신호 (/RA2-/RA6)와 동일한 논리를 갖는 어드레스 키신호 /RK2,…,/RK6를 출력하고, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE는 WCBR을 따라 입력됨에 따라 타이밍검출신호 /TDA는 L레벨이고 타이밍검출신호 TDB는 규정된 시간 동안 H레벨로 유지된다.
타이밍검출신호 TDB가 L레벨로 되는 정우 및 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 CBR리프레시 타이밍 또는 ROR 리셋타이밍을 따라 입력된 결과로 타이밍 검출신호 TDA가 H레벨로 상승하는 경우, 어드레스키 래치회로(1612)는 어드레스 키신호 AK2,…, AK6및 /AK2,…,/AK6을 유지한다.
어드레스키 프리디코더(1622)는 어드레스 키신호 AK2,…, AK6및 /AK2,…, AK6을 입력하고, 그의 논리 생성물, 즉 어드레스키 프리디코드 신호 AK2·AK3, AK2·/AK3, /AK2·AK3, /AK2·/AK3, /AK4·/AK5, AK4·/AK5, /AK4·/AK5, /AK4·/AK5를 출력한다.
제13도는 제12도에 도시한 어드레스키 래치회로의 특정의 회로도를 도시한 것이다. 어드레스키 래치회로(1621)는 서로 동일한 구조를 갖고 행어드레스신호 /RA0∼/RA6에 대응해서 마련되고, 신호 TDB가 L레벨일때 래치된 상태로 설정되며, 신호 /TDA가 L레벨일때 인에이블 되어, 취한 행어드레스신호 /RA2∼/RA6와 어드레스 키신호 AK2,/AK2∼AK6,/AK6를 출력하는 부분 래치회로(1621b)∼(1621f)를 포함한다.
부분 래치회로(1621b)는 신호 TDB가 H레벨일때 행어드레스신호 /RA0을 반전하도록 활성화되고 신호 TDB가 L레벨일때 출력 고임피던스상태로 되도록 비활성화되는 클럭 인버터(1621ba ), 클럭인버터(1621ba)의 출력과 신호 /TDA를 입력해서 어드레스 키신호/AK2를 발생하는 NOR회로(1621bb), 신호 /AK2를 반전해서 클릭인버터(1621ba)의 출력으로 피드백하는 인버터(1621bc) 및 어드레스 키신호를 반전해서 어드레스 키신호 /AK2를 발생하는 인버터(1621bd)를 포함한다. NOR회로(1621bb)와 인버터 (1621bc )는 래치를 구성한다. NOR회로(1621bb )는 신호 /TDA가 L레벨일때 클럭인버터(1621ba)의 출력을 반전하는 것이 가능하게 되고, 신호 /TDA가 H레벨일때 신호/AK2를 L레벨로 되게 하는 것이 불가능하게 된다.
부분 래치회로(1621c)-(1621f)는 각각이 부분 래치회로(1621b)와 동일한 구성을 갖고, 동일한 구성요소는 대응하는 부분 래치회로를 나타내는 첫번째 문자를 제외하고는 동일한 부호를 갖는다.
WCBR조건에 따른 테스트모드 설정사이클에 있어서, 신호 TDB에 따라 행어드레스신호 /RA2-/RA6를 취해서 래치한다.
CBR 리프레시 조건 또는 ROR 리프레시 조건에 따른 테스트모드 리셋사이클에 있어서, 신호/TDA가 H레벨로 리셋됨에 따라 어드레스 키신호 AK2·/AK2- AK6,/AK6이 리셋된다.
제14도는 어드레스키 프리디코더(1622)를 나타내는 특정 도면이다.
어드레스키 프리디코더(1622)는 각각이 미리 할당된 어드레스 키신호를 입력하는 2입력 NOR회로 (1622a), (1622b), (1622c), (1622d), (1622e), (1622f), (1622g) 및 (1622h)를 포함한다. 어드레스키 래치회로(1621)에 있어서, 2 위상의 어드레스 키신호 AKi과 /AKi을 래치하는 것에 의해, 하나의 NOR회로에 의해 하나의 어드레스키 프리디코드 신호를 출력하는 것이 가능하게 된다.
제15도는 어드레스키 주디코더(1623)의 특정 구성을 나타낸 도면이다. 어드레스키 주디코더(1623)은 타이밍검출신호 TDC, 테스트군 검출신호 /TGA와 /TGB 및 어드레스키신호 AK6을 입력해서 어드레스키 복호신호 AKD0을 출력하는 부분 디코더(1623a), 어드레스키 프리디코드신호 AK2·AK3,/AK2·AK3, /AK4·/AK5, AK2·/AK3, /AK4·AK5및 테스트군 검출신호 /TGA를 입력해서 어드레스키 프리디코드신호 AK2·AK3,/AK2·AK3,/AK4·/AK5, AK2·/AK3, /AK4·AK5에 대응하는 어드레스키 복호신호 AKD6, AKD4, AKD7, AKD3및 AKD5를 출력하는 부분 디코더(1623b) 및 어드레스키 프리디코드신호 AK2·AK3, AK2·/AK3, /AK2·AK3및 테스트군 검출신호 /TGB를 입력해서 어드레스키 복호신호 AKD1및 AKD2를 출력하는 부분 디코더(1623c)를 포함한다.
테스트군 검출신호 /TGA가 L레벨로 활성화될때 부분 디코더(1623c)는 인에이블되고, 테스트군 검출신호 /TGB가 L레벨로 활성화될때 부분디코더(1623c)는 인에이블 된다.
부분 디코더(1623a)는 타이밍검출신호 TDC를 입력해서 반전하는 인버터(1623aa), 테스트군 검출신호 /TGB와 /TGB를 입력하는 NAND회로(1623ab), 인버터(1623aa)와 NAND회로(1623ab)의 출력신호를 입력하는 NOR회로(1623ac), NOR회로(1623ac)를 입력해서 반전하는 인버터(1623ad), 신호 /TGA와 /TGB를 입력하는 NAND회로(1623ae), 신호 AK6과 TDC 및 NAND회로(1623a1)의 출력을 입력하는 3 입력 NAND회로(1623af) 및 인버터(1623ad)와 NAND회로(1623af)의 출력신호를 입력해서 복호된 어드레스키신호 AKD0을 발생하는 NAND회로(1623ag)를 포함한다.
어드레스키 복호신호 AKD0은 [1] 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE가 어드레스신호 A0및 A1중 하나가 S레벨이고 다른 하나는 H레벨인 조건 이외의 조건하에서 WCBR 타이밍, 즉 JEDEC표준 멀티비트 테스트모드 설정타이밍을 따라 입력되고, 테스트군 검출신호 /TGA,/TGB 모두 H레벨로 되고, 타이밍검출신호 TDC가 H레벨로 설정되는 경우 및 [2] 어드레스신호 A0및 A1중 하나는 S레벨, 다른 하나는 H레벨로 설정되고, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE는 WCBR타이밍, 즉 특정의 테스트모드 설정타이밍을 따라 입력되고, 이때 H레벨의 어드레스신호 A6이 인가되고, 테스트군 검출신호 /TGA와 /TGB 중 하나는 L레벨로 설정되고, 어드레스키신호 AK6는 H레벨로 설정되며, 타이밍검출신호 TDC는 H레벨로 설정되는 경우에 H레벨로 된다.
부분 디코더(1623b)는 프리디코드 신호에 각각 대응해서 마련된 인버터(1624ba)-(1623be), 인버터(1623ba)-(1623be)에 각각 대응해서 마련된 NOR회로(1623bf)-(1623bj)를 포함한다. 신호 /TGA가 NOR회로(1623bf)-(1623bj)의 각각에 공통으로 인가된다. 복호된 어드레스키신호 AKD6, AKD4, AKD7, AKD3및 AKD5이 NOR회로(163bf)∼(163bj)로 부터 각각 출력된다. 테스트군 검출신호 /TGA가 L레벨로 설정될때 부분 디코더(1623b)는 인에이블 된다. 특히, 어드레스신호 A0및 A1이 S레벨 및 H레벨로 각각 설정되고, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE는 WCBR타이밍(특정의 테스트모드 설정타이밍)을 따라 입력되며, 이에 따라 테스트군 검출신호 /TGA가 L레벨로 설정되면, 5개의 어드레스키 프리디코드신호 AK2·AK3, /AK2·AK3, AK4·/AK5, AK2·/AK3, /AK4·AK5중 어드레스신호 A2,…, A5에 따라 H레벨로 되는 어드레스키 프리디코드신호에 대응하는 어드레스키 복호신호 AKD6, AKD4, AKD7, AKD3및 AKD5중 하나는 H레벨로 된다.
부분 프리디코더(1623c)는 AK2·AK3, AK2·/AK3를 입력하는 NOR회로(1623ca), 프리디코드 신호 AK2·AK3, /AK2·AK3를 입력하는 NOR회로(1623cb), NOR회로(1623ca)의 출력신호와 신호 /TGB를 입력하는 NOR회로(1623cc) 및 NOR회로(1623cb)의 출력신호와 신호 /TGB의 출력신호를 입력하는 NOR회로(1623cd)를 포함한다. NOR회로(1623cc)와 (1623cd)는 복호 어드레스키신호 AKD1과 AKD2를 각각 발생한다.
어드레스신호 A0및 A1이 H레벨 및 L레벨로 각각 설정되고, 행어드레스 스트로브신호 /RAS, 열어드레스 스트로브신호 /CAS 및 라이트가능신호 /WE는 WCBR타이밍(특정의 테스트모드 설정타이밍)에 따라 입력되며, 이에 따라 테스트군 검출신호 /TCB가 L레벨로 설정되는 경우, 이때 인가된 어드레스신호 A2와 A3가 모두 H레벨이고, 어드레스키 프리디코드 신호 AK2·AK3, AK2·/AK3, /AK2·AK3는 각각 H, L, L레벨이면, 어드레스키 복호신호 AKD1과 AKD2는 모두 H레벨로 설정된다.
어드레스 신호A2및 A3가 H레벨 및 L레벨이고, 어드레스키 프리디코드신호 AK2·AK3, AK2·/AK3, /AK2·AK3가 각각 L, H, L레벨이면, 어드레스키 복호신호 AKD1및 AKD2는 각각 H레벨 및 L벨로 설정된다.
어드레스 신호 A2 및 A3가 L레벨 및 H레벨이므로 어드레스키 프리디코드신호 AK2·AK3, AK2·/AK3, /AK2·AK3는 각각 L, L, H레벨이면, 어드레스키 복호신호 AKD1및 AKD2는 각각 L레벨 및 H레벨로 설정된다.
어드레스키 신호 A2및 A3가 모두 L레벨이고 어드레스키 프리디코드신호 AK2·AK3, AK2·/AK3, /AK2·AK3이 모두 L레벨이면, 어드레스키 복호신호 AKD1및 AKD2는 모두 H레벨로 설정된다.
제16도는 버퍼(1624)의 특정 회로를 나타낸 도면이다. 버퍼(1624)는 신호 AKD0을 입력하는 인버터(1624a), 인버터(1624a) 보다 큰 전류 구동력을 갖는 인버터(1624b), 신호 AKD1을 입력하는 인버터(1624c), 인버터(1624c) 보다 큰 전류 구동력을 갖는 인버터(1624d), 신호 AKD2를 입력하는 인버터(1624e), 인버터(1624e) 보다 큰 전류 구동력을 갖는 인버터(1624f), 신호 AKD3를 입력하는 인버터(1624g), 인버터(1624g) 보다 큰 전류 구동력을 갖는 인버터(1624h), 신호 AKD4를 입력하는 인버터(1624i), 인버터(1624i) 보다 큰 전류 구동력을 갖는 인버터(1624j), 신호 AKD5를 입력하는 인버더(1624k), 인버터(1624k) 보다 큰 전류 구동력을 갖는 인버터(1624m), 신호 AKD6를 입력하는 인버터(1624n), 인버터(1624n)보다 큰 전류 구동력을 갖는 인버터(1624p)와 (1624q), 신호 AKD7을 입력하는 인버터(1624r) 및 인버터(1624r) 보다 큰 전류 구동력을 갖는 인버터(1624s)를 포함한다. 인버터의 전류 구동력이 다음 단계로 갈수록 커지므로, 테스트모드 설정신호 TE, TEST1, TEST2, TEST3, TEST4, TEST5, TEST6N, TEST7을 송신하는 선이 신속하게 층전되고 방전될 수 있다.
제17도는 반도체칩 상의 DRAM의 개략적 레이아웃을 나타낸 평면도이다. 제17도에 따르면, 여러개의 패드, 예를 들면 24개의 패드(11)이 장측방항을 따라 연장되고 반도체칩(10)의 단측의 중심부에 배치된 칩 중심밴드(12)에 장측 방항을 따라 배열된다.
행어드레스 스트로브신호 ext/RAS 등의 어드레스신호 Ai와 제어신호는 패드(11)을 통해 반도체칩(10)으로 입력되고, 데이타 Dr도 패드(11)을 통해 입출력된다.
멀티비트 테스트모드 설정신호 TE를 송신하는 테스트모드 설정신호선(13a), 테스트모드 설정신호 TEST1을 송신하는 테스트모드 설정신호선(13b), 테스트모드 설정신호 TEST2를 송신하는 테스트모드 설정신호선(13c), 테스트모드 설정신호 TEST3을 송신하는 테스트모드 설정신호선(13d), 테스트모드 설정신호 TEST4를 송신하는 테스트모드 설정신호선(13e), 테스트모드 설정신호 TEST5를 송신하는 테스트모드 설정신호선(13f), 테스트모드 설정신호 TEST6N을 송신하는 테스트모드 설정신호선(13g), 테스트모드 설정신호 TEST6S를 송신하는 테스트모드 설정신호선(13h), 테스트모드 설정신호 TEST7을 송신하는 테스트모드 설정신호선(13i)가 중심밴드(12)를 따라 칩(10)의 중심밴드에 마련된 테스트모드 설정회로(1600)으로 부터 대응하는 테스트회로까기 배열된다.
기준전위선(14)는 반도체칩(10)의 S(South)측에 배열된 제3도에 도시한 기준전위 발생회로(111), 레귤레이터(114) 및 스트레스 모드회로(115)를 포함하는 내부회로군(117)로 부터 출력된 기준전위 Vref를 레귤레이터(112)와 스트레스 모드회로(113)을 포함하는 반도체칩(10)의 N(North)측에 배열된 내부회로(116)으로 송신한다.
테스트모드 설정회로(1600)의 S측 부분에는 기준전위선(14)가 테스트모드 설정신호선(13f)와 (13h) 사이에 평행하게 끼워져 인접하게 마련된다. 테스트모드 설정회로(1600)의 N측 부분에는 기준전위선(14)가 테스트모드 설정신호선(13g)와 (13i) 사이에 평행하게 끼워져 인접하게 마련된다. 이러한 방식으로, 통상의 모드에서 L레벨로 고정된 전위를 갖는 테스트모드 설정신호선이 기준전위선(14)에 가깝게 마련되므로, 테스트모드 설정신호선은 차폐선의 기능을 하여 기준전위(14)에 잡음이 도입되는 것을 막고 통상의 용도에서 기준전위 Vref의 안정한 송신을 가능하게 한다. 이것은 테스트모드 설정신호선이 통상의 용도에서 H레벨로 고정되는 경우에도 마찬가지이다. 스트레스모드 동작은 제작자에 의한 장치의 마켓팅 전에 실행되고, 그러한 스트레스 모드는 사용자에 의해서는 사용되지 않는다.
승압전위 발생회로(120)은 반도체칩(10)의 N측에 마련되고, 테스트모드 설정신호선(13i)를 동해 테스트모드 설정회로(1600)으로 부터 테스트모드 설정신호 TEST7을 입력한다. 테스트모드 설정신호 TEST7이 H레벨로 되면, 승압전위 발생회로(170)은 거기에서 출력된 송압전위 Vpp의 승압레벨을 내부전원전위 intVcc에 비해 낮게 한다(예를 들면, 통상의 동작시 전위가 Vpp=intVcc+2·BST이면 TEST=H일때 intVcc+BST로 낮아진다). 셀플레이트 전위발생회로(130)은 반도체칩(10)의 S측에 마련되고, 테스트모드 설정신호선(13f)를 통해 테스트모드 설정회로(1600)을 거쳐서 테스트모드 설정회로(1600)으로 부터 테스트모드 설정신호 TEST5를 입력한다. 테스트모드 설정신호 TEST5가 H레벨로 되면, 회로(130)은 셀플레이트 전위 Vpp를 통상의 (1/2) intVcc에서 intVcc로 승압한다.
칩(10)의 장측 방향의 중심부에서 행프리디코더(400)에 포함된 내부회로(410)은 테스트모드 설정신호선(13e)를 통해 테스트모드 설정신호 TEST4를 입력한다. 테스트모드 설정신호 TEST4가 H레벨로 되면, 회로(410)은 더 많은 수의 메모리셀 블럭(511)을 선택하는 통상의 동작에서 보다 더 많은 수의 블럭선택신호 BSj를 설정해서 통상의 동작에서 보다 워드선을 높인다(테스트모드를 방해한다).
또, 칩(10)의 단측 방향의 중심부에 있는 주변회로영역에는, 테스트모드 설정신호선(13e)를 동해 테스트모드 설정신호 TEST4를 수신해서 열디코더(100)으로 부터의 4비트 모두를 선택하는 데이타선택 신호 DSn을 선택된 상태로 설정하고 동시에 선택된 128비트의 메모리셀에 그 데이타를 라이트하고, 128비트의 데이타가 동일한지 아닌지를 결정해서 테스트모드 설정신호 TEST4가 H레벨로 될때 그 결정 결과를 패드(11)로 출력하는 멀티비트 테스트회로(1120)과 테스트모드 설정신호선(13b), (13c), (13d)를 동해 테스트모드 설정신호 TEST1, TEST2, TEST3을 입력해서 테스트모드 설정신호 TEST1, TEST2, TEST3가 H레벨로 될때 각각의 지정된 테스트동작을 실행하는 내부회로(1130), (1140) 및 (1150)이 마련되어 있다.
2개의 메모리매트(510)은 칩 중심밴드(12)의 양측에 마련된다, 즉 총 4개의 메모리매트(510)이 마련된다. 각각의 메모리매트(510)은 17개의 센스앰프 블럭(1110)에 의해 16개의 메모리셀 블럭(511)로 분할된다. 행디코더(600)은 각각의 메모리셀 블럭(511)에 대응해서 각각의 메모리매트(510)의 칩 중심밴드(12)의 장측 방향을 따라 마련된 행디코더블럭(610)을 포함한다. 열디코더(100)은 각각의 메모리 매트(510)에 대응해서 128쌍의 비트선(도시하지 않음)을 포함하는 각각의 열블럭 마다 하나씩 마련된 여러개의 열디코더 블럭(1010)을 포함한다.
제18도는 테스트모드 설정신호선(13f)와 (13h) 및 기준전위선(14)이 서로 평행하게 배열된 부분의 개략적 단면도이다. 제18도에 있어서, 반도체기판(10a) 상에는 절연층(10b), 제L레벨 금속층(10c) 및 레벨간 절연막(10d) 순으로 순자로 적층된다. 제L레벨 금속층(10c)는 예를 들면 알루미늄층 또는 텅스텐층으로 형성된다. 테스트모드 설정신호선(13f)와 (13h) 및 기준전위선(14)는 절연층(10d) 상의 제2레벨 금속(예를 들어, A1 또는 W)층에 형성된다. 선(13f),(14) 및 (13h)는 절연층(10e)로 피복된다. 기준전위선(14)는 동일 레벨 상호접속층에서 테스트모드 설정신호선(13f)와 (13h) 사이에 끼위진다. 선(13f)와 (13h)는 잡음을 흡수해서 잡음이 기준전위선(14)로 전송되는 것을 막고, 차폐선의 기능을 한다.
상술한 바와 같이, 제1 실시예에 있어서, JEDEC에 의해 표준화된 멀티비트 테스트모드가 설정될 수 있고, 또 특정의 테스트모드와 동시에 멀티비트 테스트모드가 설정될 수 있으므로, 특정의 테스트모드에 필요한 시간이 단축될 수 있다.
또, 특정 테스트모드를 설정하기 위해서는 어드레스신호 A0및 A1중 하나를 S레벨로 설정하고 다른 하나를 H레벨로 설정하여야 한다.
따라서, 고전압이 잘못 인가된 경우에도, 어드레스신호 A0및 A1모두 S레벨로 되므로, 특정 테스트모드의 잘못된 설정을 막을 수 있다.
상술한 동작에 필요한 것은 통상 어드레스신호 A0및 A1에 실행되는 부하회로(1621ah)와 (1621bh)를 갖는 수퍼 H레벨 검출회로(1612a)와 (1612b) 뿐이며, 이들은 어드레스신호 A2,…, A6에는 마련되지 않는다. 어드레스신호 A2,…, A6의 어드레스키에 의해 특정의 테스트모드의 설정을 간단하게 실행할 수 있다. 따라서, 전력소비를 절감할 수 있고, 회로영역의 증가를 억제할 수 있다.
또, 테스트군 검출할당신호 SV0, HV0, SV1및 HV1이 설정된 후에 타이밍검출신호 TDC가 H레벨로 되고, 이에 따라 테스트군 검출신호 /TGA,/TCB는 L레벨로 되므로, 잘못된 설정을 막을 수 있다.
또, 테스트모드 설정신호는 어드레스키 신호를 래치하는 것에 의해 유지되고, 고부하를 구동하는데 필요한 다음 단계에서 버퍼(1624)를 래치하기 않는 것에 의해, 래치회로에는 작은 전류구동력을 갖는, 즉 크기가 작은 논리게이트가 마련되므로, 테스트모드 설정회로(1600)의 영역을 더 작게 할 수 있다.
제2 실시예
이하, 제19도∼제24도를 참조해서 본 발명의 제2 실시예에 따른 DRAM에 대해 설명한다. 제2 실시예의 DRAM은 테스트모드 설정회로(1600)의 테스트모드설정신호 발생회로(1620)이 다른 구조를 갖고, 구조적 차이에 따라 칩 상의 구성요소의 레이아웃이 다르다는 점이 제1 실시예의 DRAM과 다르다. 이하, 그 차이에 대해서만 설명한다.
제19도는 제2 실시예에 따른 DRAM의 테스트모드 설정회로(1600) 내의 테스트모드설정신호 발생회로(1620)을 도시한 블럭도이다. 테스트모드설정신호 발생회로(1620)은 버퍼(1624)가 다른 구조를 갖고(제20도), 어드레스키 복호신호 AKD1, AKD2, AKD3, AKD4, AKD5, AKD6및 AKD7에 따라 더 적은 수의 3개의 테스트모드 부호화신호 TEN0, TEN1및 TEN2를 발생하는 6개의 어드레스키 복호신호 AKD1, AKD2, AKD3, AKD4, AKD5, AKD6및 AKD7을 입력하는 부호화신호 발생회로(1625)(제21도 참조)이 마련되며, 3개의 테스트모드 부호화신호 TEN0, TEN1및 TEN2를 입력해서 7개의 테스트모드설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N, TEST7 및 TEST6S를 출력하는 테스트모드 복호회로군(1626)(제22도)가 마련된다는 점에서 제12도에 도시한 제1 실시예의 테스트모드설정신호 발생회로(1620)와 다르다. 이하, 그 차이에 대해서만 설명한다.
제20도는 제2 실시예에 있어서의 DRAM의 테스트모드 설정회로(1600) 내의 버퍼(1624)의 개략적 구조를 나타낸 도면이다. 버퍼(1624)는 어드레스키 복호신호 AKD0을 입력해서 멀티비트 테스트모드 설정신호 TE를 출력하는 인버터(1624a)와 (1624b) 및 어드레스키 복호신호 AKD5을 입력해서 테스트모드 설정신호 TEST5를 출력하는 인버터(1624k)와 (1624m)만 마련되며, 다른 복호 어드레스키 신호의 인버터는 배제된다는 점에서 제16도의 제1 실시예에 따른 버퍼(1624)와 다르다.
제21도는 제2 실시예에 따른 DRAM의 테스트모드 설정회로(1600)의 부호화신호 발생회로(1625)를 개략적으로 나타낸 도면이다. 부호화신호 발생회로(1625)는 어드레스키 복호신호 AKD6, AKD3, AKD1, AKD2를 입력해서 어드레스키 복호신호 AKD6가 H레벨일때, 어드레스키 복호신호 AKD3이 H레벨일때 또는 어드레스키 복호신호 AKD1 및 AKD2가 각각 H레벨 및 L레벨일때, H레벨로 되는 테스트모드 부호화신호 TEN0을 출력하는 부분 엔코더(1625a), 어드레스키 복호신호 AKD6, AKD4, AKD2, AKD1을 입력해서 어드레스키 복호신호 AKD6가 H레벨일때, 어드레스키 복호신호 AKD4가 H레벨일때 또는 어드레스키 복호신호 AKD2및 AKD1이 각각 H 및 L레벨일때, H레벨로 되는 테스트모드 부호화신호 TEN1을 출력하는 부분 엔코더(1625b) 및 어드레스키 복호신호 AKD6, AKD7, AKD3, AKD4, AKD1, AKD2를 입력해서 어드레스키 복호신호 AKD6및 AKD7이 각각 H 및 L레벨일때, 어드레스키 복호신호 AKD3과 AKD4중 하나가 H레벨일때 또는 어드레스키 복호신호 AKD2및 AKD1이 모두 H레벨일때, H레벨로 되는 테스트모드 부호화신호 TEN2를 출력하는 부분 엔코더(1625c)를 포함한다.
부분 엔코드회로(1625a)는 복호된 어드레스키신호 AKD6를 입력하는 인버터(1625aa), 복호된 어드레스키신호 AKD3을 입력하는 인버터(1625ab ), 복호된 어드레스키신호 AKD2를 입력하는 인버터(1625ac), 복호된 어드레스신호 AKD1와 인버터(1625ac)의 출력신호를 입력하는 NAND회로(1625ad), 인버터(1625aa), (1625ab) 및 NAND회로(1625ad)의 출력신호를 입력하는 3입력 NAND회로(1625ae) 및 NAND회로(1625ae)의 출력을 입력하는 직렬 접속의 2개의 인버터(1625af)와 (1625ag)를 포함한다.
인버터(1625aq)는 부호화된 테스트모드신호 TEN0을 발생한다.
부분 엔코드회로(1625b)와 (1625c)는 각각 부분 엔코드회로(1625a)와 동일한 구조를 갖고, 대응하는 부분은 대응하는 부분 엔코드회로를 나타내는 마지막 문자를 제외하고는 동일 문자로 표시된다.
제22도는 제2 실시예에 따른 DRAM의 테스트모드 설정회로(1600)의 테스트모드 복호회로군(1626)을 도시한 개략도이다. 테스트모드 복호회로군(1626)은 3개의 테스트모드 부호화신호 TEN0, TEN1, TEN2를 입력해서 복호하여 6개의 테스트모드 설정신호 TEST3, TEST4, TEST1, TWST2, TEST6N 및 TEST7을 출력하고 부호화신호 발생회로(1625)에 대해 반도체칩의 N측에 배열된 테스트모드 복호회로(1626a) 및 테스트모드 부호화신호 TEN0, TEN1, TEN2를 입력해서 테스트모드 부호화신호 TEN0, TEN1, TEN2이 모두 H레벨일때 H레벨로 되는 테스트모드 설정신호 TEST6S를 출력하는 테스트모드 복호회로(1626b)를 포함한다.
테스트모드 복호회로(1626b)는 신호 TEN0, TEN1, TEN2를 입력하는 NAND회로(1626ba)와 NAND회로(1626ba)의 출력신호를 입력하는 인버터(1626b)를 포함하고,3입력 AND회로의 기능을 한다.
테스트모드 복호회로(1626a)는 부호화 테스트모드신호 TEN0-TEN2를 입력해서 복호하여 테스트모드 설정신호 TEST1-TEST4를 발생하는 국부 테스트모드 복호회로(1626c) 및 부호화 테스트모드신호 TEN0-TEN2를 입력해서 복호하여 테스트모드 설정신호 TEST6N-TEST7을 발생하는 국부 테스트모드 복호회로(1626d)를 포함한다.
국부 테스트모드 복호회로(1626c)는 신호 TEN1을 입력해서 반전하는 인버터(1626ca), 인버더(1626ca)의 출력신호와 신호 TEN0및 TEN2를 입력하는 NAND회로 (1626cb ), NAND회로 (1626cb)의 출력신호를 입력해서 반전하여 테스트모드 설정신호 TEST3을 발생하는 인버터(1626cc), 신호 TEN0을 입력해서 반전하는 인버터(1626cd) 및 NAND회로(1626ce)와 인버터(1626cf)로 형성되고 인버터(1626cd)의 출력신호와 신호 TEN1과 TEN2를 입력하여 테스트모드 설정신호 TEST4를 발생하는 AND게이트를 포함한다.
테스트모드 설정신호 TEST3은 신호 TEN0과 TEN2가 모두 H레벨이고 신호 TEN1이 L레벨일때 높아진다. 테스트모드 설정신호 TEST4는 신호 TEN0이 L레벨이고 신호 TEN1과 TEN2가 모두 H레벨일때 높아진다.
국부 테스트모드 복호회로(1626c)는 신호 TEN0을 지연하는 지연회로(1626cw), 신호 TEN1을 지연하는 지연회로(1626cx), 신호 TEN2를 지연하는 지연회로(1626cy), 신호 TEN1, TEN0, TEN2를 각각 입력해서 반전하는 인버터(1626ci),(1626cj) 및 (1626ck), 지연회로(1626cw) 및 인버터 (1626ci)와 (1626ck)의 출력신호를 입력 하는 NAND회 로(1626cr), 인버터(1626ci),(1626cj) 및 지연회로(1626cx)의 출력 신호를 입력하는 NAND회로(1626cs), 지연회로(1626cy), 인버터(1626cj) 및 (1626ck)의 출력신호를 입력하는 NAND회로(1626ct), NAND회로(1626cr)과 (1626cs)의 출력신호를 입력해서 신호 TEST1을 발생하는 NAND회로(1626cu) 및 NAND회로(1626cs)와 (1626ct)의 출력신호를 입력해서 신호 TEST2를 발생하는 NAND회로(1626cv)를 또 포함한다.
지연회로(1626cw)는 직렬로 접속된 인버터(1626cg)와 (1626ch)를 포함하고, 지연회로(1626cx)는 직렬로 접속된 인버터(1626cm)과 (1626cn)을 포함하며, 지연회로(1626cy)는 직렬로 접속된 인버터(1626cp)와 (1626cq)를 포함한다. 지연회로(1626cw),(1626cx) 및 (1626cy)가 마련되어, 부호화 테스트모드신호 TEN0-TEN2상의 클럭 스큐에 의해 NAND회로(1626cr),(1626cs) 및 (1626ct)로 부터 휘스커형의 펄스가 발생하는 것을 방지한다.
신호 TEST1 및 TEST2는 신호 TEN1, TEN0, TEN2이 각각 H, L, L레벨일때 각각 고, 저이고, 신호 TEN1, TEN0, TEN2이 각각 L, H, L레벨일때 각각 저, 고이며, 신호 TEN1, TEN0, TEN2이 각각 L, L, H레벨일때는 모두 고이다.
신호 TEST3은 신호 TEN1, TEN0, TEN2이 각각 H, L, H 레벨일때 고로 된다.
신호 TEST4는 신호 TEN1, TEN0, TEN2이 각각 L, H, H 레벨일때 고로 된다.
국부 테스트모드 복호회로(1626d)는 신호 TEN0-TEN2을 입력하는 NAND회로(1626da), NAND회로(1626da)의 출력신호를 입력하는 인버터(1626db), 신호 TEN2을 입력해서 반전하는 인버터(1626dc), 인버터(1626dc)의 출력신호와 신호 TEN0, TEN1을 입력하는 NAND회로(1626dd) 및 NAND회로(1626dd)의 출력신호를 입력해서 반전하여 신호TEST7을 발생하는 인버터(1626de)를 포함한다. 인버터(1626db)는 신호 TEST6N을 발생 한다.
테스트모드 설정신호 TEST6N은 신호 TEN0-TEN2이 모두 H레벨일때만 고로 된다.
테스트모드 설정신호 TEST7은 신호 TEN0과 TEN1이 모두 H레벨이고 신호 TEN2가 L레벨일때 고로 된다.
제23도는 제2 실시예에 따른 DRAM의 반도체칩의 레이아웃을 개략적으로 도시한 평면도이다. 제23도에 있어서, 테스트회로(15)는 테스트모드 설정회로(1600)내의 상태 검출회로(1610), 테스트모드설정신호발생회로(1620) 내의 어드레스키 래치회로(1621), 어드레스키 프리디코더(1622), 어드레스키 주디코더(1623), 버퍼(1624) 및 부호화신호발생회로(1625), 테스트모드 복호회로(1620)의 테스트모드 복호회로군(1626) 내의 테스트모드 복호회로(1626b)를 구비한다. 테스트회로(15)의 부호화신호 발생회로(1625)로 부터 출력된 테스트모드 부호화신호 TEN0, TEN1, TEN2를 송신하는 3개의 부호화신호선(13j), (13k), (13m)은 테스트회로(15)에서 반도체칩(10)의 N측 까지 연장된 중심밴드(12)에 배열된다.
이들 부호화신호선(13j), (13k), (13m)은 칩의 장측의 중심으로 부터 N측에 있는 중심밴드영역(12)에 배열된 국부 테스트모드 디코더(1626d)와 칩(10)의 단측 방향으로 중심부에 마련된 국부 테스트모드 디코더(1626c)에 결합된다.
국부 테스트모드 복호회로(1626c)와 (1626d)는 부호화신호선(13j), (13k), (3m)으로 부터 테스트모드 부호화신호 TEN0, TEN1, TEN2를 입력하고 테스트모드 부호화신호에 따라 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4와 테스트모드 설정신호 TEST6N 및 TEST7을 내부회로(1130), (1140), (1150), (410) 및 내부회로(116)과 (120)에 출력 하며, 부호화신호 발생회로(1625)를 갖는 테스트회로(15)에 대해 반도체칩(10)의 N측에 마련된다.
부호화신호선(13j), (13k), (13m)은 테스트회로(15)에 대해 반도체칩(10)의 S측으로 연장되지 않는다. 동일 타이밍에서 테스트모드 설정신호 TEST6N 및 TEST6S 를 H레벨로 설정하기 위해, 테스트모드(15)의 테스트모드 복호회로(1626b)(제22도 참조)에 의해 테스트모드 부호화신호 TEN0, TEN1, TEN2를 분리해서 복호하는 것에 의해 S측에서 내부회로(117)로 출력될 테스트모드 설정신호 TEST6S이 발생하여, N측 상의 내부회로(116)과 S측 상의 내부회로(117)이 동일 타이밍에서 스트레스 테스트모드 동작시 동작할 수 있다.
반도체칩(10)의 S측 상에 마련된 내부회로군(117)로 부터 출력된 기준전위 Vref를 반도체칩(10)의 N측에 마련된 내부회로군(116)으로 송신하는 기준전위선(14)는 테스트회로(15)의 S측에서는 기준전위선(14)와 동일한 제2 레벨 금속층(예를 들면, 알루미늄층 또는 텅스텐층)으로 형성된 테스트모드 설정신호선(13f)와 (13h) 사이에 인접해서 평행하게 끼워진다. 테스트회로(15)와 국부적 테스트모드 복호회로(1626d) 사이의 중심부분에 행어드레스 신호와 열어드레스 신호 등의 여러가지 신호선(도시하지 않음)이 배열되며, 제2 레벨 금속층(예를 들면, A1 또는 W층), 즉 기준전위선(14)와 동일한 선에 의해 형성된 부호화신호선(13k)와 (13m) 사이에 인접하고 평행하게 끼위진다.
또, 국부 테스트모드 복호회로(1626d)의 N측에는 기준전위배선(14)는 기준전위배선(14)와 동일한 층인 제2레벨 금속층(예를 들어, A1 또 W층)으로 형성된 테스트모드 설정신호배선(13g)와 (13i) 사이에 인접하고 평행하게 끼워진다. 따라서, 기준전위배선(14)는 통상의 동작시 L레벨로 고정된 테스트모드 클럭선(테스트모드 설정신호선 및 부호화신호선)에 의해 차폐된다. 따라서, 잡음이 기준전위배선(14)로 도입되는 것이 방지된다. 통상의 동작시 테스트모드 클럭선이 H레벨에 고정된 경우에도 마찬가지이다.
또, 테스트모드 설정신호는 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 및 TEST7 보다 적은 수인 3개의 부호화 신호선(13j),(13k),(13m)에 의해 부호화된 형식으로 송신된다. 제17도에 도시한 제1 실시예에 따른 DRAM에는 테스트모드 설정회로(1600)으로 부터 반도체칩(10)의 N측으로 연장된 7개의 테스트모드설정 신호선(13a), (13b), (13c), (13d), (13e), (13i)가 있다. 한편, 제2 실시예에 따른 DRAM에는 4개의 배선, 즉 테스트회로(15)로 부터 반도체칩(10)의 N측으로 연장된 테스트모드 설정신호선(13a)와 부호화 신호선(13j), (13k) 및 (13m)만이 있다. 따라서, 배선을 연장하는데 필요한 영역을 저감할 수 있다. 특히, 제2 실시예에서와 같이 반도체칩(10)의 중심밴드(12)에 패드(11)이 배열된 구조에 있어서, 출력데이타를 패드(11)로 송신하고 패드(11)로 부터 입력된 어드레스신호를 송신하는 배선 등의 다양한 배선과 패드(11)에 의해 칩 중심밴드(12)의 큰 영역이 점유된다. 따라서, 테스트모드 설정신호를 부호화하는 것에 의해 실현되는 배선의 수를 적게 하는 것이 매우 효과적이다.
또, 패드(11)의 위치(중심 위치, 주변 위치)에 관계없이, 통상 DRAM에 있어서, 반도체칩(10) 상에서 가로 및 세로로 연장된 행어드레스 프리디코드신호와 열어드레스 프리디코드신호를 송신하는 배선이 반도체칩(10)의 중심 부근에 서로 교차한다. 따라서, 여분의 배선을 부가해서 배열할 여분 공간이 거의 없다. 따라서, 테스트모드 설정신호가 칩의 중심부를 통해 송신되는 경우에도 테스트모드 설정신호를 부호화하는 것에 의해 실현되는 배선의 수를 적게 하는 것이 매우 효과적이다.
테스트모드 설정신호가 부호화된 형식으로 송신됨에 따라 테스트회로(15)로 부터 반도체칩(10)의 N측으로 연장된 배선의 수가 감소할 수도 있으므로, 외부전원전위 extVcc를 송신하는 외부전원전위선, 내부전원전위 intVcc를 송신하는 내부전원전위선 및 접지전위 GND를 송신하는 접지전위선 동의 전원선(16)을 더 넓고 더 두껍게 할 수 있게 되어, 전원선(16)의 저항값이 감소할 수 있고, 전압 강하도 감소할 수 있다. 따라서, 안정한 전원전위(접지전위를 포함)가 반도체칩(10)의 여러 부분으로 송신될 수 있다.
또, 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4가 국부 테스트모드 복호회로(1626c)에 의해 반도체칩(10)의 중심 부근에서 복호되는 경우, 신호선의 수에 있어서 3개의 부호화 신호선 (13j), (13k), (13m)을 사용해서 남아있는 2개의 테스트모드 설정신호 TEST6N 및 TEST7을 반도체칩(10)의 N측으로 송신할 것은 매우 이롭지 못하다. 따라서, 국부 테스트모드 복호회로(1626d)는 테스트모드 설정신호 TEST6N 및 TEST7에 대응하는 내부회로(116)과 (120) 보다 국부 테스트모드 복호회로(1626c)에 가깝게 마련된다.
제24도는 테스트모드 설정신호의 상태에 따라 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 및 TEST7 중 어느 것이 H레벨로 활성화되는지를 나타내는 복호표이다. 테스트모드 설정신호 TEN0, TEN1, TEN2가 L레벨, L레벨, L레벨일때, 테스트모드 중 아무것도 활성화되지 않고, 이들이 L, L, H레벨이면, 테스트모드 설정신호 TEST1 및 TEST2이 H레벨로 설정되고, 이들이 L, H, L레벨이면, 테스트모드 설정신호 TEST2이 H레벨로 설정되고, 이들이 L, H, H 레벨이면 테스트모드 설정신호 TEST4가 H레벨로 설정되고, 이들이 H, L, L레벨이면 테스트 모드 설정신호 TEST1이 H레벨로 설정되고, 이들이 H, L, H레벨이면 테스트모드 설정신호 TEST3이 H레벨로 설정되고, 이들이 H, H, H레벨이면 테스트모드 설정신호 TEST7이 H레벨로 설정되며, 이들이 H, H, H레벨이면 테스트모드 설정신호 TEST6N이 H레벨로 설정된다.
이러한 방식으로, 통상 n개의 테스트모드 설정신호를 사용해서 테스트모드 설정신호 중 아무것도 활성화되지 않는 하나의 조합을 제외하고는 활성화되는 테스트모드 설정신호의 2n-1 조합이 지정될 수 있다. 또, 여러가지 테스트모드 설정신호와 함께 활성화된 멀티비트테스트모드 설정신호 TE 등의 테스트모드 설정신호가 부호화되지 않지만 독립적으로 사용되므로, 부호화신호 발생회로(1625)와 테스트모드 복호회로군(1626)의 구조는 그리 복잡하지 않다.
제1 실시예에 있어서는 제7도에 도시한 바와 같은 하기의 모드가 있다. 어드레스신호 A0, A1, A2, A3, A4, A5가 각각 S, H, L, H, H, L 레벨이면, 테스트모드 설정신호 TEST4 및 TEST7은 모두 H레벨로 활성화된다. 어드레스신호 A0, A1, A2, A3, A4, A5가 각각 S, H, H, L, H, L레벨이면, 테스트모드 설정신호 TEST3 및 TEST7은 모두 H레벨로 활성화된다. 어드레스신호 A0, A1, A2, A3, A4, A5가 각각 S, H, H, H, H, L레벨이면, 테스트모드 설정신호 TEST6N 및 TEST7이 모두 H레벨로 활성화된다. 그러나, 이들 3개의 모드가 사용되지 않으므로, 테스트모드가 압축되어,3개의 부호화신호선(13j),(13k) 및 (13m)에 의해 7개의 이용가능한 테스트모드의 설정이 가능하게 된다. 그러나, 압축된 테스트모드 설정신호는 다른 신호선이 집중된 반도체칩(10)의 중심부를 통해 송신된 신호 뿐이다. 따라서, 동시에 활성화되지 않는 테스트모드 설정신호의 조합을 그리 한정하고 있지는 않는다.
상술한 바와 같이, 제2 실시예에 따른 DRAM에 있어서, 제1 실시예의 DRAM과 동일한 효과를 얻을 수 있다. 또, 테스트모드 설정신호는 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 및 TEST7이 테스트모드 설정신호 보다 적은 수인 3개의 테스트모드 부호화신호 TEN0, TEN1, TEN2으로 되고 더 적은 수의 부호화신호선(13j), (13k), (13m)을 통해 내부회로(1130), (1140), (1150), (410), (116) 및 (120)으로 송신되므로, 테스트모드 설정신호는 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 1및 TEST7이 배선에 더 좁은 영역으로 송신될 수 있다.
또, 테스트모드 설정신호는 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 및 TEST7는 신호가 부호화됨에 따라 더 작은 배선 점유영역으로 송신될 수 있으므로, 여러개의 패드(11)이 배열되는 중심 밴드(12)에 배선을 마련할 영역이 작은 반도체칩(10)이 구성되는 경우에도 더 많은 테스트모드가 설정될 수 있다.
또, 신호가 부호화됨에 따라 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 및 TEST7이 더 작은 배선 점유영역으로 송신될 수 있으므로, 여러가지 신호선이 집중된 반도체칩(10)의 중심부를 통해 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 및 TEST7을 송신할 수 있다.
또, 신호를 부호화하는 것에 의해 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 및 TEST7을 송신하는 배선 수를 감소시킬 수 있으므로, 그의 강화를 위해 전원선(16)의 수를 증가시키고 더 넓고 더 두껍게 할 수 있게 되어, 반도체칩의 여러 부분에 안정한 전원전위(접지전위를 포함)를 공급할 수 있다.
또, 여러가지 신호선이 집중된 반도체칩(10)의 중심부를 통해 연장된 부호화 신호선에 의해 송신된 테스트모드 설정신호는 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 및 TEST7 뿐이므로, 동시에 활성화되는 테스트모드 설정신호의 조합을 극단으로 제한하지는 않는다.
다른 테스트모드 설정신호와 함께 활성화된 멀티비트테스트모드 설정신호가 부호화되지 않으므로, 다른 테스트모드 설정신호로 멀티비트테스트모드를 동시에 활성화하는 부호화신호의 조합을 마련할 필요는 없으므로, 대량의 테스트모드 설정신호가 한정된 수의 부호화신호선을 통해 송신될 수 있다.
또, 부호화신호선(13j), (13k), (13m)은 내부회로군(1130), (1140), (1150), (410),(116), (120)으로 직접 입력되지 않지만, 테스트모드 복호회로(1626a)에 의해 내부회 로(1130), (1140), (1150), (410), (116), (120)에 대응하는 복호된 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N, TEST7로써 입력되며, 내부회로 (1130), (1140), (1150), (410), (116), (120)으로 입력된다. 따라서, 여분의 영역이 내부회로 (1130), (1140), (1150), (410), (116), (120) 부근의 부호화 신호선에 의해 점유되는 것을 방지할 수 있고, 내부회로(1130), (1140), (1150), (410), (116), (120)은 복호회로군을 가질 필요는 없으므로, 점유 영역이 중가하는 것을 막을 수 있다.
테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4, TEST6N 및 TEST7는 반도체칩(10)의 중심 부근의 국부 테스트모드 복호회로(1626c)에 의한 복호를 통해 얻어진다. 남아있는 2개의 테스트모드 설정신호 TEST6과 TEST7이 반도체칩(10)의 N측에 송신되는 경우, 이들 설정신호가 3개의 부호화신호선(13j), (13k), (13m)를 통해 송신되는 것은 아니지만, 테스트모드 설정신호 TEST6N과 TEST7에 대응하는 내부회로(116)과 (120) 보다는 국부 테스트모드 복호회로(1626c)에 더 가까운 위치에 국부 테스트모드 복호회로(1626d)가 마련되고, 부호화신호를 복호해서 테스트모드 설정신호 TEST6N과 TEST7을 발생하고, 2개의 테스트모드 설정신호선(13g)와 (13i)를 통해 송신된다. 따라서, 배선영역이 증가하는 것을 억제할 수 있다.
제3 실시예
이하, 제25도와 제26도를 참조해서 본 발명의 제3 실시예에 따른 DRAM에 대해 설명한다. 제3 실시예의 DRAM은 테스트모드 설정회로(1600)의 테스트모드 설정신호발생회로(1620) 내의 테스트모드 복호회로군(1626)이 다른 구조를 갖고 구조적 차이 때문에 레이아웃도 다르며 테스트모드 설정신호 TEST4를 입력하는 내부회로군(410)의 레이아웃이 변경된다는 점에서 제2 실시예의 DRAM과 다르다. 이하, 그 차이에 대해서만 설명한다.
제25도는 제3 실시예에 다른 DRAM의 테스트모드설정회로(1600)의 테스트모드 설정신호 발생회로(1620) 내의 테스트모드 복호회로군(1626)을 도시한 개략도이다. 테스트모드 복호회로군(1626)에 있어서 테스트모드 복호회로(1626a)의 국부 테스트모드 복호회로(1626c) 내의 테스트모드 설정신호 TEST4를 발생하는 인버터(1626cd), NAND회로(1626ce) 및 인버터(1626cf)이 제거되고, 신호 TEN0, TEN1, TEN2에 따라 테스트모드 설정신호 TEST4를 발생하기 위해 인버터(1626df), NAND회로(1626dg) 및 인버터(1626ch)가 테스트모드 복호회로(1626a)의 국부 테스트모드 복호회로(1626d)에 새로 마련된다는 점이 제22도에 도시한 제2 실시예의 테스트모드 복호회로군(1626)과 다르다.
제26도는 제3 실시예에 따른 DRAM의 반도체칩 상의 레이아웃을 도시한 개략적 평면도이다. 제26도는 [1] 테스트모드 설정신호 TEST4를 입력하는 내부회로군(410)이 반도체칩(10)의 N측 상의 끝부로 이동하고, [2] 다른 회로구조를 갖는 국부 테스트모드 복호회로(1626c)는 테스트모드 설정신호 TEST4를 출력하지 않지만, 회로구조가 다른 국부 테스트모드 복호회로(1626d)는 테스트모드 설정신호 TEST4를 출력하며, [3] 국부 테스트모드 복호회로(1626d)가 N측 끝 부근에 마련된다는 점에서 제23도에 도시한 제2 실시예에 따른 DRAM의 평면도와 다르다. 3개의 테스트모드 부호화신호 TEN0, TEN1, TEN2이 반도체칩(10)의 중심 부근의 국부 테스트모드 복호회로(1626c)에 의해 복호되고, 3개의 테스트모드 설정신호 TEST1, TEST2, TEST3이 마련되면, 3개의 테스트모드 설정신호 TEST4, TEST6N 및 TEST7이 반도체칩(10)의 N측에서 내부회로)(410),(116),(120)으로 송신되어야 한다. N측에서 송신된 설정 신호의 수는 3개의 부호화 신호선 (13j), (13k), (13m)의 수보다 적지 않다 (본 실시예와 동일). 따라서, 남아있는 테스트모드 설정신호 TEST4, TEST6N 및 TEST7은 반도체칩의 N측 내부회로(410), (116) 및 (120) 부근의 부호화 신호선(13j), (13k) 및 (13m)을 통해 부호화되어 송신된다. 이 때문에, 국부 테스트모드 복호회로(1626d)는 국부 테스트모드회로(1626c) 보다 내부회로군(410),(116) 및 (120)에 더 가깝게 마련된다.
상술한 바와 같이, 제3 실시예에 따른 DRAM에서는 제1 및 제2 실시예의 DRAM과 동일한 효과를 얻을 수 있다.
또, 제3 실시예에 따른 DRAM에 있어서, 테스트모드 설정신호 TEST1, TEST2, TEST3, TEST4가 국부적 테스트모드 복호회로(1626c)에 의해 반도체칩(10)의 중심 부근에 마련되는 경우에도, 남아있는 3개의 테스트모드 설정신호 TEST4, TEST6N, TEST7이 3개의 부호화신호선(13j ), (13k), (13m)을 통해 반도체칩의 N측으로 송신되며, 국부 테스트모드 복호회로(1626d)는 국부 테스트모드 복호회로(1626c) 보다 테스트모드 설정신호 TEST4, TEST6N, TEST7에 대응하는 내부회로(410),(116) 및 (120)에 더 가까운 위치에 마련되어, 배선영역의 증가를 억제할 수 있다.
제4 실시예
본 발명의 제4 실시예에 따른 DRAM에 대해 제27도 및 제28도를 참조해서 설명한다. 제4 실시예의 DRAM은 [1] 테스트모드 설정회로(1600)의 테스트모드 설정신호 발생회로(1620) 내의 테스트모드 복호회로군(1626)이 다른 구조를 갖고,[2] 이러한 구조적 차이에 의해 칩상의 레이아웃이 다르며, 레이아웃 상의 테스트모드 설정신호 TEST3을 입력하는 내부회로(1150)의 위치가 다르다는 점에서 제3 실시예의 DRAM과 다르다.
제27도는 제4 실시예에 따른 DRAM의 테스트모드 설정회로(1600)의 테스트모드 설정신호 발생회로(1620) 내의 테스트모드 복호회로군(1626)의 구조를 나타낸 개략적 도면이다. 테스트모드 복호회로군(1626)의 테스트모드 복호회로(1626a)의 국부 테스트모드 복호회로(1626c)에서 테스트모드 설정신호 TEST3을 발생하는 인버터(1626ca), NAND회로(1626cb) 및 인버터(1626cc)가 제거되고, 테스트모드 설정신호 TEST3을 발생 하는 인버터 (1626bc), NAND회로(1626bd) 및 인버터 (1626be)가 국부 테스트모드 복호회로(1626b)에 마련된다는 점에서 제25도에 도시한 제3 실시예의 테스트모드 복호회로군(1626)과 다르다. 즉, 테스트모드 설정신호 TEST3가 국부 테스트모드 복호회로(1626)에서 발생한다.
제28도는 제4 실시예에 따른 DRAM의 반도체칩 상의 개략적 레이아웃을 나타낸 평면도이다. 제28도는 [1] 테스트회로(15)가 중심밴드(12)에 대한 제28도의 우측으로 이동하고, [2] 테스트모드 복호회로(1626b)는 테스트회로(15)에 포함되지는 않지만 회로구조가 다른 테스트모드 복호회로(1626b)가 테스트회로(15)로 부터 분리되어 마련되고, [3] 테스트모드 설정회로 TEST3을 입력하는 내부회로군(1150)은 반도체칩(10)의 S측 상의 끝부로 이동하며, [4] 이에 따라 다른 회로구조를 갖게 되는 국부 테스트모드 복호회로(1626c)는 테스트모드 설정신호 TEST3을 출력하지 않지만, 다른 회로구조를 갖고 테스트회로(15)에서 분리된 국부 테스트모드 복호회로(1626b)는 테스트모드 설정신호 TEST3을 출력하며, [5] 테스트모드 복호회로(1626b)의 S측 부분에 있어서 기준전위 Vref를 송신하는 기준전위선(14)는 제26도에 도시한 테스트모드 설정신호선(13f)와 (13h) 사이에 평행하게 끼워지지만, 내부전원전위 intVcc 또는 접지전위 GND를 송신하는 테스트모드 설정신호선(13d)와 전원선(17) 사이에 평행하게 끼위져서 그것에 의해 차폐된다는 점에서 제26도에 도시한 제3 실시예에 따른 DRAM의 평면도와 다르다. 국부 테스트모드 복호회로(1626b)는 테스트모드(15)의 S측 부분에 배열된다.
2개의 테스트모드 설정신호 TEST3과 TEST6S가 반도체칩(10)의 S측에 배열된 내부회로(1150)과 (117)로 송신되는 경우, 이들 신호가 3개의 부호화신호선 (13j), (13k), (13m)를 통해 부호화되고 송신되면, 배선의 영역이 증가한다. 따라서, 테스트모드 복호회로(1626b)는 내부회로(1150)과 (117) 보다 부호화신호 발생회로(1625)를 포함하는 테스트회로에 더 가까운 위치에 마련되어, 먼저 신호를 복호하고, 테스트모드 설정신호 TEST3과 TEST6S는 2개의 테스트모드 설정신호선(13b)와 (13h)를 통해 송신된다.
상술한 바와 같이, 제4 실시예에 따른 DRAM에 의해 제3 실시예의 DRAM과 동일한 효과를 얻을 수 있다· 또, 테스트모드 복호회로(1626b)는 내부회로(1150)과 (117) 보다 테스트회로(15)에 더 가깝게 마련되므로, 테스트모드 설정신호 TEST3과 TEST6S를 송신하는 배선에 의해 점유되는 영역이 증가하는 것을 억제할 수 있다.
제1∼제4 실시예에서는 행디코더가 중심 밴드에 배열되었지만, 중심 밴드의 반대쪽에 배치된 경우에도 본 발명의 목적을 달성할 수 있다. 테스트모드 설정회로를 패드의 밖에 배치하였지만, 패드의 사이에 배치하여도 좋다.
이상, 본 발명에 대해 상세하게 설명하였지만, 본 발명은 요지를 벗어나지 않는 범위에서 여러가지 변경이 가능하다.

Claims (20)

  1. 적어도 1비트의 제1 입력신호를 수신해서, 제1 입력신호의 상태에 따라 적어도 1비트의 상태검출신호(TDA-TDC, TGA, TGB)를 출력하는 상태검출회로(1610) 및 상기 상태검출신호를 수신해서, 상기 상태검출신호가 제1 입력신호가 제1 상태임을 나타낼때 활성화 레벨로 설정되어 멀티비트 테스트를 설정하는 제1 테스트모드 설정신호(TE)와 상기 제1 입력신호가 상기 제1 상태와 다른 제2 상태임을 상기 상태검출신호가 나타낼때 적어도 1비트의 제2 입력신호(/RA2-/RA6)에 따라 활성화레벨로 설정되는 제2 테스트모드 설정신호(TEST1-TEST7)를 출력하고, 제1 입력신호가 상기 제2 상태이고 제2 입력신호가 제3 상태임을 상기 상태검출신호가 나타낼때 상기 제1 및 제2 테스트모드 설정신호를 모두 활성화 레벨로 설정하는 테스트모드 설정신호발생회로(1620)를 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 제1 입력신호는 제1 신호(AO), 제2 신호(A1) 및 여러개의 제어신호 (/RAS, /CAS, /WE)를 포함하고, 상기 상태검출회로(1610)는 상기 여러개의 제어신호가 소정의 타이밍을 따라 입력되고, 상기 제1 신호가 통산 사용되는 H레벨 보다 높은 수퍼 H레벨이며, 상기 제2 신호가 통상 사용되는 H레벨일때, 상기 제1입력신호가 상기 제2 상태임을 나타내는 상태로 상기 상태검출신호를 설정하는 수단(1611, 1612)를 포함하는 반도체장치.
  3. 제2항에 있어서, 상기 상태검출회로(1610)은 상기 제1 신호를 입력하는 제1 신호노드(1612aa, 1612ab)와 수퍼 H레벨 검출신호가 출력되는 수퍼 H레벨 검출신호 출력노드 (1612ab, 1612bb) 사이에 접속된 풀업회로(1612af, 1612bf)를 갖고, 상기 제1 신호가 수퍼 H레벨일때 상기 수퍼 H레벨 검출신호출력노드에 H레벨 전위를 인가하는 수퍼 H레벨 검출회로(1612a, 1612b) 및 상기 제어신호, 상기 수퍼H 레벨 검출신호 및 상기 제2 신호에 따라 상태검출신호를 출력하는 상태검출신호 발생회로(1611, 1612c)를 포함하고, 상기 제2 입력신호는 통상 사용되는 H레벨 및 L레벨을 갖는 여러개의 신호비트를 포함하는 반도체장치.
  4. 제1항에 있어서, 상기 제1 입력신호는 여러개의 제어신호(RAS, CAS, WE) 및 보조신호(A0, A1, RA0, RA1)을 포함하고, 상기 상태검출회로(1610)은 상기 제1 입력신호가 제2 상태로 되도록 결정되는 타이밍을 따라 상기 여러개의 제어신호가 입력될때, 활성활 레벨로 설정되는 타이밍검출신호를 출력하는 타이밍검출회로 (1611), 보조신호에 따라 검출보조신호를 출력하는 검출보조회로(1612ca) 및 상기 타이밍검출신호 및 상기 검출보조신호를 수신해서, 상기 타이밍검출신호가 활성 레벨이고 상기 제1 입력신호가 상기 제2 상태임을 상기 검출보조신호가 나타날때 상기 제1 입력신호가 제2 상태임을 나타내는 상태로 상기 상태검출신호가 설정되도록 상태검출신호를 출력하는 상태검출신호 제어회로(1612cb)를 포함하는 반도체장치.
  5. 반도체칩(10) 상에 마련되고, 반도체칩으로 입력된 적어도 1비트의 입력신호의 상태에 따라 여러개의 테스트모드 부호화신호를 출력하는 부호화신호 발생회로(15), 상기 반도체칩 상에 마련되어 상기 부호화신호 발생회로로 부터의 테스트모드 부호화신호에 따라 제1 방향으로 연장되는 적어도 일부를 송신하는 여러개의 부호화 신호선(13j, 13k, 13m), 상기 반도체칩 상의 상기 부호화신호 발생회로에 대해 상기 제1 방향측에 마련되어 상기 여러개의 부호화신호선을 통해 테스트모드 부호화신호를 수신하고, 테스트모드 부호화신호와 동일 또는 그 이상의 상기 테스트모드 부호화신호에 따른 여러개의 테스트모드 설정신호를 출력하는 테스트모드 복호회로(1626d, 1626c) 및 상기 반도체칩 상의 상기 부호화신호 발생회로(15)에 대해 상기 제 1 방향측에 마련되어, 상기 테스트모드 복호회로(16)으로 부터 대응하는 테스트모드 설정신호를 수신하고, 수신된 테스트모드 설정신호에 따라 규정된 테스트동작을 실행하는 여러개의 내부회로(116, 120)을 포함하는 반도체장치.
  6. 제5항에 있어서, 반도체칩의 한쪽변을 따르는 중앙부에 위치하고 한쪽변과 인접한 다른쪽변으로 연장하는 칩 중앙 밴드(12)에 반도체칩의 다른쪽 방향을 따라 배치된 여러개의 패드(11)을 또 포함하고, 상기 부호화신호선(13j, 13k, 13m)은 상기 칩중앙 밴드에 마련되는 반도체장치.
  7. 제5항에 있어서, 상기 입력신호는 제1(WE, CAS, RAS) 및 제2(A0, A1) 입력신호를 포함하고, 상기 반도체장치는 상기 제1 입력신호를 입력해서, 상기 제1 입력신호의 상태에 따라 상태검출신호를 출력하는 상태검출회로(1619) 및 상기 상태검출신호를 수신해서, [1] 상기 제1 입력신호가 제1 상태임을 상태검출신호가 나타낼때 활성 레벨로 설정되는 멀티비트 테스트모드 설정신호를 출력하고, [2] 상기 제1 입력신호가 상기 제1 상태와 다른 제2 상태임을 상기 상태검출신호가 나타낼때, 상기 제2 입력신호에 따라 입력복호신호를 부호화신호 발생회로(15, 1625)에 인가해서 상기 테스트모드 복호회로(1626d, 1626c)로 부터 출력된 테스트모드 설정신호 중 적어도 하나를 설정하며, [3] 상기 제1 입력신호가 상기 제2 상태이고 상기 제2 입력신호가 제3 상태임을 상기 상태검출신호가 나타낼때, 제2 입력신호에 따른 입력복호신호를 상기 부호화신호 발생 회로에 인가하는 것에 의해, 상기 멀티비트 테스트모드 설정신호를 활성화레벨로 설정하고 상기 테스트모드 복호회로로 부터 출력된 테스트 모드 설정신호 중 적어도 하나를 활성화 레벨로 설정하는 입력디코더(1621, 16211, 1623)을 또 포함하는 반도체장치.
  8. 제5항에 있어서, 입력신호에 따라 제1 테스트모드 설정신호와 입력복호신호를 출력 하고, 상기 부호화신호 발생회로에 입력복호신호를 인가하여, 상기 입력신호가 소정의 상태일때 상기 제1 테스트모드 설정신호 및 상기 테스트모드 복호회로(1626d, 1626c)로 부터 출력된 테스트모드 설정신호 중 적어도 하나를 활성화하는 입력디코더(1621, 1622, 1623)을 또 포함하는 반도체장치.
  9. 제5항에 있어서, 상기 테스트모드 복호회로(1626d, 1626c)는 여러개의 부호화신호선 (13j,13k,13m)으로 부터 테스트모드 부호화신호를 입력해서 테스트모드 부호화신호에 따라 테스트모드 설정신호를 출력하는 제1 국부 테스트모드 복호회로(1626c) 및 상기 여러개의 부호화신호선으로 부터 테스트모드 부호화신호를 입력하고, 테스트모드 부호화신호에 따라 상기 부호화신호선 보다 수가 적은 테스트모드 설정신호를 출력하며, 테스트모드 설정신호에 대응하는 내부회로(116, 120)에 관해 상기 제1 국부 테스트모드 복호회로에 더 가깝게 마련된 제2 국부 테스트모드 복호회로(1626d)를 포함하는 반도체장치.
  10. 제5항에 있어서, 상기 테스트모드 복호회로(1626)은 여러개의 부호화 신호선으로 부터 테스트모드 부호화신호를 입력해서, 테스트모드 부호화신호에 따라 테스트모드 설정신호를 출력하는 제1 국부 테스트모드 복호회로(1626c) 및 상기 여러개의 부호화신호선으로 부터 테스트모드 부호화신호를 입력하고, 테스트모드 부호화신호에 따라 상기 부호화신호 보다 수가 많은 테스트모드 설정신호를 출력하고, 상기 제1 국부 테스트모드 복호회로 보다 테스트모드 설정신호에 대응하는 내부회로(116, 120)에 더 가깝게 마련된 제2 국부 테스트모드 복호회로(1626d)를 포함하는 반도체장치.
  11. 입력신호를 입력해서 입력신호에 따른 테스트모드 클럭을 출력하는 테스트모드클럭 발생회로(15), 상기 테스트모드 클럭을 송신하는 테스트모드 클럭선(13f, 13j, 13k, 13m) 및 상기 테스트모드 클럭선과 동일한 교차접속선 레벨로 형성되고, 그 중 적어도 일부는 상기 테스트모드 클럭선에 인접해서 평행하게 마련된 신호선(14)를 포함하는 반도체장치.
  12. 제11항에 있어서, 상기 신호선 중의 적어도 일부는 상기 테스트모드 클럭선(13f, 13j, 13j, 13m)사이에 인접해서 평행하게 마련된 반도체 장치
  13. 여러개의 메모리셀을 갖는 메모리 어레이를 구비하고, 여러개의 메모리셀이 테스트되는 멀티비트 테스트모드로 동작가능한 반도체장치에 있어서, 멀티비트 외부신호를 입력하도록 결합되어, 테스트모드 설정신호(TE)의 멀티비트 상태의 제1 소정의 조합에 따라 상기 멀티비트 테스트모드를 명령하며, 상기 멀티비트 외부신호의 멀티비트 상태의 제2 소정의 조합에 따라 제1 테스트모드 설정신호와 상기 멀티비트 테스트모드 이외의 테스트모드를 명령하는 제2 테스트모드 설정신호를 동시에 발생하는 테스트모드 설정회로(1600)을 포함하는 반도체기억장치.
  14. 제13항에 있어서, 테스트모드 설정회로(1600)은 상기 외부신호의 멀티비트의 제1 세트에 따라 상기 제1 세트의 멀티비트가 소정의 타이밍 관계에 따라 인가됨을 검출하는 타이밍 검출기(1611), 소정의 상태인 상기 멀티비트 외부신호의 제2 세트 및 상기 제1 세트가 상기 소정의 타이밍관계에 따라 인가됨을 검출하는 상기 타이밍 검출기에 따라, 상기 제2 세트에 따른 멀티비트 테스트 이외의 테스트를 지정하는 테스트군 지정신호를 발생하는 테스트군 검출기(1612) 및 상기 테스트군 지정신호와 상기 멀티비트 외부신호의 멀티비트의 제3세트를 입력하도록 결합되고, 상기 타이밍 검출기에 따르도록 결합되어, 상기 제3 세트와 상기 테스트군 지정신호에 따라 상기 제1 및 제2 테스트모드 설정신호를 발생하며, 상기 제1 세트가 소정의 타이밍 관계에 따라 인가됨을 검출하는 상기 타이밍검출기에 따르는 테스트모드 설정신호 발생기(1620)을 포함하는 반도체기억장치.
  15. 제13항에 있어서, 상기 테스트군 검출기(1612)는 상기 제2 세트의 멸티비트를 수신하도록 결합되어, 상기 제2 세트의 제1 비트가 통상 고레벨이고 상기 제2 세트의 제2 비트는 전위가 상기 통상의 고레벨 보다 높은 수퍼 고레벨임을 검출하는 레벨검출수단(1612aa,1612ba) 및 상기 제1 세트가 소정의 타이밍관계에 따라 인가됨을 검출하는 상기 타이밍검출기(1611)에 따라 활성화되어, 상기 레벨검출수단에 의해 검출된 상기 통상의 고레벨인 제1 비트와 상기 수퍼 고레벨의 상기 제 2 비트에 따라 상기 테스트군 지정신호를 발생하는 수단(1612c)을 포함하는 반도체기억장치.
  16. 제14항에 있어서, 상기 테스트모드 설정신호발생기(1620)은 상기 제1 세트가 상기 소정의 관계에 따라 인가됨을 검출하는 상기 타이밍 검출기에 따라, 상기 제3 세트의 멀티비트를 래치하는 래치회로(1612), 상기 래치회로에 결합되어, 상기 래치회로에 의해 래치된 상기 제3 세트의 멀티비트의 적어도 일부를 프리디코드해서 멀티비트 프리디코드신호를 발생하는 프리디코더(1622) 및 상기 제1 세트가 소정의 타이밍관계에 따라 인가됨을 검출하는 상기 타이밍검출기에 따라 멀티비트 프리디코드신호를 복호하도록 활성화하여 상기 제2 테스트모드 설정신호를 발생하는 디코더/버퍼(1623, 1624: 1623, 1625, 1626)을 포함하는 반도체기억장치.
  17. 제16항에 있어서, 상기 프리디코더(1623)은 상기 제3 세트의 소정의 비트를 입력하도록 결합되고 상기 타이밍검출기에 따라 활성화되고 소정의 비트를 버퍼해서 상기 제1 테스트모드 설정신호를 발생하는 프리디코드/버퍼(1623a: 1623, 1624)를 포함하는 반도체기억장치.
  18. 제16항에 있어서, 디코더/버퍼(1623, 1624: 1623, 1625, 1626)은 상기 프리디코더(1622)에 결합되어, 상기 프리디코더로 부터 입력된 프리디코드 신호를 복호해서 복호신호를 출력하는 디코더(1623), 상기 디코더에 결합되어, 상기 디코더에서 입력된 복호신호를 부호화해서 부호화신호를 발생하는 부호화신호 발생기(1625) 및 상기 부호화신호를 입력하도록 결합되어, 상기 제2 테스트모드 설정신호를 발생하는 국부 디코더(1626)을 포함하는 반도체기억장치.
  19. 제13항에 있어서, 상기 제2 테스트모드 신호를 송신하는 배선(13g, 13i, 13f, 13h)는 기준전위를 송신하는 기준전위선(14)에 인접해서 평행하게 배열되는 반도체기억장치.
  20. 제18항에 있어서, 상기 부호화신호를 송신하는 배선(13j, 13k, 13m)은 기준전위를 송신하는 기준전위선(14)에 인접해서 평행하게 배열된 반도체기억장치.
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