JP2001014897A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001014897A JP2001014897A JP11182334A JP18233499A JP2001014897A JP 2001014897 A JP2001014897 A JP 2001014897A JP 11182334 A JP11182334 A JP 11182334A JP 18233499 A JP18233499 A JP 18233499A JP 2001014897 A JP2001014897 A JP 2001014897A
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- circuit
- signal
- test
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Abstract
(57)【要約】
【課題】 任意に複数のテストモードを設定することが
可能な半導体装置を提供する。 【解決手段】 本発明に係る半導体装置１０００は、複
数のテストモード回路１Ａ、１Ｂを含む。各テストモー
ド回路は、入力信号をデコードする複数のデコード回路
ＡＤ♯１、…と複数のラッチ回路ＡＬ♯１、…とを含
む。各デコード回路からテストモード信号が発生する。
テストモード信号は、ラッチ回路に保持される。各テス
トモード回路は、対応するラッチ回路をリセットするグ
ループリセット信号を出力するデコード回路ＡＤ♯Ｒ、
…をさらに含む。これにより、任意に、かつシリアルに
複数のテストモード信号を組合せることが可能となる。
可能な半導体装置を提供する。 【解決手段】 本発明に係る半導体装置１０００は、複
数のテストモード回路１Ａ、１Ｂを含む。各テストモー
ド回路は、入力信号をデコードする複数のデコード回路
ＡＤ♯１、…と複数のラッチ回路ＡＬ♯１、…とを含
む。各デコード回路からテストモード信号が発生する。
テストモード信号は、ラッチ回路に保持される。各テス
トモード回路は、対応するラッチ回路をリセットするグ
ループリセット信号を出力するデコード回路ＡＤ♯Ｒ、
…をさらに含む。これにより、任意に、かつシリアルに
複数のテストモード信号を組合せることが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特にテストモードを設定する機能を有する半導体装
置に関する。
し、特にテストモードを設定する機能を有する半導体装
置に関する。
【０００２】
【従来の技術】従来より、半導体装置には、テスト容易
化のための動作モードであるテストモードを設定するた
めのテストモード回路が搭載されている。当該テストモ
ード回路により所定のテストモードが設定されると、半
導体装置は所定のテストモードに対応して動作する。こ
れにより、半導体装置の内部状態のテストが容易に行な
われる。
化のための動作モードであるテストモードを設定するた
めのテストモード回路が搭載されている。当該テストモ
ード回路により所定のテストモードが設定されると、半
導体装置は所定のテストモードに対応して動作する。こ
れにより、半導体装置の内部状態のテストが容易に行な
われる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置におけるテストモード回路は、１度の設定で
所定のテストモードが設定されるように構成されている
ため、いくつかのテストモード（テスト動作）をテスト
プログラムで自由に組合わせることが不可能であった。
半導体装置におけるテストモード回路は、１度の設定で
所定のテストモードが設定されるように構成されている
ため、いくつかのテストモード（テスト動作）をテスト
プログラムで自由に組合わせることが不可能であった。
【０００４】また、従来のテストモード回路を用いた場
合、一度の設定でテストモードに入ってしまうため、予
期せぬ入力信号の状態によっては誤ったテストモードが
設定されるという問題があった。
合、一度の設定でテストモードに入ってしまうため、予
期せぬ入力信号の状態によっては誤ったテストモードが
設定されるという問題があった。
【０００５】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、複数のテストモ
ードを組合わせることが可能な半導体装置を提供するこ
とにある。
めになされたものであり、その目的は、複数のテストモ
ードを組合わせることが可能な半導体装置を提供するこ
とにある。
【０００６】また、本発明のさらなる目的は、確実に所
望のテストモードを実施することができる半導体装置を
提供することにある。
望のテストモードを実施することができる半導体装置を
提供することにある。
【０００７】
【課題を解決するための手段】この発明の一つの局面に
よると半導体装置は、内部回路と、入力信号を受ける複
数のテストモード設定回路とを備え、複数のテストモー
ド設定回路のそれぞれは、入力信号に基づき、内部回路
のテストモードを設定するテストモード信号を出力する
テストモード信号発生回路と、テストモード信号の状態
を保持する保持回路とを含む。
よると半導体装置は、内部回路と、入力信号を受ける複
数のテストモード設定回路とを備え、複数のテストモー
ド設定回路のそれぞれは、入力信号に基づき、内部回路
のテストモードを設定するテストモード信号を出力する
テストモード信号発生回路と、テストモード信号の状態
を保持する保持回路とを含む。
【０００８】好ましくは、複数のテストモード設定回路
は、複数のグループに分割され、複数のグループのそれ
ぞれは、入力信号に基づき、対応する保持回路の状態を
リセットするリセット回路をさらに含む。
は、複数のグループに分割され、複数のグループのそれ
ぞれは、入力信号に基づき、対応する保持回路の状態を
リセットするリセット回路をさらに含む。
【０００９】好ましくは、複数のテストモード設定回路
のうち所定数のテストモード設定回路は、互いに競合す
るテストモードに対応し、所定数のテストモード設定回
路のそれぞれは、互いに競合するテストモードのうちい
ずれか一つのテストモードが設定されると、他の互いに
競合するテストモードが設定されないように動作する。
のうち所定数のテストモード設定回路は、互いに競合す
るテストモードに対応し、所定数のテストモード設定回
路のそれぞれは、互いに競合するテストモードのうちい
ずれか一つのテストモードが設定されると、他の互いに
競合するテストモードが設定されないように動作する。
【００１０】この発明のさらなる局面に従うと、内部回
路と、入力信号を受ける複数のテストモード設定回路
と、入力信号に基づき、テストモードイネーブル信号を
発生するテストモード検出回路とを備え、複数のテスト
モード設定回路のそれぞれは、テストモードイネーブル
信号に応答して、入力信号に基づき、内部回路のテスト
モードを設定するテストモード信号を出力するテストモ
ード信号発生回路と、テストモード信号の状態を保持す
る保持回路とを含む。
路と、入力信号を受ける複数のテストモード設定回路
と、入力信号に基づき、テストモードイネーブル信号を
発生するテストモード検出回路とを備え、複数のテスト
モード設定回路のそれぞれは、テストモードイネーブル
信号に応答して、入力信号に基づき、内部回路のテスト
モードを設定するテストモード信号を出力するテストモ
ード信号発生回路と、テストモード信号の状態を保持す
る保持回路とを含む。
【００１１】好ましくは、複数のテストモード設定回路
は、複数のグループに分割され、複数のグループのそれ
ぞれは、テストモードイネーブル信号に応答して、入力
信号に基づき、対応する保持回路の状態をリセットする
リセット回路をさらに含む。
は、複数のグループに分割され、複数のグループのそれ
ぞれは、テストモードイネーブル信号に応答して、入力
信号に基づき、対応する保持回路の状態をリセットする
リセット回路をさらに含む。
【００１２】好ましくは、複数のテストモード設定回路
のうち所定数のテストモード設定回路は、互いに競合す
るテストモードに対応し、所定数のテストモード設定回
路のそれぞれは、互いに競合するテストモードのうちい
ずれか一つのテストモードが設定されると、他の互いに
競合するテストモードが設定されないように動作する。
のうち所定数のテストモード設定回路は、互いに競合す
るテストモードに対応し、所定数のテストモード設定回
路のそれぞれは、互いに競合するテストモードのうちい
ずれか一つのテストモードが設定されると、他の互いに
競合するテストモードが設定されないように動作する。
【００１３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳しく説明する。なお、同一要素には、同一
の符号または同一の記号を付し、その説明は省略する。
を参照して詳しく説明する。なお、同一要素には、同一
の符号または同一の記号を付し、その説明は省略する。
【００１４】［実施の形態１］本発明の実施の形態１に
よる半導体装置１０００について説明する。本発明の実
施の形態１による半導体装置１０００は、複数のテスト
モード信号をシリアルに複数設定することを可能とす
る。
よる半導体装置１０００について説明する。本発明の実
施の形態１による半導体装置１０００は、複数のテスト
モード信号をシリアルに複数設定することを可能とす
る。
【００１５】図１は、本発明の実施の形態１による半導
体装置１０００の主要部の構成について説明するための
図である。図１に示される半導体装置１０００は、複数
のデコーダと複数のラッチ回路とを備える。複数のデコ
ーダと複数のラッチ回路とは、複数のグループ（テスト
モード回路）に分割されている。図１においては、テス
トモード回路１Ａ、１Ｂが代表的に示されている。
体装置１０００の主要部の構成について説明するための
図である。図１に示される半導体装置１０００は、複数
のデコーダと複数のラッチ回路とを備える。複数のデコ
ーダと複数のラッチ回路とは、複数のグループ（テスト
モード回路）に分割されている。図１においては、テス
トモード回路１Ａ、１Ｂが代表的に示されている。
【００１６】図１を参照して、テストモード回路１Ａ
は、デコード回路ＡＤ♯１、ＡＤ♯２、ＡＤ♯３、ＡＤ
♯Ｒ、およびラッチ回路ＡＬ♯１、ＡＬ♯２、ＡＬ♯３
を含む。ラッチ回路ＡＬ♯１、ＡＬ♯２、ＡＬ♯３のそ
れぞれは、デコード回路ＡＤ♯１、ＡＤ♯２、ＡＤ♯３
に対応して設けられる。
は、デコード回路ＡＤ♯１、ＡＤ♯２、ＡＤ♯３、ＡＤ
♯Ｒ、およびラッチ回路ＡＬ♯１、ＡＬ♯２、ＡＬ♯３
を含む。ラッチ回路ＡＬ♯１、ＡＬ♯２、ＡＬ♯３のそ
れぞれは、デコード回路ＡＤ♯１、ＡＤ♯２、ＡＤ♯３
に対応して設けられる。
【００１７】デコード回路ＡＤ♯１、ＡＤ♯２、ＡＤ♯
３、ＡＤ♯Ｒのそれぞれは、ｍビットの入力信号をデコ
ードする。ラッチ回路ＡＬ♯１、ＡＬ♯２、ＡＬ♯３の
それぞれは、対応するデコード回路の出力をラッチし
て、テストモード信号Ａ♯１、Ａ♯２、Ａ♯３を出力す
る。デコード回路ＡＤ♯Ｒは、ラッチ回路ＡＬ♯１、Ａ
Ｌ♯２、ＡＬ♯３の状態をリセットするグループリセッ
ト信号ＲＡを出力する。
３、ＡＤ♯Ｒのそれぞれは、ｍビットの入力信号をデコ
ードする。ラッチ回路ＡＬ♯１、ＡＬ♯２、ＡＬ♯３の
それぞれは、対応するデコード回路の出力をラッチし
て、テストモード信号Ａ♯１、Ａ♯２、Ａ♯３を出力す
る。デコード回路ＡＤ♯Ｒは、ラッチ回路ＡＬ♯１、Ａ
Ｌ♯２、ＡＬ♯３の状態をリセットするグループリセッ
ト信号ＲＡを出力する。
【００１８】テストモード回路１Ｂは、デコード回路Ｂ
Ｄ♯１、ＢＤ♯２、およびラッチ回路ＢＬ♯１、ＢＬ♯
２を含む。ラッチ回路ＢＬ♯１、ＢＬ♯２のそれぞれ
は、デコード回路ＢＤ♯１、ＢＤ♯２に対応して設けら
れる。
Ｄ♯１、ＢＤ♯２、およびラッチ回路ＢＬ♯１、ＢＬ♯
２を含む。ラッチ回路ＢＬ♯１、ＢＬ♯２のそれぞれ
は、デコード回路ＢＤ♯１、ＢＤ♯２に対応して設けら
れる。
【００１９】デコード回路ＢＤ♯１、ＢＤ♯２のそれぞ
れは、ｍビットの入力信号をデコードする。なお、デコ
ード回路ＢＤ♯１、ＢＤ♯２のそれぞれに、競合するテ
ストモード信号ＢＤ♯２、ＢＤ♯１を絡める。すなわ
ち、一方のテストモード信号がイネーブル状態であれば
他方はイネーブル状態にならないように排他処理を行な
う。
れは、ｍビットの入力信号をデコードする。なお、デコ
ード回路ＢＤ♯１、ＢＤ♯２のそれぞれに、競合するテ
ストモード信号ＢＤ♯２、ＢＤ♯１を絡める。すなわ
ち、一方のテストモード信号がイネーブル状態であれば
他方はイネーブル状態にならないように排他処理を行な
う。
【００２０】ラッチ回路ＢＬ♯１、ＢＬ♯２のそれぞれ
は、対応するデコード回路の出力をラッチして、テスト
モード信号Ｂ♯１、Ｂ♯２を出力する。デコード回路Ｂ
Ｄ♯Ｒは、ｍビットの入力信号を受けてラッチ回路ＢＬ
♯１、ＢＬ♯２の状態をリセットするグループリセット
信号ＲＢを出力する。
は、対応するデコード回路の出力をラッチして、テスト
モード信号Ｂ♯１、Ｂ♯２を出力する。デコード回路Ｂ
Ｄ♯Ｒは、ｍビットの入力信号を受けてラッチ回路ＢＬ
♯１、ＢＬ♯２の状態をリセットするグループリセット
信号ＲＢを出力する。
【００２１】テストモード回路に含まれるデコード回路
の回路構成例を図２〜図３に示す。図２に示す論理回路
１０は、ｍビットの入力信号が所定の状態（Ｈ／Ｌ）の
とき、デコード出力としてイネーブル状態を出力する。
また、図３に示す論理回路１２は、ｍビットの入力信号
のうちｎビット（ｍ＞ｎ）を入力として受け、これらが
所定の状態（Ｈ／Ｌ）のとき、デコード出力としてイネ
ーブル状態を出力する。この場合、ｍビットの入力信号
のうちの当該ｎビット以外の信号の状態は、デコード出
力に影響を与えない。
の回路構成例を図２〜図３に示す。図２に示す論理回路
１０は、ｍビットの入力信号が所定の状態（Ｈ／Ｌ）の
とき、デコード出力としてイネーブル状態を出力する。
また、図３に示す論理回路１２は、ｍビットの入力信号
のうちｎビット（ｍ＞ｎ）を入力として受け、これらが
所定の状態（Ｈ／Ｌ）のとき、デコード出力としてイネ
ーブル状態を出力する。この場合、ｍビットの入力信号
のうちの当該ｎビット以外の信号の状態は、デコード出
力に影響を与えない。
【００２２】なお、デコード回路ＢＤ♯１、ＢＤ♯２の
それぞれに関しては、上述したｍビットまたはｎビット
の信号に加えて、競合するテストモード信号ＢＤ♯２、
ＢＤ♯１を入力信号とする。
それぞれに関しては、上述したｍビットまたはｎビット
の信号に加えて、競合するテストモード信号ＢＤ♯２、
ＢＤ♯１を入力信号とする。
【００２３】テストモード回路に含まれるラッチ回路の
回路構成例を図４〜図５に示す。図４に示される回路
は、ＮＯＲ回路１４、１６で構成されるＲＳフリップフ
ロップである。このＲＳフリップフロップは、リセット
端子Ｒからグループリセット信号を、セット端子Ｓから
デコード回路の出力を受け、出力端子Ｑからテストモー
ド信号を出力する。なお、リセット端子Ｒの信号がＨレ
ベル、セット端子Ｓの信号がＬレベルであれば、出力端
子ＱからＬレベルの信号が出力される。リセット端子Ｒ
の信号がＬレベル、セット端子Ｓの信号がＨレベルであ
れば、出力端子ＱからはＨレベルの信号が出力される。
リセット端子Ｒの信号がＬレベル、セット端子Ｓの信号
がＬレベルであれば、出力端子Ｑの信号は前の値を保持
する。
回路構成例を図４〜図５に示す。図４に示される回路
は、ＮＯＲ回路１４、１６で構成されるＲＳフリップフ
ロップである。このＲＳフリップフロップは、リセット
端子Ｒからグループリセット信号を、セット端子Ｓから
デコード回路の出力を受け、出力端子Ｑからテストモー
ド信号を出力する。なお、リセット端子Ｒの信号がＨレ
ベル、セット端子Ｓの信号がＬレベルであれば、出力端
子ＱからＬレベルの信号が出力される。リセット端子Ｒ
の信号がＬレベル、セット端子Ｓの信号がＨレベルであ
れば、出力端子ＱからはＨレベルの信号が出力される。
リセット端子Ｒの信号がＬレベル、セット端子Ｓの信号
がＬレベルであれば、出力端子Ｑの信号は前の値を保持
する。
【００２４】図５に示される回路は、論理回路１８、イ
ンバータ２０、２２、２４、トランスファゲート２６、
およびＮＭＯＳトランジスタ２８を含む同期型ラッチ回
路である。論理回路１８は、クロックとリセット端子Ｒ
の信号とを受ける。インバータ２０は、論理回路１８の
出力を反転する。トランスファゲート２６は、論理回路
１８の出力およびインバータ２０の出力に応答して、セ
ット端子Ｓの信号を出力端子Ｑに出力する。インバータ
２２および２４から構成されるラッチは、出力端子Ｑに
接続されている。ＮＭＯＳトランジスタ２８は、出力端
子Ｑと接地電位との間に接続され、ゲートにリセット端
子Ｒの信号を受ける。図５に示す回路の論理動作は、図
４に示す回路と同じである。
ンバータ２０、２２、２４、トランスファゲート２６、
およびＮＭＯＳトランジスタ２８を含む同期型ラッチ回
路である。論理回路１８は、クロックとリセット端子Ｒ
の信号とを受ける。インバータ２０は、論理回路１８の
出力を反転する。トランスファゲート２６は、論理回路
１８の出力およびインバータ２０の出力に応答して、セ
ット端子Ｓの信号を出力端子Ｑに出力する。インバータ
２２および２４から構成されるラッチは、出力端子Ｑに
接続されている。ＮＭＯＳトランジスタ２８は、出力端
子Ｑと接地電位との間に接続され、ゲートにリセット端
子Ｒの信号を受ける。図５に示す回路の論理動作は、図
４に示す回路と同じである。
【００２５】図１を参照して、ｍビットの入力信号がテ
ストモード信号Ａ♯１の設定コードであれば、デコード
回路ＡＤ♯１でデコードした結果がラッチ回路ＡＬ♯１
にラッチされ、テストモード信号Ａ♯１がディスイネー
ブル状態（たとえば、Ｌレベル）からイネーブル状態
（たとえば、Ｈレベル）になる。
ストモード信号Ａ♯１の設定コードであれば、デコード
回路ＡＤ♯１でデコードした結果がラッチ回路ＡＬ♯１
にラッチされ、テストモード信号Ａ♯１がディスイネー
ブル状態（たとえば、Ｌレベル）からイネーブル状態
（たとえば、Ｈレベル）になる。
【００２６】この後、ｍビットの入力信号がテストモー
ド信号Ａ♯１の設定コードでなくなっても、ラッチ回路
ＡＬ♯１は状態を保持するため、テストモード信号Ａ♯
１はイネーブル状態を保持する。テストモード回路１Ｂ
の基本動作は、テストモード回路１Ａと同じである。
ド信号Ａ♯１の設定コードでなくなっても、ラッチ回路
ＡＬ♯１は状態を保持するため、テストモード信号Ａ♯
１はイネーブル状態を保持する。テストモード回路１Ｂ
の基本動作は、テストモード回路１Ａと同じである。
【００２７】このように、テストモード回路は、新たに
別のテストモード信号の設定を行なっても他のテストモ
ード信号の状態を保持する。すなわち、各テストモード
回路は、シリアルに複数のテストモード信号を設定する
ことができる。したがって、各テストモード回路は、任
意のテストモードの組合わせを実現できる。さらに、上
述したグループリセット信号により、グループ単位でテ
ストモード信号をリセットすることが可能となる。
別のテストモード信号の設定を行なっても他のテストモ
ード信号の状態を保持する。すなわち、各テストモード
回路は、シリアルに複数のテストモード信号を設定する
ことができる。したがって、各テストモード回路は、任
意のテストモードの組合わせを実現できる。さらに、上
述したグループリセット信号により、グループ単位でテ
ストモード信号をリセットすることが可能となる。
【００２８】たとえば、入力信号に基づき、テストモー
ド信号Ａ♯１→Ａ♯３→Ｂ♯１の順で、テストモード信
号を設定してデバイステストを実施したとする。テスト
終了後、テストモード信号Ｂ♯１に対応するテストモー
ドを実施したい場合、次の手順でテストモード信号Ａ♯
１、Ａ♯３をリセットする。
ド信号Ａ♯１→Ａ♯３→Ｂ♯１の順で、テストモード信
号を設定してデバイステストを実施したとする。テスト
終了後、テストモード信号Ｂ♯１に対応するテストモー
ドを実施したい場合、次の手順でテストモード信号Ａ♯
１、Ａ♯３をリセットする。
【００２９】まず、テストモード回路１Ａをリセットす
るためのｍビットの入力信号を与える。これを受けてデ
コード回路ＡＤ♯Ｒは、ラッチ回路の状態をリセットす
るグループリセット信号ＲＡを出力する。これにより、
すべてのラッチ回路ＡＬ♯１〜ＡＬ♯３は、リセットさ
れる。この結果、テストモード回路１Ａの出力するすべ
てのテストモード信号Ａ♯１〜Ａ♯３が、リセットされ
ることになる（ディスイネーブル状態になる）。
るためのｍビットの入力信号を与える。これを受けてデ
コード回路ＡＤ♯Ｒは、ラッチ回路の状態をリセットす
るグループリセット信号ＲＡを出力する。これにより、
すべてのラッチ回路ＡＬ♯１〜ＡＬ♯３は、リセットさ
れる。この結果、テストモード回路１Ａの出力するすべ
てのテストモード信号Ａ♯１〜Ａ♯３が、リセットされ
ることになる（ディスイネーブル状態になる）。
【００３０】ところで、競合するテストモード信号がシ
リアルに設定されると、テスト動作が不良となり、正確
なテスト判定ができない。そこで、テストモード回路１
Ｂに示されるように、デコード回路ＢＤ♯１、ＢＤ♯２
のそれぞれに、競合するテストモード信号ＢＤ♯２、Ｂ
Ｄ♯１を絡めることにより、競合するテストモード信号
がシリアルに設定されることを回避する。
リアルに設定されると、テスト動作が不良となり、正確
なテスト判定ができない。そこで、テストモード回路１
Ｂに示されるように、デコード回路ＢＤ♯１、ＢＤ♯２
のそれぞれに、競合するテストモード信号ＢＤ♯２、Ｂ
Ｄ♯１を絡めることにより、競合するテストモード信号
がシリアルに設定されることを回避する。
【００３１】このように、本発明の実施の形態１による
半導体装置１０００によれば、シリアルに複数のテスト
モード信号を設定することができる。また、グループ単
位でテストモード信号をリセットすることもできる。し
かも、競合するテストモード信号がシリアルに設定され
ることを回避できる。この結果、半導体装置のテストプ
ログラムの設定の自由度が増すため、より精度の高いテ
ストを行なうことが可能となる。
半導体装置１０００によれば、シリアルに複数のテスト
モード信号を設定することができる。また、グループ単
位でテストモード信号をリセットすることもできる。し
かも、競合するテストモード信号がシリアルに設定され
ることを回避できる。この結果、半導体装置のテストプ
ログラムの設定の自由度が増すため、より精度の高いテ
ストを行なうことが可能となる。
【００３２】［実施の形態２］本発明の実施の形態２に
よる半導体装置２０００について説明する。本発明の実
施の形態１による半導体装置２０００は、２段階の手順
でテストモードの設定を行なう。
よる半導体装置２０００について説明する。本発明の実
施の形態１による半導体装置２０００は、２段階の手順
でテストモードの設定を行なう。
【００３３】図６は、本発明の実施の形態２による半導
体装置２０００の主要部の構成について説明するための
図である。図６に示される半導体装置２０００において
は、複数のテストモード回路と、テストモードにエント
リするのか、テストモードをリセットするのかを検知す
るテストモード検出回路３とを備える。図６において
は、テストモード回路２Ａ、２Ｂが代表的に示されてい
る。
体装置２０００の主要部の構成について説明するための
図である。図６に示される半導体装置２０００において
は、複数のテストモード回路と、テストモードにエント
リするのか、テストモードをリセットするのかを検知す
るテストモード検出回路３とを備える。図６において
は、テストモード回路２Ａ、２Ｂが代表的に示されてい
る。
【００３４】テストモード検出回路３は、デコード回路
ＭＤとラッチ回路ＭＬとを含む。デコード回路ＭＤは、
ｍビットの入力信号をデコードして、エントリ信号（テ
ストモードにエントリする）またはリセット信号（テス
トモードをリセットする）を出力する。ラッチ回路ＭＬ
は、デコード回路ＭＤの出力をラッチして、テストモー
ドイネーブル信号Ｅを出力する。
ＭＤとラッチ回路ＭＬとを含む。デコード回路ＭＤは、
ｍビットの入力信号をデコードして、エントリ信号（テ
ストモードにエントリする）またはリセット信号（テス
トモードをリセットする）を出力する。ラッチ回路ＭＬ
は、デコード回路ＭＤの出力をラッチして、テストモー
ドイネーブル信号Ｅを出力する。
【００３５】テストモード回路２Ａは、デコード回路Ａ
Ｄ♯１、ＡＤ♯２、ＡＤ♯３、ＡＤ♯Ｒ、ラッチ回路Ａ
Ｌ♯１、ＡＬ♯２、ＡＬ♯３、およびＯＲ回路５♯１、
５♯２、５♯３を含む。ラッチ回路ＡＬ♯１、ＡＬ♯
２、ＡＬ♯３のそれぞれは、デコード回路ＡＤ♯１、Ａ
Ｄ♯２、ＡＤ♯３に対応して設けられる。ＯＲ回路５♯
１、５♯２、５♯３のそれぞれは、ラッチ回路ＡＬ♯
１、ＡＬ♯２、ＡＬ♯３に対応して設けられる。
Ｄ♯１、ＡＤ♯２、ＡＤ♯３、ＡＤ♯Ｒ、ラッチ回路Ａ
Ｌ♯１、ＡＬ♯２、ＡＬ♯３、およびＯＲ回路５♯１、
５♯２、５♯３を含む。ラッチ回路ＡＬ♯１、ＡＬ♯
２、ＡＬ♯３のそれぞれは、デコード回路ＡＤ♯１、Ａ
Ｄ♯２、ＡＤ♯３に対応して設けられる。ＯＲ回路５♯
１、５♯２、５♯３のそれぞれは、ラッチ回路ＡＬ♯
１、ＡＬ♯２、ＡＬ♯３に対応して設けられる。
【００３６】実施の形態２では、デコード回路ＡＤ♯
１、ＡＤ♯２、ＡＤ♯３のそれぞれは、テストモードイ
ネーブル信号Ｅに応答して、ｍビットの入力信号をデコ
ードする。対応するｍビットの入力信号が入力されかつ
テストモードイネーブル信号Ｅがイネーブル状態になる
と、各テストモード信号がイネーブル状態になる。ラッ
チ回路ＡＬ♯１、ＡＬ♯２、ＡＬ♯３のそれぞれは、対
応するデコード回路の出力をラッチして、テストモード
信号Ａ♯１、Ａ♯２、Ａ♯３を出力する。
１、ＡＤ♯２、ＡＤ♯３のそれぞれは、テストモードイ
ネーブル信号Ｅに応答して、ｍビットの入力信号をデコ
ードする。対応するｍビットの入力信号が入力されかつ
テストモードイネーブル信号Ｅがイネーブル状態になる
と、各テストモード信号がイネーブル状態になる。ラッ
チ回路ＡＬ♯１、ＡＬ♯２、ＡＬ♯３のそれぞれは、対
応するデコード回路の出力をラッチして、テストモード
信号Ａ♯１、Ａ♯２、Ａ♯３を出力する。
【００３７】デコード回路ＡＤ♯Ｒは、ｍビットの入力
信号をデコードしてラッチ回路ＡＬ♯１、ＡＬ♯２、Ａ
Ｌ♯３の状態をリセットするグループリセット信号ＲＡ
を出力する。ＯＲ回路５♯１、５♯２、５♯３は、グル
ープリセット信号ＲＡを受けるとともに、インバータ４
を介してテストモードイネーブル信号Ｅの反転信号／Ｅ
を受ける。
信号をデコードしてラッチ回路ＡＬ♯１、ＡＬ♯２、Ａ
Ｌ♯３の状態をリセットするグループリセット信号ＲＡ
を出力する。ＯＲ回路５♯１、５♯２、５♯３は、グル
ープリセット信号ＲＡを受けるとともに、インバータ４
を介してテストモードイネーブル信号Ｅの反転信号／Ｅ
を受ける。
【００３８】テストモードイネーブル信号Ｅがディスイ
ネーブル状態（Ｌレベル）、またはグループリセット信
号ＲＡがイネーブル状態（Ｈレベル）であれば、ラッチ
回路はリセットされる。
ネーブル状態（Ｌレベル）、またはグループリセット信
号ＲＡがイネーブル状態（Ｈレベル）であれば、ラッチ
回路はリセットされる。
【００３９】テストモード回路２Ｂは、デコード回路Ｂ
Ｄ♯１、ＢＤ♯２、ＢＤ♯Ｒ、ラッチ回路ＢＬ♯１、Ｂ
Ｌ♯２、およびＯＲ回路６♯１、６♯２を含む。ラッチ
回路ＢＬ♯１、ＢＬ♯２のそれぞれは、デコード回路Ｂ
Ｄ♯１、ＢＤ♯２に対応して設けられる。ＯＲ回路６♯
１、６♯２のそれぞれは、ラッチ回路ＢＬ♯１、ＢＬ♯
２に対応して設けられる。
Ｄ♯１、ＢＤ♯２、ＢＤ♯Ｒ、ラッチ回路ＢＬ♯１、Ｂ
Ｌ♯２、およびＯＲ回路６♯１、６♯２を含む。ラッチ
回路ＢＬ♯１、ＢＬ♯２のそれぞれは、デコード回路Ｂ
Ｄ♯１、ＢＤ♯２に対応して設けられる。ＯＲ回路６♯
１、６♯２のそれぞれは、ラッチ回路ＢＬ♯１、ＢＬ♯
２に対応して設けられる。
【００４０】実施の形態２では、デコード回路ＢＤ♯
１、ＢＤ♯２のそれぞれは、テストモードイネーブル信
号Ｅに応答して動作する。対応するｍビットの入力信号
が入力されかつテストモードイネーブル信号Ｅがイネー
ブル状態のとき、各テストモード信号がイネーブル状態
になる。さらに、上述したように、デコード回路ＢＤ♯
１、ＢＤ♯２のそれぞれに、競合するテストモード信号
ＢＤ♯２、ＢＤ♯１を絡める。これにより、一方のテス
トモード信号がイネーブル状態であれば他方はイネーブ
ル状態にならないように排他処理を行なう。ラッチ回路
ＢＬ♯１、ＢＬ♯２のそれぞれは、対応するデコード回
路の出力をラッチして、テストモード信号Ｂ♯１、Ｂ♯
２を出力する。
１、ＢＤ♯２のそれぞれは、テストモードイネーブル信
号Ｅに応答して動作する。対応するｍビットの入力信号
が入力されかつテストモードイネーブル信号Ｅがイネー
ブル状態のとき、各テストモード信号がイネーブル状態
になる。さらに、上述したように、デコード回路ＢＤ♯
１、ＢＤ♯２のそれぞれに、競合するテストモード信号
ＢＤ♯２、ＢＤ♯１を絡める。これにより、一方のテス
トモード信号がイネーブル状態であれば他方はイネーブ
ル状態にならないように排他処理を行なう。ラッチ回路
ＢＬ♯１、ＢＬ♯２のそれぞれは、対応するデコード回
路の出力をラッチして、テストモード信号Ｂ♯１、Ｂ♯
２を出力する。
【００４１】デコード回路ＢＤ♯Ｒは、ｍビットの入力
信号をデコードしてラッチ回路の状態をリセットするグ
ループリセット信号ＲＢを出力する。ＯＲ回路６♯１、
６♯２は、グループリセット信号ＲＢとテストモードイ
ネーブル信号Ｅの反転信号／Ｅとを受ける。
信号をデコードしてラッチ回路の状態をリセットするグ
ループリセット信号ＲＢを出力する。ＯＲ回路６♯１、
６♯２は、グループリセット信号ＲＢとテストモードイ
ネーブル信号Ｅの反転信号／Ｅとを受ける。
【００４２】テストモードイネーブル信号Ｅがディスイ
ネーブル状態（Ｌレベル）、またはグループリセット信
号ＲＢがイネーブル状態（Ｈレベル）であれば、ラッチ
回路ＢＬ♯１、ＢＬ♯２はリセットされる。
ネーブル状態（Ｌレベル）、またはグループリセット信
号ＲＢがイネーブル状態（Ｈレベル）であれば、ラッチ
回路ＢＬ♯１、ＢＬ♯２はリセットされる。
【００４３】すなわち、テストモードイネーブル信号Ｅ
がディスイネーブル状態であれば、いずれかのテストモ
ード信号に対応するｍビットの入力信号が入力された場
合であっても、テストモード信号が設定されることはな
い。
がディスイネーブル状態であれば、いずれかのテストモ
ード信号に対応するｍビットの入力信号が入力された場
合であっても、テストモード信号が設定されることはな
い。
【００４４】また、実施の形態２では、テストモードイ
ネーブル信号Ｅの反転信号／Ｅが全てのテストモード回
路のラッチ回路に入っているので、テストモードイネー
ブル信号Ｅをディスイネーブル（リセット）にするｍビ
ットの入力信号が入力されると、テストモードから抜け
るとともに全てのテストモード信号がリセットされる。
ネーブル信号Ｅの反転信号／Ｅが全てのテストモード回
路のラッチ回路に入っているので、テストモードイネー
ブル信号Ｅをディスイネーブル（リセット）にするｍビ
ットの入力信号が入力されると、テストモードから抜け
るとともに全てのテストモード信号がリセットされる。
【００４５】なお、各デコード回路の構成例は、図２〜
図３で説明したとおりであるが、実施の形態２における
デコード回路ＡＤ♯１、ＡＤ♯２、ＡＤ♯３は、上記し
たｍビットまたはｎビットの信号に加えてテストモード
イネーブル信号Ｅを入力に受ける。また、デコード回路
ＢＤ♯１、ＢＤ♯２は、上記したｍビットまたはｎビッ
トの信号と競合するテストモード信号とに加えてテスト
モードイネーブル信号Ｅを入力に受ける。
図３で説明したとおりであるが、実施の形態２における
デコード回路ＡＤ♯１、ＡＤ♯２、ＡＤ♯３は、上記し
たｍビットまたはｎビットの信号に加えてテストモード
イネーブル信号Ｅを入力に受ける。また、デコード回路
ＢＤ♯１、ＢＤ♯２は、上記したｍビットまたはｎビッ
トの信号と競合するテストモード信号とに加えてテスト
モードイネーブル信号Ｅを入力に受ける。
【００４６】このように、本発明の実施の形態２による
半導体装置２０００によれば、テストモード検出回路を
設けることにより、誤ったテストモード信号が設定され
ることを防ぐことができる。このため、確実に所望のテ
ストを実施することが可能となる。
半導体装置２０００によれば、テストモード検出回路を
設けることにより、誤ったテストモード信号が設定され
ることを防ぐことができる。このため、確実に所望のテ
ストを実施することが可能となる。
【００４７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４８】
【発明の効果】以上のように、請求項１〜請求項３に係
る半導体装置によれば、シリアルに、任意の組合せで複
数のテストモード信号を設定することができる。また、
グループ単位でテストモード信号をリセットすることも
できる。しかも、競合するテストモード信号がシリアル
に設定されることを回避できる。これにより、テストプ
ログラムの設定の自由度が増すため、より精度の高いテ
ストを行なうことが可能となる。
る半導体装置によれば、シリアルに、任意の組合せで複
数のテストモード信号を設定することができる。また、
グループ単位でテストモード信号をリセットすることも
できる。しかも、競合するテストモード信号がシリアル
に設定されることを回避できる。これにより、テストプ
ログラムの設定の自由度が増すため、より精度の高いテ
ストを行なうことが可能となる。
【００４９】請求項４〜請求項６に係る半導体装置によ
れば、テストモード検出回路を設け、テストモードが検
出されることにより、シリアルに、任意の組合せで複数
のテストモード信号を設定することができる。この結
果、誤ったテストモード信号が設定されることなく、任
意のテストモードの組合わせを実現することができる。
この際、グループ単位でテストモード信号をリセットす
ることもできる。しかも、競合するテストモード信号が
シリアルに設定されることを回避できる。このため、確
実に所望のテストを実施することが可能となる。
れば、テストモード検出回路を設け、テストモードが検
出されることにより、シリアルに、任意の組合せで複数
のテストモード信号を設定することができる。この結
果、誤ったテストモード信号が設定されることなく、任
意のテストモードの組合わせを実現することができる。
この際、グループ単位でテストモード信号をリセットす
ることもできる。しかも、競合するテストモード信号が
シリアルに設定されることを回避できる。このため、確
実に所望のテストを実施することが可能となる。
【図１】 本発明の実施の形態１における半導体装置１
０００の主要部の構成について説明するための図であ
る。
０００の主要部の構成について説明するための図であ
る。
【図２】 テストモード回路に含まれるデコード回路の
構成の一例をしめす図である。
構成の一例をしめす図である。
【図３】 テストモード回路に含まれるデコード回路の
構成の一例をしめす図である。
構成の一例をしめす図である。
【図４】 テストモード回路に含まれるラッチ回路の構
成の一例をしめす図である。
成の一例をしめす図である。
【図５】 テストモード回路に含まれるラッチ回路の構
成の一例をしめす図である。
成の一例をしめす図である。
【図６】 本発明の実施の形態２における半導体装置２
０００の主要部の構成について説明するための図であ
る。
０００の主要部の構成について説明するための図であ
る。
１Ａ，１Ｂ，２Ａ，２Ｂ テストモード回路、３ テス
トモード検出回路、４インバータ、ＡＤ♯１〜ＡＤ♯
３，ＢＤ♯１〜ＢＤ♯２，ＡＤ♯Ｒ，ＡＤ♯Ｒ，ＭＤ
デコード回路、ＡＬ♯１〜ＡＬ♯３，ＢＬ♯１〜ＢＬ♯
２，ＭＬ ラッチ回路、５♯１〜５♯３，６♯１〜６♯
ＯＲ回路、１０００，２０００ 半導体装置。
トモード検出回路、４インバータ、ＡＤ♯１〜ＡＤ♯
３，ＢＤ♯１〜ＢＤ♯２，ＡＤ♯Ｒ，ＡＤ♯Ｒ，ＭＤ
デコード回路、ＡＬ♯１〜ＡＬ♯３，ＢＬ♯１〜ＢＬ♯
２，ＭＬ ラッチ回路、５♯１〜５♯３，６♯１〜６♯
ＯＲ回路、１０００，２０００ 半導体装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小西 康弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 宮元 崇行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AG01 AH01 AH04 AK12 AK14 5L106 DD11 GG05
Claims (6)
- 【請求項１】 内部回路と、 入力信号を受ける複数のテストモード設定回路とを備
え、 前記複数のテストモード設定回路のそれぞれは、 前記入力信号に基づき、前記内部回路のテストモードを
設定するテストモード信号を発生するテストモード信号
発生回路と、 前記テストモード信号の状態を保持する保持回路とを含
む、半導体装置。 - 【請求項２】 前記複数のテストモード設定回路は、複
数のグループに分割され、 前記複数のグループのそれぞれは、 前記入力信号に基づき、対応する保持回路の状態をリセ
ットするリセット回路をさらに含む、請求項１に記載の
半導体装置。 - 【請求項３】 前記複数のテストモード設定回路のうち
所定数のテストモード設定回路は、互いに競合するテス
トモードに対応し、 前記所定数のテストモード設定回路のそれぞれは、 前記互いに競合するテストモードのうちいずれか一つの
テストモードが設定されると、他の互いに競合するテス
トモードが設定されないように動作する、請求項１に記
載の半導体装置。 - 【請求項４】 内部回路と、 入力信号を受ける複数のテストモード設定回路と、 前記入力信号に基づき、テストモードイネーブル信号を
発生するテストモード検出回路とを備え、 前記複数のテストモード設定回路のそれぞれは、 前記テストモードイネーブル信号に応答して、前記入力
信号に基づき、前記内部回路のテストモードを設定する
テストモード信号を発生するテストモード信号発生回路
と、 前記テストモード信号の状態を保持する保持回路とを含
む、半導体装置。 - 【請求項５】 前記複数のテストモード設定回路は、複
数のグループに分割され、 前記複数のグループのそれぞれは、 前記テストモードイネーブル信号に応答して、前記入力
信号に基づき、対応する保持回路の状態をリセットする
リセット回路をさらに含む、請求項４に記載の半導体装
置。 - 【請求項６】 前記複数のテストモード設定回路のうち
所定数のテストモード設定回路は、互いに競合するテス
トモードに対応し、 前記所定数のテストモード設定回路のそれぞれは、 前記互いに競合するテストモードのうちいずれか一つの
テストモードが設定されると、他の互いに競合するテス
トモードが設定されないように動作する、請求項４に記
載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182334A JP2001014897A (ja) | 1999-06-28 | 1999-06-28 | 半導体装置 |
| US09/477,717 US6288956B1 (en) | 1999-06-28 | 2000-01-05 | Semiconductor device having test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182334A JP2001014897A (ja) | 1999-06-28 | 1999-06-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001014897A true JP2001014897A (ja) | 2001-01-19 |
| JP2001014897A5 JP2001014897A5 (ja) | 2005-10-27 |
Family
ID=16116502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182334A Pending JP2001014897A (ja) | 1999-06-28 | 1999-06-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6288956B1 (ja) |
| JP (1) | JP2001014897A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358800A (ja) * | 2001-05-28 | 2002-12-13 | Mitsubishi Electric Corp | 半導体装置 |
| KR100951666B1 (ko) * | 2008-08-08 | 2010-04-07 | 주식회사 하이닉스반도체 | 테스트 모드를 제어하는 반도체 집적 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2955156B2 (ja) | 1992-10-29 | 1999-10-04 | 三菱電機株式会社 | 半導体装置 |
| JP2639319B2 (ja) * | 1993-09-22 | 1997-08-13 | 日本電気株式会社 | 半導体装置 |
| JP3753190B2 (ja) | 1995-04-26 | 2006-03-08 | 三菱電機株式会社 | 半導体装置 |
| JPH0991957A (ja) | 1995-07-14 | 1997-04-04 | Mitsubishi Electric Corp | 半導体装置のモード選定回路 |
-
1999
- 1999-06-28 JP JP11182334A patent/JP2001014897A/ja active Pending
-
2000
- 2000-01-05 US US09/477,717 patent/US6288956B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358800A (ja) * | 2001-05-28 | 2002-12-13 | Mitsubishi Electric Corp | 半導体装置 |
| KR100951666B1 (ko) * | 2008-08-08 | 2010-04-07 | 주식회사 하이닉스반도체 | 테스트 모드를 제어하는 반도체 집적 회로 |
| US9368237B2 (en) | 2008-08-08 | 2016-06-14 | Hynix Semiconductor Inc. | Semiconductor integrated circuit capable of controlling test modes without stopping test |
Also Published As
| Publication number | Publication date |
|---|---|
| US6288956B1 (en) | 2001-09-11 |
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