KR100486255B1 - 데이터 검출회로 및 데이터 검출 방법 - Google Patents

데이터 검출회로 및 데이터 검출 방법 Download PDF

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Abstract

데이터 검출회로 및 데이터 검출 방법은 입력되는 N비트의 이진 데이터에서 처음으로 1값을 갖는 비트와 두 번째로 상기 1값을 갖는 비트를 신속하게 검출하기 위한 데이터 검출회로 및 데이터 검출 방법이 개시된다. 상기 데이터 검출 방법은 클락신호에 응답하여, N비트 입력 데이터를 수신하고, 수신된 상기 N비트 입력 데이터에서 첫 번째로 제1값을 갖는 비트를 검출하고, 상기 N비트 입력 데이터에서 검출된 비트의 값만을 제2값으로 변경하여 생성된 N비트 중간 데이터를 출력하는 단계; 및 반전된 상기 클락신호에 응답하여, 상기 N비트 중간 데이터를 수신하고, 수신된 상기 N비트 중간 데이터에서 첫 번째로 상기 제1값을 갖는 비트를 검출하고, 그 결과를 출력하는 단계를 구비한다.

Description

데이터 검출회로 및 데이터 검출 방법{Data detection circuit and method}
본 발명은 마이크로프로세서에서 사용될 수 있는 데이터 검출회로 및 데이터 검출방법에 관한 것으로, 보다 상세하게는 N비트의 입력 데이터에서 처음으로 제1값을 갖는 비트와 두 번째로 상기 제1값을 갖는 비트를 검출하기 위한 데이터 검출회로 및 데이터 검출 방법에 관한 것이다.
일반적으로 트레일링 1 또는 0(trailing one or zero)회로는 입력되는 이진 데이터의 최하위 비트(least significant bit; LSB)로부터 최상위 비트(most significant bit; MSB)로 올라가면서 1 또는 0인 값을 갖는 비트의 위치를 찾아내는 회로이다. 이에 반하여 리딩 1 또는 0(leading one or zero)회로는 입력되는 이진 데이터의 MSB로부터 LSB로 내려가면서 1 또는 0인 값을 갖는 비트의 위치를 찾아내는 회로이다.
트레일링 1 회로 또는 리딩 1회로는 가산기(adder), 멀티플 레지스터 (multiple register), 어드레스 검출회로(address detection circuit) 또는 테스트 프로시져(test processor)에 사용된다. 이러한 회로들은 마이크로 프로세서에서 사용되며, 이러한 회로들의 동작속도가 마이크로프로세서 또는 이를 구비하는 컴퓨터의 동작속도에 커다란 영향을 미친다.
즉, 현재의 컴퓨터는 짧은 시간에 많은 데이터의 처리를 요구하고 있다. 따라서 컴퓨터의 고속동작의 추세에 따라 상기 가산기, 멀티플 레지스터, 어드레스 검출회로 또는 테스트 프로시져에 사용되는 트레일링 1회로는 짧은 시간에 입력되는 N비트의 이진 데이터에서 처음으로 1값을 갖는 비트와 두 번째로 상기 1값을 갖는 비트를 연속적으로 검출해야할 필요성이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 입력되는 N비트의 이진 데이터에서 처음으로 1값을 갖는 비트와 두 번째로 상기 1값을 갖는 비트를 검출하기 위한 동작 속도가 향상된 데이터 검출회로 및 데이터 검출 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 데이터 검출 방법은 클락신호에 응답하여, N비트 입력 데이터를 수신하고, 수신된 상기 N비트 입력 데이터에서 첫 번째로 제1값을 갖는 비트를 검출하고, 상기 N비트 입력 데이터에서 검출된 비트의 값만을 제2값으로 변경하여 생성된 N비트 중간 데이터를 출력하는 단계; 및 반전된 상기 클락신호에 응답하여, 상기 N비트 중간 데이터를 수신하고, 수신된 상기 N비트 중간 데이터에서 첫 번째로 상기 제1값을 갖는 비트를 검출하고, 그 결과를 출력하는 단계를 구비한다.
상기 제1값이 1인 경우 상기 제2값은 0이거나, 또는 상기 제1값이 0인 경우 상기 제2값은 1이다.
상기 기술적 과제를 달성하기 위한 데이터 검출회로는 클락신호에 응답하여, N비트 입력 데이터를 수신하고, 수신된 상기 N비트 입력 데이터에서 첫 번째로 제1값을 갖는 비트를 검출하고, 상기 N비트 입력 데이터에서 상기 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 N비트 중간 데이터를 출력하기 위한 제1데이터 검출회로; 및 반전된 상기 클락신호에 응답하여, 상기 N비트 중간 데이터를 수신하고, 수신된 상기 N비트 중간 데이터에서 첫 번째로 상기 제1값을 갖는 비트를 검출하고, 그 검출 결과를 출력하기 위한 제2데이터 검출회로를 구비한다.
상기 제1데이터 검출회로는 상기 N비트 입력 데이터를 수신하고, 수신된 상기 N비트 입력 데이터에서 첫 번째로 상기 제1값을 갖는 비트를 검출하고, 검출된 비트에 상응하는 인코딩 값을 출력하기 위한 제1인코더; 및 상기 클락신호에 응답하여 상기 N비트 입력 데이터를 수신하고, 상기 N비트 입력 데이터에서 상기 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 상기 N비트 중간 데이터를 출력하기 위한 제1데이터 출력회로를 구비한다.
상기 제2데이터 검출회로는 상기 N비트 중간 데이터를 수신하고, 수신된 상기 N비트 중간 데이터에서 첫 번째로 상기 제1값을 갖는 비트를 검출하고, 검출된 비트에 상응하는 인코딩 값을 출력하기 위한 제2인코더; 및 상기 반전된 상기 클락신호에 응답하여 상기 N비트 중간 데이터를 수신하고, 상기 N비트 중간 데이터에서 상기 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 N비트 출력 데이터를 출력하기 위한 제2데이터 출력회로를 구비한다.
상기 제1데이터 검출회로는 수신된 상기 N비트 입력 데이터에서 상기 제1값을 갖는 비트가 적어도 2이상인 경우 제1지시신호를 출력하고, 상기 제2데이터 검출회로는 수신된 상기 N비트 중간 데이터에서 상기 제1값을 갖는 비트가 적어도 2이상인 경우 제2지시신호를 출력한다.
상기 제1값이 1인 경우 상기 제2값은 0이고, 상기 제1값이 0인 경우 상기 제2값은 1이다.
상기 기술적 과제를 달성하기 위한 입력 데이터에서 처음으로 제1값을 갖는 비트와 두 번째로 상기 제1값을 갖는 비트를 검출하기 위한 데이터 회로는 상기 입력 데이터를 수신하고, 상기 입력 데이터에서 처음으로 제1값을 갖는 비트를 검출하고, 그 결과를 출력하기 위한 제1데이터 검출회로; 상기 제1데이터 검출회로로부터 출력되는 출력 데이터를 수신하고, 상기 출력 데이터에서 처음으로 상기 제1값을 갖는 비트를 검출하고, 그 결과를 출력하기 위한 제2회로를 구비하며, 상기 제1데이터 검출회로로부터 출력되는 데이터는 상기 입력 데이터에서 상기 제1값을 갖는 비트의 값만을 제2값으로 변경하여 생성된 데이터이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 데이터 검출회로의 블락도를 나타낸다. 데이터 검출회로(100)는 제1데이터 검출회로(110), 제2데이터 검출회로(120) 및 인버터(130)를 구비한다.
본 발명에 따른 데이터 검출회로(100)는 트레일링 1(trailing one)회로의 일실시예로서, N비트의 데이터에서 첫 번째로 제1값을 갖는 비트와 두 번째로 상기 제1값을 갖는 비트 또는 비트의 위치를 검출한다. 그러나 설명의 편의를 위하여 16비트를 예로 들어 설명한다. 또한, 본 발명에 따른 데이터 검출회로(100)를 변형하여 트레일링 0회로에도 사용될 수 있다.
제1데이터 검출회로(110)는 클락신호(CLK)에 응답하여, 16비트 입력 데이터 쌍(IN_H<15:0>, IN_L<15:0>)을 수신하고, 수신된 16비트 입력 데이터(IN_H<15:0>)에서 첫 번째로 제1값(예컨대 1 또는 0)을 갖는 비트 또는 비트의 위치를 검출하고, 상기 16비트 입력 데이터(IN_H<15:0>)에서 상기 제1값을 갖는 비트만을 제2값(예컨대 제1값이 1인 경우 0, 제1값이 0인 경우 1)으로 변경하여 생성된 16비트 중간 데이터(OUT1<15:0>)를 제2데이터 검출회로(120)로 출력한다. 여기서 16비트 입력 데이터 쌍(IN_H<15:0>, IN_L<15:0>)은 서로 상보적인 이진 데이터이다.
제2데이터 검출회로(120)는 인버터(130)에 의하여 반전된 클락신호(CLKB)에 응답하여, 16비트 중간 데이터(OUT1<15:0>)를 수신하고, 수신된 16비트 중간 데이터(OUT1<15:0>)에서 첫 번째로 상기 제1값을 갖는 비트의 위치를 검출하고, 그 검출 결과를 출력한다.
인버터(130)는 제1데이터 검출회로(110) 및 제2데이터 검출회로(120)가 동시에 활성화되는 것을 방지한다. 즉, 제1데이터 검출회로(110)의 동작이 완료된 후 제2데이터 검출회로(120)가 동작한다.
도 2는 도 1에 도시된 제1데이터 검출회로의 블락도를 나타낸다. 제1데이터 검출회로(110)는 제1인코더(210) 및 제1데이터 출력회로(230)를 구비한다. 제1인코더(210)는 16비트 입력 데이터 쌍(IN_H<15:0>, IN_L<15:0>)을 수신하고, 수신된 16비트 입력 데이터(IN_H<15:0>)에서 첫 번째로 제1값(예컨대 1 또는 0)을 갖는 비트의 위치를 검출하고, 검출된 비트에 상응하는 인코딩 값(RADD1)을 출력한다.
여기서 인코딩 값(RADD1<3:0>)은 첫 째로 제1값을 갖는 비트의 위치(position)를 나타낸다. 여기서 입력 데이터(IN_H<15:0>)가 16비트이므로, 인코딩 값(RADD1<3:0>)은 4비트이다. 따라서 인코딩 값의 비트수는 입력 데이터의 비트수에 따라 결정될 수 있다.
제1데이터 출력회로(230)는 클락신호(CLK)에 응답하여 16비트 입력 데이터 쌍(IN_H<15:0>, IN_L<15:0>)을 수신하고, 16비트 입력 데이터(IN_H<15:0>)에서 상기 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 16비트 중간 데이터 (OUT1<15:0>)를 출력한다.
제1데이터 출력회로(230)는 수신된 16비트 입력 데이터(IN_H<15:0>)에서 상기 제1값을 갖는 비트가 적어도 2이상인 경우 제1지시신호(MF1)를 출력한다. 이 경우 제1지시신호(MF1)는 논리 '하이'와 논리 '로우'중에서 어느 하나의 상태를 갖는다.
도 3은 도 1에 도시된 제2데이터 검출회로의 블락도를 나타낸다. 도 3을 참조하면, 제2데이터 검출회로(120)는 제2인코더(310) 및 제2데이터 출력회로(230')를 구비한다.
제2인코더(310)는 16비트 중간 데이터 쌍(OUT1<15:0>과 OUTB1<15:0>)을 수신하고, 수신된 16비트 중간 데이터(OUT1<15:0>)에서 첫 번째로 상기 제1값을 갖는 비트의 위치를 검출하고, 검출된 비트에 상응하는 인코딩 값(RADD2<3:0>)을 출력한다.
제2데이터 출력회로(230')는 반전된 클락신호(CLKB)에 응답하여 16비트 중간 데이터 쌍(OUT1<15:0>과 OUTB1<15:0>)을 수신하고, 수신된 16비트 중간 데이터 (OUT1<15:0>)에서 상기 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 16비트 출력 데이터(OUT2<15:0>)를 출력한다.
제2데이터 검출회로(230')는 수신된 상기 16비트 중간 데이터(OUT1<15:0>)에서 상기 제1값을 갖는 비트가 적어도 2이상인 경우 제2지시신호(MF2)를 출력한다.
도 4는 본 발명의 실시예에 따른 데이터 검출회로에 사용되는 데이터 출력회로의 회로도를 나타낸다. 도 4를 참조하면, 데이터 출력회로(230)는 동적 회로 스타일(Dynamic Circuit Style)로 구성된다.
각 PMOS트랜지스터(401, 420, 430, 440, 450, 460, 470, 480, 490, 500, 569)는 클락신호(CLK)에 응답하여 대응되는 노드(700, 710, 720, 730, 740, 750, 760, ..., 770, 780, 790, 800)를 전원전압(VDD)레벨로 프리차지한다.
PMOS트랜지스터(401)는 전원전압(VDD)과 노드(700)사이에 접속되고, 클락신호(CLK)는 PMOS트랜지스터(401)의 게이트로 입력된다.
각 데이터(IN_H<0> 내지 IN_H<15>)는 대응되는 트랜지스터(403, 405, 407, 409, 411, 413,,,, 415, 417, 419)의 게이트로 입력되고, 각 트랜지스터(403, 405, 407, 409, 411, 413, ..., 415, 417, 419)는 노드(700)와 접지전압사이에 접속된다.
PMOS트랜지스터(420)는 전원전압(VDD)과 노드(710)사이에 접속되고, 클락신호(CLK)는 PMOS트랜지스터(420)의 게이트로 입력된다.
각 데이터(IN_H<0> 내지 IN_H<15>)에 상보적인 각 데이터(IN_L<0> 내지 IN_L<15>)는 대응되는 NMOS 트랜지스터(423, 425, 429, 435, 443, 453, ..., 465, 479, 493)의 게이트로 입력된다. 각 NMOS 트랜지스터(423, 425, 429, 435, 443, 453, ..., 465, 479, 493)는 대응되는 노드(710, 720, 730, 740, 750, 760, ..., 770, 780, 790)와 접지전압사이에 접속된다.
입력 데이터(IN_H<0>)는 각 트랜지스터(427, 431, 437, 445, 455, ..., 467, 481, 495)의 게이트로 입력되고, 각 트랜지스터(427, 431, 437, 445, 455, ..., 467, 481, 495)는 대응되는 노드(720, 730, 740, 750, 760, ..., 770, 780, 790)와 접지전압사이에 접속된다.
입력 데이터(IN_H<1>)는 각 트랜지스터(433, 439, 447, 457, ..., 469, 483, 497)의 게이트로 입력되고, 각 트랜지스터(433, 439, 447, 457, ..., 469, 483, 497)는 대응되는 노드(730, 740, 750, 760, ..., 770, 780, 790)와 접지전압사이에 접속된다.
입력 데이터(IN_H<2>)는 각 트랜지스터(441, 449, 459, ..., 471, 485, 499)의 게이트로 입력되고, 각 트랜지스터(441, 449, 459, ..., 471, 485, 499)는 대응되는 노드(740, 750, 760, ..., 770, 780, 790)와 접지전압사이에 접속된다.
입력 데이터(IN_H<3>)는 각 트랜지스터(451, 461, ..., 473, 487, 501)의 게이트로 입력되고, 각 트랜지스터(451, 461, ..., 473, 487, 501)는 대응되는 노드(750, 760, ..., 770, 780, 790)와 접지전압사이에 접속된다.
입력 데이터(IN_H<4>)는 각 트랜지스터(463, ..., 475, 489, 503)의 게이트로 입력되고, 각 트랜지스터(463, ..., 475, 489, 503)는 대응되는 노드(760, ..., 770, 780, 790)와 접지전압사이에 접속된다.
계속하여, 입력 데이터(IN_H<12>)는 각 트랜지스터(477, 491, 505)의 게이트로 입력되고, 각 트랜지스터(477, 491, 505)는 대응되는 노드(770, 780, 790)와 접지전압사이에 접속된다. 입력 데이터(IN_H<13>)는 각 트랜지스터(493, 507)의 게이트로 입력되고, 각 트랜지스터(493, 507)는 대응되는 노드(780, 790)와 접지전압사이에 접속된다. 입력 데이터(IN_H<14>)는 트랜지스터(509)의 게이트로 입력되고, 트랜지스터(509)는 노드(790)와 접지전압사이에 접속된다.
각 인버터(513 내지 527)는 대응되는 노드(710, 720, 730, 740, 750, 760, ..., 770, 780, 790)와 대응되는 인버터(531 내지 549)사이에 접속된다. 전압유지회로(510)는 대응되는 각 인버터(513 내지 527)의 입·출력단사이에 접속되어, 대응되는 노드(710, 720, 730, 740, 750, 760, ..., 770, 780, 790)의 전압이 전원전압(VDD)인 경우 각 노드(710, 720, 730, 740, 750, 760, ..., 770, 780, 790)의 전압을 전원전압(VDD)으로 유지시킨다.
도 4를 참조하면, 전압유지회로(510)는 PMOS트랜지스터로 구현되고, 상기 PMOS트랜지스터는 전원전압(VDD)과 인버터(513)의 입력단과 접속되고, 인버터(513)의 출력단과 PMOS트랜지스터의 게이트가 접속된다. 따라서 인버터(513)의 입력단의 전압이 전원전압(VDD)인 경우, 상기 PMOS트랜지스터는 턴-온되어 인버터(513)의 입력단으로 전원전압(VDD)을 공급한다. 그리고 전압유지회로(510)는 각 인버터(511, 589)의 입·출력단 사이에도 접속된다. 인버터(589)의 출력신호는 제1지시신호 (MF1)이다.
부정 논리합 게이트(551 내지 567)는 대응되는 인버터(531 내지 549)의 출력신호 및 대응되는 입력 데이터(1N_L<0> 내지 IN_L<15>)를 수신하고, 부정 논리합하고, 그 결과를 대응되는 NMOS트랜지스터(571 내지 587)의 게이트로 출력한다. 각 NMOS트랜지스터(571 내지 587)는 노드(800)와 접지전압사이에 접속된다. PMOS트랜지스터(569)는 전원전압(VDD)과 노드(800)사이에 접속되고, 클락신호(CLK)는 PMOS트랜지스터(569)의 게이트로 입력된다.
그리고, NMOS트랜지스터의 게이트는 전원전압(VDD)에 접속되므로, 중간 데이터(OUT1<15:0>)의 LSB(OUT1<0>)는 항상 0(접지전압레벨)이다. 각 중간 데이터 (OUT1<1> 내지 OUT1<15>)는 대응되는 부정 논리합 게이트(551 내지 567)의 출력신호이다.
제2데이터 출력회로(230')는 반전 클락신호(CLKB)에 응답하여 16비트 중간 데이터 쌍(OUT1<15:0>과 OUTB1<15:0>)을 수신하고, 수신된 16비트 중간 데이터 (OUT1<15:0>)에서 상기 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 16비트 출력 데이터(OUT2<15:0>)를 출력한다. 따라서 제1데이터 출력회로(230)의 구조 및 동작은 제2데이터 출력회로(230')의 구조 및 동작과 동일하다.
도 1 내지 도 4를 참조하여, 데이터 검출회로(100)의 동작이 상세히 설명된다. 우선 클락신호(CLK)가 제1상태(예컨대 논리 '로우')인 경우, 제1데이터 검출회로(110)의 제1데이터 출력회로(230)의 각 노드(700, 710, 720, 730, 740, 750, 760, 770, 780, 790, 800)는 전원전압(VDD)으로 프리차지된다. 이 경우 제2데이터 검출회로(120)는 비활성화된다.
그리고, 클락신호(CLK)가 제1상태에서 제2상태(예컨대, 논리 하이)로 천이하는 경우, 제1데이터 검출회로(110)는 데이터 검출동작을 수행하고 제2데이터 검출회로(120)는 대응되는 노드를 전원전압으로 프리차지한다.
클락신호(CLK)가 제2상태이고 제1데이터 검출회로(110)로 입력되는 입력 데이터(IN_H<15:0>)가 (1111111111111100)인 경우, 제1데이터 검출회로(110)의 제1인코더(210)는 입력 데이터(IN_H<15:0>)를 수신하고, 입력 데이터(IN_H<15:0>)의 LSB로부터 2번째 비트에서 처음으로 "1"이 됨을 지시하는 인코딩 신호(RADD1<3:0>)를 출력한다. 인코딩 신호(RADD1<3:0>)는 4비트로 구성되며, 검출된 비트의 인코딩 값을 의미한다.
제1데이터 출력회로(230)는 입력 데이터 쌍(IN_H<15:0>, IN_L<15:0>)을 수신한다. 이때 상보 입력 데이터(IN_L<15:0>)는 (0000000000000011)이다. 도 4를 참조하면, OUT1<0>는 항상 0(제1상태)이다. NMOS 트랜지스터(425)는 "1'인 IN_L<1>에 응답하여 턴-온되므로, 노드(720)는 접지전압으로 된다. 따라서 부정논리합 게이트(553)의 출력신호(OUT1<1>)는 0이다. 그리고, 노드(730)의 전압을 전원전압(VDD)을 유지하므로 인버터(517)의 출력신호는 0이다. 따라서 부정 논리합 게이트(555)의 출력신호(OUT1<2>)는 0이다.
그러나 각 노드(740, 750, 760, ..., 770, 780, 790)는 대응되는 입력(IN_H<2>) 내지 IN_H<14>)에 응답하여 0이므로, 대응되는 부정 논리합 게이트(557 내지 567)의 각 출력신호(OUT1<3> 내지 OUT1<15>)는 1이다.
따라서 제1데이터 출력회로(230)로부터 출력되는 중간 데이터(OUT1<15:0>)는 (1111111111111000)이다. 즉, IN_H<2>의 값은 "1"에서 "0"으로 변경된다. 그리고 입력 데이터(IN_H<15:0>)는 (1111111111111100)이므로, 제1지시신호(MF1)는 1을 출력한다. 제1지시신호(MF1)가 1인 경우, 이는 입력 데이터(IN_H<15:0>)에 1의 값을 갖는 비트가 적어도 하나이상 존재함을 의미한다.
클락신호(CLK)가 제2상태에서 제1상태로 천이하는 경우, 제2데이터 검출회로(120)는 활성화되고 제1데이터 검출회로(110)는 비활성화된다.
클락신호(CLK)가 제2상태에서 제1상태로 천이하는 경우, 제1데이터 출력회로 (230)로부터 출력되는 중간 데이터(OUT1<15:0>)는 제2데이터 검출회로(120)의 제2인코더(310) 및 제2데이터 출력회로(230')로 입력된다.
제2인코더(310)는 중간 데이터 쌍(OUT1<15:0>, OUTB1<15:0>), 각각 (1111111111111000)과 (0000000000000111), 을 수신하고 중간 데이터(OUT1<15:0>)의 LSB로부터 3번째 비트에서 처음으로 "1"이 됨을 지시하는 인코딩 신호 (RADD2<3:0>)를 출력한다. 인코딩 신호(RADD2<3:0>)는 4비트로 구성되며, 검출된 비트의 인코딩 값을 의미한다.
제2데이터 출력회로(230')는 중간 데이터 쌍(OUT1<15:0>, OUTB1<15:0>)을 수신하고, 도 4에 도시된 바와 같은 동작을 수행하고, (1111111111110000)의 값을 갖는 출력 데이터(OUT2<15:0>를 출력한다. 즉, IN_H<3>의 값은 "1"에서 "0"으로 변경된다.
그리고, 도 4에 도시된 제1데이터 출력회로(230)가 (1010000000000000)인 16비트 입력 데이터(IN_H<15:0>)를 수신하여 (1000000000000000)인 16비트 중간 데이터(OUT1<15:0>)를 제2데이터 검출회로(120)로 출력하면, 제2데이터 검출회로(120)의 제2데이터 출력회로(230')는 (0000000000000000)인 출력 데이터(OUT2<15:0>)를 출력한다.
이때 제1데이터 검출회로(110)로부터 출력되는 제1지시신호(MF1)는 1이고, 제2데이터 검출회로(120)로부터 출력되는 제2지시신호(MF2)는 0이다. 그리고 16비트 입력 데이터(IN_H<15:0>)가 (0000000000000000)인 경우, 노드(700)는 전원전압 (VDD)레벨을 유지하므로, 인버터(511)의 출력신호(SEL)는 로우이다.
인버터(511)의 출력신호(SEL)는 16비트 입력 데이터(IN_H<15:0>)에 1의 값을 갖는 비트의 존재 여부를 확인하기 위한 신호이다. 따라서 16비트 입력 데이터 (IN_H<15:0>)에 1의 값을 갖는 비트가 적어도 하나이상 존재하는 경우 인버터(511)의 출력신호(SEL)는 하이로 된다.
본 발명에 따른 데이터 검출회로는 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형(예컨대 트레일링 0회로) 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 검출회로 및 데이터 검출 방법은 입력되는 N비트의 이진 데이터에서 처음으로 1값을 갖는 비트와 두 번째로 상기 1값을 갖는 비트를 신속하게 검출하는 효과가 있다.
또한, 상기 데이터 검출회로를 구비하는 가산기, 멀티플 레지스터, 어드레스 검출회로 또는 테스트 프로시져의 동작속도가 향상되므로, 가산기, 멀티플 레지스터, 어드레스 검출회로 또는 테스트 프로시져 등을 구비하는 마이크로프로세서의 동작속도도 향상되는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 데이터 검출회로의 블락도를 나타낸다.
도 2는 도 1에 도시된 제1데이터 검출회로의 블락도를 나타낸다.
도 3은 도 1에 도시된 제2데이터 검출회로의 블락도를 나타낸다.
도 4는 본 발명의 실시예에 따른 데이터 검출회로에 사용되는 데이터 출력회로의 회로도를 나타낸다.

Claims (13)

  1. 데이터 검출 방법에 있어서,
    클락신호에 응답하여, N비트 입력 데이터를 수신하고, 수신된 상기 N비트 입력 데이터에서 첫 번째로 제1값을 갖는 비트를 검출하고, 상기 N비트 입력 데이터에서 상기 첫 번째로 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 N비트 중간 데이터를 출력하는 단계; 및
    반전된 상기 클락신호에 응답하여, 상기 N비트 중간 데이터를 수신하고, 수신된 상기 N비트 중간 데이터에서 첫 번째로 상기 제1값을 갖는 비트를 검출하고, 그 결과를 출력하는 단계를 구비하는 것을 특징으로 하는 데이터 검출방법.
  2. 제1항에 있어서,
    상기 제1값이 1인 경우, 상기 제2값은 0인 것을 특징으로 하는 데이터 검출방법.
  3. 제1항에 있어서,
    상기 제1값이 0인 경우, 상기 제2값은 1인 것을 특징으로 하는 데이터 검출방법.
  4. 데이터 검출회로에 있어서,
    클락신호에 응답하여, N비트 입력 데이터를 수신하고, 수신된 상기 N비트 입력 데이터에서 첫 번째로 제1값을 갖는 비트를 검출하고, 상기 N비트 입력 데이터 에서 상기 첫 번째로 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 N비트 중간 데이터를 출력하기 위한 제1데이터 검출회로; 및
    반전된 상기 클락신호에 응답하여, 상기 N비트 중간 데이터를 수신하고, 수신된 상기 N비트 중간 데이터에서 첫 번째로 상기 제1값을 갖는 비트를 검출하고, 그 검출 결과를 출력하기 위한 제2데이터 검출회로를 구비하는 것을 특징으로 하는 데이터 검출회로.
  5. 제4항에 있어서,
    상기 제1데이터 검출회로는,
    상기 N비트 입력 데이터를 수신하고, 수신된 상기 N비트 입력 데이터에서 첫 번째로 상기 제1값을 갖는 비트를 검출하고, 상기 첫 번째로 제1값을 갖는 비트에 상응하는 인코딩 값을 출력하기 위한 제1인코더; 및
    상기 클락신호에 응답하여 상기 N비트 입력 데이터를 수신하고, 상기 N비트 입력 데이터에서 상기 첫 번째로 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 상기 N비트 중간 데이터를 출력하기 위한 제1데이터 출력회로를 구비하는 것을 특징으로 하는 데이터 검출회로.
  6. 제4항에 있어서,
    상기 제2데이터 검출회로는,
    상기 N비트 중간 데이터를 수신하고, 수신된 상기 N비트 중간 데이터에서 첫 번째로 상기 제1값을 갖는 비트를 검출하고, 상기 N비트 중간 데이터에서 첫 번째로 상기 제1값을 갖는 비트에 상응하는 인코딩 값을 출력하기 위한 제2인코더; 및
    상기 반전된 상기 클락신호에 응답하여 상기 N비트 중간 데이터를 수신하고, 상기 N비트 중간 데이터에서 첫 번째로 제1값을 갖는 비트만을 제2값으로 변경하여 생성된 N비트 출력 데이터를 출력하기 위한 제2데이터 출력회로를 구비하는 것을 특징으로 하는 데이터 검출회로.
  7. 제4항에 있어서,
    상기 제1데이터 검출회로는 수신된 상기 N비트 입력 데이터에서 상기 제1값을 갖는 비트가 적어도 2이상인 경우 제1지시신호를 출력하는 것을 특징으로 하는 데이터 검출회로.
  8. 제4항에 있어서,
    상기 제2데이터 검출회로는 수신된 상기 N비트 중간 데이터에서 상기 제1값을 갖는 비트가 적어도 2이상인 경우 제2지시신호를 출력하는 것을 특징으로 하는 데이터 검출회로.
  9. 제4항에 있어서,
    상기 제1값이 1인 경우 상기 제2값은 0인 것을 특징으로 하는 데이터 검출회로.
  10. 제4항에 있어서,
    상기 제1값이 0인 경우 상기 제2값은 1인 것을 특징으로 하는 데이터 검출회로.
  11. 입력 데이터에서 처음으로 제1값을 갖는 비트와 두 번째로 상기 제1값을 갖는 비트를 검출하기 위한 데이터 회로에 있어서,
    상기 입력 데이터를 수신하고, 상기 입력 데이터에서 처음으로 제1값을 갖는 비트를 검출하고, 그 결과를 출력하기 위한 제1데이터 검출회로; 및
    상기 제1데이터 검출회로로부터 출력되는 출력 데이터를 수신하고, 상기 출력 데이터에서 처음으로 상기 제1값을 갖는 비트를 검출하고, 그 결과를 출력하기 위한 제2회로를 구비하며,
    상기 제1데이터 검출회로로부터 출력되는 데이터는 상기 입력 데이터에서 처음으로 제1값을 갖는 비트의 값만을 제2값으로 변경하여 생성된 데이터인 것을 특징으로 하는 데이터 검출회로.
  12. 제11항에 있어서,
    상기 제1값이 1인 경우 상기 제2값은 0인 것을 특징으로 하는 데이터 검출회로.
  13. 제11항에 있어서,
    상기 제1값이 0인 경우 상기 제2값은 1인 것을 특징으로 하는 데이터 검출회로.
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