JP3155499B2 - 光ディスクのビット変換の方法、復調方法および装置 - Google Patents
光ディスクのビット変換の方法、復調方法および装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/46—Conversion to or from run-length codes, i.e. by representing the number of consecutive digits, or groups of digits, of the same kind by a code word and a digit indicative of that kind
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明の属する技術分野】 本発明はディジタル変調し
たチャネル・ビットのビット数の変換および復調技術に
関し、さらにＤＶＤ（ディジタル・ビデオ・ディスク）
およびＣＤ（コンパクト・ディスク）のいずれの光ディ
スクの信号も共通して処理できるチャネル・ビットのビ
ット数の変換および復調技術に関する。
たチャネル・ビットのビット数の変換および復調技術に
関し、さらにＤＶＤ（ディジタル・ビデオ・ディスク）
およびＣＤ（コンパクト・ディスク）のいずれの光ディ
スクの信号も共通して処理できるチャネル・ビットのビ
ット数の変換および復調技術に関する。
【従来の技術】 光ディジタル記録方式を採用する情報
伝達メディアにＣＤおよびＤＶＤがある。ＣＤにはデー
タ、グラフィックス等を記録したＣＤ−ＲＯＭ、オーデ
ォイ用のＣＤ−ＤＡ、追記型のＣＤ−ＷＯおよび書替え
型のＣＤ−Ｒがあり統一した記録および再生のフォーマ
ットを制定してＣＤファミリーを構成している。また、
ＤＶＤも同様に用途別の媒体形式からなるＤＶＤファミ
リーを構成している。
伝達メディアにＣＤおよびＤＶＤがある。ＣＤにはデー
タ、グラフィックス等を記録したＣＤ−ＲＯＭ、オーデ
ォイ用のＣＤ−ＤＡ、追記型のＣＤ−ＷＯおよび書替え
型のＣＤ−Ｒがあり統一した記録および再生のフォーマ
ットを制定してＣＤファミリーを構成している。また、
ＤＶＤも同様に用途別の媒体形式からなるＤＶＤファミ
リーを構成している。
【０００２】ＣＤまたはＤＶＤに記録する情報は、デー
タ・ビットをそれぞれ独自のＲＬＬ（Run Length Limit
ed）規約に従ってそれぞれ独自の方式でチャネル・ビッ
トに変調しており、再生時にもとのデータ・ビットに復
調するためにはそれぞれの復調参照テーブルを参照す
る。ＲＬＬ（ｄ，ｋ）と表示したときは、データ・ビッ
トの変調時にチャネル・ビットの１と１との間に連続し
て続く０の数が最低ｄ個（最低ラン・レングス）から最
高ｋ個（最大ラン・レングス）まで許されることを表
す。そしてＮＲＺ（NonReturn to Zero）記録方式また
はＮＲＺＩ（Non return to Zero Inverted）記録方式
を採用し、記録時はビット１またはビット１の中央での
み光ディスクのピットの有無を反転させビット０では反
転させない。この結果ＲＬＬ規約に従う変調方式は、光
ディスク上でのピットない状態が続く長さを最低と最高
で制限する。これにより、情報の再生時にビット・クロ
ック成分を抽出して安定したサーボ制御を行うことがで
きかつ回折限界による波形干渉の生じない良好な再生特
性を得ることができる。
タ・ビットをそれぞれ独自のＲＬＬ（Run Length Limit
ed）規約に従ってそれぞれ独自の方式でチャネル・ビッ
トに変調しており、再生時にもとのデータ・ビットに復
調するためにはそれぞれの復調参照テーブルを参照す
る。ＲＬＬ（ｄ，ｋ）と表示したときは、データ・ビッ
トの変調時にチャネル・ビットの１と１との間に連続し
て続く０の数が最低ｄ個（最低ラン・レングス）から最
高ｋ個（最大ラン・レングス）まで許されることを表
す。そしてＮＲＺ（NonReturn to Zero）記録方式また
はＮＲＺＩ（Non return to Zero Inverted）記録方式
を採用し、記録時はビット１またはビット１の中央での
み光ディスクのピットの有無を反転させビット０では反
転させない。この結果ＲＬＬ規約に従う変調方式は、光
ディスク上でのピットない状態が続く長さを最低と最高
で制限する。これにより、情報の再生時にビット・クロ
ック成分を抽出して安定したサーボ制御を行うことがで
きかつ回折限界による波形干渉の生じない良好な再生特
性を得ることができる。
【０００３】ＣＤではＥＦＭ（Eight to Fourteen Modu
lation）変調方式を採用し、ＤＶＤでは８／１６（ＥＦ
ＭＰＬｕｓともいう。）変調方式を採用している。デー
タ・ビットの１シンボルはＥＦＭ変調および８／１６変
調ともに８ビットであるが、チャネル・ビットの１シン
ボルはＥＦＭ変調が１４ビットで８／１６変調が１６ビ
ットである。ここにシンボルとは誤り訂正用のワード単
位をいう。両者のチャネル・ビットへの変調方式が異な
るためＣＤとＤＶＤを１つの再生装置で再生する場合に
は、復調処理系に入ってくるチャネル・ビット・ストリ
ームの同期ビット・パターンを検出してからデータ・ビ
ットを出力するまでの信号処理回路を各変調方式ごとに
用意し、また復調用の参照テーブルも個別に用意する必
要がある。図１は、ＣＤおよびＤＶＤ両方の再生が可能
な従来の光ディスク再生装置の概略ブロック図である。
lation）変調方式を採用し、ＤＶＤでは８／１６（ＥＦ
ＭＰＬｕｓともいう。）変調方式を採用している。デー
タ・ビットの１シンボルはＥＦＭ変調および８／１６変
調ともに８ビットであるが、チャネル・ビットの１シン
ボルはＥＦＭ変調が１４ビットで８／１６変調が１６ビ
ットである。ここにシンボルとは誤り訂正用のワード単
位をいう。両者のチャネル・ビットへの変調方式が異な
るためＣＤとＤＶＤを１つの再生装置で再生する場合に
は、復調処理系に入ってくるチャネル・ビット・ストリ
ームの同期ビット・パターンを検出してからデータ・ビ
ットを出力するまでの信号処理回路を各変調方式ごとに
用意し、また復調用の参照テーブルも個別に用意する必
要がある。図１は、ＣＤおよびＤＶＤ両方の再生が可能
な従来の光ディスク再生装置の概略ブロック図である。
【０００４】図１において、ＣＤまたはＤＶＤのいずれ
かのメディア１０から光ヘッド１１で読取られた情報
は、チャネル・ビット・ストリームのＲＦアナログ信号
としてＲＦプリ・アンプ１２を経由してＤＶＤデータ・
プロセッサ１６およびＣＤ−ＤＡデータ・プロセッサ１
７に送られる。しかし、データ・プロセッサ１６または
１７は適合するいずれかのメディアの再生に対してだけ
作動する。８／１６復調部を含むプロセッサ１６はＤＶ
Ｄの再生時にのみ使用し、ＥＦＭ復調部を含むプロセッ
サ１７はＣＤの再生時にのみ使用し、所定のデータ処理
をしたのちインターフェース１８またはＣＤオーディオ
・アンプ１９にデータを送る。さらに、８／１６復調部
およびＥＦＭ復調部は、それぞれ独自の復調参照テーブ
ルを格納したメモリを備える。
かのメディア１０から光ヘッド１１で読取られた情報
は、チャネル・ビット・ストリームのＲＦアナログ信号
としてＲＦプリ・アンプ１２を経由してＤＶＤデータ・
プロセッサ１６およびＣＤ−ＤＡデータ・プロセッサ１
７に送られる。しかし、データ・プロセッサ１６または
１７は適合するいずれかのメディアの再生に対してだけ
作動する。８／１６復調部を含むプロセッサ１６はＤＶ
Ｄの再生時にのみ使用し、ＥＦＭ復調部を含むプロセッ
サ１７はＣＤの再生時にのみ使用し、所定のデータ処理
をしたのちインターフェース１８またはＣＤオーディオ
・アンプ１９にデータを送る。さらに、８／１６復調部
およびＥＦＭ復調部は、それぞれ独自の復調参照テーブ
ルを格納したメモリを備える。
【０００５】８／１６復調に使用する復調参照テーブル
は、１６ビットのチャネル・ビットを直接復調参照テー
ブルを格納したＲＯＭのアドレスにした場合、メモリに
６５，５３６個のアドレス空間を必要とする。また、Ｅ
ＦＭ復調に使用する参照テーブルは、チャネル・ビット
が１４ビットであるためにＲＯＭに１６，３８４個のア
ドレス空間を必要とする。
は、１６ビットのチャネル・ビットを直接復調参照テー
ブルを格納したＲＯＭのアドレスにした場合、メモリに
６５，５３６個のアドレス空間を必要とする。また、Ｅ
ＦＭ復調に使用する参照テーブルは、チャネル・ビット
が１４ビットであるためにＲＯＭに１６，３８４個のア
ドレス空間を必要とする。
【発明が解決しようとする課題】しかし上記再生装置で
はＣＤとＤＶＤを同時に再生することはないにもかかわ
らず、一方のメディアを再生する間はプロセッサの信号
処理回路の一方は稼働せず回路の利用率が低下すること
になる。また、復調用の参照テーブルには上述のとおり
大規模のメモリ容量が必要になる。そのうえこれらの大
容量のメモリを各変調方式毎に備えているため、メモリ
資源を大量に消費することになる。
はＣＤとＤＶＤを同時に再生することはないにもかかわ
らず、一方のメディアを再生する間はプロセッサの信号
処理回路の一方は稼働せず回路の利用率が低下すること
になる。また、復調用の参照テーブルには上述のとおり
大規模のメモリ容量が必要になる。そのうえこれらの大
容量のメモリを各変調方式毎に備えているため、メモリ
資源を大量に消費することになる。
【０００６】したがって本発明の目的は、第１および第
２の変調方式で変調したチャネル・ビットのビット数を
チャネル・ビットよりも少ないビット数に変換して単一
の処理経路で再生信号の処理をするためのビット変換に
関する技術を提供することにある。また本発明の他の目
的は、第１および第２の変調方式で変調したチャネル・
ビットの復調に使用するそれぞれの参照テーブルを統合
しかつ小容量のメモリに格納できる復調参照テーブルを
提供することにある。さらに本発明の他の目的は、上記
のビット数の変換技術および上記復調参照テーブルを用
いたチャネル・ビットの復調技術を提供することにあ
る。本発明の他の目的は、再生信号の復調回路に特徴を
備える光ディスク再生装置を提供することにある。
２の変調方式で変調したチャネル・ビットのビット数を
チャネル・ビットよりも少ないビット数に変換して単一
の処理経路で再生信号の処理をするためのビット変換に
関する技術を提供することにある。また本発明の他の目
的は、第１および第２の変調方式で変調したチャネル・
ビットの復調に使用するそれぞれの参照テーブルを統合
しかつ小容量のメモリに格納できる復調参照テーブルを
提供することにある。さらに本発明の他の目的は、上記
のビット数の変換技術および上記復調参照テーブルを用
いたチャネル・ビットの復調技術を提供することにあ
る。本発明の他の目的は、再生信号の復調回路に特徴を
備える光ディスク再生装置を提供することにある。
【０００７】
【課題を解決するための手段】ＣＤおよびＤＶＤのチャ
ネル・ビットのビット数は媒体への書込みおよび再生時
の特性を改善するためにＲＬＬ規約に従って決定する。
従って、所定のチャネル・ビットのビット数で表示でき
るパターンであってもＲＬＬ規約上現実には存在しない
パターンがある。光ディスクからピック・アップして、
一旦再生系に導入したチャネル・ビットの各パターン
は、チャネル・ビットのビット数より少ないビット数の
ビットが表示するパターンに対応させることによりビッ
ト数を縮小できる。ここに本発明の原理は、第１または
第２の変調方式で変調したチャネル・ビットのビット数
を変換して再生用の信号を生成することにある。さら
に、第１または第２のチャネル・ビットのパターンを復
調する際に使用する復調参照テーブルを統合して小さい
アドレス空間のメモリに格納できるように構成すること
にある。
ネル・ビットのビット数は媒体への書込みおよび再生時
の特性を改善するためにＲＬＬ規約に従って決定する。
従って、所定のチャネル・ビットのビット数で表示でき
るパターンであってもＲＬＬ規約上現実には存在しない
パターンがある。光ディスクからピック・アップして、
一旦再生系に導入したチャネル・ビットの各パターン
は、チャネル・ビットのビット数より少ないビット数の
ビットが表示するパターンに対応させることによりビッ
ト数を縮小できる。ここに本発明の原理は、第１または
第２の変調方式で変調したチャネル・ビットのビット数
を変換して再生用の信号を生成することにある。さら
に、第１または第２のチャネル・ビットのパターンを復
調する際に使用する復調参照テーブルを統合して小さい
アドレス空間のメモリに格納できるように構成すること
にある。
【０００８】本発明の一態様では、第１または第２の変
調方式で変調したそれぞれのチャネル・ビットを第１ま
たは第２の出力ビットに変換する方法および装置を提供
する。ここに出力ビットは復調参照テーブルを格納した
メモリのアドレスを参照するアドレス・ビットとして利
用できるが、光ディスクから検出した信号処理系でも利
用できる。本発明におけるビット変換では、変換前のチ
ャネル・ビットが現実に表示する各パターンを変換後の
出力ビットのビット数で表示できる各パターンに関連付
ける。各出力ビットはＲＬＬ規約上存在しないチャネル
・ビットのパターンを除いた残りのパターンに対応する
パターンを表示するように生成する。さらに第２の出力
ビットのパターンは第１の出力ビットのパターンの不連
続領域に割り当てるように生成する。これにより、各出
力ビットのビット数は各チャネル・ビットのビット数よ
り縮小でき、バス幅を縮小して後段の信号処理系の負担
を軽減するとともに後段の信号処理系を単一にすること
を可能にする。さらに、第１の出力ビットと第２の出力
ビットはアドレス空間の小さい共通の参照テーブルのア
ドレス指定に使用することができる。本発明の他の態様
では、上記第１の変調方式が８／１６変調で上記第２の
変調方式がＥＦＭ変調である。両変調方式は、ＤＶＤフ
ァミリ−およびＣＤファミリーの光ディスクにそれぞれ
採用しており、両方の光ディスクを再生する信号処理系
に採用できる。本発明のさらに他の態様では、チャネル
・ビットを出力ビットに変換する装置を提供する。チャ
ネル・ビットの識別手段、第１の出力ビットを生成する
手段および第２の出力ビットを生成する手段は、プログ
ラム制御するプロセッサで構成することもできるが、復
調時のビット処理は高速かつ連続的に行う必要があるの
で、論理素子を組合せた布線（配線）論理回路で直接ビ
ット演算させるほうが好ましい。
調方式で変調したそれぞれのチャネル・ビットを第１ま
たは第２の出力ビットに変換する方法および装置を提供
する。ここに出力ビットは復調参照テーブルを格納した
メモリのアドレスを参照するアドレス・ビットとして利
用できるが、光ディスクから検出した信号処理系でも利
用できる。本発明におけるビット変換では、変換前のチ
ャネル・ビットが現実に表示する各パターンを変換後の
出力ビットのビット数で表示できる各パターンに関連付
ける。各出力ビットはＲＬＬ規約上存在しないチャネル
・ビットのパターンを除いた残りのパターンに対応する
パターンを表示するように生成する。さらに第２の出力
ビットのパターンは第１の出力ビットのパターンの不連
続領域に割り当てるように生成する。これにより、各出
力ビットのビット数は各チャネル・ビットのビット数よ
り縮小でき、バス幅を縮小して後段の信号処理系の負担
を軽減するとともに後段の信号処理系を単一にすること
を可能にする。さらに、第１の出力ビットと第２の出力
ビットはアドレス空間の小さい共通の参照テーブルのア
ドレス指定に使用することができる。本発明の他の態様
では、上記第１の変調方式が８／１６変調で上記第２の
変調方式がＥＦＭ変調である。両変調方式は、ＤＶＤフ
ァミリ−およびＣＤファミリーの光ディスクにそれぞれ
採用しており、両方の光ディスクを再生する信号処理系
に採用できる。本発明のさらに他の態様では、チャネル
・ビットを出力ビットに変換する装置を提供する。チャ
ネル・ビットの識別手段、第１の出力ビットを生成する
手段および第２の出力ビットを生成する手段は、プログ
ラム制御するプロセッサで構成することもできるが、復
調時のビット処理は高速かつ連続的に行う必要があるの
で、論理素子を組合せた布線（配線）論理回路で直接ビ
ット演算させるほうが好ましい。
【０００９】本発明の他の態様においては、第１の変調
方式で変調したチャネル・ビットのパターンおよび第２
の変調方式で変調したチャネル・ビットのパターンを復
調するための復調参照テーブルを作成する方法を提供す
る。第１のアドレス・パターンおよび第２のアドレス・
パターンはそれぞれのチャネル・ビットのビット数で表
示できるすべてのビット数のパターンから現実にチャネ
ル・ビットに存在しないパターンを除外したパターンに
対応する。したがって、各アドレス・パターンをビット
で表示するときのビット数は、各チャネル・ビットのビ
ット数より少なくてよい。さらに第２のアドレス・パタ
ーンは第１のアドレス・パターンの不連続領域に割り当
てるので、第１のアドレス・パターンを表示するビット
数で画定されるアドレス空間の範囲に第２のアドレス・
パターンをすべて埋め込むことができる。双方の各アド
レス・パターンには対応するそれぞれのチャネル・ビッ
トのパターンを経由して各データ・ビットのパターンを
関連付ける。
方式で変調したチャネル・ビットのパターンおよび第２
の変調方式で変調したチャネル・ビットのパターンを復
調するための復調参照テーブルを作成する方法を提供す
る。第１のアドレス・パターンおよび第２のアドレス・
パターンはそれぞれのチャネル・ビットのビット数で表
示できるすべてのビット数のパターンから現実にチャネ
ル・ビットに存在しないパターンを除外したパターンに
対応する。したがって、各アドレス・パターンをビット
で表示するときのビット数は、各チャネル・ビットのビ
ット数より少なくてよい。さらに第２のアドレス・パタ
ーンは第１のアドレス・パターンの不連続領域に割り当
てるので、第１のアドレス・パターンを表示するビット
数で画定されるアドレス空間の範囲に第２のアドレス・
パターンをすべて埋め込むことができる。双方の各アド
レス・パターンには対応するそれぞれのチャネル・ビッ
トのパターンを経由して各データ・ビットのパターンを
関連付ける。
【００１０】本発明のさらに他の態様においては、第１
の変調方式で変調した第１のチャネル・ビットのパター
ンおよび第２の変調方式で変調した第２のチャネル・ビ
ットのパターンを復調する方法および装置を提供する。
各チャネル・ビットはいずれの方式で変調したチャネル
・ビットであるかを識別したのち各出力ビットに変換す
る。復調参照テーブルは、第１のアドレス・パターンお
よび第２のアドレス・パターンとデータ・ビットのパタ
ーンを関連付けて作成する。第２のアドレス・パターン
は第１のアドレス・パターンの不連続領域に割り当てる
ので、アドレス・パターンをビットで参照する場合でも
アドレス空間は大きくならない。各出力ビットが表示す
るパターンで各アドレス・パターンを参照することによ
り、出力ビットからアドレス・パターンを経由してデー
タ・ビットのパターンを得ることができる。このとき復
調参照テーブルは、第１および第２の変調方式の各復調
用の参照テーブルを統合して共通にしたアドレス空間の
小さなものにすることができる。
の変調方式で変調した第１のチャネル・ビットのパター
ンおよび第２の変調方式で変調した第２のチャネル・ビ
ットのパターンを復調する方法および装置を提供する。
各チャネル・ビットはいずれの方式で変調したチャネル
・ビットであるかを識別したのち各出力ビットに変換す
る。復調参照テーブルは、第１のアドレス・パターンお
よび第２のアドレス・パターンとデータ・ビットのパタ
ーンを関連付けて作成する。第２のアドレス・パターン
は第１のアドレス・パターンの不連続領域に割り当てる
ので、アドレス・パターンをビットで参照する場合でも
アドレス空間は大きくならない。各出力ビットが表示す
るパターンで各アドレス・パターンを参照することによ
り、出力ビットからアドレス・パターンを経由してデー
タ・ビットのパターンを得ることができる。このとき復
調参照テーブルは、第１および第２の変調方式の各復調
用の参照テーブルを統合して共通にしたアドレス空間の
小さなものにすることができる。
【００１１】本発明の他の態様では、上記で説明した復
調装置を備える光ディスク再生装置を提供する。復調装
置は、チャネル・ビットに必要なデータ・バスの幅より
狭いデータ・バスを採用し、少なくとも２つの光ディス
クを同一の参照テーブルを使用して復調できる。
調装置を備える光ディスク再生装置を提供する。復調装
置は、チャネル・ビットに必要なデータ・バスの幅より
狭いデータ・バスを採用し、少なくとも２つの光ディス
クを同一の参照テーブルを使用して復調できる。
【００１２】
【発明の実施の形態】最初に本発明で対象としているＣ
ＤとＤＶＤの変調方式について説明する。ＣＤで採用し
ているＥＦＭ変調では符号化する前の８ビットのデータ
・ビットを１シンボルとして１４ビットのチャネル・ビ
ットに符号化する。図２は、ＥＦＭ変調の変換テーブル
の一部を示す。この変換テーブルは、１６，３８４とお
りの１４桁のコード・パターンの中から８ビットで表示
できる２５６とおりのデータ・コードに対応させて記録
特性に優れたコード・ワードを選んで作成している。デ
ータ・コードはデータ・ビットのパターンに対応し、コ
ード・ワードはチャネル・ビットのパターンに対応す
る。コード・ワードの選定はＲＬＬ（２、１０）に従
い、チャネル・ビットの１と１との間に挿入する０の数
は２個以上で、かつ１０個以下にするという条件に従っ
ている。さらに、ビット・ストリーム中のチャネル・ビ
ット間の接続部においてもＲＬＬ（２、１０）を満た
し、かつ変調した信号のスペクトラム成分のうち直流成
分や低周波成分を減少させるために３ビットのマージン
・ビットを挿入する。
ＤとＤＶＤの変調方式について説明する。ＣＤで採用し
ているＥＦＭ変調では符号化する前の８ビットのデータ
・ビットを１シンボルとして１４ビットのチャネル・ビ
ットに符号化する。図２は、ＥＦＭ変調の変換テーブル
の一部を示す。この変換テーブルは、１６，３８４とお
りの１４桁のコード・パターンの中から８ビットで表示
できる２５６とおりのデータ・コードに対応させて記録
特性に優れたコード・ワードを選んで作成している。デ
ータ・コードはデータ・ビットのパターンに対応し、コ
ード・ワードはチャネル・ビットのパターンに対応す
る。コード・ワードの選定はＲＬＬ（２、１０）に従
い、チャネル・ビットの１と１との間に挿入する０の数
は２個以上で、かつ１０個以下にするという条件に従っ
ている。さらに、ビット・ストリーム中のチャネル・ビ
ット間の接続部においてもＲＬＬ（２、１０）を満た
し、かつ変調した信号のスペクトラム成分のうち直流成
分や低周波成分を減少させるために３ビットのマージン
・ビットを挿入する。
【００１３】一方ＤＶＤで採用している８／１６変調方
式では、符号化する前の８ビットのデータ・ビットを１
シンボルとして１６ビットのチャネル・ビットに符号化
する。これはＥＦＭ変調を発展させた変調方式で、ＥＦ
Ｍ変調と同一のＲＬＬ規約を採用し、直流成分を増加さ
せることなくＥＦＭ変調よりも高い記録密度を得ること
ができる変調方式である。８／１６変調の変換テーブル
の一部を図３に示す。図３は、２５６とおりの８桁のデ
ータ・コードそれぞれに対応してステート１から４まで
に区分した１６桁のコード・ワードを表すメイン・テー
ブルの一部を示す。ＥＦＭ変調の変換テーブルと同様に
データ・コードはデータ・ビットのパターンに対応し、
コード・ワードはチャネル・ビットのパターンに対応す
る。図３では、各コード・ワードは２進数で表示してい
るが、図の簡略化のために各データ・コードは１０進数
で表示している。メイン・テーブルは各データ・コード
に対応してＳＴＡＴＥ１からＳＴＡＴＥ４までのそれぞ
れのＳＴＡＴＥにそれぞれ１６桁からなるコード・ワー
ドを割り当てる。さらにデータ・コード０〜８７までに
対応して、サブスティチュート・テーブルにもコード・
ワードが割り当てられている。サブスティチュート・テ
ーブルには、メイン・テーブルと同様に０〜８７の各デ
ータ・コードに対応してＳＴＡＴＥ１からステート４ま
でのそれぞれのＳＴＡＴＥにそれぞれ１６桁からなるコ
ード・ワードを割り当てる。よって、８／１６変調の変
換テーブルは、図４に示すように２５６×４＝１，０２
４と、８７×４＝３４８の合計１，３７２とおりの１６
桁のコード・ワードと２５６個のデータ・コードとを関
連付けている。
式では、符号化する前の８ビットのデータ・ビットを１
シンボルとして１６ビットのチャネル・ビットに符号化
する。これはＥＦＭ変調を発展させた変調方式で、ＥＦ
Ｍ変調と同一のＲＬＬ規約を採用し、直流成分を増加さ
せることなくＥＦＭ変調よりも高い記録密度を得ること
ができる変調方式である。８／１６変調の変換テーブル
の一部を図３に示す。図３は、２５６とおりの８桁のデ
ータ・コードそれぞれに対応してステート１から４まで
に区分した１６桁のコード・ワードを表すメイン・テー
ブルの一部を示す。ＥＦＭ変調の変換テーブルと同様に
データ・コードはデータ・ビットのパターンに対応し、
コード・ワードはチャネル・ビットのパターンに対応す
る。図３では、各コード・ワードは２進数で表示してい
るが、図の簡略化のために各データ・コードは１０進数
で表示している。メイン・テーブルは各データ・コード
に対応してＳＴＡＴＥ１からＳＴＡＴＥ４までのそれぞ
れのＳＴＡＴＥにそれぞれ１６桁からなるコード・ワー
ドを割り当てる。さらにデータ・コード０〜８７までに
対応して、サブスティチュート・テーブルにもコード・
ワードが割り当てられている。サブスティチュート・テ
ーブルには、メイン・テーブルと同様に０〜８７の各デ
ータ・コードに対応してＳＴＡＴＥ１からステート４ま
でのそれぞれのＳＴＡＴＥにそれぞれ１６桁からなるコ
ード・ワードを割り当てる。よって、８／１６変調の変
換テーブルは、図４に示すように２５６×４＝１，０２
４と、８７×４＝３４８の合計１，３７２とおりの１６
桁のコード・ワードと２５６個のデータ・コードとを関
連付けている。
【００１４】ここで図３にしたがって、８／１６変調を
行う方法を説明する。８／１６変調を行うときのチャネ
ル・ビットのパターンの決定は、変調器への入力、変調
器の出力、および変調器のＳＴＡＴＥにより特定し、１
シンボルのデータ・ビットに対応するチャネル・ビット
は変調にかかる時刻の関数になる。ある時刻ｔにおける
チャネル・ビットＸ（ｔ）は出力関数Ｈにより Ｘ（ｔ）＝Ｈ（Ｂ（ｔ），Ｓ（ｔ）） として表すことができる。ここにＢ（ｔ）は、時刻ｔに
おけるデータ・ビットで、Ｓ（ｔ）は、時刻ｔにおける
変調器のＳＴＡＴＥである。また、次に１シンボル分遅
れた時刻ｔ＋１において変調するデータ・ビットのＳＴ
ＡＴＥを指定するＮＥＸＴ ＳＴＡＴＥ Ｓ（ｔ＋１）
は、時刻ｔにおけるネクスト・ステート関数Ｇにより Ｓ（ｔ＋１）＝Ｇ（Ｂ（ｔ），Ｓ（ｔ）） として表すことができる。いま１０進数で「８」、
「３」、「４」のデータ・ビットを順番に変調する場合
を例にして具体的に説明する。まず、変調器のＳＴＡＴ
Ｅが初期状態として「１」になっていると仮定する。デ
ータ・ビット「８」が変調器に入ると図３のデータ・コ
ード「８」に対応し変換テーブルのＳＴＡＴＥ１の欄に
含まれる「００１０００００１００１００００」のコー
ド・ワードをチャネル・ビットとして出力する。同時に
変調器のＮＥＸＴ ＳＴＡＴＥを「３」にセットする。
つぎにデータ・ビット「３」が変調器に入ってくるとデ
ータ・コード「３」に対応し変換テーブルのＳＴＡＴＥ
３に含まれる「００１００００００１００１０００」の
コード・ワードをチャネル・ビットとして出力し、変調
器のＮＥＸＴ ＳＴＡＴＥを「２」にセットする。続く
「４」のチャネル・ビットは、ＳＴＡＴＥ２の欄を使用
して出力する。また、データ・コードが０〜８７までの
場合は、累積の直流成分が小さくなるようにメイン・テ
ーブルとサブスティチュート・テーブルのコード・ワー
ドを選択する。
行う方法を説明する。８／１６変調を行うときのチャネ
ル・ビットのパターンの決定は、変調器への入力、変調
器の出力、および変調器のＳＴＡＴＥにより特定し、１
シンボルのデータ・ビットに対応するチャネル・ビット
は変調にかかる時刻の関数になる。ある時刻ｔにおける
チャネル・ビットＸ（ｔ）は出力関数Ｈにより Ｘ（ｔ）＝Ｈ（Ｂ（ｔ），Ｓ（ｔ）） として表すことができる。ここにＢ（ｔ）は、時刻ｔに
おけるデータ・ビットで、Ｓ（ｔ）は、時刻ｔにおける
変調器のＳＴＡＴＥである。また、次に１シンボル分遅
れた時刻ｔ＋１において変調するデータ・ビットのＳＴ
ＡＴＥを指定するＮＥＸＴ ＳＴＡＴＥ Ｓ（ｔ＋１）
は、時刻ｔにおけるネクスト・ステート関数Ｇにより Ｓ（ｔ＋１）＝Ｇ（Ｂ（ｔ），Ｓ（ｔ）） として表すことができる。いま１０進数で「８」、
「３」、「４」のデータ・ビットを順番に変調する場合
を例にして具体的に説明する。まず、変調器のＳＴＡＴ
Ｅが初期状態として「１」になっていると仮定する。デ
ータ・ビット「８」が変調器に入ると図３のデータ・コ
ード「８」に対応し変換テーブルのＳＴＡＴＥ１の欄に
含まれる「００１０００００１００１００００」のコー
ド・ワードをチャネル・ビットとして出力する。同時に
変調器のＮＥＸＴ ＳＴＡＴＥを「３」にセットする。
つぎにデータ・ビット「３」が変調器に入ってくるとデ
ータ・コード「３」に対応し変換テーブルのＳＴＡＴＥ
３に含まれる「００１００００００１００１０００」の
コード・ワードをチャネル・ビットとして出力し、変調
器のＮＥＸＴ ＳＴＡＴＥを「２」にセットする。続く
「４」のチャネル・ビットは、ＳＴＡＴＥ２の欄を使用
して出力する。また、データ・コードが０〜８７までの
場合は、累積の直流成分が小さくなるようにメイン・テ
ーブルとサブスティチュート・テーブルのコード・ワー
ドを選択する。
【００１５】つぎに変調したチャネル・ビットのパター
ンをデータ・ビットのパターンに復調する方法について
説明する。ＥＦＭ復調では、ＣＤに記録した１７ビット
のビット・ストリームのうち情報を含まない３桁のマー
ジン・ビットを捨てて、１４桁のチャネル・ビットのパ
ターンの中から図２に示す変換テーブルに従って対応す
るデータ・コードを探す。ＥＦＭ変調では１つのデータ
・コードに対して１つのコード・ワードだけを割り当て
ているので、変換テーブルのコード・ワードを参照して
直接データ・ビットを得ることができる。
ンをデータ・ビットのパターンに復調する方法について
説明する。ＥＦＭ復調では、ＣＤに記録した１７ビット
のビット・ストリームのうち情報を含まない３桁のマー
ジン・ビットを捨てて、１４桁のチャネル・ビットのパ
ターンの中から図２に示す変換テーブルに従って対応す
るデータ・コードを探す。ＥＦＭ変調では１つのデータ
・コードに対して１つのコード・ワードだけを割り当て
ているので、変換テーブルのコード・ワードを参照して
直接データ・ビットを得ることができる。
【００１６】８／１６復調では、１つのデータ・コード
に複数のコード・ワードを割り当て、かつＳＴＡＴＥの
変数が関係するので複雑である。たとえば、１０進数で
「３」と「７」または「５」と「６」等はＳＴＡＴＥ１
の欄をみると明らかなように、それぞれ同一のコード・
ワード「００１００００００１００１０００」または
「００１０００００００１００１００」で表されてい
る。したがって、８／１６復調は時刻ｔにおけるチャネ
ル・ビットのパターンだけからはおこなうことができな
い。８／１６変調の変換テーブルの一般的な特徴とし
て、１つのＳＴＡＴＥに含まれる同一のコード・ワード
が２つある場合は、かならず一方のコード・ワードのＮ
ＥＸＴ ＳＴＡＴＥは「２」で他方のコード・ワードの
ＮＥＸＴ ＳＴＡＴＥは「３」になる。ＳＴＡＴＥ２に
含まれるすべてのコード・ワードは、最上位ビット（最
下位のビット位置を第０番目のビット（以下本明細書に
おいて同様に扱う。）としたときの第１５番目のビッ
ト）と第３番目のビットがともに「０」になる。また、
ＳＴＡＴＥ「３」に含まれるすべてのコード・ワード
は、最上位ビットおよび第３番目のビットのいずれか一
方または双方がかならず「１」になる。したがって、２
つのデータ・コードに１つのＳＴＡＴＥに含まれる同一
のコード・ワードが対応する場合に、時刻ｔでチャネル
・ビットを復調するときは、１シンボル分復調が遅れた
時刻ｔ＋１におけるＳＴＡＴＥ２またはＳＴＡＴＥ３の
いずれかに含まれるコード・ワードの第３番目と第１５
番目のビットを参照し、当該コード・ワードのＳＴＡＴ
Ｅ（２または３）を特定して行う。
に複数のコード・ワードを割り当て、かつＳＴＡＴＥの
変数が関係するので複雑である。たとえば、１０進数で
「３」と「７」または「５」と「６」等はＳＴＡＴＥ１
の欄をみると明らかなように、それぞれ同一のコード・
ワード「００１００００００１００１０００」または
「００１０００００００１００１００」で表されてい
る。したがって、８／１６復調は時刻ｔにおけるチャネ
ル・ビットのパターンだけからはおこなうことができな
い。８／１６変調の変換テーブルの一般的な特徴とし
て、１つのＳＴＡＴＥに含まれる同一のコード・ワード
が２つある場合は、かならず一方のコード・ワードのＮ
ＥＸＴ ＳＴＡＴＥは「２」で他方のコード・ワードの
ＮＥＸＴ ＳＴＡＴＥは「３」になる。ＳＴＡＴＥ２に
含まれるすべてのコード・ワードは、最上位ビット（最
下位のビット位置を第０番目のビット（以下本明細書に
おいて同様に扱う。）としたときの第１５番目のビッ
ト）と第３番目のビットがともに「０」になる。また、
ＳＴＡＴＥ「３」に含まれるすべてのコード・ワード
は、最上位ビットおよび第３番目のビットのいずれか一
方または双方がかならず「１」になる。したがって、２
つのデータ・コードに１つのＳＴＡＴＥに含まれる同一
のコード・ワードが対応する場合に、時刻ｔでチャネル
・ビットを復調するときは、１シンボル分復調が遅れた
時刻ｔ＋１におけるＳＴＡＴＥ２またはＳＴＡＴＥ３の
いずれかに含まれるコード・ワードの第３番目と第１５
番目のビットを参照し、当該コード・ワードのＳＴＡＴ
Ｅ（２または３）を特定して行う。
【００１７】次に、図３を参照しながら時刻ｔで１０進
数の「３」、１シンボル分遅い時刻ｔ＋１で１０進数の
「４」を連続して復調する場合を例にして具体的に説明
する。１０進数の「３」がＳＴＡＴＥ１で変調したもの
であると仮定すると、時刻ｔで「３」のコード・ワード
を示すチャネル・ビットのパターン「００１０００００
０１００１０００」が現れる。しかし、このチャネル・
ビットのパターンがデータ・コード「３」を示すもので
あることはこの時点ではわからない。なぜなら、同一コ
ード・ワードがステート１の１０進数「７」にも現れる
からである。続いて現れる１０進数「４」に対応するチ
ャネル・ビットのパターンは上述したようにＳＴＡＴＥ
２またはＳＴＡＴＥ３のいずれかに含まれるコード・ワ
ードである。時刻ｔ＋１で復調する１０進数「４」に対
応するチャネル・ビットのパターンの第１５番目のビッ
トと第３番目のビットの値を調べてその論理和の論理否
定が「１」ならば、そのチャネル・ビットのパターンは
ＳＴＡＴＥ２に含まれるパターンであり、時刻ｔのデー
タ・ビットは１０進数「３」に対応するものであること
がわかる。論理和の論理否定が「０」ならばそのチャネ
ル・ビットのパターンはＳＴＡＴＥ３に含まれるパター
ンであり、時刻ｔのデータ・ビットは１０進数で「７」
であることがわかる。最後のチャネル・ビットについて
はリード・アウト領域から再生したチャネル・ビットの
パターンを利用してＮＥＸＴ ＳＴＡＴＥを得ることが
できる。
数の「３」、１シンボル分遅い時刻ｔ＋１で１０進数の
「４」を連続して復調する場合を例にして具体的に説明
する。１０進数の「３」がＳＴＡＴＥ１で変調したもの
であると仮定すると、時刻ｔで「３」のコード・ワード
を示すチャネル・ビットのパターン「００１０００００
０１００１０００」が現れる。しかし、このチャネル・
ビットのパターンがデータ・コード「３」を示すもので
あることはこの時点ではわからない。なぜなら、同一コ
ード・ワードがステート１の１０進数「７」にも現れる
からである。続いて現れる１０進数「４」に対応するチ
ャネル・ビットのパターンは上述したようにＳＴＡＴＥ
２またはＳＴＡＴＥ３のいずれかに含まれるコード・ワ
ードである。時刻ｔ＋１で復調する１０進数「４」に対
応するチャネル・ビットのパターンの第１５番目のビッ
トと第３番目のビットの値を調べてその論理和の論理否
定が「１」ならば、そのチャネル・ビットのパターンは
ＳＴＡＴＥ２に含まれるパターンであり、時刻ｔのデー
タ・ビットは１０進数「３」に対応するものであること
がわかる。論理和の論理否定が「０」ならばそのチャネ
ル・ビットのパターンはＳＴＡＴＥ３に含まれるパター
ンであり、時刻ｔのデータ・ビットは１０進数で「７」
であることがわかる。最後のチャネル・ビットについて
はリード・アウト領域から再生したチャネル・ビットの
パターンを利用してＮＥＸＴ ＳＴＡＴＥを得ることが
できる。
【００１８】図５は、本発明による復調回路の実施例を
示す機能ブロック図である。復調部はＲＦアナログ信号
を受け取るリード・チャネル５０、リード・チャネル５
０に接続されたマーク検出部５１、マーク検出部にライ
ン５８および１７ビットのデータ・バス５９で接続され
たビット演算前処理部５２、ビット演算前処理部に１７
ビットのデータ・バス６０で接続されたビット演算部５
３、ビット演算部に１１ビットのデータ・バス６１で接
続されたデータ変換部５４ならびにマーク検出部５１、
ビット演算前処理部５２およびビット演算部５３に接続
されたメディア情報レジスタ部５５からなる。上記各構
成要素は１個のＬＳＩに一体で形成したり、分割したＩ
Ｃを組み合わせたりさらに他の回路部分を含むＬＳＩと
統合した大規模なＬＳＩとして製作できる。リード・チ
ャネル５０はＰＬＬ機構を備えＲＦプリ・アンプから送
られたＲＦアナログ信号を２値化するとともに、ＲＦア
ナログ信号から復調回路で使用するクロックを再生す
る。マーク検出部５１は、ＣＤまたはＤＶＤのビット・
ストリームの中から同期ビットを検出したのち、メディ
アのビット・ストリームの構成に従ったパターンでこれ
に続くチャネル・ビットから１４または１６ビット毎に
シンボルの境界位置を抽出し境界信号をライン５８を通
じてビット演算前処理部５２に送り出す。また、同期ビ
ットに欠損やノイズが混入して同期ビットを検出できな
かった場合にはこれを補正し、チャネル・ビットにエラ
ーが生じても同期ビットと混同しないような防護措置を
おこなう。さらにシフト・レジスタが直列のチャネル・
ビットのストリームを並列のチャネル・ビットに変換し
データ・バス５９を通じて連続的にビット演算前処理部
５２に送り出す。
示す機能ブロック図である。復調部はＲＦアナログ信号
を受け取るリード・チャネル５０、リード・チャネル５
０に接続されたマーク検出部５１、マーク検出部にライ
ン５８および１７ビットのデータ・バス５９で接続され
たビット演算前処理部５２、ビット演算前処理部に１７
ビットのデータ・バス６０で接続されたビット演算部５
３、ビット演算部に１１ビットのデータ・バス６１で接
続されたデータ変換部５４ならびにマーク検出部５１、
ビット演算前処理部５２およびビット演算部５３に接続
されたメディア情報レジスタ部５５からなる。上記各構
成要素は１個のＬＳＩに一体で形成したり、分割したＩ
Ｃを組み合わせたりさらに他の回路部分を含むＬＳＩと
統合した大規模なＬＳＩとして製作できる。リード・チ
ャネル５０はＰＬＬ機構を備えＲＦプリ・アンプから送
られたＲＦアナログ信号を２値化するとともに、ＲＦア
ナログ信号から復調回路で使用するクロックを再生す
る。マーク検出部５１は、ＣＤまたはＤＶＤのビット・
ストリームの中から同期ビットを検出したのち、メディ
アのビット・ストリームの構成に従ったパターンでこれ
に続くチャネル・ビットから１４または１６ビット毎に
シンボルの境界位置を抽出し境界信号をライン５８を通
じてビット演算前処理部５２に送り出す。また、同期ビ
ットに欠損やノイズが混入して同期ビットを検出できな
かった場合にはこれを補正し、チャネル・ビットにエラ
ーが生じても同期ビットと混同しないような防護措置を
おこなう。さらにシフト・レジスタが直列のチャネル・
ビットのストリームを並列のチャネル・ビットに変換し
データ・バス５９を通じて連続的にビット演算前処理部
５２に送り出す。
【００１９】ビット演算前処理部５２は、メディアがＤ
ＶＤである場合にチャネル・ビットからＮＥＸＴ ＳＴ
ＡＴＥを計算しＮＥＸＴフラグ・ビットの論理定数を決
定する。さらに連続的に送られてきた並列チャネル・ビ
ットをライン５８のシンボル境界信号により１６ビット
のシンボル毎に区分し、データ・バス６０を通じてビッ
ト演算部５３に送り出す。メディアがＣＤの場合には１
７桁のチャネル・ビットから３桁のマージン・ビットを
捨てて、シンボル境界信号により１４ビットのシンボル
毎に区分し、データ・バス６０を通じてビット演算部５
３に送り出す。
ＶＤである場合にチャネル・ビットからＮＥＸＴ ＳＴ
ＡＴＥを計算しＮＥＸＴフラグ・ビットの論理定数を決
定する。さらに連続的に送られてきた並列チャネル・ビ
ットをライン５８のシンボル境界信号により１６ビット
のシンボル毎に区分し、データ・バス６０を通じてビッ
ト演算部５３に送り出す。メディアがＣＤの場合には１
７桁のチャネル・ビットから３桁のマージン・ビットを
捨てて、シンボル境界信号により１４ビットのシンボル
毎に区分し、データ・バス６０を通じてビット演算部５
３に送り出す。
【００２０】ビット演算部５３は、ビット演算前処理部
５２からシンボル毎に分離された並列のチャネル・ビッ
トを受取り、後述する所定のビット演算を行って変換し
たアドレス・ビットを生成する。データ変換部５４はＲ
ＯＭとメモリ・コントローラを含む。ＲＯＭは、８／１
６変調の変換テーブルに含まれるチャネル・ビットのパ
ターンに対応する複数の第１のアドレス・パターンと、
ＥＦＭ変調の変換テーブルに含まれるチャネル・ビット
のパターンに対応する複数の第２のアドレス・パターン
とをそれぞれ各データ・ビットのパターンに関連付けて
作成している。複数の第１および第２のアドレス・パタ
ーンを指定するのに必要なビット数は、前述のビット演
算部５３で変換されたアドレス・ビットのビット数に一
致する。さらに本実施例の複数の第２のアドレス・パタ
ーンは複数の第１のアドレス・パターンの不連続領域に
割り当てているので、ＲＯＭのアドレス空間は第１のア
ドレス・パターンを表示するのに必要な範囲以内にする
ことができる。ＲＯＭのデータ構造は後で詳細に説明す
る。メモリ・コントローラはアドレス・ビットでＲＯＭ
を参照してメモリからデータ・ビットのパターンを読み
出すためにメモリの読み出し動作を制御する。８ビット
のデータ・バス６２は、出力されたデータ・ビットのパ
ターンを次工程に送る。メディア情報レジスタ部５５は
マーク検出部５１、ビット演算前処理部５２およびビッ
ト演算部５３に対して変調にかかっているメディアがＣ
ＤであるかＤＶＤであるかの情報を提供し、ＣＤまたは
ＤＶＤで異なる処理をする必要がある構成部分を適切に
動作させる。。
５２からシンボル毎に分離された並列のチャネル・ビッ
トを受取り、後述する所定のビット演算を行って変換し
たアドレス・ビットを生成する。データ変換部５４はＲ
ＯＭとメモリ・コントローラを含む。ＲＯＭは、８／１
６変調の変換テーブルに含まれるチャネル・ビットのパ
ターンに対応する複数の第１のアドレス・パターンと、
ＥＦＭ変調の変換テーブルに含まれるチャネル・ビット
のパターンに対応する複数の第２のアドレス・パターン
とをそれぞれ各データ・ビットのパターンに関連付けて
作成している。複数の第１および第２のアドレス・パタ
ーンを指定するのに必要なビット数は、前述のビット演
算部５３で変換されたアドレス・ビットのビット数に一
致する。さらに本実施例の複数の第２のアドレス・パタ
ーンは複数の第１のアドレス・パターンの不連続領域に
割り当てているので、ＲＯＭのアドレス空間は第１のア
ドレス・パターンを表示するのに必要な範囲以内にする
ことができる。ＲＯＭのデータ構造は後で詳細に説明す
る。メモリ・コントローラはアドレス・ビットでＲＯＭ
を参照してメモリからデータ・ビットのパターンを読み
出すためにメモリの読み出し動作を制御する。８ビット
のデータ・バス６２は、出力されたデータ・ビットのパ
ターンを次工程に送る。メディア情報レジスタ部５５は
マーク検出部５１、ビット演算前処理部５２およびビッ
ト演算部５３に対して変調にかかっているメディアがＣ
ＤであるかＤＶＤであるかの情報を提供し、ＣＤまたは
ＤＶＤで異なる処理をする必要がある構成部分を適切に
動作させる。。
【００２１】図６は本発明の復調方法の実施例を示すフ
ローチャートである。ブロック１００ではＣＤまたはＤ
ＶＤのいずれかのチャネル・ビットのストリームが復調
工程に連続的に入ってくる。図７に両ビット・ストリー
ムの構造を示す。図７（ａ）はＥＦＭ変調方式で採用し
ている１フレーム分のフレーム・ビット構造を示し、図
７（ｂ）は８／１６変調方式の１フレーム分のフレーム
・ビット構造を示す。ＥＦＭ変調のフレーム・ビット構
造では、情報ビットおよび誤り訂正用ビットを８ビット
毎のシンボルに分けて各シンボルを１４桁のチャネル・
ビットに変換し、接続用として３ビットのマージン・ビ
ットを各シンボル間に付加している。さらにチャネル・
ビットと重複しないビット・パターンからなる２４ビッ
トのフレーム同期ビットを先頭に含んでいる。８／１６
変調のフレーム・ビット構造では、３２ビットのフレー
ム同期ビットの後に１シンボルが１６ビットのチャネル
・ビットが連続して９１シンボル続く。いずれの場合も
同期ビットはデータ欠損（ドロップ・アウト）や時間軸
のゆれ（ジッタ）により再生情報にずれが生じたときに
フレーム単位でビット同期をかけて、永久にずれが継続
するのを防ぐために使用する。しかし本発明はこれらの
フレーム・ビット構造への適用に限定されるものではな
く、１６ビットまたは１４ビットのシンボルを備える他
のフレーム・ビット構造にも適用できる。
ローチャートである。ブロック１００ではＣＤまたはＤ
ＶＤのいずれかのチャネル・ビットのストリームが復調
工程に連続的に入ってくる。図７に両ビット・ストリー
ムの構造を示す。図７（ａ）はＥＦＭ変調方式で採用し
ている１フレーム分のフレーム・ビット構造を示し、図
７（ｂ）は８／１６変調方式の１フレーム分のフレーム
・ビット構造を示す。ＥＦＭ変調のフレーム・ビット構
造では、情報ビットおよび誤り訂正用ビットを８ビット
毎のシンボルに分けて各シンボルを１４桁のチャネル・
ビットに変換し、接続用として３ビットのマージン・ビ
ットを各シンボル間に付加している。さらにチャネル・
ビットと重複しないビット・パターンからなる２４ビッ
トのフレーム同期ビットを先頭に含んでいる。８／１６
変調のフレーム・ビット構造では、３２ビットのフレー
ム同期ビットの後に１シンボルが１６ビットのチャネル
・ビットが連続して９１シンボル続く。いずれの場合も
同期ビットはデータ欠損（ドロップ・アウト）や時間軸
のゆれ（ジッタ）により再生情報にずれが生じたときに
フレーム単位でビット同期をかけて、永久にずれが継続
するのを防ぐために使用する。しかし本発明はこれらの
フレーム・ビット構造への適用に限定されるものではな
く、１６ビットまたは１４ビットのシンボルを備える他
のフレーム・ビット構造にも適用できる。
【００２２】ブロック１０１では、再生する光ディスク
がＣＤまたはＤＶＤのいずれであるかを識別する。メデ
ィアの識別方法は周知の方法を採用することができる。
図７で説明したように８／１６変調とＥＦＭ変調ではフ
レーム・ビットの構造および変調したチャネル・ビット
のパターンが異なるので、以降のブロックには、８／１
６変調のチャネル・ビットとＥＦＭ変調のチャネル・ビ
ットを別々に処理する工程を含む。ブロック１１１ない
しブロック１１５は、メディアがＤＶＤの場合に１シン
ボルが１６ビットからなる８／１６変調のチャネル・ビ
ットのパターンを１０ビットのパターンに変換し、これ
にＮＥＸＴフラグの１ビット加えて１１ビットのアドレ
ス・ビットのパターンを生成する。ブロック１２１ない
しブロック１２４では、メディアがＣＤの場合に１シン
ボルが１４ビットからなるＥＦＭ変調のチャネル・ビッ
トのパターンを１１ビットのパターンに変換し１１ビッ
トのアドレス・ビットのパターンを生成する。ブロック
１０２は、８／１６変調およびＥＦＭ変調されたチャネ
ル・ビットのパターンのいずれの復調にも適用できる復
調参照テーブルを用いて、アドレス・ビットのパターン
から変調前のデータ・ビットのパターンへの変換を行
う。ブロック１０３では、復調されたデータ・ビットの
パターンを次工程に送る。
がＣＤまたはＤＶＤのいずれであるかを識別する。メデ
ィアの識別方法は周知の方法を採用することができる。
図７で説明したように８／１６変調とＥＦＭ変調ではフ
レーム・ビットの構造および変調したチャネル・ビット
のパターンが異なるので、以降のブロックには、８／１
６変調のチャネル・ビットとＥＦＭ変調のチャネル・ビ
ットを別々に処理する工程を含む。ブロック１１１ない
しブロック１１５は、メディアがＤＶＤの場合に１シン
ボルが１６ビットからなる８／１６変調のチャネル・ビ
ットのパターンを１０ビットのパターンに変換し、これ
にＮＥＸＴフラグの１ビット加えて１１ビットのアドレ
ス・ビットのパターンを生成する。ブロック１２１ない
しブロック１２４では、メディアがＣＤの場合に１シン
ボルが１４ビットからなるＥＦＭ変調のチャネル・ビッ
トのパターンを１１ビットのパターンに変換し１１ビッ
トのアドレス・ビットのパターンを生成する。ブロック
１０２は、８／１６変調およびＥＦＭ変調されたチャネ
ル・ビットのパターンのいずれの復調にも適用できる復
調参照テーブルを用いて、アドレス・ビットのパターン
から変調前のデータ・ビットのパターンへの変換を行
う。ブロック１０３では、復調されたデータ・ビットの
パターンを次工程に送る。
【００２３】つぎに、各ブロックを詳細に説明する。ブ
ロック１１１は、図７（ｂ）に示したフレーム・ビット
構造の８／１６変調のチャネル・ビット・ストリームが
フレーム同期ビットを先頭にして入ってきたとき、まず
フレーム同期ビットを検出しフレームの開始と、この後
に８／１６変調のフレーム・ビット構造に従うチャネル
・ビットが続くことを認識する。次にブロック１１２で
は、チャネル・ビット・ストリームの中から１６ビット
毎のシンボル境界信号を生成する。ブロック１１３で
は、チャネル・ビット・ストリームをシンボル境界信号
に従って、１６ビット毎のシンボルに連続的に区分す
る。ブロック１１４では、１６ビットのシンボルのうち
第３番目のビットと第１５番目のビットの論理和を計算
しさらにその論理否定をとりＮＥＸＴフラグを生成す
る。すなわち、時刻ｔ＋１のときのＮＥＸＴフラグが
「１」を示せば、１シンボル分早い時刻ｔのときの図３
のコード・ワードはＮＥＸＴ ＳＴＡＴＥが「２」を示
すコード・ワードであることがわかることになる。
ロック１１１は、図７（ｂ）に示したフレーム・ビット
構造の８／１６変調のチャネル・ビット・ストリームが
フレーム同期ビットを先頭にして入ってきたとき、まず
フレーム同期ビットを検出しフレームの開始と、この後
に８／１６変調のフレーム・ビット構造に従うチャネル
・ビットが続くことを認識する。次にブロック１１２で
は、チャネル・ビット・ストリームの中から１６ビット
毎のシンボル境界信号を生成する。ブロック１１３で
は、チャネル・ビット・ストリームをシンボル境界信号
に従って、１６ビット毎のシンボルに連続的に区分す
る。ブロック１１４では、１６ビットのシンボルのうち
第３番目のビットと第１５番目のビットの論理和を計算
しさらにその論理否定をとりＮＥＸＴフラグを生成す
る。すなわち、時刻ｔ＋１のときのＮＥＸＴフラグが
「１」を示せば、１シンボル分早い時刻ｔのときの図３
のコード・ワードはＮＥＸＴ ＳＴＡＴＥが「２」を示
すコード・ワードであることがわかることになる。
【００２４】ブロック１１５は、１６ビット毎のチャネ
ル・ビットを１０ビットに変換し、さらにＮＥＸＴフラ
グ・ビットを加えて１１ビットのアドレス・ビットを生
成する演算を行う。図８はブロック１１５の詳細のフロ
ーチャートを表す。ブロック１１５のビット演算の説明
をする前に、本発明の実施例による１６桁のビットを１
０桁のビットに変換する基本演算式について説明する。
上述したように８／１６変調のコード・ワードは１，３
７２とおりで、１１ビットを使用すれば２，０４８とお
りの情報を表示できるので、ＮＥＸＴフラグ・ビットの
１ビットはそのままアドレス・ビットに残すものとし
て、残りの１６ビットを１０ビットに変換しかつ最も圧
縮効率のよい方法を考える。１６ビット以内の任意のビ
ット数をとりあげ、そのビット数がＲＬＬ（２，１０）
のもとで存在するパターンの数を数えて、そのパターン
数に必要なビットのビット数を計算した。すべての場合
について計算してみると最も圧縮効率のよいケースは８
ビットを５ビットに変換することであることがわかっ
た。
ル・ビットを１０ビットに変換し、さらにＮＥＸＴフラ
グ・ビットを加えて１１ビットのアドレス・ビットを生
成する演算を行う。図８はブロック１１５の詳細のフロ
ーチャートを表す。ブロック１１５のビット演算の説明
をする前に、本発明の実施例による１６桁のビットを１
０桁のビットに変換する基本演算式について説明する。
上述したように８／１６変調のコード・ワードは１，３
７２とおりで、１１ビットを使用すれば２，０４８とお
りの情報を表示できるので、ＮＥＸＴフラグ・ビットの
１ビットはそのままアドレス・ビットに残すものとし
て、残りの１６ビットを１０ビットに変換しかつ最も圧
縮効率のよい方法を考える。１６ビット以内の任意のビ
ット数をとりあげ、そのビット数がＲＬＬ（２，１０）
のもとで存在するパターンの数を数えて、そのパターン
数に必要なビットのビット数を計算した。すべての場合
について計算してみると最も圧縮効率のよいケースは８
ビットを５ビットに変換することであることがわかっ
た。
【００２５】変換の対象にするチャネル・ビットのビッ
ト数を８ビットにすると１シンボルの１６ビットを上位
と下位の各８ビットずつに分けて同じ系統で処理でき
る。上位、下位の各８ビットが表示するパターンはそれ
ぞれ８／１６変調のＲＬＬ規約で最低のラン・レングス
が２となり、ビット１と１の間には０が必ず最低２つ入
るようなパターンを示す。なお、８ビットでは最大ラン
・レングスの値はパターンを規制しない。ラン・レング
スが２以上の８ビットのパターンは、図９に示すように
２８とおりある。図９の変換前の８ビットは、１と１の
間に０が入る場合はいずれも最低０を２つ含む「１００
０００００」から「００１００１００」までの２８とお
りのパターンを示している。
ト数を８ビットにすると１シンボルの１６ビットを上位
と下位の各８ビットずつに分けて同じ系統で処理でき
る。上位、下位の各８ビットが表示するパターンはそれ
ぞれ８／１６変調のＲＬＬ規約で最低のラン・レングス
が２となり、ビット１と１の間には０が必ず最低２つ入
るようなパターンを示す。なお、８ビットでは最大ラン
・レングスの値はパターンを規制しない。ラン・レング
スが２以上の８ビットのパターンは、図９に示すように
２８とおりある。図９の変換前の８ビットは、１と１の
間に０が入る場合はいずれも最低０を２つ含む「１００
０００００」から「００１００１００」までの２８とお
りのパターンを示している。
【００２６】次に図９に示した２８とおりの８ビットの
パターンを解析し、５ビットのパターンに対応させて変
換するための基本演算式を次のとおり求めた。 B5(4) = ！(B8(6)｜B8(7)) （１） B5(3,2,1,0) = (0001b ＆ B8(0)）＋ (0010b ＆ B8(1)）＋ (0011b ＆ B8(2)）＋ （２） (0100b ＆ B8(3)）＋ (0110b ＆ B8(4)) ＋ (1001b ＆ (B8(5)｜B8(6))) 上記基本演算式（２）には２進数の論理演算と算術演算
を含んでいる。Ｂ８（ｎ）は、変換前の８ビットのうち
最下位ビットからｎ番目に位置するビットの論理変数
（１または０のいずれかの値をとる。）を意味する。同
様にＢ５（ｍ）は、変換後の５ビットのうち最下位ビッ
トからｍ番目に位置するビットの論理変数を意味する。
「｜」論理和を表し、「＆」は論理積を表し、「！」は
論理否定を表す論理演算記号である。「＋」は加法を表
す算術演算記号である。０または１の４桁の数字は論理
オペランドで右端に表示した「ｂ」は、オペランドが２
進表示であることを表す。
パターンを解析し、５ビットのパターンに対応させて変
換するための基本演算式を次のとおり求めた。 B5(4) = ！(B8(6)｜B8(7)) （１） B5(3,2,1,0) = (0001b ＆ B8(0)）＋ (0010b ＆ B8(1)）＋ (0011b ＆ B8(2)）＋ （２） (0100b ＆ B8(3)）＋ (0110b ＆ B8(4)) ＋ (1001b ＆ (B8(5)｜B8(6))) 上記基本演算式（２）には２進数の論理演算と算術演算
を含んでいる。Ｂ８（ｎ）は、変換前の８ビットのうち
最下位ビットからｎ番目に位置するビットの論理変数
（１または０のいずれかの値をとる。）を意味する。同
様にＢ５（ｍ）は、変換後の５ビットのうち最下位ビッ
トからｍ番目に位置するビットの論理変数を意味する。
「｜」論理和を表し、「＆」は論理積を表し、「！」は
論理否定を表す論理演算記号である。「＋」は加法を表
す算術演算記号である。０または１の４桁の数字は論理
オペランドで右端に表示した「ｂ」は、オペランドが２
進表示であることを表す。
【００２７】８ビットを５ビットに変換させるために
は、式（１）および式（２）をプロセッサでプログラム
により直接計算させることができる。しかし、復調のた
めのビット処理は高速かつ連続的に行う必要があるの
で、プロセッサで行うよりも論理素子を組合せた布線論
理回路で直接ビット演算させるほうが好ましい。式
（２）の基本演算式からビット演算処理ができるよう
に、８ビットから５ビットに変換した各ビットの論理変
数を示す論理式を、図６のブロック１１５を詳細に示し
た図８の手順に従って説明する。まずブロック２００で
は１６ビットのチャネル・ビットを上位または下位につ
いてそれぞれ８ビットずつに分離する。上位８ビットに
対する演算はブロック２０１に移行し、下位８ビットに
対する演算はブロック２０２に移行する。ブロック２０
１および２０２では、上下各８ビットからそれぞれ上位
５ビットを表す論理変数Ｂ５Ｕ（４，３，２，１，０）
および下位５ビットを表す論理変数Ｂ５Ｌ（４，３，
２，１，０）を求めるビット演算Iを次の論理演算式で
実行する。 B5(0) = (B8(0) | B8(2)) XOR (B8(5) | B8(6)) C5(0) = (B8(0) | B8(2)) ＆ (B8(5) | B8(6)) B5(1) = (B8(2) | (B8(1) XOR B8(4))) XOR C5(0) （３） B5(2) = (B8(3) | (B8(4)) XOR ((B8(1) ＆ B8(4) | C5(0) ＆ B8(2))) B5(3) = (B8(5) | B8(6) | (B8(1) ＆ (B8(1) ＆ B8(4)) B5(4) = ！(B8(6) | B8(7)) ＸＯＲは排他的論理和を表す論理演算記号でその他の記
号は式（１）および式（２）で使用したものと同じ意味
である。式（３）に基づいて最低ラン・レングス２のも
とで８ビットのパターンがとり得る２８とおりのパター
ンに対し、５ビットの各パターンを割り付けることがで
きる。ブロック２０１で上位８ビットを変換して得た５
ビットのＢ５Ｕ（４、３、２、１、０）を生成し、ブロ
ック２０２で下位８ビットを変換して得た５ビットのＢ
５Ｌ（４、３、２、１、０）を生成する。図９は、論理
演算Iに従って２８とおりの８ビットのパターンを５ビ
ットのパターンに対応させる演算過程と演算結果を示す
図である。
は、式（１）および式（２）をプロセッサでプログラム
により直接計算させることができる。しかし、復調のた
めのビット処理は高速かつ連続的に行う必要があるの
で、プロセッサで行うよりも論理素子を組合せた布線論
理回路で直接ビット演算させるほうが好ましい。式
（２）の基本演算式からビット演算処理ができるよう
に、８ビットから５ビットに変換した各ビットの論理変
数を示す論理式を、図６のブロック１１５を詳細に示し
た図８の手順に従って説明する。まずブロック２００で
は１６ビットのチャネル・ビットを上位または下位につ
いてそれぞれ８ビットずつに分離する。上位８ビットに
対する演算はブロック２０１に移行し、下位８ビットに
対する演算はブロック２０２に移行する。ブロック２０
１および２０２では、上下各８ビットからそれぞれ上位
５ビットを表す論理変数Ｂ５Ｕ（４，３，２，１，０）
および下位５ビットを表す論理変数Ｂ５Ｌ（４，３，
２，１，０）を求めるビット演算Iを次の論理演算式で
実行する。 B5(0) = (B8(0) | B8(2)) XOR (B8(5) | B8(6)) C5(0) = (B8(0) | B8(2)) ＆ (B8(5) | B8(6)) B5(1) = (B8(2) | (B8(1) XOR B8(4))) XOR C5(0) （３） B5(2) = (B8(3) | (B8(4)) XOR ((B8(1) ＆ B8(4) | C5(0) ＆ B8(2))) B5(3) = (B8(5) | B8(6) | (B8(1) ＆ (B8(1) ＆ B8(4)) B5(4) = ！(B8(6) | B8(7)) ＸＯＲは排他的論理和を表す論理演算記号でその他の記
号は式（１）および式（２）で使用したものと同じ意味
である。式（３）に基づいて最低ラン・レングス２のも
とで８ビットのパターンがとり得る２８とおりのパター
ンに対し、５ビットの各パターンを割り付けることがで
きる。ブロック２０１で上位８ビットを変換して得た５
ビットのＢ５Ｕ（４、３、２、１、０）を生成し、ブロ
ック２０２で下位８ビットを変換して得た５ビットのＢ
５Ｌ（４、３、２、１、０）を生成する。図９は、論理
演算Iに従って２８とおりの８ビットのパターンを５ビ
ットのパターンに対応させる演算過程と演算結果を示す
図である。
【００２８】本実施例では、ＮＥＸＴフラグ・ビットの
値を条件にして下位８ビットから変換した５ビットをさ
らに４ビットに変換し、上位５ビットおよびＮＥＸＴフ
ラグ・ビットと合わせて１０ビットのアドレス・ビット
を生成する。図８のフローチャートにもどってこれを説
明する。ブロック２０３および２０４では、図６のブロ
ック１１３で生成したＮＥＸＴフラグ・ビットが１か０
かを判断する。ここでアドレス・ビットＡ（ｙ）は１１
桁であるが、最上位ビットにはＮＥＸＴフラグ・ビット
を割り当て、Ａ（９）〜Ａ（０）の１０ビットに１６ビ
ットのチャネル・ビットを変換して求めた１０ビットま
たは９ビットを割り当てる。上位８ビットに対しては、
ブロック２０３でＮＥＸＴフラグ・ビットが０の場合、
ブロック２０５で１０ビットのアドレス・ビットＡ
（ｙ）のうちＡ（９，８，７，６，５）に対して、上位
８ビットを変換して求めた５ビットＢ５Ｕ（４，３，
２，１，０）を割り当てる。ブロック２０３でＮＥＸＴ
フラグ・ビットが１の場合は、ブロック２０６でＡ
（ｙ）のうちＡ（８，７，６，５，４）に対して、上位
８ビットを変換して求めた５ビットＢ５Ｕ（４，３，
２，１，０）を割り当てる。ブロック２０３でＮＥＸＴ
フラグ・ビットが１の場合にＡ（９）へのビット割り当
てがないのは、以下に詳細に説明するように下位８ビッ
トを５ビットでなく４ビットに変換しているからであ
る。
値を条件にして下位８ビットから変換した５ビットをさ
らに４ビットに変換し、上位５ビットおよびＮＥＸＴフ
ラグ・ビットと合わせて１０ビットのアドレス・ビット
を生成する。図８のフローチャートにもどってこれを説
明する。ブロック２０３および２０４では、図６のブロ
ック１１３で生成したＮＥＸＴフラグ・ビットが１か０
かを判断する。ここでアドレス・ビットＡ（ｙ）は１１
桁であるが、最上位ビットにはＮＥＸＴフラグ・ビット
を割り当て、Ａ（９）〜Ａ（０）の１０ビットに１６ビ
ットのチャネル・ビットを変換して求めた１０ビットま
たは９ビットを割り当てる。上位８ビットに対しては、
ブロック２０３でＮＥＸＴフラグ・ビットが０の場合、
ブロック２０５で１０ビットのアドレス・ビットＡ
（ｙ）のうちＡ（９，８，７，６，５）に対して、上位
８ビットを変換して求めた５ビットＢ５Ｕ（４，３，
２，１，０）を割り当てる。ブロック２０３でＮＥＸＴ
フラグ・ビットが１の場合は、ブロック２０６でＡ
（ｙ）のうちＡ（８，７，６，５，４）に対して、上位
８ビットを変換して求めた５ビットＢ５Ｕ（４，３，
２，１，０）を割り当てる。ブロック２０３でＮＥＸＴ
フラグ・ビットが１の場合にＡ（９）へのビット割り当
てがないのは、以下に詳細に説明するように下位８ビッ
トを５ビットでなく４ビットに変換しているからであ
る。
【００２９】下位８ビットに対しては、ブロック２０４
でＮＥＸＴフラグ・ビットが０の場合は、ブロック２０
８でアドレス・ビットＡ（４，３，２，１，０）に対し
てＢ５Ｌ（４，３，２，１，０）を割り当てる。ブロッ
ク２０４で、ＮＥＸＴフラグ・ビットが１の場合は、ブ
ロック２０７で演算IIを実行して５ビットをさら４ビッ
トに変換する。ＮＥＸＴフラグ・ビットが１であること
は、そのコード・ワードはＳＴＡＴＥ２に含まれること
を示しており、図３においてＮＥＸＴ ＳＴＡＴＥが２
を示すすべてのコード・ワードの下位８桁を分析する
と、図１１に示す１０とおりのパターンしかないことが
わかる。たとえば、図３で１０進数「２」のデータ・コ
ードのＳＴＡＴＥ１に属するコード・ワードはＮＥＸＴ
ＳＴＡＴＥが２になり、その下位８ビットは「００１
０００００」である。演算Iによれば、図９に示したよ
うにこのパターンは８進の１９に対応し、５ビットのパ
ターンでは「１１００１」になり図１１に示す１０とお
りのひとつに該当する。従って、１０とおりのパターン
は４ビットあれば表示することができるので、本実施例
では簡単な方法としてＢ５Ｌ（２）を無視して、式
（４）で表すビット演算IIにより５ビットを４ビットに
変換し４ビットのＢ５Ｌ（４，３，１，０）を得る。５
ビットから４ビットへの変換方法はこの実施例に限るも
のではなく他の方法でもよい。 B5(0) = B4(0) B5(1) = B4(1) B5(3) = B4(2) （４） B5(4) = B4(3)
でＮＥＸＴフラグ・ビットが０の場合は、ブロック２０
８でアドレス・ビットＡ（４，３，２，１，０）に対し
てＢ５Ｌ（４，３，２，１，０）を割り当てる。ブロッ
ク２０４で、ＮＥＸＴフラグ・ビットが１の場合は、ブ
ロック２０７で演算IIを実行して５ビットをさら４ビッ
トに変換する。ＮＥＸＴフラグ・ビットが１であること
は、そのコード・ワードはＳＴＡＴＥ２に含まれること
を示しており、図３においてＮＥＸＴ ＳＴＡＴＥが２
を示すすべてのコード・ワードの下位８桁を分析する
と、図１１に示す１０とおりのパターンしかないことが
わかる。たとえば、図３で１０進数「２」のデータ・コ
ードのＳＴＡＴＥ１に属するコード・ワードはＮＥＸＴ
ＳＴＡＴＥが２になり、その下位８ビットは「００１
０００００」である。演算Iによれば、図９に示したよ
うにこのパターンは８進の１９に対応し、５ビットのパ
ターンでは「１１００１」になり図１１に示す１０とお
りのひとつに該当する。従って、１０とおりのパターン
は４ビットあれば表示することができるので、本実施例
では簡単な方法としてＢ５Ｌ（２）を無視して、式
（４）で表すビット演算IIにより５ビットを４ビットに
変換し４ビットのＢ５Ｌ（４，３，１，０）を得る。５
ビットから４ビットへの変換方法はこの実施例に限るも
のではなく他の方法でもよい。 B5(0) = B4(0) B5(1) = B4(1) B5(3) = B4(2) （４） B5(4) = B4(3)
【００３０】ブロック２０９では、アドレス・ビットＡ
（３，２，１，０）に対して、Ｂ５Ｌ（４，３，１，
０）の各ビットを割り当てる。続いてブロック２１０で
は、再びＮＥＸＴフラグ・ビットの値を評価し、０のと
きはブロック２１１に移行しブロック２０５で生成した
Ａ（９，８，７，６，５）とブロック２０８で生成した
Ａ（４，３，２，１，０）を結合する。ＮＥＸＴフラグ
・ビットの値が１のときは、ブロック２１２に移行しブ
ロック２０６で生成したＡ（８，７，６，５，４）とブ
ロック２０９で生成したＡ（３，２，１，０）を結合す
る。従って、ＮＥＸＴフラグ・ビットが０のときは、チ
ャネル・ビットを１６ビットから１０ビットに変換でき
たことになり、ＮＥＸＴフラグ・ビットが１のときはチ
ャネル・ビットを９ビットに変換できたことになる。ブ
ロック２１３で１ビットのＮＥＸＴフラグ・ビットをＡ
（ａ）に割り当てて最終的に１１ビットまたは１０ビッ
トのアドレス・ビットを生成する。
（３，２，１，０）に対して、Ｂ５Ｌ（４，３，１，
０）の各ビットを割り当てる。続いてブロック２１０で
は、再びＮＥＸＴフラグ・ビットの値を評価し、０のと
きはブロック２１１に移行しブロック２０５で生成した
Ａ（９，８，７，６，５）とブロック２０８で生成した
Ａ（４，３，２，１，０）を結合する。ＮＥＸＴフラグ
・ビットの値が１のときは、ブロック２１２に移行しブ
ロック２０６で生成したＡ（８，７，６，５，４）とブ
ロック２０９で生成したＡ（３，２，１，０）を結合す
る。従って、ＮＥＸＴフラグ・ビットが０のときは、チ
ャネル・ビットを１６ビットから１０ビットに変換でき
たことになり、ＮＥＸＴフラグ・ビットが１のときはチ
ャネル・ビットを９ビットに変換できたことになる。ブ
ロック２１３で１ビットのＮＥＸＴフラグ・ビットをＡ
（ａ）に割り当てて最終的に１１ビットまたは１０ビッ
トのアドレス・ビットを生成する。
【００３１】上記ビット演算の結果を図３を参照して説
明すると、ＮＥＸＴフラグ・ビットが０の場合は、図３
に示すＮＥＸＴ ＳＴＡＴＥが２を示すコード・ワード
以外のコード・ワードを１６ビットから１０ビットに変
換したことになる。さらにＮＥＸＴフラグ・ビットが１
の場合は、ＮＥＸＴ ＳＴＡＴＥが２を示すコード・ワ
ードを１６ビットから９ビットに変換したことになる。
ビット演算Iまでを実行して１６ビットのチャネル・ビ
ットを１１ビットのアドレス・ビットまで変換したこと
により、演算回路内でのデータ・バスの縮小を図ること
ができた。この１１ビットのアドレス・ビットは、８／
１６復調の参照テーブル用のアドレス指定に使用するこ
とができる。以上の演算により実行したビット変換の概
念を図１０に示す。
明すると、ＮＥＸＴフラグ・ビットが０の場合は、図３
に示すＮＥＸＴ ＳＴＡＴＥが２を示すコード・ワード
以外のコード・ワードを１６ビットから１０ビットに変
換したことになる。さらにＮＥＸＴフラグ・ビットが１
の場合は、ＮＥＸＴ ＳＴＡＴＥが２を示すコード・ワ
ードを１６ビットから９ビットに変換したことになる。
ビット演算Iまでを実行して１６ビットのチャネル・ビ
ットを１１ビットのアドレス・ビットまで変換したこと
により、演算回路内でのデータ・バスの縮小を図ること
ができた。この１１ビットのアドレス・ビットは、８／
１６復調の参照テーブル用のアドレス指定に使用するこ
とができる。以上の演算により実行したビット変換の概
念を図１０に示す。
【００３２】ふたたび図６に戻ってブロック１２１ない
し１２４のＥＦＭチャネル・ビットの処理手順を説明す
る。ブロック１２１は、図７（ａ）に示したフレーム・
ビット構造のチャネル・ビット・ストリームがフレーム
同期ビットを先頭にして入ってきたとき、まずフレーム
同期ビットを検出しフレームの開始と図７（ａ）に示す
順番でマージン・ビット、チャネル・ビットおよびパリ
ティ・ビットが続いて入ってくることを認識する。ブロ
ック１２２では、マージン・ビットの３ビットを捨てて
１４ビット毎のシンボル境界信号を生成する。次にブロ
ック１２３ではチャネル・ビット・ストリームをシンボ
ル境界信号に従って、１４ビット毎のシンボルに連続的
に区分する。ＥＦＭ変調の場合はブロック１１４のよう
なＮＥＸＴフラグ・ビットは生成しない。
し１２４のＥＦＭチャネル・ビットの処理手順を説明す
る。ブロック１２１は、図７（ａ）に示したフレーム・
ビット構造のチャネル・ビット・ストリームがフレーム
同期ビットを先頭にして入ってきたとき、まずフレーム
同期ビットを検出しフレームの開始と図７（ａ）に示す
順番でマージン・ビット、チャネル・ビットおよびパリ
ティ・ビットが続いて入ってくることを認識する。ブロ
ック１２２では、マージン・ビットの３ビットを捨てて
１４ビット毎のシンボル境界信号を生成する。次にブロ
ック１２３ではチャネル・ビット・ストリームをシンボ
ル境界信号に従って、１４ビット毎のシンボルに連続的
に区分する。ＥＦＭ変調の場合はブロック１１４のよう
なＮＥＸＴフラグ・ビットは生成しない。
【００３３】次にブロック１２４に移行し、１４ビット
毎のチャネル・ビットを１０ビットに変換し、さらに演
算過程で得られるＮＥＸＴフラグ・ビットに擬制した１
ビットを加えて１１ビットのアドレス・ビットに変換す
る演算を行う。ブロック１２４の演算を図１２を参照し
て詳細に説明する。ここで１４ビットのチャネル・ビッ
トを１１ビットに変換するときの着眼点は、図８で説明
した方法で８／１６変調のチャネル・ビットを変換して
得たアドレス・ビットのパターンの不連続領域のパター
ンを表示するように変換することである。
毎のチャネル・ビットを１０ビットに変換し、さらに演
算過程で得られるＮＥＸＴフラグ・ビットに擬制した１
ビットを加えて１１ビットのアドレス・ビットに変換す
る演算を行う。ブロック１２４の演算を図１２を参照し
て詳細に説明する。ここで１４ビットのチャネル・ビッ
トを１１ビットに変換するときの着眼点は、図８で説明
した方法で８／１６変調のチャネル・ビットを変換して
得たアドレス・ビットのパターンの不連続領域のパター
ンを表示するように変換することである。
【００３４】ブロック３００では、１４ビットのチャネ
ル・ビットを上位８ビットおよび下位６ビットに分離す
る。上位８ビットに対する演算は３０１に移行し、下位
６ビットに対する演算は３０２に移行する。ブロック３
０１では、上位８ビットに８／１６変調の信号処理で説
明したビット演算Iを実行して５ビットのＢ５'（４，
３，２，１，０）を得てブロック３０６、３１１および
３１２に移行する。ブロック３０２では、下位６ビット
を４ビットに変換してＢ４（３、２、１、０）を得るた
めにビット演算IIIを実行する。ビット演算IIIは６ビッ
トを３ビットずつに分け、各々について３ビットから２
ビットへの変換を行い、変換された各２ビットを結合し
て４ビットを生成する。ビット演算IIIは、６ビットの
うち最下位のビットから第３番目のビットまでの３ビッ
トのストリームと第４番目のビットから第６番目のビッ
トまでの３ビットのストリームを抽出したとき最低ラン
・レングスが２のもとでは、各３ビット列は次の４とお
りのパターンしかないことに着眼して導いた。 ３ビット・パターン 変換後の２ビット 000 00b 001 01b 010 10b （５） 100 11b
ル・ビットを上位８ビットおよび下位６ビットに分離す
る。上位８ビットに対する演算は３０１に移行し、下位
６ビットに対する演算は３０２に移行する。ブロック３
０１では、上位８ビットに８／１６変調の信号処理で説
明したビット演算Iを実行して５ビットのＢ５'（４，
３，２，１，０）を得てブロック３０６、３１１および
３１２に移行する。ブロック３０２では、下位６ビット
を４ビットに変換してＢ４（３、２、１、０）を得るた
めにビット演算IIIを実行する。ビット演算IIIは６ビッ
トを３ビットずつに分け、各々について３ビットから２
ビットへの変換を行い、変換された各２ビットを結合し
て４ビットを生成する。ビット演算IIIは、６ビットの
うち最下位のビットから第３番目のビットまでの３ビッ
トのストリームと第４番目のビットから第６番目のビッ
トまでの３ビットのストリームを抽出したとき最低ラン
・レングスが２のもとでは、各３ビット列は次の４とお
りのパターンしかないことに着眼して導いた。 ３ビット・パターン 変換後の２ビット 000 00b 001 01b 010 10b （５） 100 11b
【００３５】ブロック３０３では、ビット演算IIIで得
た４ビットのうち第３番目のビットＢ４（２）が１か０
のいずれであるかを判断する。Ｂ４（２）の値は、以後
の処理において８／１６変調のＮＥＸＴフラグ・ビット
に相当する値として使用する。Ｂ４（２）＝０のときは
ブロック３０４において、式（６）で示すビット演算IV
を実行してＢ４（２）を除いた残りの３ビットのＢ４
（３，１，０）から５ビットのＢ５''（４、３、２、
１、０）を得る。 B5''(0) = B4(0) | ！(B4(0) | B4(1)) B5''(1) = B4(1) | ！(B4(0) | B4(1)) B5''(2) = 1 （６） B5''(3) = 1 B5''(4) = B4(0) | B4(1)
た４ビットのうち第３番目のビットＢ４（２）が１か０
のいずれであるかを判断する。Ｂ４（２）の値は、以後
の処理において８／１６変調のＮＥＸＴフラグ・ビット
に相当する値として使用する。Ｂ４（２）＝０のときは
ブロック３０４において、式（６）で示すビット演算IV
を実行してＢ４（２）を除いた残りの３ビットのＢ４
（３，１，０）から５ビットのＢ５''（４、３、２、
１、０）を得る。 B5''(0) = B4(0) | ！(B4(0) | B4(1)) B5''(1) = B4(1) | ！(B4(0) | B4(1)) B5''(2) = 1 （６） B5''(3) = 1 B5''(4) = B4(0) | B4(1)
【００３６】続いて、ブロック３０６ではＢ４（３）が
１か０のいずれであるかを判断する。Ｂ４（３）＝１の
ときは、ブロック３０７およびブロック３０８でＢ５Ｕ
（４，３，２，１，０）およびＢ５Ｌ（４，３，２，
１，０）を式（７）で求め、それぞれ図８のブロック２
０５および２０８に移行し８／１６変調と同様にアドレ
ス・ビットを割り当てる。 B5U(4,3,2,1,0) = B5'(4,3,2,1,0) B5L(4,3,2,1,0) = B5''(4,3,2,1,0) （７）
１か０のいずれであるかを判断する。Ｂ４（３）＝１の
ときは、ブロック３０７およびブロック３０８でＢ５Ｕ
（４，３，２，１，０）およびＢ５Ｌ（４，３，２，
１，０）を式（７）で求め、それぞれ図８のブロック２
０５および２０８に移行し８／１６変調と同様にアドレ
ス・ビットを割り当てる。 B5U(4,3,2,1,0) = B5'(4,3,2,1,0) B5L(4,3,2,1,0) = B5''(4,3,2,1,0) （７）
【００３７】ブロック３０６でＢ４（３）＝０のとき
は、ブロック３０９およびブロック３１０でＢ５Ｕ
（４、３、２、１、０）およびＢ５Ｌ（４，３，２，
１，０）を式（８）で求め、それぞれ図８のブロック２
０５および２０８に移行し８／１６変調と同様にアドレ
ス・ビットを割り当てる。 B5U(4,3,2,1,0) = B5''(4,3,2,1,0) B5L(4,3,2,1,0) = B5'(4,3,2,1,0) （８）
は、ブロック３０９およびブロック３１０でＢ５Ｕ
（４、３、２、１、０）およびＢ５Ｌ（４，３，２，
１，０）を式（８）で求め、それぞれ図８のブロック２
０５および２０８に移行し８／１６変調と同様にアドレ
ス・ビットを割り当てる。 B5U(4,3,2,1,0) = B5''(4,3,2,1,0) B5L(4,3,2,1,0) = B5'(4,3,2,1,0) （８）
【００３８】ブロック３０３においてＢ４（２）＝１の
ときは、下位４ビットをさらに他の４ビットに変換す
る。ブロック３０５において、式（９）で示すビット演
算Vを実行してＢ４（２）を除いた３ビットのＢ４
（３，１，０）から４ビットのＢ５''（３、２、１、
０）を得る。 B5''(0) = B4(0) | B4(1) B5''(1) = ！B4(0) | ！B4(3) B5''(2) = ！B4(0) | ！B4(3) （９） B5''(3) = (B4(0) ＆ B4(1)) | ！B4(3) 続いてブロック３１１およびブロック３１２でＢ５Ｕ
（４，３，２，１，０）およびＢ５Ｌ（４，３，１，
０）を式１０で求め、それぞれ図８のブロック２０６お
よび２０９に移行し８／１６変調と同様にアドレス・ビ
ットを割り当てる。 B5U(4,3,2,1,0) = B5'(4,3,2,1,0) B5L(4,3,1,0) = B5''(3,2,1,0) （１０） 従って、Ｂ４（２）が０のときは、チャネル・ビットを
１４ビットから１０ビットに変換できたことになり、Ｂ
４（２）が１のときは、チャネル・ビットを９ビットに
変換できたことになる。さらに重要なことは、上記演算
で得られたチャネル・ビットのパターンに対応する１１
ビットのアドレス・ビットのパターンは、８／１６変調
のアドレス・ビットのパターンとはすべて異なるものと
して生成され、かつ８／１６変調のアドレス・ビットの
パターンの不連続な領域に生成されていることである。
このことは、後に説明するように８／１６復調の参照テ
ーブルとＥＦＭ復調の参照テーブルを統合してメモリに
格納するときのメモリのアドレス空間を小さくすること
を可能にする。
ときは、下位４ビットをさらに他の４ビットに変換す
る。ブロック３０５において、式（９）で示すビット演
算Vを実行してＢ４（２）を除いた３ビットのＢ４
（３，１，０）から４ビットのＢ５''（３、２、１、
０）を得る。 B5''(0) = B4(0) | B4(1) B5''(1) = ！B4(0) | ！B4(3) B5''(2) = ！B4(0) | ！B4(3) （９） B5''(3) = (B4(0) ＆ B4(1)) | ！B4(3) 続いてブロック３１１およびブロック３１２でＢ５Ｕ
（４，３，２，１，０）およびＢ５Ｌ（４，３，１，
０）を式１０で求め、それぞれ図８のブロック２０６お
よび２０９に移行し８／１６変調と同様にアドレス・ビ
ットを割り当てる。 B5U(4,3,2,1,0) = B5'(4,3,2,1,0) B5L(4,3,1,0) = B5''(3,2,1,0) （１０） 従って、Ｂ４（２）が０のときは、チャネル・ビットを
１４ビットから１０ビットに変換できたことになり、Ｂ
４（２）が１のときは、チャネル・ビットを９ビットに
変換できたことになる。さらに重要なことは、上記演算
で得られたチャネル・ビットのパターンに対応する１１
ビットのアドレス・ビットのパターンは、８／１６変調
のアドレス・ビットのパターンとはすべて異なるものと
して生成され、かつ８／１６変調のアドレス・ビットの
パターンの不連続な領域に生成されていることである。
このことは、後に説明するように８／１６復調の参照テ
ーブルとＥＦＭ復調の参照テーブルを統合してメモリに
格納するときのメモリのアドレス空間を小さくすること
を可能にする。
【００３９】図１３にＥＦＭ変調したチャネル・ビット
変換の演算過程を示す。ビット演算IおよびIIIを実行し
て１４ビットのチャネル・ビットを１１ビットのアドレ
ス・ビットに変換できたことにより演算回路内でのデー
タ・バスの縮小ができ、かつ８／１６変調の処理に使用
するデータ・バスと共用することができるようになっ
た。ビット演算III、IV、およびVは演算IまたはIIと同
様に布線論理回路で実現することができる。
変換の演算過程を示す。ビット演算IおよびIIIを実行し
て１４ビットのチャネル・ビットを１１ビットのアドレ
ス・ビットに変換できたことにより演算回路内でのデー
タ・バスの縮小ができ、かつ８／１６変調の処理に使用
するデータ・バスと共用することができるようになっ
た。ビット演算III、IV、およびVは演算IまたはIIと同
様に布線論理回路で実現することができる。
【００４０】図６のブロック１１５およびブロック１２
４で、それぞれの変調にかかる各１１ビットのアドレス
・ビットを生成したのち、図６のブロック１０２では参
照テーブルを参照してアドレス・ビットのパターンから
データ・ビットのパターンへの変換を行う。８／１６変
調したチャネル・ビットのパターンをデータ・ビットの
パターンへ変換するための参照テーブルを作成するに
は、まず、最低ラン・レングス２のもとで存在し得るす
べての８ビットのパターンに対応するアドレス・パター
ンをビット演算Iまたはビット演算IおよびIIを実行して
図８で説明した手順により得る。８ビットのパターンを
２つ結合すればもとのチャネル・ビットを得ることがで
き、さらにＮＥＸＴフラグ・ビットを考慮すれば、これ
に対応するデータ・ビットのパターンを得ることができ
る。続いて、得られた各アドレス・パターンにデータ・
ビットのパターンを関連させてテーブルを作成する。参
照テーブルをメモリに格納する際、各アドレス・パター
ンは図６のブロック１１５またはブロック１２４で生成
したアドレス・ビットに対応させることができる。論理
演算Iだけを実行して得られた１１ビットのアドレス・
パターンにより８／１６復調に使用する参照テーブルの
アドレス空間を６５、５３６から２，０４８まで縮小す
ることができた。さらにビット演算Iおよびビット演算I
Iを実行して得られた１１ビットおよび１０ビットのア
ドレス・パターンによりさらに復調参照テーブルのアド
レス空間を１，０２４＋５１２＝１，５３６まで縮小す
ることができた。
４で、それぞれの変調にかかる各１１ビットのアドレス
・ビットを生成したのち、図６のブロック１０２では参
照テーブルを参照してアドレス・ビットのパターンから
データ・ビットのパターンへの変換を行う。８／１６変
調したチャネル・ビットのパターンをデータ・ビットの
パターンへ変換するための参照テーブルを作成するに
は、まず、最低ラン・レングス２のもとで存在し得るす
べての８ビットのパターンに対応するアドレス・パター
ンをビット演算Iまたはビット演算IおよびIIを実行して
図８で説明した手順により得る。８ビットのパターンを
２つ結合すればもとのチャネル・ビットを得ることがで
き、さらにＮＥＸＴフラグ・ビットを考慮すれば、これ
に対応するデータ・ビットのパターンを得ることができ
る。続いて、得られた各アドレス・パターンにデータ・
ビットのパターンを関連させてテーブルを作成する。参
照テーブルをメモリに格納する際、各アドレス・パター
ンは図６のブロック１１５またはブロック１２４で生成
したアドレス・ビットに対応させることができる。論理
演算Iだけを実行して得られた１１ビットのアドレス・
パターンにより８／１６復調に使用する参照テーブルの
アドレス空間を６５、５３６から２，０４８まで縮小す
ることができた。さらにビット演算Iおよびビット演算I
Iを実行して得られた１１ビットおよび１０ビットのア
ドレス・パターンによりさらに復調参照テーブルのアド
レス空間を１，０２４＋５１２＝１，５３６まで縮小す
ることができた。
【００４１】次に、ＥＦＭ復調に使用する参照テーブル
は、８／１６復調の参照テーブルのアドレス空間で使用
されていない空間を利用しかつ８／１６復調の参照テー
ブルを格納するメモリのアドレス空間を拡大しないよう
に作成する。まず、最低ラン・レングス２のもとで存在
し得るすべての上位８ビットのパターンにビット演算I
を実行し、下位６ビットにビット演算III、IVおよびVを
実行して図１２で説明した手順で対応するアドレス・パ
ターンを得る。８ビットのパターンと６ビットのパター
ンを結合すれば、これに対応するデータ・ビットのパタ
ーンを得ることができる。続いて、得られた各アドレス
・パターンにデータ・ビットのパターンを関連させて参
照テーブルを作成する。ビット演算I、III、IVおよびV
で求めたアドレス・パターンは８／１６復調のアドレス
・パターンとはすべて異なるパターンで、かつ８／１６
復調のアドレス・パターンの不連続領域に割り当てるこ
とになる。従って、ＥＦＭ復調の参照テーブルは、８／
１６復調の参照テーブルに要する最大アドレス空間を増
加させないで、８／１６復調の復調参照テーブルに統合
することができた。
は、８／１６復調の参照テーブルのアドレス空間で使用
されていない空間を利用しかつ８／１６復調の参照テー
ブルを格納するメモリのアドレス空間を拡大しないよう
に作成する。まず、最低ラン・レングス２のもとで存在
し得るすべての上位８ビットのパターンにビット演算I
を実行し、下位６ビットにビット演算III、IVおよびVを
実行して図１２で説明した手順で対応するアドレス・パ
ターンを得る。８ビットのパターンと６ビットのパター
ンを結合すれば、これに対応するデータ・ビットのパタ
ーンを得ることができる。続いて、得られた各アドレス
・パターンにデータ・ビットのパターンを関連させて参
照テーブルを作成する。ビット演算I、III、IVおよびV
で求めたアドレス・パターンは８／１６復調のアドレス
・パターンとはすべて異なるパターンで、かつ８／１６
復調のアドレス・パターンの不連続領域に割り当てるこ
とになる。従って、ＥＦＭ復調の参照テーブルは、８／
１６復調の参照テーブルに要する最大アドレス空間を増
加させないで、８／１６復調の復調参照テーブルに統合
することができた。
【００４２】ＥＦＭ復調と８／１６復調の参照テーブル
を統合した場合の参照テーブルのアドレス空間は、それ
ぞれ単独でテーブルを用意する場合の両者の合計より大
幅に小さくなり実際に計算すると１，４８７となる。ア
ドレス空間が１，４８７であっても段階的に容量が設定
された市販のメモリでは、メモリ空間が無駄になるおそ
れがある。しかし、復調参照テーブルを格納するＲＯＭ
を信号処理回路と一緒にＬＳＩの中に組み込むような場
合には、メモリ容量を細かく設定できメモリ空間に無駄
が生じることはない。
を統合した場合の参照テーブルのアドレス空間は、それ
ぞれ単独でテーブルを用意する場合の両者の合計より大
幅に小さくなり実際に計算すると１，４８７となる。ア
ドレス空間が１，４８７であっても段階的に容量が設定
された市販のメモリでは、メモリ空間が無駄になるおそ
れがある。しかし、復調参照テーブルを格納するＲＯＭ
を信号処理回路と一緒にＬＳＩの中に組み込むような場
合には、メモリ容量を細かく設定できメモリ空間に無駄
が生じることはない。
【００４３】図１４にＥＦＭ−８／１６復調統合参照テ
ーブルの一部を示す。図１４は１０進数で示した１１ビ
ットのアドレス・ビットの値とこれに対応する１０進数
で示した８ビットのデータ・ビットの値とこれらの各対
がＥＦＭ変調のＣＤまたは８／１６変調のＤＶＤのいず
れに割り当てられたものであるかを示す。図１４のテー
ブルは、ＥＦＭ変調または８／１６変調のすべてのチャ
ネル・ビットのパターンに対して正確であることが検証
されている。図６のブロック１０２は上記により作成さ
れた復調統合参照テーブルのアドレス・パターンとブロ
ック１１５またはブロック１２４で変換して生成したア
ドレス・ビットのパターンとを照合して、データ・ビッ
トのパターンを得る。続いて図６のブロック１０３でデ
ータ・ビットのパターンを出力し復調処理を終了する。
ーブルの一部を示す。図１４は１０進数で示した１１ビ
ットのアドレス・ビットの値とこれに対応する１０進数
で示した８ビットのデータ・ビットの値とこれらの各対
がＥＦＭ変調のＣＤまたは８／１６変調のＤＶＤのいず
れに割り当てられたものであるかを示す。図１４のテー
ブルは、ＥＦＭ変調または８／１６変調のすべてのチャ
ネル・ビットのパターンに対して正確であることが検証
されている。図６のブロック１０２は上記により作成さ
れた復調統合参照テーブルのアドレス・パターンとブロ
ック１１５またはブロック１２４で変換して生成したア
ドレス・ビットのパターンとを照合して、データ・ビッ
トのパターンを得る。続いて図６のブロック１０３でデ
ータ・ビットのパターンを出力し復調処理を終了する。
【００４４】図１５は、チャネル・ビットの復調回路の
実施例である。この復調回路は、バッファ・レジスタ５
００および５４０、デマルチプレクサ５０１、５１０お
よび５３１、マルチプレクサ５０４、５０５および５１
３、８／１６ビット演算I回路５０２および５１１、ビ
ット演算II回路５１２、ＥＦＭビット演算I回路５２
０、ビット演算III回路５３０、ビット演算IV回路５３
２、ビット演算V回路５３３、シフト・レジスタ５０
３、ビット・セット回路５２１および５３４、演算制御
回路５５０、ＲＯＭ５６０を含みそれぞれ図に示すよう
に接続されている。
実施例である。この復調回路は、バッファ・レジスタ５
００および５４０、デマルチプレクサ５０１、５１０お
よび５３１、マルチプレクサ５０４、５０５および５１
３、８／１６ビット演算I回路５０２および５１１、ビ
ット演算II回路５１２、ＥＦＭビット演算I回路５２
０、ビット演算III回路５３０、ビット演算IV回路５３
２、ビット演算V回路５３３、シフト・レジスタ５０
３、ビット・セット回路５２１および５３４、演算制御
回路５５０、ＲＯＭ５６０を含みそれぞれ図に示すよう
に接続されている。
【００４５】次に各構成要素について説明する。かっこ
内に示したブロックの番号は各構成要素が実行する機能
であって図８または図１２のブロックの番号に対応す
る。バッファ・レジスタ５００のデータ入力には、８／
１６変調またはＥＦＭ変調した１６ビットまたは１４ビ
ットのチャネル・ビットが入力ラインを通じて入ってき
て、演算制御回路５５０からのロード制御でチャネル・
ビットのデータを上位に８ビット分、下位に８または６
ビット分格納する（ブロック２００、３００）。さらに
ＮＥＸＴフラグ・ビットの値１ビット分を格納する。バ
ッファ・レジスタ５００の上位８ビットのデータはデマ
ルチプレクサ５０１に送られる。デマルチプレクサ５０
１は、演算制御装置５５０よりメディア情報を受取り、
上位８ビットのデータをメディアがＤＶＤのときは８／
１６ビット演算I回路５０２に、メディアがＣＤのとき
はＥＦＭビット演算I回路５２０に送る。バッファ・レ
ジスタ５００の下位８または６ビットのデータは、デマ
ルチプレクサ５１０に送られる。デマルチプレクサ５１
０は、演算制御回路５５０よりメディア情報を受取り、
メディアがＤＶＤのときは下位８ビットのデータを８／
１６ビット演算I回路５１１にメディアがＣＤのときは
下位６ビットをビット演算III回路５３０に送る。
内に示したブロックの番号は各構成要素が実行する機能
であって図８または図１２のブロックの番号に対応す
る。バッファ・レジスタ５００のデータ入力には、８／
１６変調またはＥＦＭ変調した１６ビットまたは１４ビ
ットのチャネル・ビットが入力ラインを通じて入ってき
て、演算制御回路５５０からのロード制御でチャネル・
ビットのデータを上位に８ビット分、下位に８または６
ビット分格納する（ブロック２００、３００）。さらに
ＮＥＸＴフラグ・ビットの値１ビット分を格納する。バ
ッファ・レジスタ５００の上位８ビットのデータはデマ
ルチプレクサ５０１に送られる。デマルチプレクサ５０
１は、演算制御装置５５０よりメディア情報を受取り、
上位８ビットのデータをメディアがＤＶＤのときは８／
１６ビット演算I回路５０２に、メディアがＣＤのとき
はＥＦＭビット演算I回路５２０に送る。バッファ・レ
ジスタ５００の下位８または６ビットのデータは、デマ
ルチプレクサ５１０に送られる。デマルチプレクサ５１
０は、演算制御回路５５０よりメディア情報を受取り、
メディアがＤＶＤのときは下位８ビットのデータを８／
１６ビット演算I回路５１１にメディアがＣＤのときは
下位６ビットをビット演算III回路５３０に送る。
【００４６】ビット演算I回路５０２は、上位８ビット
のデータに対してビット演算Iを行い（ブロック２０
１）５ビットのデータに変換する。シフト・レジスタ５
０３はデータ・バスのビット・シフトを行い（ブロック
２０６）、マルチプレクサ５０４はＮＥＸＴフラグ・ビ
ットの値に応じてシフトした５ビットまたはシフトしな
い５ビットのデータをバッファ・レジスタ５４０に送る
（ブロック２１０〜２１２）。８／１６ビット演算回路
５１１は、下位８ビットのデータに対してビット演算I
を行い（ブロック２０２）５ビットのデータに変換す
る。ビット演算II回路５１２は、５ビットのデータにビ
ット演算IIを行い（ブロック２０７）４ビットに変換す
る。マルチプレクサ５１３はＮＥＸＴフラグ・ビットの
値に応じて５ビットまたは４ビットのデータをバッファ
・レジスタ５４０に送る（ブロック２１０〜２１２）。
のデータに対してビット演算Iを行い（ブロック２０
１）５ビットのデータに変換する。シフト・レジスタ５
０３はデータ・バスのビット・シフトを行い（ブロック
２０６）、マルチプレクサ５０４はＮＥＸＴフラグ・ビ
ットの値に応じてシフトした５ビットまたはシフトしな
い５ビットのデータをバッファ・レジスタ５４０に送る
（ブロック２１０〜２１２）。８／１６ビット演算回路
５１１は、下位８ビットのデータに対してビット演算I
を行い（ブロック２０２）５ビットのデータに変換す
る。ビット演算II回路５１２は、５ビットのデータにビ
ット演算IIを行い（ブロック２０７）４ビットに変換す
る。マルチプレクサ５１３はＮＥＸＴフラグ・ビットの
値に応じて５ビットまたは４ビットのデータをバッファ
・レジスタ５４０に送る（ブロック２１０〜２１２）。
【００４７】ＥＦＭビット演算I回路５２０は、上位８
ビットのデータに対してビット演算Iを行い（ブロック
３０１）５ビットのデータに変換する。ビット演算III
回路５３０は下位６ビットのデータに対してビット演算
IIIを行い（ブロック３０２）４ビットのデータに変換
する。デマルチプレクサ５３１はビット演算III回路で
変換したデータのＢ４（２）のビット値に応じて、ビッ
ト演算III回路５３０のデータをビット演算IV回路５３
２またはビット演算V回路のいずれかの回路に送る（ブ
ロック３０３）。ビット演算IV回路は、Ｂ４（２）のビ
ットを除いた３ビットのデータを５ビットに変換する
（ブロック３０４）。ビット演算V回路は、Ｂ４（２）
のビットを除いた３ビットのデータを４ビットに変換す
る（ブロック３０５）。
ビットのデータに対してビット演算Iを行い（ブロック
３０１）５ビットのデータに変換する。ビット演算III
回路５３０は下位６ビットのデータに対してビット演算
IIIを行い（ブロック３０２）４ビットのデータに変換
する。デマルチプレクサ５３１はビット演算III回路で
変換したデータのＢ４（２）のビット値に応じて、ビッ
ト演算III回路５３０のデータをビット演算IV回路５３
２またはビット演算V回路のいずれかの回路に送る（ブ
ロック３０３）。ビット演算IV回路は、Ｂ４（２）のビ
ットを除いた３ビットのデータを５ビットに変換する
（ブロック３０４）。ビット演算V回路は、Ｂ４（２）
のビットを除いた３ビットのデータを４ビットに変換す
る（ブロック３０５）。
【００４８】ビット・セット回路５２１は、Ｂ４（３）
のビットの値に応じてビット演算I回路５２０の出力５
ビットのデータおよびビット演算IV回路５３２の出力５
ビットのデータを組合せてバッファ・レジスタ５４０に
１０ビットのデータ送る（ブロック３０６〜３１０）。
ビット・セット回路５３４は、Ｂ４（２）の値に応じて
ビット演算I回路５２０の出力５ビットのデータおよび
ビット演算V回路５３３の出力４ビットのデータを組合
せてビットをシフトし、バッファ・レジスタ５４０に９
ビットのデータ送る（ブロック３１１、３１２）。各ビ
ット演算回路はプログラム制御方式ではなく布線（配
線）論理方式で構成し高速処理を可能にしている。
のビットの値に応じてビット演算I回路５２０の出力５
ビットのデータおよびビット演算IV回路５３２の出力５
ビットのデータを組合せてバッファ・レジスタ５４０に
１０ビットのデータ送る（ブロック３０６〜３１０）。
ビット・セット回路５３４は、Ｂ４（２）の値に応じて
ビット演算I回路５２０の出力５ビットのデータおよび
ビット演算V回路５３３の出力４ビットのデータを組合
せてビットをシフトし、バッファ・レジスタ５４０に９
ビットのデータ送る（ブロック３１１、３１２）。各ビ
ット演算回路はプログラム制御方式ではなく布線（配
線）論理方式で構成し高速処理を可能にしている。
【００４９】ＲＯＭ５６０のデータ・アレイには、図６
のブロック１０２に関連して説明した８／１６復調およ
びＥＦＭ復調用の統合した参照テーブルが格納されてい
る。バッファ・レジスタ５４０の出力をＲＯＭ５６０の
アドレス・デコーダに加え、演算制御回路５５０が読み
出し制御信号を加えると、ＲＯＭ５６０からはバッファ
・レジスタ５００に入ってきたチャネル・ビットに対応
するデータが出力される。図１６は、本実施例に基づく
復調回路を組み込んだ光ディスク再生装置の概略ブロッ
ク図である。点線で囲んだディジタル・データ・プロセ
ッサ４００は、１個のＬＳＩで構成し図５で説明したの
と同一機能を実現するので説明を省略する。最初に、信
号検出系について説明する。光ディスク４０３は、ＣＤ
ファミリーまたはＤＶＤファミリ−のいずれかであり、
それぞれＥＦＭ変調または８／１６変調された信号を記
録している。アクチュエータ４０４は、光学式ピック・
アップおよびヘッド・アンプを装着し、光ディスクの所
定の位置から情報を読取る。ヘッド・アンプは、ＲＦア
ナログ信号をＲＦプリアンプ４０６に送る。ＲＦプリア
ンプはＲＦアナログ信号を増幅して、復調回路を構成す
るディジタル・データ・プロセッサ４００に送る。
のブロック１０２に関連して説明した８／１６復調およ
びＥＦＭ復調用の統合した参照テーブルが格納されてい
る。バッファ・レジスタ５４０の出力をＲＯＭ５６０の
アドレス・デコーダに加え、演算制御回路５５０が読み
出し制御信号を加えると、ＲＯＭ５６０からはバッファ
・レジスタ５００に入ってきたチャネル・ビットに対応
するデータが出力される。図１６は、本実施例に基づく
復調回路を組み込んだ光ディスク再生装置の概略ブロッ
ク図である。点線で囲んだディジタル・データ・プロセ
ッサ４００は、１個のＬＳＩで構成し図５で説明したの
と同一機能を実現するので説明を省略する。最初に、信
号検出系について説明する。光ディスク４０３は、ＣＤ
ファミリーまたはＤＶＤファミリ−のいずれかであり、
それぞれＥＦＭ変調または８／１６変調された信号を記
録している。アクチュエータ４０４は、光学式ピック・
アップおよびヘッド・アンプを装着し、光ディスクの所
定の位置から情報を読取る。ヘッド・アンプは、ＲＦア
ナログ信号をＲＦプリアンプ４０６に送る。ＲＦプリア
ンプはＲＦアナログ信号を増幅して、復調回路を構成す
るディジタル・データ・プロセッサ４００に送る。
【００５０】次に、サーボ制御系について説明する。サ
ーボ制御部４０９は、マイクロ・プロセッサ４１９から
の指示を受取って読取る情報が記憶された光ディスク上
の位置にアクチュエータ４０４を移動させるために、ア
クチュエータ駆動部４０７に制御信号を送る。さらに、
光学ピック・アップが光ディスクに対して焦点が合うよ
うに制御信号を送る。アクチュエータ駆動部４０７は、
送りモータ駆動部とフォーカス／トラッキング駆動部を
備え、それぞれ送りモータおよび光学ピック・アップの
駆動部（図示せず）を駆動する。回転制御部４１０はマ
イクロプロセッサ４１９からの指示を受けて、アクチュ
エータ４０４が光ディスクの半径方向のいかなる位置の
トラックにアクセスしている場合でも、単位時間あたり
にアクセスするトラックの長さが均一になるように、ア
クチュエータ４０４の位置に応じて光ディスクの速度を
変化させる信号をスピンドル・モータ駆動部４０８に送
る。スピンドル・モータ駆動部はスピンドル・モータ４
０５を駆動する。
ーボ制御部４０９は、マイクロ・プロセッサ４１９から
の指示を受取って読取る情報が記憶された光ディスク上
の位置にアクチュエータ４０４を移動させるために、ア
クチュエータ駆動部４０７に制御信号を送る。さらに、
光学ピック・アップが光ディスクに対して焦点が合うよ
うに制御信号を送る。アクチュエータ駆動部４０７は、
送りモータ駆動部とフォーカス／トラッキング駆動部を
備え、それぞれ送りモータおよび光学ピック・アップの
駆動部（図示せず）を駆動する。回転制御部４１０はマ
イクロプロセッサ４１９からの指示を受けて、アクチュ
エータ４０４が光ディスクの半径方向のいかなる位置の
トラックにアクセスしている場合でも、単位時間あたり
にアクセスするトラックの長さが均一になるように、ア
クチュエータ４０４の位置に応じて光ディスクの速度を
変化させる信号をスピンドル・モータ駆動部４０８に送
る。スピンドル・モータ駆動部はスピンドル・モータ４
０５を駆動する。
【００５１】続いて、ディジタル・データ・プロセッサ
４００の出力以降の系統について説明する。ヘッダ・ハ
ンドラ４１１は、ディジタル・データ・プロセッサ４０
０で復調されたデータの中からセクタＩＤを識別し、マ
イクロプロセッサ４１９で指定されたセクタの情報だけ
を次工程に送る。さらに再生にかかる光ディスクがＣＤ
−ＤＡの場合にはユーザーズ・ビットの情報を読み取っ
て信号処理を行い、さらに信号の誤り訂正処理を行う。
ヘッダ・ハンドラ４１１で処理されたデータはバッファ
・マネージャを経由して一旦外部メモリ４１２に格納さ
れる。エラー訂正処理部４１８は、再生にかかる光ディ
スクがＣＤ−ＤＡ以外のＣＤまたはＤＶＤの場合に、外
部メモリ４１２に格納されているデータに対して、誤り
訂正処理を行い外部メモリの記憶内容を書き換える。作
業用メモリ４１４およびアドレス生成部４１５は誤り訂
正処理に使用する。バッファ・マネージャ４１３は、誤
り処理が完了して外部メモリ４１２に格納されているデ
ータのうち、ＣＤ−ＤＡのアナログ用データはディジタ
ル・アナログ・コンバータ４１６を通じて外部に出力す
る。また、ＣＤ−ＤＡ以外のＣＤおよびＤＶＤのディジ
タル用データは、インターフェース４１７を通じて外部
に出力する。
４００の出力以降の系統について説明する。ヘッダ・ハ
ンドラ４１１は、ディジタル・データ・プロセッサ４０
０で復調されたデータの中からセクタＩＤを識別し、マ
イクロプロセッサ４１９で指定されたセクタの情報だけ
を次工程に送る。さらに再生にかかる光ディスクがＣＤ
−ＤＡの場合にはユーザーズ・ビットの情報を読み取っ
て信号処理を行い、さらに信号の誤り訂正処理を行う。
ヘッダ・ハンドラ４１１で処理されたデータはバッファ
・マネージャを経由して一旦外部メモリ４１２に格納さ
れる。エラー訂正処理部４１８は、再生にかかる光ディ
スクがＣＤ−ＤＡ以外のＣＤまたはＤＶＤの場合に、外
部メモリ４１２に格納されているデータに対して、誤り
訂正処理を行い外部メモリの記憶内容を書き換える。作
業用メモリ４１４およびアドレス生成部４１５は誤り訂
正処理に使用する。バッファ・マネージャ４１３は、誤
り処理が完了して外部メモリ４１２に格納されているデ
ータのうち、ＣＤ−ＤＡのアナログ用データはディジタ
ル・アナログ・コンバータ４１６を通じて外部に出力す
る。また、ＣＤ−ＤＡ以外のＣＤおよびＤＶＤのディジ
タル用データは、インターフェース４１７を通じて外部
に出力する。
【００５２】
【発明の効果】本発明により、第１および第２の変調方
式で変調したチャネル・ビットのビット数をチャネル・
ビットよりも少ないビット数に変換して再生信号の処理
をするためのビット変換に関する技術を提供することが
できた。また本発明により、第１および第２の変調方式
で変調したチャネル・ビットの復調に使用するそれぞれ
の参照テーブルを統合しかつ小容量のメモリに格納でき
る復調参照テーブルを提供することができた。さらに本
発明により、上記のビット数の変換技術および復調参照
テーブルを用いたチャネル・ビットの復調技術を提供す
るができた。さらにまた本発明により、再生信号の復調
回路に特徴を備える光ディスク再生装置を提供すること
ができた。
式で変調したチャネル・ビットのビット数をチャネル・
ビットよりも少ないビット数に変換して再生信号の処理
をするためのビット変換に関する技術を提供することが
できた。また本発明により、第１および第２の変調方式
で変調したチャネル・ビットの復調に使用するそれぞれ
の参照テーブルを統合しかつ小容量のメモリに格納でき
る復調参照テーブルを提供することができた。さらに本
発明により、上記のビット数の変換技術および復調参照
テーブルを用いたチャネル・ビットの復調技術を提供す
るができた。さらにまた本発明により、再生信号の復調
回路に特徴を備える光ディスク再生装置を提供すること
ができた。
【図１】従来のＣＤおよびＤＶＤ両用の光ディスク再生
装置の概略ブロック図である。
装置の概略ブロック図である。
【図２】ＥＦＭ変調の変換テーブルの一部を示す図であ
る。
る。
【図３】８／１６変調の変換テーブルの一部を示す図で
ある。
ある。
【図４】８／１６変調の変換テーブル全体の概要を示す
図である。
図である。
【図５】本発明の復調回路の実施例を示す機能ブロック
図である。
図である。
【図６】本発明のビット変換方法および復調方法の実施
例を示すフロー・チャートである。
例を示すフロー・チャートである。
【図７】ＥＦＭ変調および８／１６変調のフレーム・ビ
ット構造を示す図である。
ット構造を示す図である。
【図８】図６のブロック１１５の詳細を示すフロー・チ
ャートである。
ャートである。
【図９】本実施例における８／１６変調したチャネル・
ビット変換の演算過程を示す図である。
ビット変換の演算過程を示す図である。
【図１０】８／１６変調したチャネル・ビット変換の演
算過程とビット構造の関係を表す図である。
算過程とビット構造の関係を表す図である。
【図１１】ＮＥＸＴ ＳＴＡＴＥが１を示すコード・ワ
ードの下位８桁にビット演算Iを実行して得た５桁のビ
ット・パターンおよびこれを４桁に圧縮した実施例を示
す図である。
ードの下位８桁にビット演算Iを実行して得た５桁のビ
ット・パターンおよびこれを４桁に圧縮した実施例を示
す図である。
【図１２】図６のブロック１２４の詳細を示すフロー・
チャートである。
チャートである。
【図１３】本実施例におけるＥＦＭ変調したチャネル・
ビット変換の演算過程を示す図である。
ビット変換の演算過程を示す図である。
【図１４】本実施例における復調参照テーブルの一部を
示す図である。
示す図である。
【図１５】本発明のビット演算およびメモリ回路の実施
例を示す図である。
例を示す図である。
【図１６】本実施例に基づくＣＤ−ＤＶＤ再生装置の概
略ブロック図である。
略ブロック図である。
４００ ディジタル・データ・プロセッサ ４０１ 光ディスク・コントローラ ４０２ サーボ・コントローラ ４０３ 光ディスク ４０４ アクチュエータ ４０５ スピンドル・モータ ４０６ ＲＦプリアンプ ４０７ アクチュエータ駆動部 ４０８ スピンドル・モータ駆動部 ４０９ サーボ制御部 ４１０ 回転制御部 ４１１ ヘッダ・ハンドラ ４１２ 外部メモリ ４１３ バッファ・マネージャ ４１４ 作業用メモリ ４１５ アドレス生成部 ４１６ ディジタル・アナログ変換器 ４１７ インタ−フェース ４１８ エラー訂正部 ４１９ マイクロプロセッサ ５００、５４０ バッファ・レジスタ ５０１、５１０、５３１ デマルチプレクサ ５０２、５１１ ８／１６ビット演算I回路 ５０３ シフト・レジスタ ５０４、５０５、５１３ マルチプレクサ ５１２ ビット演算回路II ５２０ ＥＦＭビット演算I回路 ５２１、５３４ ビット・セット回路 ５３０ 演算III回路 ５３２ ビット演算IV回路 ５３３ ビット演算V回路 ５５０ 演算制御回路 ５６０ ＲＯＭ５６０
フロントページの続き (72)発明者 田中 啓介 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (72)発明者 牛尾 輝彦 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (56)参考文献 特開 昭61−145934（ＪＰ，Ａ) 特開 平１−221918（ＪＰ，Ａ) 特開 平９−167969（ＪＰ，Ａ) 特開 昭61−227429（ＪＰ，Ａ) 特開 平９−162744（ＪＰ，Ａ) 特開 平８−31100（ＪＰ，Ａ) 特開 昭57−48848（ＪＰ，Ａ) 特開 昭60−41847（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/14
Claims (17)
- 【請求項１】 第１のＲＬＬ規約に従う第１の変調方式
で変調した第１のチャネル・ビットを第１の出力ビット
に変換し、及び第２のＲＬＬ規約に従う第２の変調方式
で変調した第２のチャネル・ビットを第２の出力ビット
に変換する方法であって、 （ａ）前記第１又は第２のチャネル・ビットの変調方式
を識別するステップと、 （ｂ）前記識別の結果前記第１のチャネル・ビットであ
ると判断したとき、前記第１のチャネル・ビットが表示
する複数のパターンの中から前記第１のＲＬＬ規約上存
在しないパターンを除いた残りのパターンに対応するパ
ターンを表示し、かつ前記第１のチャネル・ビットより
少ないビット数を有する前記第１の出力ビットを生成す
るステップと、 （ｃ）前記識別の結果前記第２のチャネル・ビットであ
ると判断したとき、前記第２のチャネル・ビットが表示
する複数のパターンの中から前記第２のＲＬＬ規約上存
在しないパターンを除いた残りのパターンに対応しかつ
前記第１の出力ビットのパターンの不連続領域に存在す
るパターンを表示し、さらに前記第２のチャネル・ビッ
トより少ないビット数を有する前記第２の出力ビットを
生成するステップとを有する変換方法。 - 【請求項２】 前記第１の変調方式が８／１６変調方式
で、前記第２の変調方式がＥＦＭ変調方式である請求項
１記載の変換方法。 - 【請求項３】 ８／１６変調した１６ビットのチャネル
・ビットを出力ビットに変換する方法であって、 （ａ）時刻ｔで出現する１６ビットのシンボルを第１の
連続するビット列及び第２の連続するビット列に分離す
るステップと、 （ｂ）時刻ｔより１シンボル分遅い時刻ｔ＋１で出現す
る１６ビットのパターンからＮＥＸＴフラグ・ビットを
生成するステップと、 （ｃ）前記第１の連続するビット列が表示する複数のパ
ターンの中から最低ラン・レングスの条件下で存在しな
いパターンを除いた残りのパターンにｍビットのパター
ンを対応させてｍビットに変換し、および前記第２の連
続するビット列が表示する複数のパターンの中から前記
最低ラン・レングスの条件下で存在しないパターンを除
いた残りのパターンにｎビットのパターンを対応させて
ｎビットに変換するステップと、 （ｄ）前記ＮＥＸＴフラグ・ビット、前記ｍビット及び
前記ｎビットを結合して前記出力ビットを生成するステ
ップとを有する変換方法。 - 【請求項４】 前記第１の連続するビット列が前記チャ
ネル・ビットの上位８ビットのビット列であり、前記第
２の連続するビット列が前記チャネル・ビットの下位８
ビットのビット列であり、前記ｍが５であり、前記ｎが
５である請求項３記載の変換方法。 - 【請求項５】 さらに、 （ｅ）前記ＮＥＸＴフラグ・ビットの値が第１の論理定
数のとき前記下位８ビットから変換された５ビットを４
ビットに変換するステップを含み、 前記（ｄ）のステップが、 （ｆ）前記ＮＥＸＴフラグ・ビットの値が第２の論理定
数のとき、前記ＮＥＸＴフラグ・ビット、前記上位８ビ
ットから変換した５ビット及び前記下位８ビットから変
換した５ビットを結合して前記出力ビットを生成するス
テップと、 （ｇ）前記ＮＥＸＴフラグ・ビットの値が第１の論理定
数のとき、前記ＮＥＸＴフラグ・ビット、前記上位８ビ
ットから変換した５ビット及び前記４ビットを結合して
アドレス・ビットを生成するステップとを有する請求項
４記載の変換方法。 - 【請求項６】 ＥＦＭ変調した１４ビットのチャネル・
ビットをアドレス・ビットに変換する方法であって、 （ａ）１４ビットのシンボルを第１の連続するビット列
及び第２の連続するビット列に分離するステップと、 （ｂ）前記第１の連続するビット列が表示する複数のパ
ターンの中から最低ラン・レングスの条件下で存在しな
いパターンを除いた残りのパターンにｍビットのパター
ンを対応させてｍビットに変換し、および前記第２の連
続するビット列が表示する複数のパターンの中から前記
最低ラン・レングスの条件下で存在しないパターンを除
いた残りのパターンにｎビットのパターンを対応させて
ｎビットに変換するステップと、 （ｃ）前記ｎビットのうちの特定の１ビットを設定する
ステップと、 （ｄ）前記ｎビットからステップ（ｃ）で設定した特定
の１ビットを取り除いてｎ−１ビットにするステップ
と、 （ｅ）前記ｎ−１ビットをｍビットに変換するステップ
と、 （ｆ）前記ステップ（ｃ）で設定した特定の１ビット、
前記ステップ（ｂ）で変換したｍビット及び前記ステッ
プ（ｅ）で変換したｍビットを結合して前記アドレス・
ビットを生成するステップとを有する変換方法。 - 【請求項７】 前記第１の連続するビット列が前記チャ
ネル・ビットの上位８ビットのビット列であり、前記第
２の連続するビット列が前記チャネル・ビットの下位６
ビットのビット列であり、前記ｍが５で前記ｎが４であ
る請求項６記載の変換方法。 - 【請求項８】 前記ステップ（ｃ）で設定した特定の１
ビットの値が第１の論理定数のとき前記ステップ（ｅ）
が、 （ｇ）前記ステップ（ｄ）で生成した３ビットを４ビッ
トに変換するステップであり、 前記ステップ（ｆ）
が、 （ｈ）前記特定の１ビットの値が第２の論理定数のとき
前記ステップ（ｃ）で設定した特定の１ビット、前記ス
テップ（ｂ）で変換した５ビット及び前記ステップ
（ｅ）で変換した５ビットを結合して前記アドレス・ビ
ットを生成するステップと、 （ｉ）前記特定の１ビットの値が前記第１の論理定数の
とき前記ステップ（ｃ）で設定した特定の１ビット、前
記ステップ（ｂ）で変換した５ビット及び前記ステップ
（ｇ）で変換した４ビットを結合して前記アドレス・ビ
ットを生成するステップとを有する請求項７記載の変換
方法。 - 【請求項９】 第１のＲＬＬ規約に従う第１の変調方式
で変調した第１のチャネル・ビットを第１の出力ビット
に変換し、及び第２のＲＬＬ規約に従う第２の変調方式
で変調した第２のチャネル・ビットを第２の出力ビット
に変換する装置であって、 （ａ）前記第１又は第２のチャネル・ビットの変調方式
を識別する手段と、 （ｂ）前記識別する手段の出力に応答して、前記第１の
チャネル・ビットが表示する複数のパターンの中から前
記第１のＲＬＬ規約上存在しないパターンを除いた残り
のパターンに対応するパターンを表示し、かつ前記第１
のチャネル・ビットより少ないビット数を有する前記第
１の出力ビットを生成する手段と、 （ｃ）前記識別する手段の出力に応答して、前記第２の
チャネル・ビットが表示する複数のパターンの中から前
記第２のＲＬＬ規約上存在しないパターンを除いた残り
のパターンに対応しかつ前記第１の出力ビットのパター
ンの不連続領域に存在するパターンを表示し、さらに前
記第２のチャネル・ビットより少ないビット数を有する
前記第２の出力ビットを生成する手段と、 を有する変換装置。 - 【請求項１０】 前記第１の変調方式が８／１６変調方
式で、前記第２の変調方式がＥＦＭ変調方式である請求
項９記載の変換装置。 - 【請求項１１】 第１のＲＬＬ規約に従う第１の変調方
式で変調した複数の第１のチャネル・ビットのパターン
及び第２のＲＬＬ規約に従う第２の変調方式で変調した
複数の第２のチャネル・ビットのパターンをデータ・ビ
ットのパターンに復調するための参照テーブルを作成す
る方法であって、 （ａ）前記複数の第１のチャネル・ビットのパターンの
中から前記第１のＲＬＬ規約上存在しないパターンを除
いた残りの複数のパターンに対応するパターンを表示す
る複数の第１のアドレス・パターンを生成するステップ
と、 （ｂ）前記複数の第２のチャネル・ビットのパターンの
中から前記第２のＲＬＬ規約上存在しないパターンを除
いた残りの複数のパターンに対応するパターンであっ
て、かつ前記複数の第１のアドレス・パターンの不連続
領域に存在するパターンを表示する複数の第２のアドレ
ス・パターンを生成するステップと（ｃ）前記複数の第
１のアドレス・パターン及び前記複数の第２のアドレス
・パターンのそれぞれに前記データ・ビットのパターン
を関連付けるステップとを有する参照テーブルを作成す
る方法。 - 【請求項１２】 前記第１の変調方式が８／１６変調方
式で、前記第２の変調方式がＥＦＭ変調方式である請求
項１１記載の作成方法。 - 【請求項１３】 第１のＲＬＬ規約に従う第１の変調方
式で変調した第１のチャネル・ビットのパターン及び第
２のＲＬＬ規約に従う第２の変調方式で変調した第２の
チャネル・ビットのパターンをデータ・ビットのパター
ンに復調する方法であって、 （ａ）前記第１又は第２のチャネル・ビットの変調方式
を識別するステップと、 （ｂ）前記識別の結果前記第１のチャネル・ビットであ
ると判断したとき、前記第１のチャネル・ビットが表示
する複数のパターンの中から前記第１のＲＬＬ規約上存
在しないパターンを除いた残りのパターンに対応するパ
ターンを表示しかつ前記第１のチャネル・ビットより少
ないビット数を有する前記第１の出力ビットを生成する
ステップと、 （ｃ）前記識別の結果前記第２のチャネル・ビットであ
ると判断したとき、前記第２のチャネル・ビットが表示
する複数のパターンの中から前記第２のＲＬＬ規約上存
在しないパターンを除いた残りのパターンに対応しかつ
前記第１の出力ビットのパターンの不連続領域に存在す
るパターンを表示し、前記第２のチャネル・ビットより
少ないビット数を有する前記第２の出力ビットを生成す
るステップと、 （ｄ）前記複数の第１のチャネル・ビットのパターンの
中から前記第１のＲＬＬ規約上存在しないパターンを除
いた残りの複数のパターンに対応するパターンを表示す
る複数の第１のアドレス・パターンを生成し、前記複数
の第２のチャネル・ビットのパターンの中から前記第２
のＲＬＬ規約上存在しないパターンを除いた残りの複数
のパターンに対応するパターンであって、かつ前記複数
の第１のアドレス・パターンの不連続領域に存在するパ
ターンを表示する複数の第２のアドレス・パターンを生
成し、前記複数の第１のアドレス・パターン及び前記複
数の第２のアドレス・パターンのそれぞれに前記データ
・ビットのパターンを関連付けて作成した復調参照テー
ブルを提供するステップと、 （ｅ）前記第１の出力ビットで前記復調参照テーブルの
第１のアドレス・パターンを参照し、前記第２の出力ビ
ットで前記復調参照テーブルの第２のアドレス・パター
ンを参照して、前記参照されたアドレス・パターンに対
応する前記データ・ビットのパターンを出力するステッ
プとを有する復調方法。 - 【請求項１４】 前記第１の変調方式が８／１６変調方
式であり、前記第２の変調方式がＥＦＭ変調方式である
請求項１３記載の復調方法。 - 【請求項１５】 第１のＲＬＬ規約に従う第１の変調方
式で変調した第１のチャネル・ビットのパターン及び第
２のＲＬＬ規約に従う第２の変調方式で変調した第２の
チャネル・ビットのパターンをデータ・ビットのパター
ンに復調する装置であって、 （ａ）前記第１又は第２のチャネル・ビットの変調方式
を識別する手段と、 （ｂ）前記識別手段の出力に応答して、前記第１のチャ
ネル・ビットが表示する複数のパターンの中から前記第
１のＲＬＬ規約上存在しないパターンを除いた残りのパ
ターンに対応するパターンを表示しかつ前記第１のチャ
ネル・ビットより少ないビット数を有する前記第１の出
力ビットを生成する手段と、 （ｃ）前記識別手段の出力に応答して、前記第２のチャ
ネル・ビットが表示する複数のパターンの中から前記第
２のＲＬＬ規約上存在しないパターンを除いた残りのパ
ターンに対応しかつ前記第１の出力ビットのパターンの
不連続領域に存在するパターンを表示し、さらに前記第
２のチャネル・ビットより少ないビット数を有する前記
第２の出力ビットを生成する手段と、 （ｄ）前記複数の第１のチャネル・ビットのパターンの
中から前記第１のＲＬＬ規約上存在しないパターンを除
いた残りの複数のパターンに対応するパターンを表示す
る複数の第１のアドレス・パターンを生成し、前記複数
の第２のチャネル・ビットのパターンの中から前記第２
のＲＬＬ規約上存在しないパターンを除いた残りの複数
のパターンに対応するパターンであって、かつ前記複数
の第１のアドレス・パターンの不連続領域に存在するパ
ターンを表示する複数の第２のアドレス・パターンを生
成し、前記複数の第１のアドレス・パターン及び前記複
数の第２のアドレス・パターンのそれぞれに前記データ
・ビットのパターンを関連付けて作成した復調参照テー
ブルを提供する手段と、 （ｅ）前記第１の出力ビットで前記復調参照テーブルの
第１のアドレス・パターンを参照し、前記第２の出力ビ
ットで前記復調参照テーブルの第２のアドレス・パター
ンを参照して、前記参照されたアドレス・パターンに対
応する前記データ・ビットのパターンを出力する手段と
を有する復調装置。 - 【請求項１６】 前記第１の変調方式が８／１６変調方
式であり、前記第２の変調方式がＥＦＭ変調方式である
請求項１５記載の復調装置。 - 【請求項１７】 光ディスクから再生信号を検出する光
ヘッドと、光ディスクの回転速度および前記光ヘッドの
位置及び焦点を制御するサーボ制御装置と、復調装置
と、エラー訂正処理装置を含む光ディスク再生装置であ
って、 前記復調装置が請求項１５または１６に記載した復調装
置である光ディスク再生装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32456997A JP3155499B2 (ja) | 1997-11-26 | 1997-11-26 | 光ディスクのビット変換の方法、復調方法および装置 |
| TW087110220A TW413786B (en) | 1997-11-26 | 1998-06-25 | Method of converting bits of optical disk, demodulating method and apparatus |
| KR1019980043190A KR100350601B1 (ko) | 1997-11-26 | 1998-10-15 | 광디스크의비트변환방법,복조방법및장치 |
| US09/197,484 US6233213B1 (en) | 1997-11-26 | 1998-11-20 | Method of converting bits of optical disk, demodulating method and apparatus |
| CNB981227007A CN1191569C (zh) | 1997-11-26 | 1998-11-25 | 变换光盘通道位的方法和解调方法 |
| US09/791,280 US6348883B2 (en) | 1997-11-26 | 2001-02-21 | Method of converting bits of optical disk, demodulating method and apparatus |
| US09/791,174 US6370098B2 (en) | 1997-11-26 | 2001-02-21 | Method of converting bits of optical disk, demodulating method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32456997A JP3155499B2 (ja) | 1997-11-26 | 1997-11-26 | 光ディスクのビット変換の方法、復調方法および装置 |
Publications (2)
| Publication Number | Publication Date |
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