JP2004086905A

JP2004086905A - データ検出回路及びデータ検出方法

Info

Publication number: JP2004086905A
Application number: JP2003297975A
Authority: JP
Inventors: Tokei Lee; 李　東　奎
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-08-28
Filing date: 2003-08-21
Publication date: 2004-03-18
Also published as: US20040042573A1; KR20040019598A; US7212596B2; KR100486255B1

Abstract

【課題】　入力されるＮビットの２進データ中に最初に第１論理値を有する第１ビットと次に前記第１論理値を有する第２ビットとを速かに検出するためのデータ検出回路及びデータ検出方法を提供する。
【解決手段】　データ検出方法は、クロック信号に応答して、Ｎビット入力データを受信し、受信された前記Ｎビット入力データで最初に第１値を有する第１ビットを検出し、前記Ｎビット入力データで検出されたビットの値だけを第２値に変更して生成されたＮビット中間データを出力する段階と、反転された前記クロック信号に応答して、前記Ｎビット中間データを受信し、受信された前記Ｎビット中間データで最初に前記第１値を有する第２ビットを検出し、その結果を出力する段階とを具備する。
【選択図】　　図１

Description

　本発明は、マイクロプロセッサに使用できるデータ検出回路及びデータ検出方法に係り、より詳しくは、Ｎビットの入力データの第１論理値を有するビット中の最下位ビットと前記第１論理値を有するビット中の２番目の下位ビットとを検出するためのデータ検出回路及びデータ検出方法に関する。

　一般的に、トレーリング１またはトレーリング０回路は、入力される２進データを最下位ビット（ＬＳＢ：ｌｅａｓｔｓｉｇｎｉｆｉｃａｎｔｂｉｔ）から最上位ビット（ＭＳＢ：ｍｏｓｔｓｉｇｎｉｆｉｃａｎｔｂｉｔ）に向って検査し、データ要素内で１または０の値を有するビットの位置を探し当てる回路である。
　一方、リーディング１またはリーディング０回路は、入力される２進データをＭＳＢからＬＳＢに向って検査し、データ要素内で１または０の値を有するビットの位置を探し当てる回路である。
　トレーリング１回路、およびリーディング１回路は、加算器、マルチプルレジスタ、アドレス検出回路、またはテストプロセッサに使われる。

　このような回路は、マイクロプロセッサで使用され、その動作速度がマイクロプロセッサ、またはこれを具備するコンピュータの動作速度に多大の影響を及ぼす。
　すなわち、現在のコンピュータは短時間に多くのデータの処理を要求している。したがって、コンピュータの高速動作の傾向につれて、加算器、マルチプルレジスタ、アドレス検出回路、またはテストプロセッサに使われるトレーリング１回路又はリーディング１回路では、短時間に入力されるＮビットの２進データから第１論理値を有するビット中の最下位ビットと前記第１論理値を有するビット中の２番目の下位ビットとを連続的に検出しなければならない。

　本発明が解決しようとする技術的な課題は、入力されるＮビットの２進データ中から第１論理値を有する最下位ビットと前記第１論理値を有する２番目の下位ビットとを検出するための動作速度が向上したデータ検出回路及びデータ検出方法を提供するところにある。

　前記課題を解決するために本発明は、クロック信号に応答して、Ｎビット入力データを受信し、受信された前記Ｎビット入力データの第１論理値を有するビット中から最下位の第１ビットを検出し、前記Ｎビット入力データで検出された前記第１ビットの値だけを第２論理値に変更して生成されたＮビット中間データを出力する段階と、反転された前記クロック信号に応答して、前記Ｎビット中間データを受信し、受信された前記Ｎビット中間データの前記第１論理値を有するビット中から最下位の第２ビットを検出し、その結果を出力する段階と、を具備することを特徴とする。

　前記第１論理値が１で、前記第２論理値が０であるか、又は、前記第１論理値が０で、前記第２論理値が１であることを特徴とする。
　前記課題を解決するために本発明は、クロック信号に応答して、Ｎビット入力データを受信し、受信された前記Ｎビット入力データの第１論理値を有するビット中から最下位の第１ビットを検出し、前記Ｎビット入力データで前記第１論理値を有する第１ビットだけを第２論理値に変更して生成されたＮビット中間データを出力するための第１データ検出回路と、反転された前記クロック信号に応答して、前記Ｎビット中間データを受信し、受信された前記Ｎビット中間データの前記第１論理値を有するビット中から最下位の第２ビットを検出し、その検出結果を出力するための第２データ検出回路と、を具備することを特徴とする。

　前記第１データ検出回路は、前記Ｎビット入力データを受信し、受信された前記Ｎビット入力データの前記第１論理値を有するビット中から最下位の第１ビットを検出し、検出された前記第１ビットに対応するエンコーディング値を出力するための第１エンコーダと、前記クロック信号に応答して、前記Ｎビット入力データを受信し、前記Ｎビット入力データ中の前記第１論理値を有する前記第１ビットだけを第２論理値に変更して生成された前記Ｎビット中間データを出力するための第１データ出力回路と、を具備することを特徴とする。

　前記第２データ検出回路は、前記Ｎビット中間データを受信し、受信された前記Ｎビット中間データの前記第１論理値を有するビット中から最下位の第２ビットを検出し、検出された前記第２ビットに対応するエンコーディング値を出力するための第２エンコーダと、前記反転された前記クロック信号に応答して、前記Ｎビット中間データを受信し、前記Ｎビット中間データの前記第１論理値を有するビット中から最下位の第２ビットだけを第２論理値に変更して生成されたＮビット出力データを出力するための第２データ出力回路と、具備することを特徴とする。

　前記第１データ検出回路は、受信された前記Ｎビット入力データ中で、前記第１論理値を有するビットの数が少なくても２である場合、第１指示信号を出力することを特徴とする。
　前記第２データ検出回路は、受信された前記Ｎビット中間データ中で、前記第１論理値を有するビットの数が少なくても２である場合、第２指示信号を出力することを特徴とする。
　前記第１論理値が１で、前記第２論理値が０であるか、又は、前記第１論理値が０で、前記第２論理値が１であることを特徴とする。

　入力データ中に、第１論理値を有するビット中から最下位ビットの第１ビットと前記第１論理値を有するビット中から２番目の下位ビットの第２ビットとを検出するためのデータ回路において、前記入力データを受信し、前記入力データの第１論理値を有するビット中から最下位の第１ビットを検出し、その結果を出力するための第１データ検出回路と、前記第１データ検出回路から出力される出力データを受信し、前記出力データの前記第１論理値を有するビット中から最下位の第２ビットを検出し、その結果を出力するための第２回路と、を具備し、前記第１データ検出回路から出力されるデータは、前記入力データで前記第１論理値を有するビット中で最下位ビットとして検出された第１ビットの値だけを第２論理値に変更して生成されたデータであることを特徴とする。
　前記第１論理値が１で、前記第２論理値は０であるか、又は、前記第１論理値が０で、前記第２論理値が１であることを特徴とする。

　本発明によるデータ検出回路及びデータ検出方法は、入力されるＮビットの２進データ中から第１論理値を有する最下位ビットと前記第１論理値を有する２番目の下位ビットとを速かに検出する効果がある。
　また、前記データ検出回路を具備する加算器、マルチプルレジスタ、アドレス検出回路、またはテストプロセッサの動作速度が向上するので、加算器、マルチプルレジスタ、アドレス検出回路、またはテストプロセッサなどを具備するマイクロプロセッサの動作速度も向上する効果がある。

　本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。
　以下、図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
　図１は、本発明の実施例によるデータ検出回路のブロック図を示す。データ検出回路１００は、第１データ検出回路１１０、第２データ検出回路１２０及びインバータ１３０を具備する。

　本発明によるデータ検出回路１００は、トレーリング１回路の一実施例であって、Ｎビットのデータ中から第１論理値を有する最下位ビットと前記第１論理値を有する２番目の下位ビット、またはビットの位置を検出する。
　しかし、説明の便宜上、１６ビット入力データを例に挙げて説明する。また、本発明によるデータ検出回路１００を変形し、トレーリング０回路としても使うことができる。

　第１データ検出回路１１０は、クロック信号ＣＬＫに応答して、１６ビット入力データ対ＩＮ＿Ｈ＜１５：０＞、ＩＮ＿Ｌ＜１５：０＞を受信し、受信された１６ビット入力データＩＮ＿Ｈ＜１５：０＞で第１論理値（例えば、１または０）を有する最下位ビットまたは最下位ビットの位置を検出し、前記１６ビット入力データＩＮ＿Ｈ＜１５：０＞で前記第１論理値を有する最下位ビットだけを第２論理値（例えば、第１論理値が１の場合０、第１論理値が０の場合１）に変更して生成された１６ビット中間データＯＵＴ１＜１５：０＞を第２データ検出回路１２０に出力する。ここで、１６ビット入力データ対ＩＮ＿Ｈ＜１５：０＞、ＩＮ＿Ｌ＜１５：０＞は相補的な２進データである。　第２データ検出回路１２０は、インバータ１３０によって反転されたクロック信号ＣＬＫＢに応答して、１６ビット中間データＯＵＴ１＜１５：０＞を受信し、受信された１６ビット中間データＯＵＴ１＜１５：０＞で前記第１論理値を有する最下位ビットの位置を検出し、その検出結果を出力する。
　インバータ１３０は、第１データ検出回路１１０及び第２データ検出回路１２０が同時に活性化されることを防止する。すなわち、第１データ検出回路１１０の動作が完了した後、第２データ検出回路１２０が動作する。

　図２は、図１に示された第１データ検出回路１１０のブロック図を示す。第１データ検出回路１１０は、第１エンコーダ２１０及び第１データ出力回路２３０を具備する。第１エンコーダ２１０は１６ビット入力データ対ＩＮ＿Ｈ＜１５：０＞、ＩＮ＿Ｌ＜１５：０＞を受信し、受信された１６ビット入力データＩＮ＿Ｈ＜１５：０＞で第１論理値（例えば、１または０）を有する最下位ビットの位置を検出し、検出されたビット位置に対応するエンコーディング値ＲＡＤＤ１を出力する。
　ここで、エンコーディング値ＲＡＤＤ１＜３：０＞は第１論理値を有する最下位ビットの位置を示す。ここで、入力データＩＮ＿Ｈ＜１５：０＞が１６ビットであるので、エンコーディング値ＲＡＤＤ１＜３：０＞は４ビットである。したがって、エンコーディング値のビット数は入力データのビット数によって決定される。

　第１データ出力回路２３０は、クロック信号ＣＬＫに応答して１６ビット入力データ対ＩＮ＿Ｈ＜１５：０＞、ＩＮ＿Ｌ＜１５：０＞を受信し、１６ビット入力データＩＮ＿Ｈ＜１５：０＞で前記第１論理値を有するビットだけを第２論理値に変更して生成された１６ビット中間データＯＵＴ１＜１５：０＞を出力する。
　第１データ出力回路２３０は、受信された１６ビット入力データＩＮ＿Ｈ＜１５：０＞で前記第１論理値を有するビットが２以上である場合、第１指示信号ＭＦ１を出力する。この場合、第１指示信号ＭＦ１は論理‘ハイ’と論理‘ロー’のうちの何れか１つの状態を有する。

　図３は、図１に示された第２データ検出回路のブロック図を示す。図３を参照すれば、第２データ検出回路１２０は第２エンコーダ３１０及び第２データ出力回路２３０'を具備する。
　第２エンコーダ３１０は、１６ビット中間データ対ＯＵＴ１＜１５：０＞とＯＵＴＢ１＜１５：０＞とを受信し、受信された１６ビット中間データＯＵＴ１＜１５：０＞で前記第１論理値を有する最下位ビットの位置を検出し、検出されたビットに対応するエンコーディング値ＲＡＤＤ２＜３：０＞を出力する。

　第２データ出力回路２３０'は、反転されたクロック信号ＣＬＫＢに応答して１６ビット中間データ対ＯＵＴ１＜１５：０＞とＯＵＴＢ１＜１５：０＞とを受信し、受信された１６ビット中間データＯＵＴ１＜１５：０＞で前記第１論理値を有するビットだけを第２論理値（例えば０又は１）に変更して生成された１６ビット出力データＯＵＴ２＜１５：０＞を出力する。
　第２データ検出回路２３０'は、受信された前記１６ビット中間データＯＵＴ１＜１５：０＞で前記第１論理値を有するビットが２以上である場合、第２指示信号ＭＦ２を出力する。

　図４は、本発明の実施例によるデータ検出回路に使われるデータ出力回路の回路図を示す。図４を参照すれば、データ出力回路２３０はダイナミック回路形式で構成されている。
　各ＰＭＯＳトランジスタ４０１、４２０、４３０、４４０、４５０、４６０、４７０、４８０、４９０、５００、５６９は、クロック信号ＣＬＫに応答して対応するノード７００、７１０、７２０、７３０、７４０、７５０、７６０、...、７７０、７８０、７９０、８００を電源電圧ＶＤＤレベルにプリチャージする。

　ＰＭＯＳトランジスタ４０１は電源電圧ＶＤＤとノード７００との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ４０１のゲートに入力される。
　各データＩＮ＿Ｈ＜０＞ないしＩＮ＿Ｈ＜１５＞は対応するトランジスタ４０３、４０５、４０７、４０９、４１１、４１３、...、４１５、４１７、４１９のゲートに入力され、各トランジスタ４０３、４０５、４０７、４０９、４１１、４１３、...、４１５、４１７、４１９はノード７００と接地電圧との間に接続される。

　ＰＭＯＳトランジスタ４２０は電源電圧ＶＤＤとノード７１０との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ４２０のゲートに入力される。
　各データＩＮ＿Ｈ＜０＞ないしＩＮ＿Ｈ＜１５＞に相補的な各データＩＮ＿Ｌ＜０＞ないしＩＮ＿Ｌ＜１５＞は対応するＮＭＯＳトランジスタ４２３、４２５、４２９、４３５、４４３、４５３、...、４６５、４７９、４９３のゲートに入力される。各ＮＭＯＳトランジスタ４２３、４２５、４２９、４３５、４４３、４５３、...、４６５、４７９、４９３は対応するノード７１０、７２０、７３０、７４０、７５０、７６０、...、７７０、７８０、７９０と接地電圧との間に接続される。

　入力データＩＮ＿Ｈ＜０＞は各トランジスタ４２７、４３１、４３７、４４５、４５５、...、４６７、４８１、４９５のゲートに入力され、各トランジスタ４２７、４３１、４３７、４４５、４５５、...、４６７、４８１、４９５は対応するノード７２０、７３０、７４０、７５０、７６０、...、７７０、７８０、７９０と接地電圧との間に接続される。
　入力データＩＮ＿Ｈ＜１＞は各トランジスタ４３３、４３９、４４７、４５７、...、４６９、４８３、４９７のゲートに入力され、各トランジスタ４３３、４３９、４４７、４５７、...、４６９、４８３、４９７は対応するノード７３０、７４０、７５０、７６０、...、７７０、７８０、７９０と接地電圧との間に接続される。

　入力データＩＮ＿Ｈ＜２＞は各トランジスタ４４１、４４９、４５９、...、４７１、４８５、４９９のゲートに入力され、各トランジスタ４４１、４４９、４５９、...、４７１、４８５、４９９は対応するノード７４０、７５０、７６０、...、７７０、７８０、７９０と接地電圧との間に接続される。
　入力データ（ＩＮ＿Ｈ＜３＞）は各トラジスタ４５１、４６１、...、４７３、４８７、５０１のゲートに入力され、各トランジスタ４５１、４６１、...、４７３、４８７、５０１は対応するノード７５０、７６０、...、７７０、７８０、７９０と接地電圧との間に接続される。

　入力データＩＮ＿Ｈ＜４＞は各トランジスタ４６３、...、４７５、４８９、５０３のゲートに入力され、各トランジスタ４６３、...、４７５、４８９、５０３は対応するノード７６０、...、７７０、７８０、７９０と接地電圧との間に接続される。　次いで、入力データＩＮ＿Ｈ＜１２＞は各トランジスタ４７７、４９１、５０５のゲートに入力され、各トランジスタ４７７、４９１、５０５は対応するノード７７０、７８０、７９０と接地電圧との間に接続される。
　入力データＩＮ＿Ｈ＜１３＞は各トランジスタ４９３、５０７のゲートに入力され、各トランジスタ４９３、５０７は対応するノード７８０、７９０と接地電圧との間に接続される。入力データＩＮ＿Ｈ＜１４＞はトランジスタ５０９のゲートに入力され、トランジスタ５０９はノード７９０と接地電圧との間に接続される。

　各インバータ５１３〜５２７は対応するノード７１０、７２０、７３０、７４０、７５０、７６０、...、７７０、７８０、７９０と対応するインバータ５３１〜５４９との間に接続される。電圧維持回路５１０は対応する各インバータ５１３〜５２７の入出力端の間に接続され、対応するノード７１０、７２０、７３０、７４０、７５０、７６０、...、７７０、７８０、７９０の電圧が電源電圧ＶＤＤである場合、各ノード７１０、７２０、７３０、７４０、７５０、７６０、...、７７０、７８０、７９０の電圧を電源電圧ＶＤＤに維持する。

　図４を参照すれば、電圧維持回路５１０は、ＰＭＯＳトランジスタで実現され、このＰＭＯＳトランジスタは電源電圧ＶＤＤとインバータ５１３の入力端との間に接続され、インバータ５１３の出力端とＰＭＯＳトランジスタのゲートとが接続される。したがって、インバータ５１３の入力端の電圧が電源電圧ＶＤＤである場合、ＰＭＯＳトランジスタはターンオンされて、インバータ５１３の入力端に電源電圧ＶＤＤを供給する。そして、電圧維持回路５１０は、各インバータ５１１、５８９の入出力端の間にも接続される。インバータ５８９の出力信号は第１指示信号ＭＦ１である。

　否定論理和ゲート５５１〜５６７は、対応するインバータ５３１〜５４９の出力信号及び対応する入力データ１Ｎ＿Ｌ＜０＞ないしＩＮ＿Ｌ＜１５＞を受信し、否定論理和し、その結果を対応するＮＭＯＳトランジスタ５７１〜５８７のゲートに出力する。
　各ＮＭＯＳトランジスタ５７１〜５８７はノード８００と接地電圧との間に接続される。ＰＭＯＳトランジスタ５６９は電源電圧ＶＤＤとノード８００との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ５６９のゲートに入力される。
　そして、ＮＭＯＳトランジスタのゲートは電源電圧ＶＤＤに接続されるので、中間データＯＵＴ１＜１５：０＞のＬＳＢＯＵＴ１＜０＞は、常に０（接地電圧レベル）である。各中間データＯＵＴ１＜１＞ないしＯＵＴ１＜１５＞は対応する否定論理和ゲート５５１ないし５６７の出力信号である。

　図３を参照すると、第２データ出力回路２３０'は、反転クロック信号ＣＬＫＢに応答して１６ビット中間データ対ＯＵＴ１＜１５：０＞とＯＵＴＢ１＜１５：０＞とを受信し、受信された１６ビット中間データＯＵＴ１＜１５：０＞で前記第１論理値を有するビットだけを第２値に変更し、生成された１６ビット出力データＯＵＴ２＜１５：０＞を出力する。したがって、第１データ出力回路２３０の構造及び動作は第２データ出力回路２３０'の構造及び動作と同一である。

　図１ないし図４を参照して、データ出力回路１１０の動作を詳細に説明する。まず、クロック信号ＣＬＫが第１状態（例えば、論理‘ロー'）の場合、第１データ検出回路１１０の第１データ出力回路２３０の各ノード７００、７１０、７２０、７３０、７４０、７５０、７６０、７７０、７８０、７９０、８００は電源電圧ＶＤＤにプリチャージされる。この場合、第２データ検出回路１２０は非活性化される。
　そして、クロック信号ＣＬＫが第１状態から第２状態（例えば、論理‘ハイ'）に遷移する場合、第１データ検出回路１１０はデータ検出動作を実行して第２データ検出回路１２０は対応するノードを電源電圧にプリチャージする。

　クロック信号ＣＬＫが第２状態であり、第１データ検出回路１１０に入力される入力データＩＮ＿Ｈ＜１５：０＞が（１１１１１１１１１１１１１１００）である場合、第１データ検出回路１１０の第１エンコーダ２１０は入力データＩＮ＿Ｈ＜１５：０＞を受信し、入力データＩＮ＿Ｈ＜１５：０＞のＬＳＢから第２のビットで初めて“１”になることを指示するエンコーディング信号ＲＡＤＤ１＜３：０＞を出力する。エンコーディング信号ＲＡＤＤ１＜３：０＞は４ビットで構成されて、検出されたビットのエンコーディング値を意味する。

　第１データ出力回路２３０は入力データ対ＩＮ＿Ｈ＜１５：０＞、ＩＮ＿Ｌ＜１５：０＞を受信する。この時、相補入力データＩＮ＿Ｌ＜１５：０＞は（００００００００００００００１１）である。図４を参照すれば、ＯＵＴ１＜０＞は常に０（第１状態）である。ＮＭＯＳトランジスタ４２５は“１”であるＩＮ＿Ｌ＜１＞に応答してターンオンされるので、ノード７２０は接地電圧になる。

　したがって、否定論理和ゲート５５３の出力信号ＯＵＴ１＜１＞は０である。そして、ノード７３０の電圧は電源電圧ＶＤＤに維持されるので、インバータ５１７の出力信号は０である。したがって、否定論理和ゲート５５５の出力信号ＯＵＴ１＜２＞は０である。
　しかし、各ノード７４０、７５０、７６０、...、７７０、７８０、７９０は対応する入力ＩＮ＿Ｈ＜２＞ないしＩＮ＿Ｈ＜１４＞に応答して０であるので、対応する否定論理和ゲート５５７〜５６７の各出力信号ＯＵＴ１＜３＞ないしＯＵＴ１＜１５＞は１である。

　したがって、第１データ出力回路２３０から出力される中間データＯＵＴ１＜１５：０＞は（１１１１１１１１１１１１１０００）である。すなわち、ＩＮ＿Ｈ＜２＞の値は“１”から“０”に変更される。そして、入力データＩＮ＿Ｈ＜１５：０＞は（１１１１１１１１１１１１１１００）であるので、第１指示信号ＭＦ１は１を出力する。第１指示信号ＭＦ１が１である場合、これは入力データＩＮ＿Ｈ＜１５：０＞に１の値を有するビットが２以上存在することを意味する。

　クロック信号ＣＬＫが第２状態から第１状態に遷移する場合、第２データ検出回路１２０は活性化され、第１データ検出回路１１０は非活性化される。
　クロック信号ＣＬＫが第２状態から第１状態に遷移する場合、第１データ出力回路２３０から出力される中間データＯＵＴ１＜１５：０＞は第２データ検出回路１２０の第２エンコーダ３１０及び第２データ出力回路２３０'に入力される。

　第２エンコーダ３１０は、各々、中間データ対ＯＵＴ１＜１５：０＞、ＯＵＴＢ１＜１５：０＞、即ち（１１１１１１１１１１１１１０００）と（０００００００００００００１１１）とを受信し、中間データＯＵＴ１＜１５：０＞のＬＳＢから第３のビットで初めて“１”になることを指示するエンコーディング信号ＲＡＤＤ２＜３：０＞を出力する。エンコーディング信号ＲＡＤＤ２＜３：０＞は４ビットで構成され、検出されたビットのエンコーディング値を意味する。
　第２データ出力回路２３０'は中間データ対ＯＵＴ１＜１５：０＞、ＯＵＴＢ１＜１５：０＞を受信し、図４に示されたような動作を実行し、（１１１１１１１１１１１１００００）の値を有する出力データＯＵＴ２＜１５：０＞を出力する。すなわち、ＩＮ＿Ｈ＜３＞の値は“１”から“０”に変更される。

　そして、図４に示された第１データ出力回路２３０が（１０１０００００００００００００）である１６ビット入力データＩＮ＿Ｈ＜１５：０＞を受信して（１０００００００００００００００）である１６ビット中間データＯＵＴ１＜１５：０＞を第２データ検出回路１２０に出力すれば、第２データ検出回路１２０の第２データ出力回路２３０'は（００００００００００００００００）である出力データＯＵＴ２＜１５：０＞を出力する。

　この時、第１データ検出回路１１０から出力される第１指示信号ＭＦ１は１であり、第２データ検出回路１２０から出力される第２指示信号ＭＦ２は０である。そして、１６ビット入力データＩＮ＿Ｈ＜１５：０＞が（００００００００００００００００）である場合、ノード７００は電源電圧ＶＤＤレベルを維持するので、インバータ５１１の出力信号ＳＥＬはローである。
　インバータ５１１の出力信号ＳＥＬは１６ビット入力データＩＮ＿Ｈ＜１５：０＞中に１の値を有するビットが存在するか否かを確認するための信号である。したがって、１６ビット入力データＩＮ＿Ｈ＜１５：０＞に１の値を有するビットが少なくても１つ以上存在する場合、インバータ５１１の出力信号ＳＥＬはハイとなる。

　本発明によるデータ検出回路は、図面に示された一実施例を参考として説明されたが、これは例示的ななものに過ぎず、本技術分野の当業者であれば、これより多様な変形（例えば、トレーリング０回路）及び均等な他の実施例が可能である点が理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。

　本発明によるデータ検出回路は、加算器、マルチプルレジスタ、アドレス検出回路、またはテストプロセッサに使用可能である。

本発明の実施例によるデータ検出回路のブロック図を示す。図１に示された第１データ検出回路のブロック図を示す。図１に示された第２データ検出回路のブロック図を示す。本発明の実施例によるデータ検出回路に使われるデータ出力回路の回路図を示す。

符号の説明

　　　１００　　データ検出回路
　　　１１０　　第１データ検出回路
　　　１２０　　第２データ検出回路
　　　１３０　　インバータ
　　　ＣＬＫ　　クロック信号
　　　ＲＡＤＤ１　　エンコーディング値
　　　ＣＬＫＢ　　反転クロック信号
　　　ＯＵＴ１＜１５：０＞　　１６ビット中間データ
　　　ＯＵＴ２＜１５：０＞　　１６ビット出力データ
　　　ＩＮ＿Ｈ＜１５：０＞、ＩＮ＿Ｌ＜１５：０＞　　１６ビット入力データ対
　　　ＭＦ　　　第１指示信号

Claims

　クロック信号に応答して、Ｎビット入力データを受信し、受信された前記Ｎビット入力データの第１論理値を有するビット中から最下位の第１ビットを検出し、前記Ｎビット入力データで検出された前記第１ビットの値だけを第２論理値に変更して生成されたＮビット中間データを出力する段階と、
　反転された前記クロック信号に応答して、前記Ｎビット中間データを受信し、受信された前記Ｎビット中間データの前記第１論理値を有するビット中から最下位の第２ビットを検出し、その結果を出力する段階と、
を具備することを特徴とするデータ検出方法。
　前記第１論理値が１で、前記第２論理値が０であることを特徴とする請求項１に記載のデータ検出方法。
　前記第１論理値が０で、前記第２論理値が１であることを特徴とする請求項１に記載のデータ検出方法。
　クロック信号に応答して、Ｎビット入力データを受信し、受信された前記Ｎビット入力データの第１論理値を有するビット中から最下位の第１ビットを検出し、前記Ｎビット入力データで前記第１論理値を有する第１ビットだけを第２論理値に変更して生成されたＮビット中間データを出力するための第１データ検出回路と、
　反転された前記クロック信号に応答して、前記Ｎビット中間データを受信し、受信された前記Ｎビット中間データの前記第１論理値を有するビット中から最下位の第２ビットを検出し、その検出結果を出力するための第２データ検出回路と、
を具備することを特徴とするデータ検出回路。
　前記第１データ検出回路は、
　前記Ｎビット入力データを受信し、受信された前記Ｎビット入力データの前記第１論理値を有するビット中から最下位の第１ビットを検出し、検出された前記第１ビットに対応するエンコーディング値を出力するための第１エンコーダと、
　前記クロック信号に応答して、前記Ｎビット入力データを受信し、前記Ｎビット入力データ中の前記第１論理値を有する前記第１ビットだけを第２論理値に変更して生成された前記Ｎビット中間データを出力するための第１データ出力回路と、
を具備することを特徴とする請求項４に記載のデータ検出回路。
　前記第２データ検出回路は、
　前記Ｎビット中間データを受信し、受信された前記Ｎビット中間データの前記第１論理値を有するビット中から最下位の第２ビットを検出し、検出された前記第２ビットに対応するエンコーディング値を出力するための第２エンコーダと、
　前記反転された前記クロック信号に応答して、前記Ｎビット中間データを受信し、前記Ｎビット中間データの前記第１論理値を有するビット中から最下位の第２ビットだけを第２論理値に変更して生成されたＮビット出力データを出力するための第２データ出力回路と、
を具備することを特徴とする請求項４に記載のデータ検出回路。
　前記第１データ検出回路は、
　受信された前記Ｎビット入力データ中で、前記第１論理値を有するビットの数が少なくても２である場合、第１指示信号を出力することを特徴とする請求項４に記載のデータ検出回路。
　前記第２データ検出回路は、
　受信された前記Ｎビット中間データ中で、前記第１論理値を有するビットの数が少なくても２である場合、第２指示信号を出力することを特徴とする請求項４に記載のデータ検出回路。
　前記第１論理値が１で、前記第２論理値が０であることを特徴とする請求項４に記載のデータ検出回路。
　前記第１論理値が０で、前記第２論理値が１であることを特徴とする請求項４に記載のデータ検出回路。
　入力データ中に、第１論理値を有するビット中から最下位ビットの第１ビットと前記第１論理値を有するビット中から２番目の下位ビットの第２ビットとを検出するためのデータ回路において、
　前記入力データを受信し、前記入力データの第１論理値を有するビット中から最下位の第１ビットを検出し、その結果を出力するための第１データ検出回路と、
　前記第１データ検出回路から出力される出力データを受信し、前記出力データの前記第１論理値を有するビット中から最下位ビットの第２ビットを検出し、その結果を出力するための第２回路と、を具備し、
　前記第１データ検出回路から出力されるデータは、前記入力データで前記第１論理値を有するビット中で最下位ビットとして検出された第１ビットの値だけを第２論理値に変更して生成されたデータであることを特徴とするデータ検出回路。
　前記第１論理値が１で、前記第２論理値が０であることを特徴とする請求項１１に記載のデータ検出回路。
　前記第１論理値が０で、前記第２論理値が１であることを特徴とする請求項１１に記載のデータ検出回路。