KR200202060Y1 - 에러정정회로 - Google Patents

Abstract

본 고안은 메모리 소자내의 데이터에 에러가 존재시 이 에러를 정정하여 출력하는데 적당하도록 한 에러 정정 회로에 관한 것으로, 반도체 메모리 소자에 있어서, 선택한 N비트의 데이터만 각각 센싱하는 N개의 센스앰프들과, 상기 센스앰프들의 출력값을 비교 연산하는 비교기와, 상기 비교기의 출력으로 어느 비트가 에러인지를 판단하는 N개의 에러판단들과, 상기 센스앰프들중 하나의 센스앰프를 선택하는 제 1 스위치와, 상기 에러 판단들중 하나의 에러판단을 선택하는 제 2 스위치와, 상기 제 1, 제 2 스위치를 입력으로 하여 에러를 정정된 데이터로 출력하는 에러 정정부로 구성됨을 특징으로 한다.

Description

에러 정정 회로{Error Correction Circular}

본 고안은 반도체 메모리 소자에 관한 것으로, 특히 메모리 소자내의 데이터에 에러가 존재시 이 에러를 정정하여 출력하는데 적당하도록 한 에러 정정 회로에 관한 것이다.

이하, 첨부된 도면을 참조하여 종래의 에러 정정 회로에 대하여 설명하면 다음과 같다.

도 1은 종래의 에러 정정 회로를 나타낸 구성 블록도이다.

도 1에 도시한 바와같이 64비트 중 16비트 데이터 버스 사용할 때 1비트에 에러가 존재할 경우 64비트의 데이터를 읽어들이는 64개의 메인 센스앰프(101∼164)와, 64비트의 데이터에 대한 패러티 7비트를 읽어들이는 7개의 패러티 앰프(165∼171)로 이루어져 총 71개의 센스앰프(1)와, 상기 71개의 센스앰프(1)에서 각각 출력하는 71개 비트를 서로 비교 연산하는 비교기(2)와, 상기 비교기(2)의 결과를 입력으로 하여 상기 각 메인 센스앰프(101∼164)의 64개의 메인 데이터중 어느 비트가 에러인지 아닌지를 판단하는 64개(301∼364)의 에러 판단부(3)와, 상기 각각의 메인 센스앰프(101∼164)의 출력과 상기 각각의 에러 판단부(3)의 출력을 입력으로 하여 상기 에러 판단부(3)에서 에러가 있다고 판단하면 입력된 각각의 메인 센스앰프(101∼164)의 출력을 반전시키고, 상기 에러 판단부(3)에서 에러가 아니라고 판단하면 그대로 출력하는 64개(401∼464)의 에러 정정부(4)와, 실제 출력될 데이터 16개를 선택하기 위한 1/4스위치부(5)로 구성된다.

상기와 같이 구성된 종래의 에러 정정 회로의 동작에 대하여 설명하면 다음과 같다.

먼저, 64비트에 있어서 16비트 데이터 사용할 때 칩을 동작 시키게 되면 64개의 메인 센스앰프(101∼164)와 7개의 패러티 앰프(165∼171)로 구성된 71개의 센스앰프(1)를 통해 64개의 메인 데이터와 64비트 메인 데이터에 대한 패러티 정보 7비트가 읽혀진다.

그리고 상기 71개의 센스앰프(1)의 각 출력을 비교기(2)에서 비교 연산한 후, 상기 비교기(2)의 연산 결과를 64개의 에러 판단부(3)로 출력한다.

이어, 상기 64개의 에러 판단부(3)는 상기 비교기(2)의 출력값으로 상기 각 메인 센스앰프(101∼164)의 데이터가 에러인지 아닌지를 판단한 후, 그 값을 에러 정정부(4)로 출력한다.

이어서, 상기 에러 정정부(4)는 상기 메인 센스앰프(101∼164)의 출력값과 상기 에러 판단부(2)의 출력을 입력으로 하여 에러가 있다고 판단되면 상기 입력된 메인 센스앰프(101∼164)의 출력을 반전 시키고, 에러가 아니라고 판단되면 그대로 출력 시킨다.

이와같이 센스앰프(1)를 통해 읽혀진 64비트 데이터는 상기 에러 정정부(4)를 거쳐 에러가 없는 64비트 데이터를 출력 시킨다.

한편, 칩 외부에서 사용하는 데이터 버스(DATA BUS)가 16비트 경우에는 64비트의 데이터 중 16개만 선택할 필요가 있으므로 64비트중 16개를 출력해야 하므로 4비트중 1비트만 외부 입력 어드레스로 스위칭해야 한다. 즉, 상기 에러 정정부(4)의 제 1, 제 2, 제 3, 제 4 정정부(401,402,403,404)중 어느 하나만 1/4스위치(5)에서 스위칭하여 데이터를 출력한다.

그러나 상기와 같은 종래의 에러 정정 회로에 있어서는 다음과 같은 문제점이 있었다.

71개의 센스앰프와 비교기 그리고 64개의 에러 판단부 및 64개의 에러 정정부로 이루어져 칩 내의 커다란 면적을 차지하므로 동일 웨이퍼 내의 칩수를 감소 시켰다.

또한, 실제 출력되어질 데이터가 아님에도 불구하여 64개의 데이터를 모두 정정하므로 칩 동작 속도를 지연 시키며, 불필요한 전력소모를 발생 시켰다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 선택되어진 센스앰프의 데이터만 에러 정정 하도록 하여 에러 정정 회로의 면적을 최소화 시키고 불량 칩 구제 및 칩 사이즈를 축소 시키는데 적당한 에러 정정 회로를 제공하는데 그 목적이 있다.

도 1은 종래의 에러 정정 회로를 나타낸 구성 블록도

도 2는 본 발명의 에러 정정 회로를 나타낸 구성 블록도

도면의 주요부분에 대한 부호의 설명

21 : 센스앰프부 22 : 비교기

23 : 에러 판단부 24 : 제 1 스위치

25 : 제 2 스위치 26 : 에러 정정부

상기와 같은 목적을 달성하기 위한 본 발명의 에러 정정 회로는 반도체 메모리 소자에 있어서, 선택할 N비트의 데이터만 각각 센싱하는 N개의 센스앰프들과, 상기 센스앰프들의 출력값을 비교 연산하는 비교기와, 상기 비교기의 출력으로 어느 비트가 에러인지를 판단하는 N개의 에러판단들과, 상기 센스앰프들중 하나의 센스앰프를 선택하는 제 1 스위치와, 상기 에러 판단들중 하나의 에러판단을 선택하는 제 2 스위치와, 상기 제 1, 제 2 스위치를 입력으로 하여 에러를 정정된 데이터로 출력하는 에러 정정부로 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 고안의 에러 정정 회로에 대하여 보다 상세히 설명하면 다음과 같다.

도 2는 에러 정정 회로를 나타낸 구성 블록도이다.

도 2에 도시한 바와같이 64비트 중 16비트 데이터 버스를 사용할 때, 에러 정정 단위 블록은 먼저, 선택한 N비트(4비트)의 데이터(D0,D1,D2,D3)를 각각 읽어 들이기 위한 4개의 센스앰프들(101∼104)로 구성된 센스앰프부(21)와, 상기 센스앰프부(21)의 각 출력값을 비교 연산하는 비교기(22)와, 상기 비교기(22)의 출력을 입력으로 하여 상기 데이터중 어느 비트가 에러인지를 판단하는 4개의 에러판단들(301∼304)로 구성된 에러 판단부(23)와, 외부 어드레스를 입력으로 하여 상기 4개의 센스앰프들(101∼104) 중 어느 하나를 선택하는 제 1 스위치(24)와, 상기 센스앰프들(101∼104)과 동일한 외부 어드레스를 입력으로 하여 상기 4개의 에러 판단들(301∼304) 중 어느 하나를 선택하는 제 2 스위치(25)와, 상기 제 1, 제 2 스위치(24)(25)를 입력으로 하여 에러를 정정하여 정정된 데이터를 출력하는 에러 정정부(26)로 구성된다.

이때, 상기 제 1, 제 2 스위치(24)(25)는 1/4스위치이다.

상기와 같이 구성된 본 고안의 에러 정정 회로에 대하여 설명하면 다음과 같다.

1비트에 에러가 존재할 경우 에러정정 단위회로의 동작은 먼저, 칩이 동작하게 되면 선택될 4비트의 데이터를 센스앰프부(21)를 구성하는 4개의 센스앰프들(101∼104)에서 읽어들인 후, 이 읽어들인 데이터를 비교기(22)에 입력하여 비교 연산한다.

그리고 비교기(22)에서 비교 연산된 결과는 상기 센스앰프부(21)의 센스앰프들(101∼104)에 대응되는 에러 판단부(23)에 입력되어 상기 센스앰프부(21)의 센스앰프들(101∼104)의 데이터에 에러가 있는지 없는지를 판단한다.

이어서, 외부 어드레스에 의해 출력되어질 데이터는 상기 센스앰프부(21)를 구성하는 4개의 센스앰프들(101∼104)중 하나이므로 4개의 센스앰프들(101∼104)중 한 개만 제 1 스위치(24)에서 스위칭하여 에러 정정부(26)로 출력하고, 상기 에러 판단부(23)의 출력값도 외부 어드레스에 의해 선택된 센스앰프(21)에 해당하는 신호(즉, 출력되어질 데이터는 4개중 하나이므로)만 제 2 스위치(25)에서 스위칭하여 에러 정정부(26)로 출력한다.

이어, 상기 에러 정정부(26)는 입력된 에러 판단 신호를 근거로 하여 상기 센스앰프의 출력을 정정하거나 그대로 출력한다.

상기와 같은 동작시 1비트의 에러 정정 데이터가 검지되면 나머지 데이터는 에러판단이나 에러정정 없이 4비트의 데이터중 한 개의 데이터를 출력하고, 에러 발생된 데이터가 검지되지 않았으면 상기 에러정정 단위회로를 이용한 에러정정 및 출력 동작을 반복 시행한다.

이상에서 설명한 바와같이 본 고안의 에러 정정 회로에 있어서는 다음과 같은 효과가 있다.

선택되어질 N비트(4비트)의 데이터를 센싱한 센스앰프의 데이터만 에러 정정하므로 선택되지 않은 모든 센스앰프도 에러 정정 과정을 거치는 것보다 동작속도를 향상 시킬 수 있고, 에러 정정부를 외부 데이터 버스 만큼만 구성하므로 불필요한 회로를 삭제할 수 있어 전력 소모를 줄일 수 있다.

또한, 전체 회로 블록의 면적이 축소 되므로 칩 사이즈를 줄일 수 있다.

Claims (2)

1. 반도체 메모리 소자에 있어서,

   선택할 N비트의 데이터만 각각 센싱하는 N개의 센스앰프들과;

   상기 센스앰프들의 출력값을 비교 연산하는 비교기와;

   상기 비교기의 출력으로 어느 비트가 에러인지를 판단하는 N개의 에러판단들과;

   상기 센스앰프들중 하나의 센스앰프를 선택하는 제 1 스위치와;

   상기 에러 판단들중 하나의 에러판단을 선택하는 제 2 스위치와;

   상기 제 1, 제 2 스위치를 입력으로 하여 에러를 정정된 데이터로 출력하는 에러 정정부로 구성됨을 특징으로 하는 에러 정정 회로.
2. 제 1 항에 있어서,

   상기 제 1, 제 2 스위치는 동일 어드레스를 입력에 의해 1개의 센스앰프와 그 센스앰프의 에러 판단 신호만을 스위칭하는 것을 특징으로 하는 에러 정정 회로.