JPH09114748A - メモリエラー訂正回路 - Google Patents
メモリエラー訂正回路Info
- Publication number
- JPH09114748A JPH09114748A JP7265293A JP26529395A JPH09114748A JP H09114748 A JPH09114748 A JP H09114748A JP 7265293 A JP7265293 A JP 7265293A JP 26529395 A JP26529395 A JP 26529395A JP H09114748 A JPH09114748 A JP H09114748A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- read
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 メモリ回路に発生する１ビットエラーの訂正
を少ないＨＷ（ハードウェア）で省電力かつ低価格で実
現する。 【解決手段】 メモリ１のライトデータを一時的に保持
するテンポラリレジスタ４と、メモリ１のライトアドレ
スとリードアドレスとを選択するアドレスセレクタ１１
と、この出力を格納するリードアドレスレジスタ２と、
メモリ１から読み出されるデータとテンポラリレジスタ
４のデータとの不一致箇所を検出する不一致箇所検出回
路５と、この出力をエンコーダ６で符号化データとして
格納する代替メモリ３と、メモリ１のライトアドレスを
代替メモリ３に送出するライトアドレスレジスタ８と、
代替メモリ３から読み出された符号化データを復号し元
のデータへ戻すデコーダ７と、メモリ１の出力データと
インバータ１０の出力データとをデコーダ７の出力で切
り分けて選択するセレクタ９とから構成される。
を少ないＨＷ（ハードウェア）で省電力かつ低価格で実
現する。 【解決手段】 メモリ１のライトデータを一時的に保持
するテンポラリレジスタ４と、メモリ１のライトアドレ
スとリードアドレスとを選択するアドレスセレクタ１１
と、この出力を格納するリードアドレスレジスタ２と、
メモリ１から読み出されるデータとテンポラリレジスタ
４のデータとの不一致箇所を検出する不一致箇所検出回
路５と、この出力をエンコーダ６で符号化データとして
格納する代替メモリ３と、メモリ１のライトアドレスを
代替メモリ３に送出するライトアドレスレジスタ８と、
代替メモリ３から読み出された符号化データを復号し元
のデータへ戻すデコーダ７と、メモリ１の出力データと
インバータ１０の出力データとをデコーダ７の出力で切
り分けて選択するセレクタ９とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリエラー訂正
回路に関し、特にメモリ回路に発生した１ビットエラー
を訂正するエラー訂正回路に関する。
回路に関し、特にメモリ回路に発生した１ビットエラー
を訂正するエラー訂正回路に関する。
【０００２】
【従来の技術】従来、メモリ回路において発生する１ビ
ットエラーの検出は、パリティチェックによって行われ
ていた。しかしながら、この方法ではエラー検出は可能
であるが、データの訂正は不可能であった。また、デー
タの訂正を行う場合でも、従来のＥＣＣ方式またはメモ
リの多重化方式による方法では、莫大なＨＷ（ハードウ
ェア）を必要としていた。
ットエラーの検出は、パリティチェックによって行われ
ていた。しかしながら、この方法ではエラー検出は可能
であるが、データの訂正は不可能であった。また、デー
タの訂正を行う場合でも、従来のＥＣＣ方式またはメモ
リの多重化方式による方法では、莫大なＨＷ（ハードウ
ェア）を必要としていた。
【０００３】
【発明が解決しようとする課題】上述したように、従来
のメモリ回路における１ビットエラーの訂正方法では、
莫大なＨＷ（ハードウェア）を必要とするとため、消費
電力が増えるとともに回路の信頼性が低下し、しかも、
製造価格が上昇するという欠点がある。
のメモリ回路における１ビットエラーの訂正方法では、
莫大なＨＷ（ハードウェア）を必要とするとため、消費
電力が増えるとともに回路の信頼性が低下し、しかも、
製造価格が上昇するという欠点がある。
【０００４】
【課題を解決するための手段】本発明は、メモリ回路に
送出されるライトデータを一時的に保持するテンポラリ
レジスタと、前記メモリ回路に送出されるライトアドレ
スとリードアドレスとをライトイネーブル信号により選
択するアドレスセレクタと、前記アドレスセレクタの出
力を格納するリードアドレスレジスタと、前記リードア
ドレスレジスタ出力のリードアドレスにより前記メモリ
回路から読み出されるデータと前記テンポラリレジスタ
の出力データとの不一致箇所を検出する不一致箇所検出
回路と、前記不一致箇所検出回路による検出結果を符号
化データにするエンコーダと、前記エンコーダによる符
号化データを格納する代替メモリと、前記ライトアドレ
スを一時的に格納し前記代替メモリに送出するライトア
ドレスレジスタと、前記リードアドレスレジスタから送
出されるアドレスにより前記代替メモリから読み出され
た前記符号化データを符号化前のデータに復号するデコ
ーダと、前記メモリ回路から読み出されたデータを反転
するインバータと、前記メモリ回路から読み出されたデ
ータと前記インバータ出力のデータとを前記デコーダ出
力のデータをセレクト信号として切り分けるセレクタと
を備えることを特徴とする。
送出されるライトデータを一時的に保持するテンポラリ
レジスタと、前記メモリ回路に送出されるライトアドレ
スとリードアドレスとをライトイネーブル信号により選
択するアドレスセレクタと、前記アドレスセレクタの出
力を格納するリードアドレスレジスタと、前記リードア
ドレスレジスタ出力のリードアドレスにより前記メモリ
回路から読み出されるデータと前記テンポラリレジスタ
の出力データとの不一致箇所を検出する不一致箇所検出
回路と、前記不一致箇所検出回路による検出結果を符号
化データにするエンコーダと、前記エンコーダによる符
号化データを格納する代替メモリと、前記ライトアドレ
スを一時的に格納し前記代替メモリに送出するライトア
ドレスレジスタと、前記リードアドレスレジスタから送
出されるアドレスにより前記代替メモリから読み出され
た前記符号化データを符号化前のデータに復号するデコ
ーダと、前記メモリ回路から読み出されたデータを反転
するインバータと、前記メモリ回路から読み出されたデ
ータと前記インバータ出力のデータとを前記デコーダ出
力のデータをセレクト信号として切り分けるセレクタと
を備えることを特徴とする。
【０００５】また、前記不一致箇所検出回路は、入力し
た前記メモリ回路から読み出されるデータと前記テンポ
ラリレジスタの出力データと各ビットごとに排他的論理
和を求めることを特徴とする。
た前記メモリ回路から読み出されるデータと前記テンポ
ラリレジスタの出力データと各ビットごとに排他的論理
和を求めることを特徴とする。
【０００６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００７】図１は、本発明による一実施の形態を示す
構成図である。図１を参照すると、本発明は、メモリ回
路（以下メモリという）１と、メモリ１に格納される書
き込みデータ（以下ライトデータという）２０を一時的
に保持するテンポラリレジスタ４と、メモリ１に送出さ
れる書き込みアドレス（以下ライトアドレスという）２
１と読み出しアドレス（以下リードアドレスという）２
３とを書き込みイネーブル信号（以下ライトイネーブル
という）２２により選択するアドレスセレクタ１１と、
このアドレスセレクタ１１の出力を格納するリードアド
レスレジスタ２と、リードアドレスレジスタ２から出力
されたリードアドレスによりメモリ１から読み出される
データとテンポラリレジスタ４のデータとの不一致箇所
を検出する不一致箇所検出回路５と、この不一致箇所検
出回路５の結果をエンコードするエンコーダ６と、エン
コーダ６の結果を格納する代替メモリ３と、メモリ１へ
のライトアドレス２１を一時的に格納し、代替メモリ３
に送出するライトアドレスレジスタ８と、このリードア
ドレスレジスタ８から送出されるアドレスにより代替メ
モリ３から読み出されたデータをデコードし、エンコー
ダ６でエンコードされる前のデータへ戻すデコーダ７
と、メモリ１から読み出されたデータを反転するインバ
ータ１０と、メモリ１から読み出されたデータとインバ
ータ出力のデータとをデコーダ出力のデータをセレクト
信号として切り分けるセレクタ９とから構成される。
構成図である。図１を参照すると、本発明は、メモリ回
路（以下メモリという）１と、メモリ１に格納される書
き込みデータ（以下ライトデータという）２０を一時的
に保持するテンポラリレジスタ４と、メモリ１に送出さ
れる書き込みアドレス（以下ライトアドレスという）２
１と読み出しアドレス（以下リードアドレスという）２
３とを書き込みイネーブル信号（以下ライトイネーブル
という）２２により選択するアドレスセレクタ１１と、
このアドレスセレクタ１１の出力を格納するリードアド
レスレジスタ２と、リードアドレスレジスタ２から出力
されたリードアドレスによりメモリ１から読み出される
データとテンポラリレジスタ４のデータとの不一致箇所
を検出する不一致箇所検出回路５と、この不一致箇所検
出回路５の結果をエンコードするエンコーダ６と、エン
コーダ６の結果を格納する代替メモリ３と、メモリ１へ
のライトアドレス２１を一時的に格納し、代替メモリ３
に送出するライトアドレスレジスタ８と、このリードア
ドレスレジスタ８から送出されるアドレスにより代替メ
モリ３から読み出されたデータをデコードし、エンコー
ダ６でエンコードされる前のデータへ戻すデコーダ７
と、メモリ１から読み出されたデータを反転するインバ
ータ１０と、メモリ１から読み出されたデータとインバ
ータ出力のデータとをデコーダ出力のデータをセレクト
信号として切り分けるセレクタ９とから構成される。
【０００８】次に、このように構成された本発明の動作
について説明する。
について説明する。
【０００９】まず、ライトデータ２０は、ライトアドレ
ス２１で指定されるワードにライトイネーブル２２が
“１”のとき、メモリ１に書き込まれる。このライトデ
ータ２０は、メモリ１に書き込まれると同時にテンポラ
リレジスタ４にも格納され、ライトアドレス２１は、ア
ドレスセレクタ１１によりライトイネーブル２２が
“１”であるときに選択され、リードアドレスレジスタ
２およびライトアドレスレジスタ８にそれぞれ格納され
る。
ス２１で指定されるワードにライトイネーブル２２が
“１”のとき、メモリ１に書き込まれる。このライトデ
ータ２０は、メモリ１に書き込まれると同時にテンポラ
リレジスタ４にも格納され、ライトアドレス２１は、ア
ドレスセレクタ１１によりライトイネーブル２２が
“１”であるときに選択され、リードアドレスレジスタ
２およびライトアドレスレジスタ８にそれぞれ格納され
る。
【００１０】ここで、ライトデータ２０のデータをＤＡ
ＴＡ（０：３２）とし、ライトアドレス２１のアドレス
値をＡＤＲ（０：７）とする。なお、（０：３２）は、
ＭＳＢ(Most Significant Bit)が０で、かつビット幅が
３２のデータであり、また、（０：７）はＭＳＢが０
で、かつビット幅が７のデータであることを意味し、以
降このように表わすものとする。
ＴＡ（０：３２）とし、ライトアドレス２１のアドレス
値をＡＤＲ（０：７）とする。なお、（０：３２）は、
ＭＳＢ(Most Significant Bit)が０で、かつビット幅が
３２のデータであり、また、（０：７）はＭＳＢが０
で、かつビット幅が７のデータであることを意味し、以
降このように表わすものとする。
【００１１】次に、メモリ１に書き込まれたＤＡＴＡ
（０：３２）は、書き込み後の次のサイクルで、リード
アドレスレジスタ２に格納されていたＡＤＲ（０：７）
によって読み出される。読み出されたＤＡＴＡ（０：３
２）は、不一致箇所検出回路５によりテンポラリレジス
タ４に格納されていたＤＡＴＡ（０：３２）と比較され
る。このデータ比較は、各ビットごとに排他的論理和を
求めるが、この場合には、ＤＡＴＡ（０：３２）が３２
ビットのデータであるので３２ビットの結果を得る。そ
して、データ不一致の発生したビットは“１”となる。
また、不一致のない場合には、すべてのビットが“０”
となる。
（０：３２）は、書き込み後の次のサイクルで、リード
アドレスレジスタ２に格納されていたＡＤＲ（０：７）
によって読み出される。読み出されたＤＡＴＡ（０：３
２）は、不一致箇所検出回路５によりテンポラリレジス
タ４に格納されていたＤＡＴＡ（０：３２）と比較され
る。このデータ比較は、各ビットごとに排他的論理和を
求めるが、この場合には、ＤＡＴＡ（０：３２）が３２
ビットのデータであるので３２ビットの結果を得る。そ
して、データ不一致の発生したビットは“１”となる。
また、不一致のない場合には、すべてのビットが“０”
となる。
【００１２】このようにして生成された結果は、エンコ
ーダ６によりエンコードされ、６ビットのエンコードデ
ータＥＮＤＴ（０：６）に変換される。
ーダ６によりエンコードされ、６ビットのエンコードデ
ータＥＮＤＴ（０：６）に変換される。
【００１３】次に、不一致箇所検出回路の出力とそのエ
ンコード結果およびエラービットの一覧を表１に示す。
ンコード結果およびエラービットの一覧を表１に示す。
【００１４】
【表１】
【００１５】表１によると、例えば、ＤＡＴＡ（０：３
２）のビット１１に不一致が検出された場合、エンコー
ドデータＥＮＤＴ（０：６）は“００１０１１”〔ｂｉ
ｎ〕となる。このようにして変換されたエンコーダ６の
出力は、ライトアドレスレジスタ８に格納されていたＡ
ＤＲ（０：７）により、代替メモリ３の指定されたワー
ドに書き込まれる。
２）のビット１１に不一致が検出された場合、エンコー
ドデータＥＮＤＴ（０：６）は“００１０１１”〔ｂｉ
ｎ〕となる。このようにして変換されたエンコーダ６の
出力は、ライトアドレスレジスタ８に格納されていたＡ
ＤＲ（０：７）により、代替メモリ３の指定されたワー
ドに書き込まれる。
【００１６】次に、データ読み出し時は、ライトイネー
ブル２２が“０”であるため、リードアドレス２３がセ
レクタ１１により選択されてリードアドレスレジスタ２
に格納される。そして、リードアドレス２３のアドレス
値がＡＤＲ（０：７）であると仮定すると、リードアド
レスレジスタ２から送出されたＡＤＲ（０：７）によ
り、メモリ１からリードデータＤＡＴＡ（０：３２）が
読み出される。
ブル２２が“０”であるため、リードアドレス２３がセ
レクタ１１により選択されてリードアドレスレジスタ２
に格納される。そして、リードアドレス２３のアドレス
値がＡＤＲ（０：７）であると仮定すると、リードアド
レスレジスタ２から送出されたＡＤＲ（０：７）によ
り、メモリ１からリードデータＤＡＴＡ（０：３２）が
読み出される。
【００１７】これと同時に、リードアドレスレジスタ２
から送出されたＡＤＲ（０：７）により代替メモリ３が
アクセスされ、ＥＮＤＴ（０：６）が読み出される。そ
して、ＥＮＤＴ（０：６）はデコーダ７によってデコー
ドされ、エンコーダ６でエンコードされる前の３２ビッ
トのデータに変換される。この場合、ＥＮＤＴ（０：
６）は“００１０１１”〔ｂｉｎ〕であるので、これが
表１に示すように、“００１０００００”〔ｈｅｘ〕に
変換される。
から送出されたＡＤＲ（０：７）により代替メモリ３が
アクセスされ、ＥＮＤＴ（０：６）が読み出される。そ
して、ＥＮＤＴ（０：６）はデコーダ７によってデコー
ドされ、エンコーダ６でエンコードされる前の３２ビッ
トのデータに変換される。この場合、ＥＮＤＴ（０：
６）は“００１０１１”〔ｂｉｎ〕であるので、これが
表１に示すように、“００１０００００”〔ｈｅｘ〕に
変換される。
【００１８】このデコード後の３２ビットのデータをＤ
ＥＤＴ（０：３２）とすると、ＤＥＤＴ（０：３２）の
各ビットをセレクタ９のセレクト信号として、メモリ１
から読み出されたＤＡＴＡ（０：３２）の各ビットとＤ
ＡＴＡ（０：３２）の各ビットの反転データとを選択す
る。
ＥＤＴ（０：３２）とすると、ＤＥＤＴ（０：３２）の
各ビットをセレクタ９のセレクト信号として、メモリ１
から読み出されたＤＡＴＡ（０：３２）の各ビットとＤ
ＡＴＡ（０：３２）の各ビットの反転データとを選択す
る。
【００１９】この場合は、ＤＥＤＴ（０：３２）のビッ
ト１１が“１”であるので、ＤＡＴＡ（０：３２）のビ
ット１１のみが反転され、セレクタ９で選択されて出力
され、その他のビットは反転されずにセレクタ９より出
力される。このようにしてメモリ１で発生したデータ１
ビットエラーが訂正されて出力される。
ト１１が“１”であるので、ＤＡＴＡ（０：３２）のビ
ット１１のみが反転され、セレクタ９で選択されて出力
され、その他のビットは反転されずにセレクタ９より出
力される。このようにしてメモリ１で発生したデータ１
ビットエラーが訂正されて出力される。
【００２０】
【発明の効果】以上説明したように本発明によれば、メ
モリに１ビットエラーが発生した場合のエラー訂正を、
従来よりも少ないＨＷ（ハードウェア）で実現できるた
め、消費電力の増加もなく、回路の信頼性が向上し、し
かも、製造価格の低減がはかれるという効果がある。
モリに１ビットエラーが発生した場合のエラー訂正を、
従来よりも少ないＨＷ（ハードウェア）で実現できるた
め、消費電力の増加もなく、回路の信頼性が向上し、し
かも、製造価格の低減がはかれるという効果がある。
【図１】本発明による一実施の形態を示す構成図であ
る。
る。
１ メモリ（メモリ回路） ２ リードアドレスレジスタ ３ 代替メモリ ４ テンポラリレジスタ ５ 不一致箇所検出回路 ６ エンコーダ ７ デコーダ ８ ライトアドレスレジスタ ９ セレクタ １０ インバータ １１ アドレスセレクタ ２０ ライトデータ ２１ ライトアドレス ２２ ライトイネーブル ２３ リードアドレス
Claims (2)
- 【請求項１】 メモリ回路に送出されるライトデータを
一時的に保持するテンポラリレジスタと、前記メモリ回
路に送出されるライトアドレスとリードアドレスとをラ
イトイネーブル信号により選択するアドレスセレクタ
と、前記アドレスセレクタの出力を格納するリードアド
レスレジスタと、前記リードアドレスレジスタ出力のリ
ードアドレスにより前記メモリ回路から読み出されるデ
ータと前記テンポラリレジスタの出力データとの不一致
箇所を検出する不一致箇所検出回路と、前記不一致箇所
検出回路による検出結果を符号化データにするエンコー
ダと、前記エンコーダによる符号化データを格納する代
替メモリと、前記ライトアドレスを一時的に格納し前記
代替メモリに送出するライトアドレスレジスタと、前記
リードアドレスレジスタから送出されるアドレスにより
前記代替メモリから読み出された前記符号化データを符
号化前のデータに復号するデコーダと、前記メモリ回路
から読み出されたデータを反転するインバータと、前記
メモリ回路から読み出されたデータと前記インバータ出
力のデータとを前記デコーダ出力のデータをセレクト信
号として切り分けるセレクタとを備えることを特徴とす
るメモリエラー訂正回路。 - 【請求項２】 前記不一致箇所検出回路は、前記メモリ
回路からの読み出しデータと前記テンポラリレジスタの
出力データとを各ビットごとに排他的論理和を求めるよ
うにしたことを特徴とする請求項１記載のメモリエラー
訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265293A JPH09114748A (ja) | 1995-10-13 | 1995-10-13 | メモリエラー訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265293A JPH09114748A (ja) | 1995-10-13 | 1995-10-13 | メモリエラー訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114748A true JPH09114748A (ja) | 1997-05-02 |
Family
ID=17415197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7265293A Pending JPH09114748A (ja) | 1995-10-13 | 1995-10-13 | メモリエラー訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009145957A (ja) * | 2007-12-11 | 2009-07-02 | Oki Semiconductor Co Ltd | ステートマシン及びこれを用いた半導体集積回路 |
-
1995
- 1995-10-13 JP JP7265293A patent/JPH09114748A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009145957A (ja) * | 2007-12-11 | 2009-07-02 | Oki Semiconductor Co Ltd | ステートマシン及びこれを用いた半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6018817A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
| JP4071940B2 (ja) | メモリ設計のための共有式誤り訂正 | |
| US5477551A (en) | Apparatus and method for optimal error correcting code to parity conversion | |
| US6332152B1 (en) | Arithmetic unit and data processing unit | |
| CN111506452B (zh) | 数据存储保护方法、装置、计算机设备及存储介质 | |
| US20200183784A1 (en) | Nonvolatile memory device and memory system including nonvolatile memory device | |
| US11881277B2 (en) | Memory device and operating method thereof | |
| JP2009070362A (ja) | メモリ装置のためのｅｃｃコード生成方法 | |
| US7075851B2 (en) | Semiconductor memory device inputting/outputting data and parity data in burst operation | |
| CN110209598B (zh) | 一种高速缓冲存储器、一种数据读写控制方法及系统 | |
| US20090319867A1 (en) | Memory system and memory access method | |
| CN112820343B (zh) | 数据保护方法、装置、计算机设备及存储介质 | |
| JPH09114748A (ja) | メモリエラー訂正回路 | |
| US6167549A (en) | Memory access control device, and its control method | |
| JPH1083356A (ja) | ストアしたディジタル・データのエラーを隠す方法および装置 | |
| CN110688248B (zh) | 一种可变动码率与更正能力内存控制方法 | |
| JPH01108655A (ja) | メモリシステムの読出データ誤り検出方式 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JPH08129510A (ja) | メモリデータ訂正装置 | |
| JPH0652002A (ja) | データチェック方法及び回路 | |
| SU1392595A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
| JPS61267139A (ja) | メモリ制御回路 | |
| JPS5837638B2 (ja) | キオクソウチ | |
| JPH04341998A (ja) | メモリ回路 | |
| KR100201783B1 (ko) | 연산 데이타 오류정정장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |