JPH0816483A

JPH0816483A - メモリ装置の制御方式

Info

Publication number: JPH0816483A
Application number: JP6144797A
Authority: JP
Inventors: Yuji Sugaya; 祐二菅谷; Shigeru Shibukawa; 滋渋川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-06-27
Filing date: 1994-06-27
Publication date: 1996-01-19
Anticipated expiration: 2016-05-28
Also published as: JP3170145B2

Abstract

(57)【要約】【目的】メモリ素子からの読み出しデータの全ビット
における誤りの検出と誤り訂正を行う。【構成】メモリ素子１を、同じ記憶容量を持つ記憶ユ
ニット１ａ，１ｂに分割し、両記憶ユニットに同一デー
タを記憶させる。誤り検出ユニット４により記憶ユニッ
ト１ａ，１ｂからの読み出しデータの排他的論理和をと
り誤りの有無をチェックする。誤りの有る時は、アドレ
スレジスタ３に誤り検出時のアドレスを、データ記憶レ
ジスタ６ａ，６ｂに記憶ユニット１ａ，１ｂからの読み
出しデータを記憶し、それをもとにメモリ制御回路５に
より誤り訂正を行う。【効果】ＥＣＣ機構よりも少ないゲート数で読み出し
データの全ビットの誤り検出を行うことができる。更
に、マイコン利用により柔軟な制御が可能になり、誤り
訂正のためのハードウェア量を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムに対し
メモリ素子内の記憶領域を同一の容量を持つ２つの記憶
ユニットに分割し、各記憶ユニットに同一の正しいデー
タが記憶されるようにしたメモリ装置の制御方式に関す
る。

【０００２】

【従来の技術】半導体素子の分野では、微細化技術が著
しく進展している。各種メモリ素子では、この微細化技
術の進展によりメモリ素子１個あたりの記憶容量が増大
する反面、記憶セル１個の占める体積の縮小による蓄積
電荷量の減少や、微小欠陥の発生確率の高まり、動作の
高速化に伴う電気的なノイズの印加等の外部要因によ
り、データ中のエラービットの発生確率が高くなる。

【０００３】一般に、メモリ装置に於けるデータの信頼
性向上の方法としては、パリティチェック方式とＥＣＣ
機構が知られている。パリティチェック方式では、デー
タビットに１ビットのパリティビットを付加し、パリテ
ィビットによりデータビットとパリティビット中のビッ
トの値が"１"であるビットの数を奇数若しくは偶数に統
一してメモリ装置に書き込み、読み出し時にはデータビ
ットとパリティビット中のビットの値が"１"であるビッ
トの数をチェックすることにより誤りの検出を行う。

【０００４】ＥＣＣ機構では、拡張ハミングコードを用
いてデータビットよりチェックビットを生成し、データ
ビットとチェックビットをメモリ装置に書き込み、読み
出し時にはメモリ装置から読み出したデータビットとチ
ェックビットよりシンドロームを生成し、このシンドロ
ームより１ビットの誤り訂正及び２ビットの誤り検出を
行う。

【０００５】

【発明が解決しようとする課題】しかしながら、パリテ
ィチェック方式では奇数個ビットの誤り検出のみが可能
で偶数個ビットの誤り検出はできず、奇数個ビットの誤
り検出時もデータ中のどのビットに誤りがあるかを指定
できないため誤りが訂正できない欠点があった。また、
ＥＣＣ機構では、１ビットの誤り訂正及び２ビットの誤
り検出が可能であるが、３ビット以上の誤り検出ができ
ない、データの誤りの有無を判断するためのシンドロー
ム生成回路のゲート数が多くなるといった欠点があっ
た。

【０００６】本発明は、これら従来技術の欠点を解消
し、少ない数の論理ゲートを用いた誤り検出回路によっ
てメモリ素子から読み出したデータの全ビットにおける
誤り検出と、誤り訂正を行うことのできるメモリ装置の
制御方式を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、記憶容量の増
大を利用して記憶領域を同一アドレス空間を持つ２つの
記憶ユニットに分割したメモリ素子と、各記憶ユニット
から読み出されたデータのビット毎の排他的論理和をと
ることにより、読み出しデータの誤り検出を行い、有効
データの送出を行う誤り検出ユニットと、読み出しデー
タ中の誤りビットの位置を記憶する誤りビット指定レジ
スタと、各記憶ユニットから読み出されたデータを記憶
するデータ記憶レジスタと、メモリアクセス時のアドレ
スを記憶するアドレスレジスタと、読み出しデータ中の
誤りビットの訂正を行うマイコンを使用したメモリ制御
回路を有することを特徴とする。

【０００８】すなわち、本発明によるメモリ制御方式
は、記憶領域を同一アドレス空間を持つ第１と第２の記
憶ユニットに分割したメモリ素子と、第１及び第２の記
憶ユニットの前記同一アドレス空間内のアドレスを同時
に又は個別に指定可能なアドレス指定手段と、メモリア
クセス時の前記同一アドレス空間内のアドレスを記憶す
るアドレスレジスタと、第１及び第２の記憶ユニットか
ら読み出されたデータを記憶する第１及び第２のデータ
記憶手段と、読み出しデータの誤り検出を行う誤り検出
手段と、読み出しデータ中の誤りビットの位置を記憶す
る誤りビット記憶手段と、読み出しデータ中の誤りビッ
トの訂正を行う誤り訂正手段とを含み、誤り検出手段は
前記第１及び第２の記憶ユニットの同一アドレスから読
み出されたデータのビット毎の排他的論理和をとり、少
なくとも１つのビットの排他的論理和が"１"であるとき
誤り検出信号を出力し、誤り訂正手段は、誤り検出信号
が出力された時、アドレス指定手段によりアドレスレジ
スタに記憶された第１の記憶手段のアドレスを単独で指
定して該アドレスに第１のデータ記憶手段に記憶された
データのビット毎の反転データを書き込んだ後、書き込
まれた反転データを読み出し、読み出された反転データ
と前記第１のデータ記憶手段内の反転前データとを比較
して、反転データと反転前データの間で値が一致するビ
ットはハードエラー、値が一致しないビットであって誤
りビット記憶手段に誤りビットとして記憶されているビ
ットはソフトエラーと判断し、また、アドレス指定手段
によりアドレスレジスタに記憶された第２の記憶手段の
アドレスを単独で指定して該アドレスに第２のデータ記
憶手段に記憶されたデータのビット毎の反転データを書
き込んだ後、書き込まれた反転データを読み出し、読み
出された反転データと第２のデータ記憶手段内の反転前
データとを比較して、反転データと反転前データの間で
値が一致するビットはハードエラー、値が一致しないビ
ットであって誤りビット記憶手段に誤りビットとして記
憶されているビットはソフトエラーと判断し、第１及び
第２の記憶ユニットのデータビットにソフトエラーが存
在せず、かつ第１及び第２の記憶ユニットのデータビッ
トにおいてハードエラーの存在するビット位置が異なる
場合には、誤りビットとされたビットの値として第１又
は第２のデータ記憶手段内データのハードエラーの存在
しないビットの値を選択することによりデータ訂正を行
うことを特徴とする。

【０００９】また、本発明によるメモリ制御方式は、記
憶領域を同一アドレス空間を持つ２つの記憶ユニットに
分割したメモリ素子と、２つの記憶ユニットに同一アド
レス空間と共に前記同一アドレス空間から変換される２
つの記憶ユニット固有のアドレス空間を各々割当てるア
ドレスデコーダと、メモリアクセス時の前記同一アドレ
ス空間内のアドレスを記憶するアドレスレジスタと、デ
ータ記憶レジスタと、誤り検出回路と信号選択回路を含
む誤り検出ユニットと、誤りビット指定レジスタと、マ
イコンを組み込んだメモリ制御手段とを含み、データ書
き込み時は前記２つの記憶ユニット内の前記同一アドレ
ス空間内のアドレスに対応する記憶領域に同一データを
書き込み、データ読み出し時は、誤り検出ユニット中の
誤り検出回路により前記同一アドレス空間内のアドレス
に対し２つの記憶ユニットから読み出されたデータのビ
ット毎の排他的論理和をとって読み出しデータの誤り検
出を行い、誤りの無い時は、信号選択回路により２つの
記憶ユニットから読み出されたデータの中の１つのデー
タを有効データとして送出し、誤りの有る時は、誤り検
出回路により誤り検出信号を活性化し、データ記憶レジ
スタに２つの記憶ユニットから読み出されたデータを記
憶し、誤りビット指定レジスタに読み出しデータ中の誤
りビットの位置を記憶し、メモリ制御手段により、前記
同一アドレス空間外に存在する各記憶ユニット毎に割当
てられた特定アドレスを指定して、アドレスレジスタに
記憶されたアドレスをもとに各記憶ユニット単独に、対
応する記憶領域へのデータ記憶レジスタ内データのビッ
ト毎の"０"と"１"の反転データの書き込み、読み出し、
及び読み出された反転データとデータ記憶レジスタ内の
反転前データとの比較を行い、比較の結果、反転データ
と反転前データの間で値が一致するビットはハードエラ
ー、値が一致しないビットで誤りビット指定レジスタに
誤りビットとして記憶されているビットはソフトエラー
と判断し、２つの記憶ユニットの間でソフトエラーが存
在せず、ハードエラーの存在するビット位置が異なる場
合には、データ中の各ビットの値として各記憶ユニット
のデータ記憶レジスタ内データのハードエラーの存在し
ないビットの値を選択することによりデータを訂正し、
訂正データの送出と誤り訂正可能信号と誤り訂正終了信
号の活性化を行い、２つの記憶ユニットの間でソフトエ
ラーの存在する場合と、ハードエラーの存在するビット
位置が一致する場合には、誤りの訂正が不可能と判断し
て誤り訂正終了信号の活性化を行うことを特徴とする。

【００１０】なお、誤りビット記憶手段又は誤りビット
指定レジスタは必ずしも必要ではない。誤りビット記憶
手段を省略した場合には、誤り訂正手段で第１及び第２
のデータ記憶手段に記憶されたデータを比較し、値が一
致しないビットを誤りビットとすればよい。また、誤り
ビット指定レジスタを省略した場合には、メモリ制御手
段でデータ記憶レジスタに記憶された２つのデータを比
較し、値が一致しないビットを誤りビットとすればよ
い。この誤りビットの情報を用いてハードエラーとソフ
トエラーの切り分けを行うことができる。

【００１１】

【作用】本発明によると、同一アドレス空間を持つ２つ
の記憶ユニットは同一のデータを蓄積しており、各記憶
ユニットからの読み出しデータのビット毎の排他的論理
和をとることにより、読み出しデータの同一性をチェッ
クする。排他的論理和の出力の論理和をとることによ
り、排他的論理和の出力が"１"のビットが１つ以上存在
した場合に誤り検出信号を活性化するため、全てのビッ
トの誤り検出を行うことができる。

【００１２】更に、読み出しデータのビット毎の排他的
論理和の出力の論理和をとることにより読み出しデータ
の誤り検出を行うため、ＥＣＣ機構よりも少ないゲート
数で誤り検出回路を構成することができる。また、読み
出しデータの誤り検出時は、マイコンを使用したメモリ
制御回路により読み出しデータの誤り訂正を行うため、
ＣＰＵ内のデータの退避を行うことなくデータの誤り訂
正を行うことができる。その上、マイコンの使用により
柔軟な制御が可能になり、メモリ制御回路に於ける読み
出しデータの誤り訂正のためのハードウェア量を削減で
きる。

【００１３】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明の実施例のブロック図であり、１はメ
モリ素子、１ａ，１ｂはメモリ素子１の記憶領域を分割
した、同一アドレス空間、同一記憶容量を持ち、同一の
データを蓄積する記憶ユニットＡ、記憶ユニットＢであ
る。記憶ユニット１ａ，１ｂは同一アドレス空間とは別
にメモリ素子内での物理的な位置を表すそれぞれ固有の
アドレス空間をもつ。２はアドレスデコーダで、メモリ
アクセス時の記憶ユニット１ａ，１ｂの持つ同一アドレ
ス空間内のアドレスを記憶ユニット１ａ，１ｂの固有の
アドレス空間内の対応するアドレスに変換する。３はア
ドレスレジスタで、メモリアクセス時の記憶ユニット１
ａ，１ｂの持つ同一アドレス空間内のアドレスを記憶す
る。

【００１４】４は誤り検出ユニットで、記憶ユニット１
ａ，１ｂから読み出されたデータのビット毎の排他的論
理和をとることにより、誤りの検出を行う。誤りの有る
時は誤り検出信号１１を活性化し、誤りの無い時は記憶
ユニット１ａ，１ｂから読み出されたデータの一方を選
択し、有効データとして１０のデータ線に送出する。５
はマイコンを使用したメモリ制御回路で１１の誤り検出
信号が活性化された時に、読み出しデータの誤り訂正の
可否を判断し、読み出しデータの訂正が可能な場合は読
み出しデータを訂正し、訂正データを送出する。６ａ，
６ｂはデータ記憶レジスタＡ、データ記憶レジスタＢで
それぞれ記憶ユニット１ａ，１ｂからの読み出しデータ
を記憶する。７はアドレスレジスタ読み出し線、８ａ，
８ｂは記憶ユニットＡデータ線、記憶ユニットＢデータ
線、９ａ，９ｂはデータ記憶レジスタＡ読み出し線、デ
ータ記憶レジスタＢ読み出し線である。１２は誤り訂正
可能信号で、読み出しデータの誤り訂正が可能な場合メ
モリ制御回路５により活性化される。１３は誤り訂正終
了信号で、誤り訂正手続きが終了した時にメモリ制御回
路５により活性化される。１４はアドレス線である。１
５は読み出しデータに誤りが有る時に誤りビットの位置
を記憶する誤りビット指定レジスタである。１６は誤り
ビット指定レジスタ読み出し線である。

【００１５】図２は、記憶ユニット１ａ，１ｂの持つ同
一アドレス空間と、記憶ユニット１ａ，１ｂの固有のア
ドレス空間の割当て例である。この例では、同一アドレ
ス空間は１００００〜１０ＦＦＦ、記憶ユニット１ａの
固有のアドレス空間は０００００〜００ＦＦＦ、記憶ユ
ニット１ｂの固有のアドレス空間は０１０００〜０１Ｆ
ＦＦで同一の空間容量を持つ。記憶ユニット１ａ，１ｂ
の固有のアドレス空間はメモリ素子内での物理的な位置
を表し、メモリ素子１の連続した物理アドレスをそれぞ
れ記憶ユニット１ａ，１ｂの固有のアドレス空間により
分割している。記憶ユニット１ａ，１ｂの固有のアドレ
ス空間は共にアドレスの小さい方から大きい方へ順に上
記同一アドレス空間と１対１に対応する。

【００１６】すなわち、図２の例では、記憶ユニット１
ａの固有のアドレス空間内最小アドレス０００００と記
憶ユニット１ｂの固有のアドレス空間内最小アドレス０
１０００は、同一アドレス空間内最小アドレス１０００
０に対応し、記憶ユニット１ａ，１ｂの固有のアドレス
空間内アドレスが１つ大きくなる毎に同一アドレス空間
内の対応するアドレスが１つ大きくなり、記憶ユニット
１ａの固有のアドレス空間内最大アドレス００ＦＦＦと
記憶ユニット１ｂの固有のアドレス空間内最大アドレス
０１ＦＦＦは、同一アドレス空間内最大アドレス１０Ｆ
ＦＦに対応する。

【００１７】通常のデータ書き込みは、記憶ユニット１
ａ，１ｂに同一データを書き込むことによって行われ
る。図４を用いて、通常のデータ書き込みを説明する。
アドレス線１４に同一アドレス空間内アドレス１０００
１を与え、アドレスデコーダ２により記憶ユニット１ａ
の固有のアドレス空間内アドレス００００１、記憶ユニ
ット１ｂの固有のアドレス空間内アドレス０１００１に
変換する。データ線１０上の書き込みデータを、記憶ユ
ニットＡデータ線８ａ、記憶ユニットＢデータ線８ｂを
通して記憶ユニット１ａの固有のアドレス空間内アドレ
ス００００１、記憶ユニット１ｂの固有のアドレス空間
内アドレス０１００１で表される記憶領域に書き込む。

【００１８】通常のデータ読み出しは、誤り検出ユニッ
ト４により、記憶ユニット１ａ，１ｂから読み出された
データのビット毎の排他的論理和をとることにより、読
み出しデータの誤りの有無をチェックし、誤りが無けれ
ば、記憶ユニット１ａ、記憶ユニット１ｂから読み出さ
れたデータの一方を有効データとしてデータ線１０に送
出し、誤りの有る時は誤り検出信号１１を活性化する。

【００１９】誤りの有る時は更に、アドレスレジスタ３
にメモリアクセス時の同一アドレス空間内のアドレスを
記憶し、６ａ，６ｂのデータ記憶レジスタＡ、データ記
憶レジスタＢに、それぞれ記憶ユニット１ａ、記憶ユニ
ット１ｂから読み出されたデータを記憶し、誤りビット
指定レジスタ１５に上記読み出しデータ中の誤りビット
の位置を記憶し、マイコンを使用したメモリ制御回路５
により読み出しデータの誤り訂正の可否を判断し、読み
出しデータの訂正が可能な場合は読み出しデータを訂正
し、訂正データを送出する。

【００２０】読み出しデータの誤り訂正の可否の判断
と、読み出しデータの訂正は、記憶ユニット１ａ、記憶
ユニット１ｂ単独に誤り検出時の読み出しデータの反転
データの書き込み、読み出しを行い、読み出された反転
データと、反転前データである誤り検出時の読み出しデ
ータの比較を行い、その結果をもとに行う。図３は、誤
り検出ユニット４の回路図、及び誤り検出ユニット４と
誤りビット指定レジスタ１５の接続の例である。この例
では、記憶ユニット１ａ，１ｂの１つのアドレスで表さ
れる記憶領域には４ビットのデータが格納されることを
仮定しており、記憶ユニットＡデータ線８ａ、記憶ユニ
ットＢデータ線８ｂ、データ線１０は全て４ビット幅に
なっている。

【００２１】誤り検出ユニット４は、信号選択回路４１
と誤り検出回路４２から構成される。信号選択回路４１
は、通常のデータ書き込み時のデータ線１０上の書き込
みデータの記憶ユニットＡデータ線８ａ、記憶ユニット
Ｂデータ線８ｂへの分配、通常のデータ読み出し時に読
み出しデータに誤りが無い時の記憶ユニットＡデータ線
８ａ、記憶ユニットＢデータ線８ｂ上の記憶ユニット１
ａ、記憶ユニット１ｂからの読み出しデータの一方のデ
ータの有効データとしてのデータ線１０への送出、及
び、メモリ制御回路５による誤りデータ訂正時の訂正デ
ータのデータ線１０への送出を行う。

【００２２】誤り検出回路４２は、通常のデータ読み出
し時、記憶ユニットＡデータ線８ａ、記憶ユニットＢデ
ータ線８ｂ上の記憶ユニット１ａ，１ｂからの読み出し
データのビット毎の排他的論理和をとることにより、読
み出しデータの同一性をチェックする。誤り検出回路４
２は、メモリ素子上の同一のデータが記憶される２つの
異なる記憶領域の同一ビットに同時に誤りが生じる確率
が極めて低いことを利用して、記憶ユニット１ａ，１ｂ
からの読み出しデータが同一の場合、読み出しデータが
正しいと判断する。記憶ユニットＡデータ線８ａと記憶
ユニットＢデータ線８ｂ上のデータに相違が有る場合を
誤りとし、データ中の誤りが有るビットの排他的論理和
の出力が"１"になる。各ビットの排他的論理和の出力の
論理和が誤り検出信号１１であり、データ中に１ビット
でも誤りがあれば、誤り検出信号１１が"Ｈ"に活性化さ
れる。全ビットの排他的論理和をとるため、全ビットの
誤り検出が可能である。

【００２３】また、誤り検出の手法が簡単であるため、
少ない論理ゲート数で誤り検出回路を構成することがで
きる。本発明の誤り検出回路は、１つのアドレスで表さ
れる記憶領域に３２ビットのデータが格納されることを
仮定した場合、２入力ＥＸ−ＯＲゲート３２個、２入力
ＯＲゲート３１個で構成される。ＥＣＣ機構で、３２ビ
ットのデータ中の１６ビットの排他的論理和からチェッ
クビットが生成されると仮定すると、誤り検出には１１
２個のＥＸ−ＯＲゲートと６個のＯＲゲートが必要にな
る。この結果、データが３２ビットの場合、本発明によ
るとＥＣＣ機構に比較して２入力ゲートを５５個省くこ
とができる。

【００２４】図３に示されるように、誤り検出回路４２
の各ビットの排他的論理和の出力が誤りビット指定レジ
スタ１５の対応するビットに接続されているため、読み
出しデータ中に誤りビットが有る場合、誤りビット指定
レジスタ１５の対応するビットに"１"が記憶される。図
３の例では、記憶ユニットＡデータ線８ａ、記憶ユニッ
トＢデータ線８ｂ上のデータはそれぞれ１１０１，１０
１１で第１ビットと第２ビットが誤りとなり、誤り検出
信号１１が"Ｈ"に活性化され、誤りビット指定レジスタ
１５の第１ビットと第２ビットに"１"が記憶される。

【００２５】図３、図５を用いて、通常のデータ読み出
しを説明する。アドレス線１４に同一アドレス空間内ア
ドレス１０００１を与え、アドレスデコーダ２により記
憶ユニット１ａの固有のアドレス空間内アドレス０００
０１、記憶ユニット１ｂの固有のアドレス空間内アドレ
ス０１００１に変換する。記憶ユニットＡデータ線８
ａ、記憶ユニットＢデータ線８ｂ上に記憶ユニット１ａ
の固有のアドレス空間内アドレス００００１、記憶ユニ
ット１ｂの固有のアドレス空間内アドレス０１００１で
表される記憶領域に記憶されたデータを読み出す。

【００２６】次に、誤り検出ユニット４により、記憶ユ
ニットＡデータ線８ａ、記憶ユニットＢデータ線８ｂ上
の記憶ユニット１ａ，１ｂの読み出しデータのビット毎
の排他的論理和をとることにより、読み出しデータの誤
りの有無がチェックされる。図３、図５の例では、記憶
ユニットＡデータ線８ａ、記憶ユニットＢデータ線８ｂ
上のデータはそれぞれ１１０１，１０１１で第１ビット
と第２ビットが誤りとなり、誤り検出信号１１が"Ｈ"に
活性化される。記憶ユニットＡデータ線８ａ、記憶ユニ
ットＢデータ線８ｂ上のデータが同一の場合、読み出し
データに誤りが無いと判断し、記憶ユニットＡデータ線
８ａ、記憶ユニットＢデータ線８ｂ上のデータの一方を
有効データとしてデータ線１０へ送出する。図５の例で
は、読み出しデータに誤りがあるため、アドレスレジス
タ３に、アドレス線１４上のメモリアクセス時の同一ア
ドレス空間内のアドレスを記憶し、６ａ，６ｂのデータ
記憶レジスタＡ、データ記憶レジスタＢに、それぞれ記
憶ユニットＡデータ線８ａ、記憶ユニットＢデータ線８
ｂ上の読み出しデータを記憶し、誤りビット指定レジス
タ１５に読み出しデータ中の誤りビットの位置を記憶す
る。

【００２７】誤り検出ユニット４により、読み出しデー
タの誤りが検出され、誤り検出信号１１が"Ｈ"に活性化
されると、マイコンを使用したメモリ制御回路５により
記憶ユニット１ａ，１ｂ単独に誤り検出時の読み出しデ
ータのビット毎の"０"と"１"の反転データの書き込み、
読み出しを行い、読み出された反転データと、反転前デ
ータである誤り検出時の読み出しデータの比較を行い、
その結果をもとにデータの訂正が行われる。誤り検出時
の読み出しデータは、誤り検出時の記憶ユニット１ａ，
１ｂからの読み出しデータで、６ａ，６ｂのデータ記憶
レジスタＡ、データ記憶レジスタＢに記憶されている。

【００２８】記憶ユニット１ａ，１ｂへの単独のアクセ
スは、記憶ユニット各々に割当てられた特定アドレスを
指定して行う。この特定アドレスは、通常のメモリアク
セス時と区別するために、記憶ユニット１ａ，１ｂの持
つ同一アドレス空間外に存在する。図６〜図９の例で
は、記憶ユニット１ａ，１ｂの特定アドレスは、それぞ
れ４００００と４０００１である。

【００２９】反転データと反転前データである誤り検出
時の読み出しデータの間で値の一致するビットがある場
合、そのビットはハードエラーと判断する。また、誤り
ビット指定レジスタ１５に誤りビットとして記憶された
ビットが、反転データと反転データ書き込み前の記憶ユ
ニットからの読み出しデータの間で値が一致しない場合
は、そのビットはソフトエラーと判断する。ソフトエラ
ーが存在せず、記憶ユニット１ａ，１ｂの間でハードエ
ラーが存在するビットが異なる場合は、誤りデータの訂
正が可能と判断し、誤りデータの訂正を行う。

【００３０】誤りデータの訂正は、誤り検出時の記憶ユ
ニット１ａ、記憶ユニット１ｂからの読み出しデータで
ハードエラーが存在するビットの値を、ハードエラーが
存在しない記憶ユニットの対応するビットの値をとする
ことにより行う。誤りデータの訂正が終了すると、メモ
リ制御回路５は訂正データを送出し、誤り訂正可能信号
１２と誤り訂正終了信号１３を活性化して"Ｈ"にする。
ソフトエラーが存在する場合と記憶ユニット１ａ，１ｂ
の間でハードエラーが存在するビットが一致する場合
は、誤りデータの訂正が不可能と判断し、メモリ制御回
路５により誤り訂正終了信号１３のみを活性化して"Ｈ"
にする。

【００３１】本発明では、マイコンを使用したメモリ制
御回路５により、読み出しデータの誤り訂正の可否の判
断と、読み出しデータの誤り訂正を行う。このため、Ｃ
ＰＵが読み出しデータの誤り訂正の可否の判断と、読み
出しデータの誤り訂正を行う必要がなく、ＣＰＵがＣＰ
Ｕ内データの退避や、読み出しデータの誤り訂正の可否
の判断と読み出しデータの誤り訂正のプログラムの読み
込みや実行を行わずに済むので、計算機システムの処理
能力を向上させることができる。また、メモリ制御回路
５にマイコンを使用することにより柔軟な制御が可能に
なり、読み出しデータの誤り訂正の可否の判断と読み出
しデータの誤り訂正を行うための膨大なハードウェア量
を削減することができる。

【００３２】図６〜図１０を用いて、通常の読み出し時
に誤りが検出された場合の、マイコンを使用したメモリ
制御回路５による誤りデータの訂正を説明する。図６か
ら図１０の例で使用しているアドレスやデータは図３、
図５の例で使用しているものと同じ値である。図６は、
誤り検出時の読み出しデータの反転データの記憶ユニッ
ト１ａへの書き込み例である。誤り検出時の記憶ユニッ
ト１ａの読み出しデータは６ａのデータ記憶レジスタＡ
に記憶されており、図６の例では１１０１である。メモ
リ制御回路５は、このデータのビット毎の"０"と"１"の
反転データを記憶ユニット１ａへ単独にアクセスして書
き込む。反転データを書き込む位置は、誤り検出時に記
憶ユニット１ａでデータが読み出されていた記憶領域で
ある。

【００３３】記憶ユニット１ａへの単独アクセスは、メ
モリ制御回路５が記憶ユニット１ａの特定アドレス４０
０００を指定することによって行う。アドレスデコーダ
２は特定アドレス４００００を受け取ると、アドレスレ
ジスタ３に記憶された誤り検出時の記憶ユニット１ａ，
１ｂの持つ同一アドレス空間内アドレス１０００１を、
記憶ユニット１ａの固有アドレス空間内アドレス０００
０１に変換する。メモリ制御回路５は、６ａのデータ記
憶レジスタＡのデータの反転データ００１０を記憶ユニ
ットＡデータ線８ａに送出し、記憶ユニット１ａの固有
アドレス空間内アドレス００００１で表される記憶領域
に書き込む。

【００３４】図７は、誤り検出時の読み出しデータの反
転データの記憶ユニット１ｂへの書き込み例である。記
憶ユニット１ａの場合と同様にして反転データの書き込
みが行われる。図７の例では、誤り検出時の記憶ユニッ
ト１ｂの読み出しデータは１０１１、反転データは０１
００である。図８は、記憶ユニット１ａに書き込まれた
反転データの読み出しと、読み出された反転データと反
転前データの比較の例である。記憶ユニット１ａに書き
込まれた反転データの読み出しは、図６の記憶ユニット
１ａへの反転データ書き込みと同様に、メモリ制御回路
５が記憶ユニット１ａの特定アドレス４００００を指定
することによって行う。図８の例では、記憶ユニット１
ａに書き込まれた反転データは記憶ユニットＡデータ線
８ａに００００として読み出される。６ａのデータ記憶
レジスタＡに記憶された反転前データは１１０１で、反
転データと反転前データの間で第１ビットが一致するた
め、第１ビットがハードエラーと判断される。

【００３５】図９は、記憶ユニット１ｂに書き込まれた
反転データの読み出しと、読み出された反転データと反
転前データの比較の例である。記憶ユニット１ａの場合
と同様にして書き込まれた反転データの読み出しと、読
み出された反転データと反転前データの比較が行われ
る。図９の例では、記憶ユニット１ｂに書き込まれた反
転データは００００として読み出され、反転前データは
１０１１である。反転データと反転前データの間で第２
ビットが一致するため、第２ビットがハードエラーと判
断される。

【００３６】図８と図９で、誤りビット指定レジスタ１
５では第１ビットと第２ビットの値が"１"で第１ビット
と第２ビットが誤りビットとして指定されているが、第
１ビットと第２ビットはハードエラーと判断されるた
め、ソフトエラーは存在しない。また、記憶ユニット１
ａと記憶ユニット１ｂでは、ハードエラーの存在するビ
ットの位置が異なるため、誤りデータの訂正が可能と判
断される。

【００３７】図１０は、メモリ制御回路５による誤りデ
ータ訂正の例である。６ａ，６ｂのデータ記憶レジスタ
Ａ、データ記憶レジスタＢに記憶されている誤り検出時
の記憶ユニット１ａ，１ｂからの読み出しデータは、そ
れぞれ１１０１，１０１１である。図８、図９により、
記憶ユニット１ａ，１ｂでは、それぞれ第１ビット、第
２ビットにハードエラーが存在するため、訂正データの
第１ビット、第２ビットの値は、それぞれ６ｂのデータ
記憶レジスタＢの第１ビットの値"１"、６ａのデータ記
憶レジスタＡの第２ビットの値"１"とする。記憶ユニッ
ト１ａ、記憶ユニット１ｂからの読み出しデータの第０
ビット、第３ビットの値は共に、"１"で一致するため、
訂正データ第０ビット、第３ビットの値は"１"とする。

【００３８】この結果、図１０の例では、訂正データは
１１１１となる。誤りデータの訂正が終了すると、メモ
リ制御回路５は訂正データ１１１１を記憶ユニットＡデ
ータ線８ａへ送出し、誤り訂正可能信号１２と誤り訂正
終了信号１３を活性化して"Ｈ"にする。誤り検出ユニッ
ト４は記憶ユニットＡデータ線８ａ上の訂正データ１１
１１をデータ線１０に送出し、誤りデータの訂正を終了
する。

【００３９】前記実施例において、誤りビット指定レジ
スタ１５及び誤りビット指定レジスタ読み出し線１６は
省略することもできる。その場合には、マイコンを使用
したメモリ制御回路５がその機能を代行するが、その他
の点については前記実施例と同様であるすなわち、誤り
検出ユニット４により、記憶ユニット１ａ，１ｂからの
読み出しデータに相違が検出されると、誤り検出信号１
１が"Ｈ"に活性化され、それらの読み出しデータはデー
タ記憶レジスタ６ａ，６ｂに記憶される。メモリ制御回
路５は、データ記憶レジスタ６ａ，６ｂに記憶されたデ
ータをビット毎に比較し、値が相違するビットを誤りビ
ットとして検出する。

【００４０】次に、メモリ制御回路５は、こうして検出
された誤りビットの情報を用いて、前記と同様の手順で
ハードエラーとソフトエラーの切り分けを行い、ソフト
エラーが存在せず、記憶ユニット１ａ，１ｂの間でハー
ドエラーが存在するビットが異なる場合は、誤りデータ
の訂正が可能と判断し、誤りデータの訂正を行う。誤り
データの訂正が終了すると、メモリ制御回路５は訂正デ
ータを送出し、誤り訂正可能信号１２と誤り訂正終了信
号１３を活性化して"Ｈ"にする。また、ソフトエラーが
存在する場合と、記憶ユニット１ａ，１ｂの間でハード
エラーが存在するビットが一致する場合は、誤りデータ
の訂正が不可能と判断し、メモリ制御回路５により誤り
訂正終了信号１３のみを活性化して"Ｈ"にする。

【００４１】

【発明の効果】以上説明したように本発明よれば、１つ
の記憶素子の２つの記憶領域に、同一のデータを書き込
み、読み出し時は２つのデータのビット毎の排他的論理
和をとることにより読み出しデータの誤り検出を行うた
め、読み出しデータの全ビットの誤り検出を行うことが
できる。また、誤り検出の手法が簡単なためＥＣＣ機構
よりも少ないゲート数で誤り検出回路を構成できる。更
に、マイコンを使用したメモリ制御回路により読み出し
データの誤り訂正を行うため、ＣＰＵ内のデータの退避
を行うことなくデータの誤り訂正を行うことができ、計
算機システムの処理能力を向上させることができる。そ
の上、マイコンの使用により柔軟な制御が可能になり、
メモリ制御回路に於ける誤り訂正のためのハードウェア
量を削減することができる。

【図面の簡単な説明】

【図１】本発明によるメモリ装置の一実施例のブロック
図。

【図２】記憶素子のアドレスの割当て例を示す図。

【図３】誤り検出ユニットの回路構成例及び誤り検出ユ
ニットと誤りビット指定レジスタの接続例を示す図。

【図４】メモリ装置のデータ書き込みの説明図。

【図５】メモリ装置のデータ読み出しの説明図。

【図６】読み出しデータ誤り検出時の反転データ書き込
みを説明する図。

【図７】読み出しデータ誤り検出時の反転データ書き込
みを説明する図。

【図８】読み出しデータ誤り検出時の反転データ読み出
し及び反転データと反転前データの比較を説明する図。

【図９】読み出しデータ誤り検出時の反転データ読み出
し及び反転データと反転前データの比較を説明する図。

【図１０】誤りデータの訂正を説明する図。

【符号の説明】

１…メモリ素子１ａ…記憶ユニットＡ１ｂ…記憶ユニットＢ２…アドレスデコーダ３…アドレスレジスタ４…誤り検出ユニット５…メモリ制御回路６ａ…データ記憶レジスタＡ６ｂ…データ記憶レジスタＢ７…アドレスレジスタ読み出し線８ａ…記憶ユニットＡデータ線８ｂ…記憶ユニットＢデータ線９ａ…データ記憶レジスタＡ読み出し線９ｂ…データ記憶レジスタＢ読み出し線１０…データ線１１…誤り検出信号１２…誤り訂正可能信号１３…誤り訂正終了信号１４…アドレス線１５…誤りビット指定レジスタ１６…誤りビット指定レジスタ読み出し線４１…信号選択回路４２…誤り検出回路

Claims

【特許請求の範囲】

【請求項１】記憶領域を同一アドレス空間を持つ第１
と第２の記憶ユニットに分割したメモリ素子と、前記第
１及び第２の記憶ユニットの前記同一アドレス空間内の
アドレスを同時に又は個別に指定可能なアドレス指定手
段と、メモリアクセス時の前記同一アドレス空間内のア
ドレスを記憶するアドレスレジスタと、前記第１及び第
２の記憶ユニットから読み出されたデータを記憶する第
１及び第２のデータ記憶手段と、読み出しデータの誤り
検出を行う誤り検出手段と、読み出しデータ中の誤りビ
ットの位置を記憶する誤りビット記憶手段と、読み出し
データ中の誤りビットの訂正を行う誤り訂正手段とを含
み、前記誤り検出手段は前記第１及び第２の記憶ユニットの
同一アドレスから読み出されたデータのビット毎の排他
的論理和をとり、少なくとも１つのビットの排他的論理
和が"１"であるとき誤り検出信号を出力し、前記誤り訂正手段は、前記誤り検出信号が出力された
時、前記アドレス指定手段により前記アドレスレジスタ
に記憶された前記第１の記憶手段のアドレスを単独で指
定して該アドレスに前記第１のデータ記憶手段に記憶さ
れたデータのビット毎の反転データを書き込んだ後、書
き込まれた反転データを読み出し、読み出された反転デ
ータと前記第１のデータ記憶手段内の反転前データとを
比較して、前記反転データと前記反転前データの間で値
が一致するビットはハードエラー、値が一致しないビッ
トであって前記誤りビット記憶手段に誤りビットとして
記憶されているビットはソフトエラーと判断し、また、
前記アドレス指定手段により前記アドレスレジスタに記
憶された前記第２の記憶手段のアドレスを単独で指定し
て該アドレスに前記第２のデータ記憶手段に記憶された
データのビット毎の反転データを書き込んだ後、書き込
まれた反転データを読み出し、読み出された反転データ
と前記第２のデータ記憶手段内の反転前データとを比較
して、前記反転データと前記反転前データの間で値が一
致するビットはハードエラー、値が一致しないビットで
あって前記誤りビット記憶手段に誤りビットとして記憶
されているビットはソフトエラーと判断し、前記第１及
び第２の記憶ユニットのデータビットにソフトエラーが
存在せず、かつ前記第１及び第２の記憶ユニットのデー
タビットにおいてハードエラーの存在するビット位置が
異なる場合には、前記誤りビットとされたビットの値と
して前記第１又は第２のデータ記憶手段内データのハー
ドエラーの存在しないビットの値を選択することにより
データ訂正を行うことを特徴とするメモリ装置の制御方
式。
【請求項２】記憶領域を同一アドレス空間を持つ２つ
の記憶ユニットに分割したメモリ素子と、前記２つの記
憶ユニットに前記同一アドレス空間と共に前記同一アド
レス空間から変換される前記２つの記憶ユニット固有の
アドレス空間を各々割当てるアドレスデコーダと、メモ
リアクセス時の前記同一アドレス空間内のアドレスを記
憶するアドレスレジスタと、データ記憶レジスタと、誤
り検出回路と信号選択回路を含む誤り検出ユニットと、
誤りビット指定レジスタと、マイコンを組み込んだメモ
リ制御手段とを含み、データ書き込み時は前記２つの記憶ユニット内の前記同
一アドレス空間内のアドレスに対応する記憶領域に同一
データを書き込み、データ読み出し時は、前記誤り検出ユニット中の誤り検
出回路により前記同一アドレス空間内のアドレスに対し
前記２つの記憶ユニットから読み出されたデータのビッ
ト毎の排他的論理和をとって読み出しデータの誤り検出
を行い、誤りの無い時は、前記信号選択回路により前記２つの記
憶ユニットから読み出されたデータの中の１つのデータ
を有効データとして送出し、誤りの有る時は、前記誤り検出回路により誤り検出信号
を活性化し、前記データ記憶レジスタに前記２つの記憶
ユニットから読み出されたデータを記憶し、前記誤りビ
ット指定レジスタに前記読み出しデータ中の誤りビット
の位置を記憶し、前記メモリ制御手段により、前記同一
アドレス空間外に存在する前記各記憶ユニット毎に割当
てられた特定アドレスを指定して、前記アドレスレジス
タに記憶されたアドレスをもとに各記憶ユニット単独
に、対応する記憶領域への前記データ記憶レジスタ内デ
ータのビット毎の"０"と"１"の反転データの書き込み、
読み出し、及び読み出された反転データと前記データ記
憶レジスタ内の反転前データとの比較を行い、比較の結
果、前記反転データと前記反転前データの間で値が一致
するビットはハードエラー、値が一致しないビットで前
記誤りビット指定レジスタに誤りビットとして記憶され
ているビットはソフトエラーと判断し、前記２つの記憶
ユニットの間でソフトエラーが存在せず、ハードエラー
の存在するビット位置が異なる場合には、データ中の各
ビットの値として前記各記憶ユニットのデータ記憶レジ
スタ内データのハードエラーの存在しないビットの値を
選択することによりデータを訂正し、訂正データの送出
と誤り訂正可能信号と誤り訂正終了信号の活性化を行
い、前記２つの記憶ユニットの間でソフトエラーの存在
する場合と、ハードエラーの存在するビット位置が一致
する場合には、誤りの訂正が不可能と判断して誤り訂正
終了信号の活性化を行うことを特徴とするメモリ装置の
制御方式。
【請求項３】記憶領域を同一アドレス空間を持つ第１
と第２の記憶ユニットに分割したメモリ素子と、前記第
１及び第２の記憶ユニットの前記同一アドレス空間内の
アドレスを同時に又は個別に指定可能なアドレス指定手
段と、メモリアクセス時の前記同一アドレス空間内のア
ドレスを記憶するアドレスレジスタと、前記第１及び第
２の記憶ユニットから読み出されたデータを記憶する第
１及び第２のデータ記憶手段と、読み出しデータの誤り
検出を行う誤り検出手段と、読み出しデータ中の誤りビ
ットの訂正を行う誤り訂正手段とを含み、前記誤り検出手段は前記第１及び第２の記憶ユニットの
同一アドレスから読み出されたデータのビット毎の排他
的論理和をとり、少なくとも１つのビットの排他的論理
和が"１"であるとき誤り検出信号を出力し、前記誤り訂正手段は、前記誤り検出信号が出力された
時、前記アドレス指定手段により前記アドレスレジスタ
に記憶された前記第１の記憶手段のアドレスを単独で指
定して該アドレスに前記第１のデータ記憶手段に記憶さ
れたデータのビット毎の反転データを書き込んだ後、書
き込まれた反転データを読み出し、読み出された反転デ
ータと前記第１のデータ記憶手段内の反転前データとを
比較して、前記反転データと前記反転前データの間で値
が一致するビットはハードエラー、値が一致しないビッ
トであって前記第１及び第２のデータ記憶手段に記憶さ
れたデータの間で値が一致しないビットはソフトエラー
と判断し、また、前記アドレス指定手段により前記アド
レスレジスタに記憶された前記第２の記憶手段のアドレ
スを単独で指定して該アドレスに前記第２のデータ記憶
手段に記憶されたデータのビット毎の反転データを書き
込んだ後、書き込まれた反転データを読み出し、読み出
された反転データと前記第２のデータ記憶手段内の反転
前データとを比較して、前記反転データと前記反転前デ
ータの間で値が一致するビットはハードエラー、値が一
致しないビットであって前記第１及び第２のデータ記憶
手段に記憶されたデータの間で値が一致しないビットは
ソフトエラーと判断し、前記第１及び第２の記憶ユニッ
トのデータビットにソフトエラーが存在せず、かつ前記
第１及び第２の記憶ユニットのデータビットにおいてハ
ードエラーの存在するビット位置が異なる場合には、前
記誤りビットとされたビットの値として前記第１又は第
２のデータ記憶手段内データのハードエラーの存在しな
いビットの値を選択することによりデータ訂正を行うこ
とを特徴とするメモリ装置の制御方式。
【請求項４】記憶領域を同一アドレス空間を持つ２つ
の記憶ユニットに分割したメモリ素子と、前記２つの記
憶ユニットに前記同一アドレス空間と共に前記同一アド
レス空間から変換される前記２つの記憶ユニット固有の
アドレス空間を各々割当てるアドレスデコーダと、メモ
リアクセス時の前記同一アドレス空間内のアドレスを記
憶するアドレスレジスタと、データ記憶レジスタと、誤
り検出回路と信号選択回路を含む誤り検出ユニットと、
マイコンを組み込んだメモリ制御手段とを含み、データ書き込み時は前記２つの記憶ユニット内の前記同
一アドレス空間内のアドレスに対応する記憶領域に同一
データを書き込み、データ読み出し時は、前記誤り検出ユニット中の誤り検
出回路により前記同一アドレス空間内のアドレスに対し
前記２つの記憶ユニットから読み出されたデータのビッ
ト毎の排他的論理和をとって読み出しデータの誤り検出
を行い、誤りの無い時は、前記信号選択回路により前記２つの記
憶ユニットから読み出されたデータの中の１つのデータ
を有効データとして送出し、誤りの有る時は、前記誤り検出回路により誤り検出信号
を活性化し、前記データ記憶レジスタに前記２つの記憶
ユニットから読み出されたデータを記憶し、前記メモリ
制御手段により、前記同一アドレス空間外に存在する前
記各記憶ユニット毎に割当てられた特定アドレスを指定
して、前記アドレスレジスタに記憶されたアドレスをも
とに各記憶ユニット単独に、対応する記憶領域への前記
データ記憶レジスタ内データのビット毎の"０"と"１"の
反転データの書き込み、読み出し、及び読み出された反
転データと前記データ記憶レジスタ内の反転前データと
の比較を行い、比較の結果、前記反転データと前記反転
前データの間で値が一致するビットはハードエラー、値
が一致しないビットであって前記データ記憶レジスタに
記憶された２つのデータの間で値が一致しないビットは
ソフトエラーと判断し、前記２つの記憶ユニットの間で
ソフトエラーが存在せず、ハードエラーの存在するビッ
ト位置が異なる場合には、データ中の各ビットの値とし
て前記各記憶ユニットのデータ記憶レジスタ内データの
ハードエラーの存在しないビットの値を選択することに
よりデータを訂正し、訂正データの送出と誤り訂正可能
信号と誤り訂正終了信号の活性化を行い、前記２つの記
憶ユニットの間でソフトエラーの存在する場合と、ハー
ドエラーの存在するビット位置が一致する場合には、誤
りの訂正が不可能と判断して誤り訂正終了信号の活性化
を行うことを特徴とするメモリ装置の制御方式。