JPS60258663A - メモリエラ−処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ　産業上の利用分野 本発明は、メモリから読み出されたデータの単位データ
（例えば、バイトデータ）に対するパリティ−チェック
回路を備えたデータ処理装置において、誤り訂正符号論
理機構（ＨＣＣ）を用いることなく、ハイド中位の誤り
訂正を行うメモリエラー処理回路に関する。

最近の半導体技術の著しい進歩に伴う高集積化動向によ
り、メモリの経済化が促進され、メモリの２重化を行っ
ても、誤り訂正符号論理機構（Ｅｃｃ）の付加と比較し
て遜色がなくなってきた。

又、メモリ素子自体の信頼度も向上してきた為、上記２
重化メモリシステムにおいても、同じバイト位置におい
て、２ビツトエラーが発生して、誤り検出ができなくな
り、システムダウンになる確率は極めて小さくなってき
た。

従っχ、特別な誤り訂正符号論理機構（ＥＣＣ）を設り
なくても、簡単なマージ回路で、充分に正しいデータが
生成できることに着目した誤り訂正機能が要望されてい
た。

Ｔｂ）　従来の技術 一般に、データ処理装置のメモリエラーに対しては、誤
り訂正符号論理機構（ＥＣＣ）によるチェ７りとコレク
トが行われていた。

第２図は、例えばマイクロプログラム制御のデ−タ処理
装置における制御メモリに対して、上記誤り訂正符号論
理機構（以下ＥＣＣと云う）による従来方式の誤り訂正
機能を設けた例を示したもので、（イ）はＦＣＣにより
修正されていない制御語でマイクロプログラム制御を行
っている例を示し、（ロ）は誤りを修正した後、マイク
ロプログラム制御を行っている例を示している。

本図において、１はマイクロアドレスレジスタ（ＭＡＲ
）、　２は制御メモリ（ＲＡＭ）　、　３はリードレジ
スタ（ＲＲＢＧ）、　４はＥＣＣ、５は書き込みレジス
タ（葬Ｒ）。

そして、１１はコレクトアドレスレジスタ（ＣＡＲ）で
ある。

（イ）のケースにおいては、ある命令を実行するに際し
て、制御メモリ（ＲＡＭ）　２より制御語がリードレジ
スタ（ＲＩ？ＥＧ）　３に読み出されると、ＥＣＣ４に
より制御語のチェックは行っているが、マイクロプログ
ラム制御そのものは、ＥＣＣ４により修正されていない
制御語を使用しており、１ビツトエラーが発生した場合
、その命令を中断し、上記コレクトアドレスレジスタ（
ＣＡＲ）１１の内容によっ一ζ、該修正された制御語で
、書き込みレジスタ（ＷＲ）　５を通して、制御メモリ
（ＲＡ）’Ｉ）　２を書き直した後、再度該命令をリト
ライする方法を採っていた。

（ロ）のケースにおいては、制御メモリ（ＲＡＭ）２よ
り読み出された制御語を、ＥＣＣ４において誤りチェッ
クと修正を行った後、マイクロプログラム制御を行うと
共に、該修正された制御語を制御メモリ（ＲＡＭ）２に
書き直す方法を採っていた。

（Ｃ１発明が解決しようとする問題点 上記のような従来方式においては、（イ）のケースの場
合、誤りが検出された時点においては、該制御語による
マイクロプログラム制御が完了して、ソースデータが変
化しているので、総ての命令においてリトライができる
とは限らない為、データ処理システムに重大な影響を及
ぼす問題点があった。

又、（ロ）のケースの場合、ＥＣＣ４による誤りチェッ
クの為に、１つのマイクロ命令毎の処理時間が長くなる
と云う問題点があった。

更に、ＥＣＣによる誤りチェックに関しては、一般に制
御が複雑になると云う問題点があった。

本発明は上記従来の欠点に鑑み、ＩＥｃｃのような複雑
な回路を使用しないで、パリティ−チェック結果と、簡
単なマージ回路とを用いて、例えばバイト単位の誤り訂
正を可能にする方法を提供することを目的とするもので
ある。

（ｄｌ　問題点を解決する為の手段 そしてこの目的は、メモリに対する代替えメモリと、そ
れぞれのメモリから読み出された該デ〜りの単位デ〜り
に対するパリティ−チェック回路のチェック結果によっ
て、上記メモリと代替えメモリの２つのメモリから正し
い方のｊＱ位データを選択するマージ回路とを備え、該
読み出されたメモリゾ〜りに対する単位データの誤り訂
正をｉＪ能にする機能を備える方法を提供することによ
って達成される。

（ｅ）　作用 即ち、本発明によれば、２重化されたメモリシステムを
構築し、例えばバイト単位のパリティ−チェック回路を
備えると共に、該パリティ−チェック回路のチェック結
果によって、正しい方のハイドデータをマージして、正
しいデータ語（例えば、制御語）を生成し、再書き込み
（訂正）ができるようにしたものであるので、論理段数
の少ない、簡単なハイドマージ回路で、バイト単位の誤
り訂正ができ、データ処理装置の高速化、システムダウ
ンの防止を経済的に図れる効果がある。

（ｆｌ　実施例 以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示したもので、（イ）は全
体の構成をブロック図で示したものであり、（ロ）はバ
イトマージ回路の一例を示した図であり、（ハ）はデコ
ーダ（ＤＥＣ）回路の一例を示した図である。

先ず、（イ）において、１つのマイクロアドレスレジス
タ（ＭＡＲ）　１に対して、ランダム・アクセス・メモ
リで構成される２つの制御メモリ（ＲＡＭ＃１．ＲＡＭ
１１２）　２１．２２が設けられており、マイクロアド
レスレジスタ（ＭＡＲ）　１にセントされたアドレスに
対して、４バイトの制御語と、４ビツトのパリティービ
ットが読み出され、リードレジスタ（ＲＲＥＧｌｌ、、
１２）　３１．３２にセットされる。

この後、上記２つのリードレジスタ（ＲＲＵＧＩ　１　
、１１２）　３Ｌ３２の出力で、各ハイド毎にパリティ
−チェック回路（ＰＥ）　４Ｌ４２でパリティ−チェッ
クが行われる。

そして、若しエラーが検出されると、該エラーの内容を
分類するデコーダ（ＤＥＣ）５の出力信号によって、エ
ラーのないバイトが、マージ回路６で選択され、マージ
された制御語に従ってマイクロ制御が実行される。

この時、エラー訂正が可能なケースであれば、デコーダ
（ＤＥＣ）　５からライトイネーブル信号（ＷＥ）が出
力され、コレクトアドレスレジスタＣＣＡｌ＋＞１１に
よって、マージ回路６の出力データを両方の制御メモリ
（１？ＡＭｌ１１，１２）　２１．２２に書き込むよう
に制御される。

次に、（ロ）によって、デコーダ（ＤＥＣ）５．マージ
回路６での動作の詳細を説明する。

本回路は２つのリードレジスタ（ＲＲＵＧＩＩ、１２）
　３１．３２からのパリティ−エラーの組み合わせによ
り、各制御信号（ケーストケース３）を出力する回路で
ある。

本図において、５，６は（イ）で示したものと同しもの
であり、４１０，４２０〜４１３．４２３はそれぞれバ
イｌ−０〜バイト３に対するパリティ−チェック回路（
ＰＥ）である。

今、ハイ＋−０に関する、パリティ−チェック回路（Ｐ
Ｅ）４１０，４２０のエラー情報（ａ）　、　（ｂ）　
（但し、０：エラー無し、１：エラー有り）と、デコー
ダ（ＤＥＣ）　５の出力情報〔（＾）　、　（Ｂ）　、
又はケーストケース３〕との関係を以下に示す。

」二表から明らかな如＜　、Ｒ２Ｍ１７のデータ〔リー
ドレジスタ　（１？ｌ？ＥＧＩ１１）　３１の出力〕が
選択されるのはケース１であり、ＲＡＭ＃２のデータ〔
リードレジスタ（ＲＲＵＧＩ２）　３２の出力）が選択
されるのはケース２であり、ケース３では訂正不可能で
あることを示すエラー信号（ＵＮＣＥ）を出力する。又
、前記ライトイネーブル信号（ＷＥ、ｌはケース１．及
びケース２において有効となる。

（ハ〉はデコーダ（［１ＥＣ）　５の詳細を示したもの
で、ライトイネーブル信号（ＷＥ）　、上記訂正不可能
のエラー信号（ＵＮＣＥ）　、及びマージ回路６に対す
る制御信号（ケース１．ケース２）を生成している。

本図において、４１０，４２０は（ロ）で説明したバイ
ト０に対するパリティ−チェック回路（ＰＥ）で。

５は本デコーダ（ＤＥＣ）である。

デコーダ（ＤＥＣ）　５内のアンド回路５１が示してい
る’ｏｏ’、“０１゛、“１０’　、　’１１’　は、
上記パリティ−チェック回路＜ｐＥ＞の出力（ａ）　、
　（ｂ）の組み合わセ値であり、上記表のＲ２Ｍ１７　
（ａ）　、　ＲＡＭ１１２（ｂ）の組み合わせ値に対応
している。

従って、アンド回路（００，Ｏｆ）　５１のオア出力が
上表のケース１に対応し、アンド回路（１０）　５］　
の出力が上表のケース２に対応し、それぞれマージ回路
６に対する制御信号となる。

そして、アンド回路（１１）　５１の出力は上表のケー
ス３に対応し、オア回路５４を通して訂正不可能なエラ
ー信号（ＵＮＣＥ）を生起する。

オア回路５２の出力は図から明らかな如く、ケーストケ
ース２の論理和を表しており、マージ回路６の出力は正
しいデータ語となっている為、制御メモリ（Ｒ２Ｍ１７
．ＲＡＭ＃２）　２１．２２に対して書き込むことがで
きるので、オア回路５３．アンド回路５５を通して上記
ライトイネーブル信号（ＷＥ）を出力するように機能す
る。

尚、上記実施例では制御メモリを例にして説明したが、
本発明の主旨から考えて制御メモリに限るものでないこ
とは云う迄もないことである。又、マージ単位について
もバイト単位に限定する必要はないことも明らかである
。

（蜀　発明の効果 以上、詳細に説明したように、本発明のメモリエラー処
理回路は、２重化されたメモリシステムを構築し、例え
ばバイト単位のパリティーチェソり回路を備えると共に
、該パリティ　−チェック回路のチェック結果によって
、正しい方のバイトデータをマージして、正しいデータ
詔（例えば、制御語）を生成して再書き込み（訂正）が
できるようにしたものであるので、論理段数の少ない、
簡単なバイトマージ回路でハイド単位の誤り訂正ができ
、データ処理装置の高速化、システムダウンの防止を経
済的に図れる９ノ果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図。 第２図は従来方式によるメモリエラー処理回゛路の概略
をブロック図で示した図、である。 図面において、 】はマイクロアトレス。レジスタ（ＭＡＩ？）　。 ２は制御メモリ（１？ＡＭ）　。 ２１　、２２は制御メモリ（ＲＡＭＩＩ　、　ＲＡＭ１
１２）　。 ３はリードレジスタ（１？ＲＥＧ）　。 ３１．３２はリードレジスタ（ＲＲＥＧＩＩ、１ｌＲＥ
Ｇｌ１２）。 ４は誤り訂正符号論理機構（ＥＣＣ）　。 ４Ｌ、４２，４１０，４２０，４１３，４２３はパリテ
ィ−チェック回路（１’Ｅ）。 ５はデコーダ（Ｄ−ＥＣ）、　６はマージ回路。 （ａ）　、　（ｂ）はパリティ−チェック回路出力信号
。 （八）、（Ｂ）はマージ回路制御信号。 畦はライトイネーブル信号。 ＵＮＣＥは訂正不可能を示すエラー信号。 をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. メモリから読み出されたデータの単位データに対するパ
   リティ−チェック回路を備えたデータ処理装置において
   、上記メモリに対する代替えメモリと、該読み出された
   データの単位データに対するパリティ−チェック回路の
   チェック結果によっ、で、上記メモリと代替えメモリの
   ２つのメモリから、正しい方の単位データを選択するマ
   ージ回路とを備え、上記読み出されたメモリデータに対
   して、単位データの誤り訂正を可能にする機能を備えた
   ことを特徴とするメモリエラー処理回路。